JPS59124771A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
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- JPS59124771A JPS59124771A JP23381882A JP23381882A JPS59124771A JP S59124771 A JPS59124771 A JP S59124771A JP 23381882 A JP23381882 A JP 23381882A JP 23381882 A JP23381882 A JP 23381882A JP S59124771 A JPS59124771 A JP S59124771A
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- semiconductor layer
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- xas
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- 150000001875 compounds Chemical class 0.000 title claims description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 24
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、Ａ ｊｌ！ Ｇ ａＡ ｓ ／ Ｇ ａ Ａ
ｓ等のへテロ接合構造を有し、２次元電子ガスを利用
して高速動作を可能にした化合物半導体装置の改良に関
する。
ｓ等のへテロ接合構造を有し、２次元電子ガスを利用
して高速動作を可能にした化合物半導体装置の改良に関
する。
（１）
従来技術と問題点
一般に、前記種類の化合物半導体装置に於ける半導体層
構成は次のものが代表的である。
構成は次のものが代表的である。
（１）ノン・ドープＧａＡｓ半導体Ｆｔ／ｎ型ＡＡｘＧ
ａ Ｉ−ｘΔＳ半導体ｉ５／ｎ型ＧａＡｓ半導体層（
２）ノン・ドープＧａＡｓ半導体１ｉｉｉ／ｎ型Ａ ７
！、、。
ａ Ｉ−ｘΔＳ半導体ｉ５／ｎ型ＧａＡｓ半導体層（
２）ノン・ドープＧａＡｓ半導体１ｉｉｉ／ｎ型Ａ ７
！、、。
Ｇａ１−ｘｏΔＳ半導体ＲＺ ｎ型グレーデッド／ＩＩ
ｘＧａＩ−ＸＡＳ （ｘｏ≧Ｘ≧０）半導体Ｎｌｎ型Ｇ
ａＡｓ半導体層 尚、「グレーデッド」とは表面、即ち、ｎ型ＧａＡｓ半
導体層に近づくにつれてＸ値がＯに近くなるように分布
させであることを意味する。
ｘＧａＩ−ＸＡＳ （ｘｏ≧Ｘ≧０）半導体Ｎｌｎ型Ｇ
ａＡｓ半導体層 尚、「グレーデッド」とは表面、即ち、ｎ型ＧａＡｓ半
導体層に近づくにつれてＸ値がＯに近くなるように分布
させであることを意味する。
ところで、従来、前記化合物半導体装置では、ウェハに
対して選択ドライ・エツチング技術（要すれば、Ｊｐｎ
、Ｊ、Ａｐｐ １．Ｐｈｙｓ、。
対して選択ドライ・エツチング技術（要すれば、Ｊｐｎ
、Ｊ、Ａｐｐ １．Ｐｈｙｓ、。
ｖｏ１２０．Ｎｏ、１１．Ｌ８４７ （１９８１）参
照）を適用し、オーミック電極が形成されるｎ型ＧａＡ
ｓ半導体層を選択的にエツチングすることに依りｎ型Ａ
７！ｘＧａｌ−ｘＡｓ半導体層に達する凹所を形成し、
該凹所内に露出された前記ｎ型（２） Ａ （ｌ ＸＧ ａ Ｉ−ｘ Ａ ３半導体屓の表面に
ゲート電極を形成するようにして闇値電圧の調整を行な
っている。
照）を適用し、オーミック電極が形成されるｎ型ＧａＡ
ｓ半導体層を選択的にエツチングすることに依りｎ型Ａ
７！ｘＧａｌ−ｘＡｓ半導体層に達する凹所を形成し、
該凹所内に露出された前記ｎ型（２） Ａ （ｌ ＸＧ ａ Ｉ−ｘ Ａ ３半導体屓の表面に
ゲート電極を形成するようにして闇値電圧の調整を行な
っている。
このような技術を適用した場合、ウェハが前記（１）に
示したようなものであれば、表面へテロ接合側がアブラ
プトに変化していることに依り、闇値電圧の制御や面内
バラツキは良好であるが、ソース及びドレインのオーミ
ック・コンタクト直下の領域に於いて、第１図に見られ
るように、二つの同程度のバリアを有する電子障壁ポテ
ンシャルが形成され、これに依ってコンタクト抵抗が大
になる旨の欠点があった。尚、第１図に於いて、１はノ
ン・ドープＧ ａ Ａ ｓ半導体層、２はｎ型Ａ／ｘＧ
ａ Ｉ−ｘＡ Ｓ半導体層、３はｎ型ＧａＡｓ半導体
層、４は２次元電子ガス層をそれぞれ示している。
示したようなものであれば、表面へテロ接合側がアブラ
プトに変化していることに依り、闇値電圧の制御や面内
バラツキは良好であるが、ソース及びドレインのオーミ
ック・コンタクト直下の領域に於いて、第１図に見られ
るように、二つの同程度のバリアを有する電子障壁ポテ
ンシャルが形成され、これに依ってコンタクト抵抗が大
になる旨の欠点があった。尚、第１図に於いて、１はノ
ン・ドープＧ ａ Ａ ｓ半導体層、２はｎ型Ａ／ｘＧ
ａ Ｉ−ｘＡ Ｓ半導体層、３はｎ型ＧａＡｓ半導体
層、４は２次元電子ガス層をそれぞれ示している。
そこで、このような欠点を除去する為、前記（２）に示
したようなグレーデッド構造を有する半導体層構成が考
えられたのであるが、これは第２図に見られるように、
表面へテロ障壁が消滅する為、コンタクト抵抗の低減を
図ることはできるが、逆（３） に選択ドライ・エツチング比が低下するので、闇値電圧
の制御精度が低下したり、面内バラツキが大になる等の
問題がある。尚、第２図では第１図に関して説明した部
分と同部分は同記号で指示してあり、５はｎ型ＡｐＸＯ
Ｇａ１−ｘｏＡＳ半導体層を示している。尚、Ｘ＋ ｘ
Ｏ＋ ｘｌ （後記）等は全てＸで代表され、唯、そ
の値が相違することを表わしているものとする。
したようなグレーデッド構造を有する半導体層構成が考
えられたのであるが、これは第２図に見られるように、
表面へテロ障壁が消滅する為、コンタクト抵抗の低減を
図ることはできるが、逆（３） に選択ドライ・エツチング比が低下するので、闇値電圧
の制御精度が低下したり、面内バラツキが大になる等の
問題がある。尚、第２図では第１図に関して説明した部
分と同部分は同記号で指示してあり、５はｎ型ＡｐＸＯ
Ｇａ１−ｘｏＡＳ半導体層を示している。尚、Ｘ＋ ｘ
Ｏ＋ ｘｌ （後記）等は全てＸで代表され、唯、そ
の値が相違することを表わしているものとする。
発明の目的
本発明は、前記種類の化合物半導体装置に於ける電子ガ
ス供給層であるｎ型Ａ’ ｅ Ｇ ａ Ａ ｓ半導体層
の層構成を改良し、選択ドライ・エツチングに適したも
のを得て、闇値電圧の制御精度が良好であるとともに面
内バラツキも少なく、しかも、オーミック・コンタクト
電極のコンタクト抵抗を充分に低くできるようにするも
のである。
ス供給層であるｎ型Ａ’ ｅ Ｇ ａ Ａ ｓ半導体層
の層構成を改良し、選択ドライ・エツチングに適したも
のを得て、闇値電圧の制御精度が良好であるとともに面
内バラツキも少なく、しかも、オーミック・コンタクト
電極のコンタクト抵抗を充分に低くできるようにするも
のである。
発明の構成
本発明では、前記種類の化合物半導体装置に於ける電子
ガス供給層であるｎ型Ａ ｊ！ Ｇ ａ Ａ ｓ半導体
層として、選択ドライ・エツチングの選択比を（４） 充分に採ることができ、しかも、コンタクト抵抗も低減
できるようにする為、第３図に見られるようにＸ値を変
化させた半導体層構成のものを開発した。
ガス供給層であるｎ型Ａ ｊ！ Ｇ ａ Ａ ｓ半導体
層として、選択ドライ・エツチングの選択比を（４） 充分に採ることができ、しかも、コンタクト抵抗も低減
できるようにする為、第３図に見られるようにＸ値を変
化させた半導体層構成のものを開発した。
第３図に於いて、１１はノン・ドープＧａＡＳ半導体層
、１２はｎ型Ａβ にａ Ａ５半導体層、ｘｏ
＋−Ｘ。
、１２はｎ型Ａβ にａ Ａ５半導体層、ｘｏ
＋−Ｘ。
１３はｎ型ブレ−デッドＡ ＲｘＧａｐ−ｘＡ ｓ
（ｘ ＋＜Ｘ＜ＸＯ）半導体層、１４はｎ型Ａ ７！ｘ
Ｇ ａ ＋−ＸＡｓ半導体層、１５はｎ型ＧａＡｓ半
導体層をそれぞれ示している。
（ｘ ＋＜Ｘ＜ＸＯ）半導体層、１４はｎ型Ａ ７！ｘ
Ｇ ａ ＋−ＸＡｓ半導体層、１５はｎ型ＧａＡｓ半
導体層をそれぞれ示している。
このような半導体層構成に於いて、ｘｌの値としては、
Ｘｏ−０，１≧Ｘ１≧０．０５であることが必要であり
、また、ｎ型グレーデッドＡｐｘＧ ａ Ｉ−ｘ Ａ
Ｓ半導体ＩＦｔ１３の厚さｔをｔ≧０にすることが必要
である。
Ｘｏ−０，１≧Ｘ１≧０．０５であることが必要であり
、また、ｎ型グレーデッドＡｐｘＧ ａ Ｉ−ｘ Ａ
Ｓ半導体ＩＦｔ１３の厚さｔをｔ≧０にすることが必要
である。
このような半導体層構成のウェハに対する選択ドライ・
エツチングは、第４図に見られる特性を持つことが必要
である。
エツチングは、第４図に見られる特性を持つことが必要
である。
第４図では縦軸にエツチング・レートを、横軸にＡ＃ｘ
Ｇａ１−ｘＡｓのＸ値を採っである。
Ｇａ１−ｘＡｓのＸ値を採っである。
（５）
図から明らかなように、前記ｘＩの下限である０、０５
に於いても選択比は少なくとも１０倍以」二に採ること
がでる。
に於いても選択比は少なくとも１０倍以」二に採ること
がでる。
また、Ｘ、の上限であるＸ＋＝Ｘｏ−０，１の値に於い
ても障壁抵抗は極めて低く抑えられことが第５図から理
解できる。
ても障壁抵抗は極めて低く抑えられことが第５図から理
解できる。
第５図はエネルギ・バンド・モデルであり、第４図に関
して説明した部分と同部分は同記号で指示しである。尚
、１６は２次元電子ガス層を指示している。
して説明した部分と同部分は同記号で指示しである。尚
、１６は２次元電子ガス層を指示している。
図から明らかなように、表面側のへテロ障壁が２次元電
子ガス層界面のへテロ障壁に比較して１００Ｃ１００Ｃ
以上も小さくなっている為、熱電子流に対する障壁抵抗
が１ 〔％〕以下に抑えられるものである。
子ガス層界面のへテロ障壁に比較して１００Ｃ１００Ｃ
以上も小さくなっている為、熱電子流に対する障壁抵抗
が１ 〔％〕以下に抑えられるものである。
第４図及び第５図に関して説明したところから判るよう
に、本発明に依れば、闇値電圧の制御が良好であり、■
一つ、コンタクト抵抗の低減も図ることが可能であり、
ヘテロ接合構造を有し、２次元電子ガスを利用して高速
動作を可能とした化合（６） 物体導体装置の型造には特に有効である。
に、本発明に依れば、闇値電圧の制御が良好であり、■
一つ、コンタクト抵抗の低減も図ることが可能であり、
ヘテロ接合構造を有し、２次元電子ガスを利用して高速
動作を可能とした化合（６） 物体導体装置の型造には特に有効である。
発明の実施例
第６図は本発明一実施例の要部切断側面図を表わしてい
る。
る。
図に於いて、２１は厚さ１ 〔μｍ〕のノン・ドープＧ
ａＡｓ半導体層、２２は厚さ３００ （人〕のｎ型Ａ
７！０，３Ｇ ａ ｏ、７Ａ ｓ半導体層、２３は厚さ
２００〔人〕でＸ値が０．１＜Ｘ＜０．３の範囲にある
ｎ型ブレ−デッドＡ ７！ ｙ Ｇ ａ Ｉ−Ｘ Ａ
ｓ半導体層、２４は厚さ例えば１００ 〔人〕のｎ型Ａ
７！ｏ、ＩＧ ａ□、９Ａ３半専体層、２５は厚さ例
えば３００ 〔人〕のｎ型ＧａＡｓ半導体層、２５八は
Ｍ値電圧を調整する為のエツチングを行なうことに依り
形成された凹所、２６は２次元電子ガス層、２７ＳはＡ
ｕ’ Ｇ ｅ ／ Ａ ｕのソース電極、２７ＤはＡｕ
−Ｇ ｅ／Ａｕのドレイン電極、２８ばＡ７！のゲー
ト電極をそれぞれ示している。ここでｎ型とは不純物濃
度がＩ Ｘ ］ ０ ” （ｃｍ−３）程度であるこ
とを意味するものである。
ａＡｓ半導体層、２２は厚さ３００ （人〕のｎ型Ａ
７！０，３Ｇ ａ ｏ、７Ａ ｓ半導体層、２３は厚さ
２００〔人〕でＸ値が０．１＜Ｘ＜０．３の範囲にある
ｎ型ブレ−デッドＡ ７！ ｙ Ｇ ａ Ｉ−Ｘ Ａ
ｓ半導体層、２４は厚さ例えば１００ 〔人〕のｎ型Ａ
７！ｏ、ＩＧ ａ□、９Ａ３半専体層、２５は厚さ例
えば３００ 〔人〕のｎ型ＧａＡｓ半導体層、２５八は
Ｍ値電圧を調整する為のエツチングを行なうことに依り
形成された凹所、２６は２次元電子ガス層、２７ＳはＡ
ｕ’ Ｇ ｅ ／ Ａ ｕのソース電極、２７ＤはＡｕ
−Ｇ ｅ／Ａｕのドレイン電極、２８ばＡ７！のゲー
ト電極をそれぞれ示している。ここでｎ型とは不純物濃
度がＩ Ｘ ］ ０ ” （ｃｍ−３）程度であるこ
とを意味するものである。
さて、本実施例に於いてゲート直下の闇値電圧（７）
の調整を行なうには、ｎ型ＧａＡｓ半導体層２５を成長
させた段階で、凹所２５Ａを形成するものであり、先ず
、凹所２５Ａの形成予定部分に開口を有するフォト・レ
ジスト膜を形成し、それをマスクとしてリアクティブ・
イオン・ビーム・工・ノチング法を適用し、エッチャン
トとしてｃｃｘ２Ｆ ２／Ｈｅ （１： １．）の混
合ガスを使用することに依り、ｎ型Ａ （１０，１Ｇ
ａ ６３ＡＳ半導体層２４に対するｎ型ＧａＡｓ半導体
層２５の選択エツチング比は３０倍程度を得ることがで
きる。そして、時間約２０ 〔秒〕のエツチングを行な
うことに依りｎ型ＧａＡｓ半導体層２５の一部を選択的
に除去して凹所２５Ａを形成することができた。
させた段階で、凹所２５Ａを形成するものであり、先ず
、凹所２５Ａの形成予定部分に開口を有するフォト・レ
ジスト膜を形成し、それをマスクとしてリアクティブ・
イオン・ビーム・工・ノチング法を適用し、エッチャン
トとしてｃｃｘ２Ｆ ２／Ｈｅ （１： １．）の混
合ガスを使用することに依り、ｎ型Ａ （１０，１Ｇ
ａ ６３ＡＳ半導体層２４に対するｎ型ＧａＡｓ半導体
層２５の選択エツチング比は３０倍程度を得ることがで
きる。そして、時間約２０ 〔秒〕のエツチングを行な
うことに依りｎ型ＧａＡｓ半導体層２５の一部を選択的
に除去して凹所２５Ａを形成することができた。
ゲート電極２８を形成後、閾値電圧の測定、面内バラツ
キの測定を行なった結果、アブラプト構造を有するウェ
ハの場合と同等の均一性が高い闇値電圧分布を得た。ま
た、コンタクト抵抗についても、アブラプト構造の場合
に比較して小さい値が得られた。これ等の結果から、前
記半導体層の層構成が選択ドライ・エツチングに適した
もので（８） あること力く確言忍された。
キの測定を行なった結果、アブラプト構造を有するウェ
ハの場合と同等の均一性が高い闇値電圧分布を得た。ま
た、コンタクト抵抗についても、アブラプト構造の場合
に比較して小さい値が得られた。これ等の結果から、前
記半導体層の層構成が選択ドライ・エツチングに適した
もので（８） あること力く確言忍された。
発明の効果
本発明に依れば、ＡβＧａＡｓ／ＧａＡｓヘテロ接合構
造を有し、２次元電子ガスを利用して高速動作させる化
合物半導体装置に於いて、層構成が基板側からｎ型Ａ
１．ｘＧ ａｌ−ｘＡ ｓ ／ ｎ型グレーデッドＡ６
×Ｇａ１−ｘＡｓ （ｘ Ｈ＜ｘ＜ｘ６ ）／ｎｎ型
７！ Ｇａ Ａｓ／ｎ型ＧａＡｓとなっているＸ
ｊ−Ｘ 半導体層を使用し、ｘｌの値がｘＯ−０，１≧ｘ１≧０
．０５であって且つ前記ｎ型グレーデッドＡ Ｉｔ ｙ
Ｇ ａ ｌ−ｘ Ａ ｓ半導体層の厚さｔをｔ≧０と
なるようにしである。そして、そのような半導体層構成
を採った結果、闇値電圧を調整する為のｎ型ＧａＡｓ半
導体層の選択ドライ・エツチングを容易且つ確実に行な
うことができるので、闇値電圧の制御精度を良好にする
ことができるとともに面内バラツキも僅少に抑えること
ができ、しかも、オーミック・コンタクト電極のコンタ
クト抵抗は充分に低く抑え得るものである。
造を有し、２次元電子ガスを利用して高速動作させる化
合物半導体装置に於いて、層構成が基板側からｎ型Ａ
１．ｘＧ ａｌ−ｘＡ ｓ ／ ｎ型グレーデッドＡ６
×Ｇａ１−ｘＡｓ （ｘ Ｈ＜ｘ＜ｘ６ ）／ｎｎ型
７！ Ｇａ Ａｓ／ｎ型ＧａＡｓとなっているＸ
ｊ−Ｘ 半導体層を使用し、ｘｌの値がｘＯ−０，１≧ｘ１≧０
．０５であって且つ前記ｎ型グレーデッドＡ Ｉｔ ｙ
Ｇ ａ ｌ−ｘ Ａ ｓ半導体層の厚さｔをｔ≧０と
なるようにしである。そして、そのような半導体層構成
を採った結果、闇値電圧を調整する為のｎ型ＧａＡｓ半
導体層の選択ドライ・エツチングを容易且つ確実に行な
うことができるので、闇値電圧の制御精度を良好にする
ことができるとともに面内バラツキも僅少に抑えること
ができ、しかも、オーミック・コンタクト電極のコンタ
クト抵抗は充分に低く抑え得るものである。
（９）
第１図及び第２図は従来例に関するエネルギ・ハンド・
モデル、第３図は本発明一実施例の半導体層構成を説明
する為のｎ型ＡＩ！ＧａＡｓ半導体層のＸ値分布を表わ
す線図、第４図はＸ値とエツチング・レートとの関係を
表わす線図、第５図は本発明一実施例に関するエネルギ
・バンド・モデル、第６図は本発明一実施例の要部切断
側面図である。 図に於いて、２１はノン・ドープＧａＡｓ半導体層、２
２はｎ型Ａ １２０，３ Ｇ ａ ｏ、７ Ａ ５半導
体層、２３はｎ型ブレ−デッドＡ Ｉ２ Ｘ Ｇａ１−
ＸＡ ｓ （０、１＜Ｘ＜０．３）半導体層、２４は
ｎ型Ａ ７！０．Ｉ Ｇ ａ ｏ、９Ａｓ半導体層、２
５はｎ型ＧａＡｓ半導体層、２６は２次元電子ガス層、
２７３はソース電極、２７Ｄはドレイン電極、２Ｂはゲ
ート電極である。 特許出願人 富士通株式会社 代理人弁理士 工具 久五部 （外３名） （１０） ｍＸｕ ＳＶ×−’ｇＤ’ＱＶ 第４図 ００．５ ＡｆｌｘＧａｌ−ＸＡｓのＸ値 第５図 第６図 １−
モデル、第３図は本発明一実施例の半導体層構成を説明
する為のｎ型ＡＩ！ＧａＡｓ半導体層のＸ値分布を表わ
す線図、第４図はＸ値とエツチング・レートとの関係を
表わす線図、第５図は本発明一実施例に関するエネルギ
・バンド・モデル、第６図は本発明一実施例の要部切断
側面図である。 図に於いて、２１はノン・ドープＧａＡｓ半導体層、２
２はｎ型Ａ １２０，３ Ｇ ａ ｏ、７ Ａ ５半導
体層、２３はｎ型ブレ−デッドＡ Ｉ２ Ｘ Ｇａ１−
ＸＡ ｓ （０、１＜Ｘ＜０．３）半導体層、２４は
ｎ型Ａ ７！０．Ｉ Ｇ ａ ｏ、９Ａｓ半導体層、２
５はｎ型ＧａＡｓ半導体層、２６は２次元電子ガス層、
２７３はソース電極、２７Ｄはドレイン電極、２Ｂはゲ
ート電極である。 特許出願人 富士通株式会社 代理人弁理士 工具 久五部 （外３名） （１０） ｍＸｕ ＳＶ×−’ｇＤ’ＱＶ 第４図 ００．５ ＡｆｌｘＧａｌ−ＸＡｓのＸ値 第５図 第６図 １−
Claims (1)
- 【特許請求の範囲】 Ａ Ｉ！ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ ｓのへテ
ロ接合構造を有し、２次元電子ガスを利用して高速動作
させる化合物半導体装置に於いて、基板側がらｎ型ＡＩ
Ｘ。 Ｇａ１〜ＸｎＡｓ／ｎ型グレーデツドＡ ｊ！ ｘＧ
ａ ｌ−Ｘ Ａ ｓの値がＸｏ−０，１≧Ｘ、≧０．０
５であり目、っ前記ｎ型グレーデッドＡ ７！ｘＧ ａ
Ｉ−ｘ Ａ Ｓ半導体層の厚さｔがも≧０であること
を特徴とする化合物半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23381882A JPS59124771A (ja) | 1982-12-30 | 1982-12-30 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23381882A JPS59124771A (ja) | 1982-12-30 | 1982-12-30 | 化合物半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124771A true JPS59124771A (ja) | 1984-07-18 |
| JPS6359268B2 JPS6359268B2 (ja) | 1988-11-18 |
Family
ID=16961046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23381882A Granted JPS59124771A (ja) | 1982-12-30 | 1982-12-30 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124771A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4745448A (en) * | 1985-12-24 | 1988-05-17 | Raytheon Company | Semiconductor devices having compensated buffer layers |
| JPS6449276A (en) * | 1987-08-20 | 1989-02-23 | Fujitsu Ltd | Semiconductor device |
| EP0308969A2 (en) * | 1987-09-25 | 1989-03-29 | Siemens Aktiengesellschaft | High electron mobility transistor structure |
| JPH01199475A (ja) * | 1988-02-03 | 1989-08-10 | Sanyo Electric Co Ltd | ヘテロ接合電界効果トランジスタ |
| JP2005191449A (ja) * | 2003-12-26 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
-
1982
- 1982-12-30 JP JP23381882A patent/JPS59124771A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4745448A (en) * | 1985-12-24 | 1988-05-17 | Raytheon Company | Semiconductor devices having compensated buffer layers |
| JPS6449276A (en) * | 1987-08-20 | 1989-02-23 | Fujitsu Ltd | Semiconductor device |
| EP0308969A2 (en) * | 1987-09-25 | 1989-03-29 | Siemens Aktiengesellschaft | High electron mobility transistor structure |
| EP0308969A3 (en) * | 1987-09-25 | 1989-10-18 | Siemens Aktiengesellschaft | High electron mobility transistor structure |
| JPH01199475A (ja) * | 1988-02-03 | 1989-08-10 | Sanyo Electric Co Ltd | ヘテロ接合電界効果トランジスタ |
| JP2005191449A (ja) * | 2003-12-26 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6359268B2 (ja) | 1988-11-18 |
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