JPH0434301B2 - - Google Patents

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JPH0434301B2
JPH0434301B2 JP56031453A JP3145381A JPH0434301B2 JP H0434301 B2 JPH0434301 B2 JP H0434301B2 JP 56031453 A JP56031453 A JP 56031453A JP 3145381 A JP3145381 A JP 3145381A JP H0434301 B2 JPH0434301 B2 JP H0434301B2
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etching
region
semiconductor
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substrate
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Aiban Chaperu Terii
Deebitsudo Peteitsuto Jooji
Makufuaasun Utsudooru Jerii
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    • C25F—PROCESSES FOR THE ELECTROLYTIC REMOVAL OF MATERIALS FROM OBJECTS; APPARATUS THEREFOR
    • C25F3/00—Electrolytic etching or polishing
    • C25F3/02—Etching
    • C25F3/12—Etching of semiconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
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Description

【発明の詳細な説明】 本発明の技術分野は半導体デバイス製造の分野
である。この分野において、同一の性能を有する
デバイスの相互接続された配列体を与える事がし
ばしば望まれる。そのような状況において多くの
デバイスの各々は非常に正確な仕様に維持された
材料の半導体ウエハの領域に形成される。さらに
半導体チツプ又はウエハ上のこれらのデバイスの
各々から高い性能及び高密度のデバイスを得るた
めには、各デバイスは半導体材料の微小領域に作
らなければならないが、各デバイスの寸法及びデ
バイス間の間隔は互いに変化してはならない。
デバイス配列体の技術が進歩するにつれて、金
属−半導体即ちMES FET型のデバイスがその充
填密度及び製造の単純さにより有利であると考え
られて来ている。
MES FETデバイスは、ゲート電極を通じて与
えられる電荷を用いて、ソース電極及びドレイン
電極として知られる２つの電極の間のチヤネルと
呼ばれるデバイス部分を流れる電流を変調する。
エンハンスメント型のデバイスはゲート電極上の
電荷が電流伝導チヤネル中のキヤリアの存在を強
化し、一方デイプレシヨン型のデバイスはゲート
上の電荷が電流伝導チヤネルを空乏化するように
動作する。エンハンスメント・デバイスは「オ
フ」条件で本質的に電流が流れず、一方デイプレ
シヨン・デバイスは「オフ」条件の下で電流が流
れる。そのようなデバイスの配列体を形成するた
めに全てのデバイスは各々非常に正確な電極間隔
で厚さ1000Å程度の同一の半導体領域に製造され
る。このような規準は達成が困難である。
従来、GaAs薄膜のトリーミングのため又は膜
厚の制御のために光照射の下に陽極酸化法を利用
して電気化学的にエツチングを行う方法が提案さ
れていた。この方法では、エンハンスメント型
FETの製造の場合には、比較的高いバイアス電
位（約100ボルト）を必要とし、更に光の強度を
正確に制御する必要があつた。更に、このような
高バイアス電位により大電流が流れるため光照射
が無い場合でも被エツチング面でエツチングが生
じる傾向にあつた。従つて、この従来の方法で
は、光照射によつてエツチング率を制御すること
は困難であつた。
本発明者は、多くの半導体材料においては、或
る条件の下では、光照射により発生した電子−ホ
ール対のうちの少数キヤリアによる電流が半導体
材料とエツチング液の間の界面障壁を越えて移動
する場合の電流の大きさがエツチング率を左右す
る１要因であること並びに被エツチング半導体層
の厚さが所定関係の厚さに到達すると上記エツチ
ングが停止することを見出した。
本発明の目的は、外部バイアス電圧の無印加状
態の下で光により膜厚制御の可能なエツチング法
（自己限定的エツチングと云う）を利用して半導
体デバイスを製造することである。
光制御の自己限定的エツチングは、所定の条件
の下で光照射があれば、通常、オープン回路の光
電圧に対応する極めて低い逆方向バイアス電圧
（10分の数ボルト以下）の印加の下でエツチング
が行われるが、外部から印加されるバイアスが全
く無い場合でも依然としてエツチングが起る。こ
のような外部印加バイアス電圧が実質的に無電圧
に近い状態におけるエツチングは、従来の陽極酸
化法利用のエツチングとは異なる範疇のものであ
ろう。このプロセスにおいてはエツチヤント溶液
中に浸漬された半導体材料光が当てられ、電子−
ホール対が作られ、光により作られた少数キヤリ
ア電流がエツチヤント中に流れて電気化学的腐食
を行なう。材料が充分に薄くなり、(a)電流伝導領
域における電子−ホール対の発生が減少し、(b)光
により発生した少数キヤリアの一部分が基板であ
る不活性領域中に掃き出される事が可能になり、
そして(c)電気化学的腐食領域からの多数キヤリア
電流の伝導が阻止されるようになると、エツチン
グは停止する。この事はドーパント濃度の平方根
と厚さとの積がある正確な値に達すると起きる。
自己限定的寸法はデバイス中に電子−ホール対を
発生させ移動させる能力によつて支配されるの
で、半導体材料の全表面にわたつて各デバイスに
おいてドーパント濃度の平方根と厚さとの積が同
一になるまで各デバイスに関してエツチングが進
行する。終了点の厚さ寸法はエツチングされる材
料の性質、用いる光の波長、エツチヤント液のPH
などによつて支配される。
この製造技術は、マスキングと組み合せて用い
ると、有利な伝導領域を有する自己整合MES
FET構造を与える。MES FET構造において自
己限定的エツチング操作はソース及びドレインの
コンタクト領域のアンダーカツトを容易にしゲー
トのための自己整合能力を生み出す。
第１図を参照すると、半導体３のエツチング中
に半導体部材３の分解生成物が液中に溶解するよ
うな特性の電気化学エツチング液２を含む容器１
が示されている。この特性は液２のPHの制御によ
つて与えられる。
半導体３は第１の基板領域３ａ及び所望の正確
な厚さにエツチングされるべき第２の領域３ｂを
有する。厚さは寸法ｄとして示されている。基板
３ａは通常はより高い抵抗率を持つ半絶縁性材料
であつて面７（これはｐ−ｎ接合でもよい）でエ
ピタキシヤルに接合されている。領域３ｂの伝導
型は説明のためにｎ型に選ばれておりこの場合少
数キヤリアはホールである。容器１は光５が入射
し領域３ｂの露出面６に当る事が可能な半透明部
分４を有する。
多数キヤリア即ち電子の移送電極８は領域３ｂ
に電気的に接続される。電極８は多数キヤリアが
電気化学的腐食界面６から逃げるのを促進するた
めに使用しててもよい。
第１図の半導体３と寸法が相関を有する半導体
３のエネルギー・バンド図が第２図に与えられて
いる。
電気化学腐食面６に入射する光５によつて領域
３ｂに電子−ホール対が作られる。少数キヤリア
即ちホールによつて作られる電流はエツチング液
２中へ流れる電流を与え、表面６を電気化学的に
腐食する。光により誘起された電気化学的エツチ
ングは光が存在する時、寸法が充分に薄くなつて
(a)表面６に隣接する電流伝導領域における電子−
ホール対の発生が減少し、(b)光により誘起された
少数キヤリアが基板である不活性領域３ａに掃き
出される事が可能になり、そして(c)電気化学的腐
食領域からの多数キヤリア電流の伝導妨げられる
ようになるまで、持続する。電子−ホール対発生
の減少は寸法ｄが材料３ｂの光吸収深さに接近す
る時に起きる。光吸収深さは光応用分野における
はつきり定義された技術用語であつて、１／αで
表わされる。１／αは開始条件の下で殆んどの電
子−ホール対が発生するような部材３ｂの表面６
からの部分の寸法である。
深さ１／αに至る光５によつて形成された電子
−ホール対はエツチング液２の中に流れる少数キ
ヤリア電流を与える。多数キヤリアは表面６から
半導体３ｂの遠隔部分に、又は電極８を通じてエ
ツチング液２中へ導かれる。エツチング液は、反
応生成物が除去されそれによつて連続的な腐食を
与えるようなPH条件の下に維持されている。これ
は電気化学的陽極化成と対照的である。その場合
普通は酸化物層の形の反応生成物が残留する。
次に第３図を参照すると、表面６から面７まで
の距離が寸法１／αになるまで表面６が腐食され
た時のエネルギー・バンド図が示される。第３図
においてエネルギー・バンド図は第１図の半導体
３と寸法的に相関している。第３図に示すように
半導体３ｂの残留寸法が１／αの場合、少数キヤ
リア即ちホールの電流は多数の因子により制限さ
れ、それらは組み合さつて電気化学的腐食を効果
的に終了させるように作用する。その因子とは、
半導体３ｂが薄くなる時の電子−ホール対の発生
の減少、少数キヤリアが下側の基板に充分に接近
したため少数キヤリアが下側に流れ得る事、そし
て厚さの減少につれて腐食領域からの多数キヤリ
アの移動が困難になる事である。
以上示した技術の主要な利点の１つは、半導体
部材３（これはウエハでもよく、境界面７と表面
６との間の領域３ｂに複数個のデバイスが形成さ
れ得る）の表面にわたる厚さの変動がエツチング
の進行に影響を与えない事である。これは表面６
の各点に関して終了点寸法に到達するまでエツチ
ングが持続するからである。このエツチング・プ
ロセスは自己限定的なので、エツチングは厚さ寸
法が１／αに接近するまで当初の速度で進行し次
に緩やかになりそして停止するが、一方他のデバ
イスでは寸法１／αに接近するまで持続してい
る。最終の自己限定的寸法は、組み合わさつて電
気化学的腐食を効果的に終了させるように働く先
程述べた３つの因子によつて決定される。
基板３ａがエツチング・プロセスを支持するた
めに最小のホール電流にしか寄与しない事は有利
である。この条件は多くの方法で達成される。以
下はいくつかの例である。基板中の過剰キヤリア
濃度を小さく保つために基板３ａ中のライフ・タ
イムを非常に短かくしてもよい。基板中に形成さ
れたホールを境界面７から掃き出しそれらを再結
合するまでそこに閉じ込めるために領域３ａと３
ｂとの間の境界面７に逆バイアスをかけてもよ
い。境界面７に伴なう空乏領域における再結合速
度を非発光性キヤリア再結合に関して高くするよ
う設計してもよい。これはその領域に欠陥又は不
純物型の再結合中心に導入する事で為される。こ
れは過剰ホール濃度を低下させ基板３ａからのホ
ール電流を低下させるのにも寄与するであろう。
１／αは光５の波長に依存するので、光５の波
長を調整する事によつて寸法の選択が可能であ
る。
光制御エツチング・プロセスの１つの変型はシ
ヨート回路モードを用い領域３ｂを電極８に接続
し少数キヤリアのエツチング液中への流れ及び多
数キヤリアの電極８への流れを強化しエツチング
を進める事である。一方領域３ｂが電極８に接続
されないオープン回路モードの動作ではエツチン
グが緩やかになる傾向がある。
材料及び組成の１例を示すと、領域３ｂの半導
体材料は1017までドープされたｎ型GaAsで、Cr
をドープした領域３ａの半絶縁性GaAsにエピタ
キシヤルに結合されている。エツチング液２は10
％のHClで、光５は波長6328Åの１ミリワツトの
He−Neレーザである。
これらの条件の下で表面６は10分間に80μmの
深さまで電気化学的に腐食された。
本発明の製造技術は、FETデバイスにおいて
電極の自己整合を与えるために特に有用なアンダ
ーカツト構造を形成し得る。この型のデバイスに
おいてソース電極及びドレイン電極に関してゲー
ト電極を正確に位置付けられる事は有利である。
本発明の製造技術は、エツチングがマスクを通し
て起きる時に一様な横方向エツチ効果を呈し、有
用なアンダーカツト構造を形成する。
アンダーカツト構造は電極の整合された種々の
デバイスに応用されるが、ここでは金属−半導体
トランジスタ（MES FET）として知られる
FETデバイスを用いて説明を行なう。
第４図を参照すると、本発明の方法により製造
された自己整合エンハンスメントMES FETが示
されている。デバイスは基板３ａ及び活性層３ｂ
から成る半導体３の上に第１図〜第３図に示すよ
うな処理によつて製造される。デバイスは、高伝
導領域１０をその下に有するソース電極金属接点
９及び高伝導度領域１２をその下に有するドレイ
ン領域金属接点１１を持つ。
領域３ｂは高伝導度領域１０及び１２の下方の
各々点１４及び１３において一様な距離がアンダ
ーカツトされている。その距離は電極整合の目的
に依存する。金属シヨツトキー・ゲート型の電極
１５がソース９，１０とドレイン１１，１２との
間の領域に自己整合される。
第４図の構造は、イオン注入領域の上にマスク
を使用して、第１図〜第３図に関して説明した技
術の線に沿つて製造される。半導体３は、ライフ
タイムの短かい半絶縁性基板例えばCrをドープ
したGaAs上に、低抵抗率のｎ型半導体材料例え
ば1017cm-3までドープしたGaAsの層を設ける事
によつて製造される。フオトリソグラフイ的に画
定された浅いn+領域はソース領域１０及びドレ
イン領域１２を画定するために各々Au−Ge−Ni
等の非エツチング金属を通してイオン注入する事
等によつて形成される。上記金属は後に接点９及
び１１を形成するために使用される。次に第１図
〜第３図に関して説明した光エツチング・プロセ
スが用いられる。この時金属接点９及び１１は
n+領域１０及び１２のエツチングを阻止する。
電気化学的腐食の間領域３ｂは完全に空乏化さ
れ且つ高伝導度注入領域１０及び１２と比較して
長いライフタイムを有するので、横方向エツチン
グは強化され、マスクされた領域の下に点１３及
び１４のような正確で一様なアンダーカツトが形
成される。アンダーカツト条件はソース９，１０
とドレイン１１，１２との間の材料３ｂ中のチヤ
ネル１６上のゲートの自己整合を容易にする。
本発明による第４図のエンハンスメント型
MES FETデバイスの製造は水性陽極反応等のエ
ツチング技術を上回るいくつかの利点を有する。
第１に陽極反応条件の下で金属９は、酸化物を形
成するために第１図の表面６にかかる必要のある
陽極反応電位の形成を阻止する低抵抗の電流路と
して作用する。
第２に印加された陽極反応電位は、エンハンス
メントMES FETデバイスに必要な厚さにまで第
４図の領域１６をエツチングする事を妨げる。
第４図のMES FET構造は、空乏化しているチ
ヤネルの伝導度をゲート信号が強化するようなエ
ンハンスメント・モードの動作モードにおける性
能にある利点を有する。これらの利点は第５図に
示す典型的な従来技術のエンハンスメント・モー
ド構造と比較する事によつて最も良く認識でき
る。
第５図を参照すると、基板２０にエピタキシヤ
ルのデバイス領域２１が設けられている。金属ソ
ース電極接点２２には基板２０にまで延在する
n+領域２３が付属する。金属ドレイン接点２４
にはやはり基板２０にまで延在するn+領域２５
が付属する。n+領域２３及び２５は領域２１を
完全に貫通しチヤネル２６の終端部を画定する。
ゲート２７はソース電極２２，２３とドレイン電
極２４，２５との間の中間のチヤネル２６の上に
配置される。
ゲート２７に電圧が印加されない時第５図の従
来技術のデバイスにおいて、チヤネル２６は基板
２０との境界面に非常に近い破線ａの所まで空乏
化し、ソースとドレインとの間の電流は基板２０
と破線ａとの間のチヤネルの非常に小さな部分に
制限される。ゲート２７に正電圧が加えられる
時、伝導領域は破線ｂの下の領域に変化する。こ
の伝導領域はソースからドレインへの電位降下に
よるいくらかの歪みを示す。
これと対照的に第４図を参照すると、本発明に
より製造された構造においてn+領域１０及び１
２はチヤネル１６中に貫入しない。より低い位置
のゲート１５と共に、この条件は「無信号」条件
において伝導領域（キヤリアが空乏化していな
い）を破線ｘと基板３ａとの間の領域に限定す
る。ゲート１５に信号が加えられる時、伝導領域
は破線ｙで定められる。この領域はソースとドレ
インとの間の電位差によりやはり歪んでいるが、
チヤネル１６のより多くの領域にわたつている。
本発明のデバイスは第５図のデバイスと比較す
ると、チヤネル１６内の空乏領域の減少により、
より低いソース−ドレイン直列抵抗を有し、従つ
てより高い相互コンダクタンス並びに速度及び雑
音余裕の点でより高い性能を有する。
第６図を参照すると、同一基板３ａ上にエンハ
ンスメントとデイプレシヨンの両方のデバイスが
設けられた構造が示される。第６図の構造で領域
３ｂは、第４図の構造と同時にデイプレシヨン・
デバイスが間隔をあけて形成されるように、イオ
ン注入されマスクを用いてエツチングされる。基
板３ａ上の活性層３ｂは、チヤネル１６ではエン
ハンスメント・デバイス用の正確な厚さTeを、
チヤネル２６ではデイプレシヨン・デバイス用の
正確な厚さTdを与えるように２つの場所で違つ
た条件の下でエツチングされる。アンダーカツト
１３，１４は整合及び分離を与える。デイプレシ
ヨン・デバイスでは対応する要素は添字ａが付け
られている。従つてデイプレシヨン・モード・チ
ヤネル２６のより厚い寸法Tdにはゲート１５ａ
が存在する。
【図面の簡単な説明】
第１図は電気化学的腐食操作を説明する図、第
２図は腐食操作の開始時点における材料のエネル
ギー・バンド図、第３図は腐食操作の終了時点で
の材料のエネルギー・バンド図、第４図はMES
FETデバイスの図、第５図は従来のMES FET
の図、第６図は同一基板上のエンハンスメントと
デイプレシヨンの両デバイスの図である。 １…容器、２…エツチング液、３…半導体、５
…光、９…ソース、１１…ドレイン、１５…ゲー
ト、１６…チヤネル。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体材料の成長層を表面に有する半絶縁性
    基板を準備する工程、 エツチング液と上記成長層との間に電流が流れ
    た時にのみ該成長層をエツチングする特性を有す
    るエツチング液中に上記成長層を浸漬する工程、 上記浸漬中の成長層が所定の厚さにまで精密に
    エツチングされるよう該所定の厚さの近傍にまで
    侵入する侵入長を有する光を上記成長層に照射し
    続けてエツチングを行い、その際上記成長層及び
    エツチング液の間に外部から電気的バイアス電圧
    を実質的に印加しないようにする工程、を含む半
    導体デバイスの製造方法。 ２ 上記成長層を上記エツチング液中に設けた移
    送電極に接続して上記エツチングをシヨート回路
    モードで動作させる特許請求の範囲第１項記載の
    製造方法。
JP3145381A 1980-03-27 1981-03-06 Method of manufacturing semiconductor device Granted JPS56140668A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/134,723 US4351706A (en) 1980-03-27 1980-03-27 Electrochemically eroding semiconductor device

Publications (2)

Publication Number Publication Date
JPS56140668A JPS56140668A (en) 1981-11-04
JPH0434301B2 true JPH0434301B2 (ja) 1992-06-05

Family

ID=22464687

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3145381A Granted JPS56140668A (en) 1980-03-27 1981-03-06 Method of manufacturing semiconductor device

Country Status (4)

Country Link
US (1) US4351706A (ja)
EP (1) EP0037876B1 (ja)
JP (1) JPS56140668A (ja)
DE (1) DE3176894D1 (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4389291A (en) * 1981-06-19 1983-06-21 Bell Telephone Laboratories, Incorporated Photoelectrochemical processing of InP-type devices
US4689125A (en) * 1982-09-10 1987-08-25 American Telephone & Telegraph Co., At&T Bell Labs Fabrication of cleaved semiconductor lasers
US4414066A (en) * 1982-09-10 1983-11-08 Bell Telephone Laboratories, Incorporated Electrochemical photoetching of compound semiconductors
US4391683A (en) * 1982-09-10 1983-07-05 Bell Telephone Laboratories, Incorporated Mask structures for photoetching procedures
US4415414A (en) * 1982-09-10 1983-11-15 Bell Telephone Laboratories, Incorporated Etching of optical surfaces
US4597825A (en) * 1982-11-10 1986-07-01 International Business Machines Corporation Intermediate passivation and cleaning of compound semiconductor surfaces
JPS59136977A (ja) * 1983-01-26 1984-08-06 Hitachi Ltd 圧力感知半導体装置とその製造法
US4518456A (en) * 1983-03-11 1985-05-21 At&T Bell Laboratories Light induced etching of InP by aqueous solutions of H3 PO4
US4622114A (en) * 1984-12-20 1986-11-11 At&T Bell Laboratories Process of producing devices with photoelectrochemically produced gratings
US4648938A (en) * 1985-10-11 1987-03-10 The United States Of America As Represented By The United States Department Of Energy Composition/bandgap selective dry photochemical etching of semiconductor materials
US4843450A (en) * 1986-06-16 1989-06-27 International Business Machines Corporation Compound semiconductor interface control
US5021365A (en) * 1986-06-16 1991-06-04 International Business Machines Corporation Compound semiconductor interface control using cationic ingredient oxide to prevent fermi level pinning
US5081002A (en) * 1989-04-24 1992-01-14 The Trustees Of Columbia University In The City Of New York Method of localized photohemical etching of multilayered semiconductor body
EP0400387B1 (de) * 1989-05-31 1996-02-21 Siemens Aktiengesellschaft Verfahren zum grossflächigen elektrischen Kontaktieren eines Halbleiterkristallkörpers mit Hilfe von Elektrolyten
JPH0465815A (ja) * 1990-07-06 1992-03-02 Matsushita Electric Ind Co Ltd パターン作成方法
DE4036895A1 (de) * 1990-11-20 1992-05-21 Messerschmitt Boelkow Blohm Elektrochemisches verfahren zum anisotropen aetzen von silizium
US5239447A (en) * 1991-09-13 1993-08-24 International Business Machines Corporation Stepped electronic device package
DE19615495C2 (de) * 1996-04-19 1999-07-22 Forschungszentrum Juelich Gmbh Halbleiter-Bauelement und Verfahren zu dessen Herstellung
US5824206A (en) * 1996-06-28 1998-10-20 The United States Of America As Represented By The Secretary Of The Air Force Photoelectrochemical etching of p-InP
JP4157419B2 (ja) * 2002-06-11 2008-10-01 セイコーインスツル株式会社 近視野光ヘッドの製造方法および製造装置
US7494596B2 (en) * 2003-03-21 2009-02-24 Hewlett-Packard Development Company, L.P. Measurement of etching
JP4445716B2 (ja) * 2003-05-30 2010-04-07 日立ソフトウエアエンジニアリング株式会社 ナノ粒子製造方法
US8319310B2 (en) * 2009-03-31 2012-11-27 Freescale Semiconductor, Inc. Field effect transistor gate process and structure
WO2018212777A1 (en) * 2017-05-19 2018-11-22 Intel Corporation Profile engineering of iii-n transistors to reduce contact resistance to 2deg
CN114150362B (zh) * 2022-02-07 2022-05-03 浙江大学杭州国际科创中心 芯片背面嵌入式微流体冷却沟道的制备方法及制备装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5382277A (en) * 1976-12-28 1978-07-20 Toshiba Corp Schottky gate field effect transistor
JPS5527699A (en) * 1978-08-14 1980-02-27 Siemens Ag Monolithic integrated circuit and method of manufacturing same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB847927A (en) * 1955-10-11 1960-09-14 Philco Corp A method and apparatus for the electrolytic treatment of semiconductive bodies
US3265599A (en) * 1963-06-25 1966-08-09 Litton Systems Inc Formation of grain boundary photoorienter by electrolytic etching
US3706645A (en) * 1971-09-30 1972-12-19 Us Army Process including photolytic enhancement for anodic dissolution of a gallium arsenide wafer
US3890215A (en) * 1974-02-08 1975-06-17 Bell Telephone Labor Inc Electrochemical thinning of semiconductor devices
GB1485015A (en) * 1974-10-29 1977-09-08 Mullard Ltd Semi-conductor device manufacture
US4028207A (en) * 1975-05-16 1977-06-07 The Post Office Measuring arrangements
US4069121A (en) * 1975-06-27 1978-01-17 Thomson-Csf Method for producing microscopic passages in a semiconductor body for electron-multiplication applications
GB1552268A (en) * 1977-04-01 1979-09-12 Standard Telephones Cables Ltd Semiconductor etching
US4247373A (en) * 1978-06-20 1981-01-27 Matsushita Electric Industrial Co., Ltd. Method of making semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5382277A (en) * 1976-12-28 1978-07-20 Toshiba Corp Schottky gate field effect transistor
JPS5527699A (en) * 1978-08-14 1980-02-27 Siemens Ag Monolithic integrated circuit and method of manufacturing same

Also Published As

Publication number Publication date
EP0037876A3 (en) 1985-08-14
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JPS56140668A (en) 1981-11-04
DE3176894D1 (en) 1988-11-03
EP0037876B1 (en) 1988-09-28

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