JPH0434301B2 - - Google Patents

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JPH0434301B2
JPH0434301B2 JP56031453A JP3145381A JPH0434301B2 JP H0434301 B2 JPH0434301 B2 JP H0434301B2 JP 56031453 A JP56031453 A JP 56031453A JP 3145381 A JP3145381 A JP 3145381A JP H0434301 B2 JPH0434301 B2 JP H0434301B2
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etching
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semiconductor
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substrate
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Makufuaasun Utsudooru Jerii
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    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25FPROCESSES FOR THE ELECTROLYTIC REMOVAL OF MATERIALS FROM OBJECTS; APPARATUS THEREFOR
    • C25F3/00Electrolytic etching or polishing
    • C25F3/02Etching
    • C25F3/12Etching of semiconducting materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8128Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate

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Description

【発明の詳細な説明】 本発明の技術分野は半導体デバイス製造の分野
である。この分野において、同一の性能を有する
デバイスの相互接続された配列体を与える事がし
ばしば望まれる。そのような状況において多くの
デバイスの各々は非常に正確な仕様に維持された
材料の半導体ウエハの領域に形成される。さらに
半導体チツプ又はウエハ上のこれらのデバイスの
各々から高い性能及び高密度のデバイスを得るた
めには、各デバイスは半導体材料の微小領域に作
らなければならないが、各デバイスの寸法及びデ
バイス間の間隔は互いに変化してはならない。
デバイス配列体の技術が進歩するにつれて、金
属−半導体即ちMES FET型のデバイスがその充
填密度及び製造の単純さにより有利であると考え
られて来ている。
MES FETデバイスは、ゲート電極を通じて与
えられる電荷を用いて、ソース電極及びドレイン
電極として知られる2つの電極の間のチヤネルと
呼ばれるデバイス部分を流れる電流を変調する。
エンハンスメント型のデバイスはゲート電極上の
電荷が電流伝導チヤネル中のキヤリアの存在を強
化し、一方デイプレシヨン型のデバイスはゲート
上の電荷が電流伝導チヤネルを空乏化するように
動作する。エンハンスメント・デバイスは「オ
フ」条件で本質的に電流が流れず、一方デイプレ
シヨン・デバイスは「オフ」条件の下で電流が流
れる。そのようなデバイスの配列体を形成するた
めに全てのデバイスは各々非常に正確な電極間隔
で厚さ1000Å程度の同一の半導体領域に製造され
る。このような規準は達成が困難である。
従来、GaAs薄膜のトリーミングのため又は膜
厚の制御のために光照射の下に陽極酸化法を利用
して電気化学的にエツチングを行う方法が提案さ
れていた。この方法では、エンハンスメント型
FETの製造の場合には、比較的高いバイアス電
位(約100ボルト)を必要とし、更に光の強度を
正確に制御する必要があつた。更に、このような
高バイアス電位により大電流が流れるため光照射
が無い場合でも被エツチング面でエツチングが生
じる傾向にあつた。従つて、この従来の方法で
は、光照射によつてエツチング率を制御すること
は困難であつた。
本発明者は、多くの半導体材料においては、或
る条件の下では、光照射により発生した電子−ホ
ール対のうちの少数キヤリアによる電流が半導体
材料とエツチング液の間の界面障壁を越えて移動
する場合の電流の大きさがエツチング率を左右す
る1要因であること並びに被エツチング半導体層
の厚さが所定関係の厚さに到達すると上記エツチ
ングが停止することを見出した。
本発明の目的は、外部バイアス電圧の無印加状
態の下で光により膜厚制御の可能なエツチング法
(自己限定的エツチングと云う)を利用して半導
体デバイスを製造することである。
光制御の自己限定的エツチングは、所定の条件
の下で光照射があれば、通常、オープン回路の光
電圧に対応する極めて低い逆方向バイアス電圧
(10分の数ボルト以下)の印加の下でエツチング
が行われるが、外部から印加されるバイアスが全
く無い場合でも依然としてエツチングが起る。こ
のような外部印加バイアス電圧が実質的に無電圧
に近い状態におけるエツチングは、従来の陽極酸
化法利用のエツチングとは異なる範疇のものであ
ろう。このプロセスにおいてはエツチヤント溶液
中に浸漬された半導体材料光が当てられ、電子−
ホール対が作られ、光により作られた少数キヤリ
ア電流がエツチヤント中に流れて電気化学的腐食
を行なう。材料が充分に薄くなり、(a)電流伝導領
域における電子−ホール対の発生が減少し、(b)光
により発生した少数キヤリアの一部分が基板であ
る不活性領域中に掃き出される事が可能になり、
そして(c)電気化学的腐食領域からの多数キヤリア
電流の伝導が阻止されるようになると、エツチン
グは停止する。この事はドーパント濃度の平方根
と厚さとの積がある正確な値に達すると起きる。
自己限定的寸法はデバイス中に電子−ホール対を
発生させ移動させる能力によつて支配されるの
で、半導体材料の全表面にわたつて各デバイスに
おいてドーパント濃度の平方根と厚さとの積が同
一になるまで各デバイスに関してエツチングが進
行する。終了点の厚さ寸法はエツチングされる材
料の性質、用いる光の波長、エツチヤント液のPH
などによつて支配される。
この製造技術は、マスキングと組み合せて用い
ると、有利な伝導領域を有する自己整合MES
FET構造を与える。MES FET構造において自
己限定的エツチング操作はソース及びドレインの
コンタクト領域のアンダーカツトを容易にしゲー
トのための自己整合能力を生み出す。
第1図を参照すると、半導体3のエツチング中
に半導体部材3の分解生成物が液中に溶解するよ
うな特性の電気化学エツチング液2を含む容器1
が示されている。この特性は液2のPHの制御によ
つて与えられる。
半導体3は第1の基板領域3a及び所望の正確
な厚さにエツチングされるべき第2の領域3bを
有する。厚さは寸法dとして示されている。基板
3aは通常はより高い抵抗率を持つ半絶縁性材料
であつて面7(これはp−n接合でもよい)でエ
ピタキシヤルに接合されている。領域3bの伝導
型は説明のためにn型に選ばれておりこの場合少
数キヤリアはホールである。容器1は光5が入射
し領域3bの露出面6に当る事が可能な半透明部
分4を有する。
多数キヤリア即ち電子の移送電極8は領域3b
に電気的に接続される。電極8は多数キヤリアが
電気化学的腐食界面6から逃げるのを促進するた
めに使用しててもよい。
第1図の半導体3と寸法が相関を有する半導体
3のエネルギー・バンド図が第2図に与えられて
いる。
電気化学腐食面6に入射する光5によつて領域
3bに電子−ホール対が作られる。少数キヤリア
即ちホールによつて作られる電流はエツチング液
2中へ流れる電流を与え、表面6を電気化学的に
腐食する。光により誘起された電気化学的エツチ
ングは光が存在する時、寸法が充分に薄くなつて
(a)表面6に隣接する電流伝導領域における電子−
ホール対の発生が減少し、(b)光により誘起された
少数キヤリアが基板である不活性領域3aに掃き
出される事が可能になり、そして(c)電気化学的腐
食領域からの多数キヤリア電流の伝導妨げられる
ようになるまで、持続する。電子−ホール対発生
の減少は寸法dが材料3bの光吸収深さに接近す
る時に起きる。光吸収深さは光応用分野における
はつきり定義された技術用語であつて、1/αで
表わされる。1/αは開始条件の下で殆んどの電
子−ホール対が発生するような部材3bの表面6
からの部分の寸法である。
深さ1/αに至る光5によつて形成された電子
−ホール対はエツチング液2の中に流れる少数キ
ヤリア電流を与える。多数キヤリアは表面6から
半導体3bの遠隔部分に、又は電極8を通じてエ
ツチング液2中へ導かれる。エツチング液は、反
応生成物が除去されそれによつて連続的な腐食を
与えるようなPH条件の下に維持されている。これ
は電気化学的陽極化成と対照的である。その場合
普通は酸化物層の形の反応生成物が残留する。
次に第3図を参照すると、表面6から面7まで
の距離が寸法1/αになるまで表面6が腐食され
た時のエネルギー・バンド図が示される。第3図
においてエネルギー・バンド図は第1図の半導体
3と寸法的に相関している。第3図に示すように
半導体3bの残留寸法が1/αの場合、少数キヤ
リア即ちホールの電流は多数の因子により制限さ
れ、それらは組み合さつて電気化学的腐食を効果
的に終了させるように作用する。その因子とは、
半導体3bが薄くなる時の電子−ホール対の発生
の減少、少数キヤリアが下側の基板に充分に接近
したため少数キヤリアが下側に流れ得る事、そし
て厚さの減少につれて腐食領域からの多数キヤリ
アの移動が困難になる事である。
以上示した技術の主要な利点の1つは、半導体
部材3(これはウエハでもよく、境界面7と表面
6との間の領域3bに複数個のデバイスが形成さ
れ得る)の表面にわたる厚さの変動がエツチング
の進行に影響を与えない事である。これは表面6
の各点に関して終了点寸法に到達するまでエツチ
ングが持続するからである。このエツチング・プ
ロセスは自己限定的なので、エツチングは厚さ寸
法が1/αに接近するまで当初の速度で進行し次
に緩やかになりそして停止するが、一方他のデバ
イスでは寸法1/αに接近するまで持続してい
る。最終の自己限定的寸法は、組み合わさつて電
気化学的腐食を効果的に終了させるように働く先
程述べた3つの因子によつて決定される。
基板3aがエツチング・プロセスを支持するた
めに最小のホール電流にしか寄与しない事は有利
である。この条件は多くの方法で達成される。以
下はいくつかの例である。基板中の過剰キヤリア
濃度を小さく保つために基板3a中のライフ・タ
イムを非常に短かくしてもよい。基板中に形成さ
れたホールを境界面7から掃き出しそれらを再結
合するまでそこに閉じ込めるために領域3aと3
bとの間の境界面7に逆バイアスをかけてもよ
い。境界面7に伴なう空乏領域における再結合速
度を非発光性キヤリア再結合に関して高くするよ
う設計してもよい。これはその領域に欠陥又は不
純物型の再結合中心に導入する事で為される。こ
れは過剰ホール濃度を低下させ基板3aからのホ
ール電流を低下させるのにも寄与するであろう。
1/αは光5の波長に依存するので、光5の波
長を調整する事によつて寸法の選択が可能であ
る。
光制御エツチング・プロセスの1つの変型はシ
ヨート回路モードを用い領域3bを電極8に接続
し少数キヤリアのエツチング液中への流れ及び多
数キヤリアの電極8への流れを強化しエツチング
を進める事である。一方領域3bが電極8に接続
されないオープン回路モードの動作ではエツチン
グが緩やかになる傾向がある。
材料及び組成の1例を示すと、領域3bの半導
体材料は1017までドープされたn型GaAsで、Cr
をドープした領域3aの半絶縁性GaAsにエピタ
キシヤルに結合されている。エツチング液2は10
%のHClで、光5は波長6328Åの1ミリワツトの
He−Neレーザである。
これらの条件の下で表面6は10分間に80μmの
深さまで電気化学的に腐食された。
本発明の製造技術は、FETデバイスにおいて
電極の自己整合を与えるために特に有用なアンダ
ーカツト構造を形成し得る。この型のデバイスに
おいてソース電極及びドレイン電極に関してゲー
ト電極を正確に位置付けられる事は有利である。
本発明の製造技術は、エツチングがマスクを通し
て起きる時に一様な横方向エツチ効果を呈し、有
用なアンダーカツト構造を形成する。
アンダーカツト構造は電極の整合された種々の
デバイスに応用されるが、ここでは金属−半導体
トランジスタ(MES FET)として知られる
FETデバイスを用いて説明を行なう。
第4図を参照すると、本発明の方法により製造
された自己整合エンハンスメントMES FETが示
されている。デバイスは基板3a及び活性層3b
から成る半導体3の上に第1図〜第3図に示すよ
うな処理によつて製造される。デバイスは、高伝
導領域10をその下に有するソース電極金属接点
9及び高伝導度領域12をその下に有するドレイ
ン領域金属接点11を持つ。
領域3bは高伝導度領域10及び12の下方の
各々点14及び13において一様な距離がアンダ
ーカツトされている。その距離は電極整合の目的
に依存する。金属シヨツトキー・ゲート型の電極
15がソース9,10とドレイン11,12との
間の領域に自己整合される。
第4図の構造は、イオン注入領域の上にマスク
を使用して、第1図〜第3図に関して説明した技
術の線に沿つて製造される。半導体3は、ライフ
タイムの短かい半絶縁性基板例えばCrをドープ
したGaAs上に、低抵抗率のn型半導体材料例え
ば1017cm-3までドープしたGaAsの層を設ける事
によつて製造される。フオトリソグラフイ的に画
定された浅いn+領域はソース領域10及びドレ
イン領域12を画定するために各々Au−Ge−Ni
等の非エツチング金属を通してイオン注入する事
等によつて形成される。上記金属は後に接点9及
び11を形成するために使用される。次に第1図
〜第3図に関して説明した光エツチング・プロセ
スが用いられる。この時金属接点9及び11は
n+領域10及び12のエツチングを阻止する。
電気化学的腐食の間領域3bは完全に空乏化さ
れ且つ高伝導度注入領域10及び12と比較して
長いライフタイムを有するので、横方向エツチン
グは強化され、マスクされた領域の下に点13及
び14のような正確で一様なアンダーカツトが形
成される。アンダーカツト条件はソース9,10
とドレイン11,12との間の材料3b中のチヤ
ネル16上のゲートの自己整合を容易にする。
本発明による第4図のエンハンスメント型
MES FETデバイスの製造は水性陽極反応等のエ
ツチング技術を上回るいくつかの利点を有する。
第1に陽極反応条件の下で金属9は、酸化物を形
成するために第1図の表面6にかかる必要のある
陽極反応電位の形成を阻止する低抵抗の電流路と
して作用する。
第2に印加された陽極反応電位は、エンハンス
メントMES FETデバイスに必要な厚さにまで第
4図の領域16をエツチングする事を妨げる。
第4図のMES FET構造は、空乏化しているチ
ヤネルの伝導度をゲート信号が強化するようなエ
ンハンスメント・モードの動作モードにおける性
能にある利点を有する。これらの利点は第5図に
示す典型的な従来技術のエンハンスメント・モー
ド構造と比較する事によつて最も良く認識でき
る。
第5図を参照すると、基板20にエピタキシヤ
ルのデバイス領域21が設けられている。金属ソ
ース電極接点22には基板20にまで延在する
n+領域23が付属する。金属ドレイン接点24
にはやはり基板20にまで延在するn+領域25
が付属する。n+領域23及び25は領域21を
完全に貫通しチヤネル26の終端部を画定する。
ゲート27はソース電極22,23とドレイン電
極24,25との間の中間のチヤネル26の上に
配置される。
ゲート27に電圧が印加されない時第5図の従
来技術のデバイスにおいて、チヤネル26は基板
20との境界面に非常に近い破線aの所まで空乏
化し、ソースとドレインとの間の電流は基板20
と破線aとの間のチヤネルの非常に小さな部分に
制限される。ゲート27に正電圧が加えられる
時、伝導領域は破線bの下の領域に変化する。こ
の伝導領域はソースからドレインへの電位降下に
よるいくらかの歪みを示す。
これと対照的に第4図を参照すると、本発明に
より製造された構造においてn+領域10及び1
2はチヤネル16中に貫入しない。より低い位置
のゲート15と共に、この条件は「無信号」条件
において伝導領域(キヤリアが空乏化していな
い)を破線xと基板3aとの間の領域に限定す
る。ゲート15に信号が加えられる時、伝導領域
は破線yで定められる。この領域はソースとドレ
インとの間の電位差によりやはり歪んでいるが、
チヤネル16のより多くの領域にわたつている。
本発明のデバイスは第5図のデバイスと比較す
ると、チヤネル16内の空乏領域の減少により、
より低いソース−ドレイン直列抵抗を有し、従つ
てより高い相互コンダクタンス並びに速度及び雑
音余裕の点でより高い性能を有する。
第6図を参照すると、同一基板3a上にエンハ
ンスメントとデイプレシヨンの両方のデバイスが
設けられた構造が示される。第6図の構造で領域
3bは、第4図の構造と同時にデイプレシヨン・
デバイスが間隔をあけて形成されるように、イオ
ン注入されマスクを用いてエツチングされる。基
板3a上の活性層3bは、チヤネル16ではエン
ハンスメント・デバイス用の正確な厚さTeを、
チヤネル26ではデイプレシヨン・デバイス用の
正確な厚さTdを与えるように2つの場所で違つ
た条件の下でエツチングされる。アンダーカツト
13,14は整合及び分離を与える。デイプレシ
ヨン・デバイスでは対応する要素は添字aが付け
られている。従つてデイプレシヨン・モード・チ
ヤネル26のより厚い寸法Tdにはゲート15a
が存在する。
【図面の簡単な説明】
第1図は電気化学的腐食操作を説明する図、第
2図は腐食操作の開始時点における材料のエネル
ギー・バンド図、第3図は腐食操作の終了時点で
の材料のエネルギー・バンド図、第4図はMES
FETデバイスの図、第5図は従来のMES FET
の図、第6図は同一基板上のエンハンスメントと
デイプレシヨンの両デバイスの図である。 1…容器、2…エツチング液、3…半導体、5
…光、9…ソース、11…ドレイン、15…ゲー
ト、16…チヤネル。

Claims (1)

  1. 【特許請求の範囲】 1 半導体材料の成長層を表面に有する半絶縁性
    基板を準備する工程、 エツチング液と上記成長層との間に電流が流れ
    た時にのみ該成長層をエツチングする特性を有す
    るエツチング液中に上記成長層を浸漬する工程、 上記浸漬中の成長層が所定の厚さにまで精密に
    エツチングされるよう該所定の厚さの近傍にまで
    侵入する侵入長を有する光を上記成長層に照射し
    続けてエツチングを行い、その際上記成長層及び
    エツチング液の間に外部から電気的バイアス電圧
    を実質的に印加しないようにする工程、を含む半
    導体デバイスの製造方法。 2 上記成長層を上記エツチング液中に設けた移
    送電極に接続して上記エツチングをシヨート回路
    モードで動作させる特許請求の範囲第1項記載の
    製造方法。
JP3145381A 1980-03-27 1981-03-06 Method of manufacturing semiconductor device Granted JPS56140668A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/134,723 US4351706A (en) 1980-03-27 1980-03-27 Electrochemically eroding semiconductor device

Publications (2)

Publication Number Publication Date
JPS56140668A JPS56140668A (en) 1981-11-04
JPH0434301B2 true JPH0434301B2 (ja) 1992-06-05

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ID=22464687

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3145381A Granted JPS56140668A (en) 1980-03-27 1981-03-06 Method of manufacturing semiconductor device

Country Status (4)

Country Link
US (1) US4351706A (ja)
EP (1) EP0037876B1 (ja)
JP (1) JPS56140668A (ja)
DE (1) DE3176894D1 (ja)

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