JP2863150B2 - 化合物半導体素子の製造方法 - Google Patents
化合物半導体素子の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
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- H01L29/66409—Unipolar field-effect transistors
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子に係
り、特に化合物半導体素子の製造方法に関するものであ
る。
り、特に化合物半導体素子の製造方法に関するものであ
る。
【０００２】
【従来の技術】一般に、化合物半導体素子のＧａＡｓＦ
ＥＴの制作においては、リセスエッチング技術が広く用
いられている。リセスエッチングとは、化合物半導体素
子のゲートパターンを形成する際、活性層上にゲート電
極を形成するために、活性層の上部に形成された層をエ
ッチングすることである。この際、活性層はリセスエッ
チング率によってその厚さが決められる。この活性層の
厚さは化合物半導体素子のしきい値電圧と密接な関係が
ある。以下にこのような活性層の厚さとしきい値電圧と
の関係を数式で示す。活性層の厚さをＤとするとき、
ＥＴの制作においては、リセスエッチング技術が広く用
いられている。リセスエッチングとは、化合物半導体素
子のゲートパターンを形成する際、活性層上にゲート電
極を形成するために、活性層の上部に形成された層をエ
ッチングすることである。この際、活性層はリセスエッ
チング率によってその厚さが決められる。この活性層の
厚さは化合物半導体素子のしきい値電圧と密接な関係が
ある。以下にこのような活性層の厚さとしきい値電圧と
の関係を数式で示す。活性層の厚さをＤとするとき、
【数１】 ここで、Ｎｄは活性層のドーピング濃度、Ｖｂｉはショ
ットキー接合のビルトイン電位、εはＧａＡｓの誘電定
数、Ｖｔｈはしきい値電圧である。上記の式により、活
性層の厚さが厚い程しきい値電圧は高く、活性層の厚さ
が薄い程しきい値電圧は低いのが分かる。
ットキー接合のビルトイン電位、εはＧａＡｓの誘電定
数、Ｖｔｈはしきい値電圧である。上記の式により、活
性層の厚さが厚い程しきい値電圧は高く、活性層の厚さ
が薄い程しきい値電圧は低いのが分かる。
【０００３】このようなリセスエッチング技術を用いた
一般的な化合物半導体素子の製造方法を添付図面に基づ
き以下に説明する。図１、図２は一般的なＭＥＳＦＥＴ
（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造工程
を示す工程断面図である。図１ａに示すように、半絶縁
性のＧａＡｓ基板１上にアンドープＧａＡｓバッファ層
２、ｎ−ＧａＡｓ活性層３、ｎ＋−ＧａＡｓキャップ層
４を順次に形成し、素子間の隔離のためにキャップ層
４、活性層３、バッファ層２の所定の領域をメサエッチ
ングを行う。
一般的な化合物半導体素子の製造方法を添付図面に基づ
き以下に説明する。図１、図２は一般的なＭＥＳＦＥＴ
（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造工程
を示す工程断面図である。図１ａに示すように、半絶縁
性のＧａＡｓ基板１上にアンドープＧａＡｓバッファ層
２、ｎ−ＧａＡｓ活性層３、ｎ＋−ＧａＡｓキャップ層
４を順次に形成し、素子間の隔離のためにキャップ層
４、活性層３、バッファ層２の所定の領域をメサエッチ
ングを行う。
【０００４】次いで、図１ｂに示すようにキャップ層４
上の所定領域にソース電極及びドレイン電極５、６を形
成し、図１ｃに示すようにソース電極及びドレイン電極
５、６を含む基板１の全面にフォトレジスト７を形成し
た後、フォトレジスト７をパターニングしてソース電極
及びドレイン電極５、６間のキャップ層４を露出させ
る。そして、湿式エッチング工程で露出されたキャップ
層４及びキャップ層４の下方の活性層３を所定の深さに
リセスエッチングする。次いで、図２ｄに示すように露
出された活性層３及びフォトレジスト７の全面にゲート
金属８を形成し、図１ｅに示すように、リフトオフ工程
でフォトレジスト７及びフォトレジスト７上のゲート金
属８を除去して活性層３上にゲート電極８ａを形成す
る。これによりＭＥＳＦＥＴ素子を製造する。
上の所定領域にソース電極及びドレイン電極５、６を形
成し、図１ｃに示すようにソース電極及びドレイン電極
５、６を含む基板１の全面にフォトレジスト７を形成し
た後、フォトレジスト７をパターニングしてソース電極
及びドレイン電極５、６間のキャップ層４を露出させ
る。そして、湿式エッチング工程で露出されたキャップ
層４及びキャップ層４の下方の活性層３を所定の深さに
リセスエッチングする。次いで、図２ｄに示すように露
出された活性層３及びフォトレジスト７の全面にゲート
金属８を形成し、図１ｅに示すように、リフトオフ工程
でフォトレジスト７及びフォトレジスト７上のゲート金
属８を除去して活性層３上にゲート電極８ａを形成す
る。これによりＭＥＳＦＥＴ素子を製造する。
【０００５】
【発明が解決しようとする課題】しかし、上記のように
製造された化合物半導体素子の製造方法において、以下
の問題点があった。多様なしきい値電圧が要求される回
路を構成するにあたり、それぞれのしきい値電圧に応ず
る素子を別々に製造しなければならないため、工程コス
トが上昇する。本発明は、上記の問題点を解決するため
になされたもので、１つの基板上に互いに異なるしきい
値電圧を有する化合物半導体素子の製造方法を提供する
ことを目的とする。
製造された化合物半導体素子の製造方法において、以下
の問題点があった。多様なしきい値電圧が要求される回
路を構成するにあたり、それぞれのしきい値電圧に応ず
る素子を別々に製造しなければならないため、工程コス
トが上昇する。本発明は、上記の問題点を解決するため
になされたもので、１つの基板上に互いに異なるしきい
値電圧を有する化合物半導体素子の製造方法を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の化合物半導体素子の製造方法は、基板上に
活性層を形成するステップと、活性層上の所定領域に複
数個のオーミックメタルコンタクトを形成するステップ
と、オーミックメタルコンタクトを含む活性層の全面に
マスク物質を形成するステップと、マスク物質の所定領
域を除去して、オーミックメタルコンタクト間の活性層
と、少なくともいずれか１つのオーミックメタルコンタ
クトを露出させるステップと、露出して活性層を所定の
深さにエッチングするステップと、マスク物質を除去
し、所定の深さに除去された活性層上にゲート電極を形
成するステップとを備える。
めの本発明の化合物半導体素子の製造方法は、基板上に
活性層を形成するステップと、活性層上の所定領域に複
数個のオーミックメタルコンタクトを形成するステップ
と、オーミックメタルコンタクトを含む活性層の全面に
マスク物質を形成するステップと、マスク物質の所定領
域を除去して、オーミックメタルコンタクト間の活性層
と、少なくともいずれか１つのオーミックメタルコンタ
クトを露出させるステップと、露出して活性層を所定の
深さにエッチングするステップと、マスク物質を除去
し、所定の深さに除去された活性層上にゲート電極を形
成するステップとを備える。
【０００７】
【発明の実施の形態】以下、添付図面に基づき本発明の
化合物半導体素子の製造方法を説明する。図３、４は本
発明の第１の実施の形態のＭＥＳＦＥＴの製造工程を示
す工程断面図である。まず、図３ａに示すように、半絶
縁性のＧａＡｓ基板１１上にアンドープＧａＡｓバッフ
ァ層１２、ｎ- ＧａＡｓ活性層１３、ｎ+-ＧａＡｓキャ
ップ層１４を順次に形成し、素子間の隔離のためにキャ
ップ層１４、活性層１３、バッファ層１２の所望の領域
をメサ状にエッチングする。
化合物半導体素子の製造方法を説明する。図３、４は本
発明の第１の実施の形態のＭＥＳＦＥＴの製造工程を示
す工程断面図である。まず、図３ａに示すように、半絶
縁性のＧａＡｓ基板１１上にアンドープＧａＡｓバッフ
ァ層１２、ｎ- ＧａＡｓ活性層１３、ｎ+-ＧａＡｓキャ
ップ層１４を順次に形成し、素子間の隔離のためにキャ
ップ層１４、活性層１３、バッファ層１２の所望の領域
をメサ状にエッチングする。
【０００８】次いで、図３ｂに示すようにキャップ層１
４上の予め定めた領域にソース電極及びドレイン電極
（オーミックコンタクトメタル）１５、１６を形成し、
図３ｃに示すようにソース電極及びドレイン電極１５、
１６を含む基板１１の全面にフォトレジスト１７を形成
した後、フォトレジスト１７をパターニングして、ソー
ス電極及びドレイン電極１５、１６間のゲート電極の形
成される領域に相当するキャップ層１４の表面を露出さ
せるとともに、ソース電極１５及びドレイン電極１６の
うちいずれか１つ又は双方の表面の一部を露出させる。
そして、湿式エッチング工程で露出されたキャップ層１
４及びキャップ層１４の下方の活性層１３を所定の深さ
にリセスエッチングする。このとき、後述のように、ソ
ース電極及びドレイン電極１５、１６の表面を露出させ
たオープン領域の広さに応じて活性層１３のエッチング
率を調節可能である。すなわち、ソース電極及びドレイ
ン電極１５、１６のオープン領域が広ければ広いほど、
活性層１３のエッチング率が増加し、残った活性層１３
の厚さが薄くなる。活性層１３の厚さは素子のしきい値
電圧と密接な関係があることから、結局ソース電極及び
ドレイン電極１５、１６のオープン領域の広さを調節す
ることにより、素子のしきい値電圧を調節することがで
きる。そして、ソース電極及びドレイン電極１５、１６
のオープン領域は部分的に多数個に形成してもよい。こ
のように、ソース電極及びドレイン電極１５、１６のオ
ープン領域の広さを調節することにより素子のしきい値
電圧が調節される原理については後述することにする。
４上の予め定めた領域にソース電極及びドレイン電極
（オーミックコンタクトメタル）１５、１６を形成し、
図３ｃに示すようにソース電極及びドレイン電極１５、
１６を含む基板１１の全面にフォトレジスト１７を形成
した後、フォトレジスト１７をパターニングして、ソー
ス電極及びドレイン電極１５、１６間のゲート電極の形
成される領域に相当するキャップ層１４の表面を露出さ
せるとともに、ソース電極１５及びドレイン電極１６の
うちいずれか１つ又は双方の表面の一部を露出させる。
そして、湿式エッチング工程で露出されたキャップ層１
４及びキャップ層１４の下方の活性層１３を所定の深さ
にリセスエッチングする。このとき、後述のように、ソ
ース電極及びドレイン電極１５、１６の表面を露出させ
たオープン領域の広さに応じて活性層１３のエッチング
率を調節可能である。すなわち、ソース電極及びドレイ
ン電極１５、１６のオープン領域が広ければ広いほど、
活性層１３のエッチング率が増加し、残った活性層１３
の厚さが薄くなる。活性層１３の厚さは素子のしきい値
電圧と密接な関係があることから、結局ソース電極及び
ドレイン電極１５、１６のオープン領域の広さを調節す
ることにより、素子のしきい値電圧を調節することがで
きる。そして、ソース電極及びドレイン電極１５、１６
のオープン領域は部分的に多数個に形成してもよい。こ
のように、ソース電極及びドレイン電極１５、１６のオ
ープン領域の広さを調節することにより素子のしきい値
電圧が調節される原理については後述することにする。
【０００９】次いで、図４ｄに示すように、フォトレジ
スト１７を含む基板１１の全面にゲート金属１８を形成
し、図４ｅに示すように、リフトオフ工程でフォトレジ
スト１７及びフォトレジスト１７上のゲート金属１８を
除去してリセスが形成された活性層１３上にゲート電極
１８ａを形成する。これにより、ＭＥＳＦＥＴ素子を製
造する。
スト１７を含む基板１１の全面にゲート金属１８を形成
し、図４ｅに示すように、リフトオフ工程でフォトレジ
スト１７及びフォトレジスト１７上のゲート金属１８を
除去してリセスが形成された活性層１３上にゲート電極
１８ａを形成する。これにより、ＭＥＳＦＥＴ素子を製
造する。
【００１０】図５、６は本発明の第２の実施の形態のＭ
ＥＳＦＥＴの製造工程を示す工程断面図であり、図５
ａ、図ｂは本発明の図３ａ、ｂの製造工程と同様である
ため説明を省略する。本発明の第２実施の形態は、図５
ｃに示すように、ソース電極及びドレイン電極１５、１
６を含む基板１１の全面にフォトレジスト１７を形成し
た後、フォトレジスト１７をパターニングして、ソース
電極及びドレイン電極１５、１６間のゲート電極の形成
される領域のキャップ層１４表面、ソース電極及びドレ
イン電極１５、１６の両側のメサ領域のキャップ層１４
のうちいずれか一方又は双方の表面、並びにソース電極
１５及びドレイン電極１６のうちいずれか一方又は双方
の表面を露出させる。そして、湿式エッチング工程で露
出されたキャップ層１４及びキャップ層１４の下方の活
性層１３を所定の深さにリセスエッチングする。このと
き、ソース電極及びドレイン電極１５、１６の両側又は
一方のメサ領域で露出されたキャップ層１４の広さに応
じて活性層１３のエッチング率を調節可能である。すな
わち、ソース電極及びドレイン電極１５、１６の一方又
は両側に露出されたキャップ層１４が広ければ広い程、
ゲート電極の形成される活性層１３のエッチング率が低
下する。このように、メサ領域で露出されるキャップ層
１４の広さを調節することにより素子のしきい値電圧を
調節することができる。このソース電極及びドレイン電
極１５、１６の両側又は一方の側のメサ領域で露出され
た領域の広さを調節することにより素子のしきい値電圧
が調節される原理については後述する。
ＥＳＦＥＴの製造工程を示す工程断面図であり、図５
ａ、図ｂは本発明の図３ａ、ｂの製造工程と同様である
ため説明を省略する。本発明の第２実施の形態は、図５
ｃに示すように、ソース電極及びドレイン電極１５、１
６を含む基板１１の全面にフォトレジスト１７を形成し
た後、フォトレジスト１７をパターニングして、ソース
電極及びドレイン電極１５、１６間のゲート電極の形成
される領域のキャップ層１４表面、ソース電極及びドレ
イン電極１５、１６の両側のメサ領域のキャップ層１４
のうちいずれか一方又は双方の表面、並びにソース電極
１５及びドレイン電極１６のうちいずれか一方又は双方
の表面を露出させる。そして、湿式エッチング工程で露
出されたキャップ層１４及びキャップ層１４の下方の活
性層１３を所定の深さにリセスエッチングする。このと
き、ソース電極及びドレイン電極１５、１６の両側又は
一方のメサ領域で露出されたキャップ層１４の広さに応
じて活性層１３のエッチング率を調節可能である。すな
わち、ソース電極及びドレイン電極１５、１６の一方又
は両側に露出されたキャップ層１４が広ければ広い程、
ゲート電極の形成される活性層１３のエッチング率が低
下する。このように、メサ領域で露出されるキャップ層
１４の広さを調節することにより素子のしきい値電圧を
調節することができる。このソース電極及びドレイン電
極１５、１６の両側又は一方の側のメサ領域で露出され
た領域の広さを調節することにより素子のしきい値電圧
が調節される原理については後述する。
【００１１】次いで、図６ｄに示すように、フォトレジ
スト１７を含む基板１１の全面にゲート金属１８を形成
し、図６ｅに示すように、リフトオフ工程でフォトレジ
スト１７及びフォトレジスト１７上のゲート金属１８を
除去して活性層１３上にゲート電極１８ａを形成する。
これにより、素子のメサ領域でキャップ層を露出させた
面積をそれぞれ異なるようにすることによって、一つの
基板上に多数のしきい値電圧を有するＭＥＳＦＥＴ素子
を製造することができる。
スト１７を含む基板１１の全面にゲート金属１８を形成
し、図６ｅに示すように、リフトオフ工程でフォトレジ
スト１７及びフォトレジスト１７上のゲート金属１８を
除去して活性層１３上にゲート電極１８ａを形成する。
これにより、素子のメサ領域でキャップ層を露出させた
面積をそれぞれ異なるようにすることによって、一つの
基板上に多数のしきい値電圧を有するＭＥＳＦＥＴ素子
を製造することができる。
【００１２】上述したように、本発明の製造工程におい
ては、２つの方法によりしきい値電圧が調節可能である
のが分かる。第１の方法は、オーミックコンタクトメタ
ル（ソース電極及びドレイン電極）上に形成されるフォ
トレジストの開口のサイズを変化させる方法である、第
２の方法は、オーミックコンタクトメタルに隣接するｎ
+ キャップ層（メサ層）上の露出領域のサイズを変化さ
せる方法である。
ては、２つの方法によりしきい値電圧が調節可能である
のが分かる。第１の方法は、オーミックコンタクトメタ
ル（ソース電極及びドレイン電極）上に形成されるフォ
トレジストの開口のサイズを変化させる方法である、第
２の方法は、オーミックコンタクトメタルに隣接するｎ
+ キャップ層（メサ層）上の露出領域のサイズを変化さ
せる方法である。
【００１３】以下、この２つの方法により素子のしきい
値電圧が調節される原理について説明する。図７は素子
のオープン領域の位置に応ずるゲート領域のリセスエッ
チング率の変化を示す図である。図７ａは、ＭＥＳＦＥ
Ｔ製造時に使用される一般的な方法で、オーミックコン
タクトメタル上にオープン領域無しにフォトレジストを
形成してゲート領域をリセスエッチングする場合であ
り、図７ｂはオーミックコンタクトメタル上にオープン
領域を有するようにフォトレジストを形成してゲート領
域をリセスエッチングする場合であり、図７ｃはオーミ
ックコンタクトメタルとオーミックコンタクトメタルに
隣接するメサ層上にダミーのオープン領域を有するよう
にフォトレジストを形成してゲート領域をリセスエッチ
ングする場合である。
値電圧が調節される原理について説明する。図７は素子
のオープン領域の位置に応ずるゲート領域のリセスエッ
チング率の変化を示す図である。図７ａは、ＭＥＳＦＥ
Ｔ製造時に使用される一般的な方法で、オーミックコン
タクトメタル上にオープン領域無しにフォトレジストを
形成してゲート領域をリセスエッチングする場合であ
り、図７ｂはオーミックコンタクトメタル上にオープン
領域を有するようにフォトレジストを形成してゲート領
域をリセスエッチングする場合であり、図７ｃはオーミ
ックコンタクトメタルとオーミックコンタクトメタルに
隣接するメサ層上にダミーのオープン領域を有するよう
にフォトレジストを形成してゲート領域をリセスエッチ
ングする場合である。
【００１４】まず、図７ａの構造を有する素子と、図７
ｂの構造を有する素子とを同様な条件で同エッチング溶
液に露出させ、各素子のゲート領域のリセスエッチング
率を比較してみる。図７ａのリセスエッチング率よりも
図７ｂのリセスエッチング率が高くなる。その理由は下
記の通りである。エッチング溶液が露出された半導体基
板に接すると、酸化反応と還元反応を経りつつエッチン
グが進行される。このとき、酸化反応は電子の生成によ
って生じるため、電子の供給の可否に基づいて酸化反応
は増加又は減少する。図７ｂにおいては、オーミックコ
ンタクトメタル上のオープン領域はエッチング溶液と酸
化反応を行わず、ゲート領域がエッチング溶液と酸化反
応を生じる。そのため、ゲート領域の基板とオーミック
コンタクトメタルの表面との間に電気化学的ポテンシャ
ルが発生する。ポテンシャルは高い所から低い所に流れ
るため、ゲート領域の表面で発生した電子は基板のチャ
ンネル層を介してオーミックコンタクトメタルの表面に
移動することになる。すなわち、ゲート領域の表面から
供給された電子はオーミックコンタクトメタルの表面で
の還元反応又は両極反応によって電子が消耗される。従
って、ゲート領域の基板での電子の濃度はオーミックコ
ンタクトメタルへ移動した電子だけ電子が足りないよう
になる。この電子不足現象は酸化速度を増加させるよう
になる。このため、結果的に、図７ｂの構造は図７ａの
構造よりもゲート領域のリセスエッチング率が高くな
る。一方、オーミックコンタクトメタルのオープン領域
を増加させると、オーミックコンタクトメタルの還元反
応は増加され、電子はより多く消耗されるはずである。
ゆえに、このような電子不足現象は酸化とエッチングを
加速させるようになる。
ｂの構造を有する素子とを同様な条件で同エッチング溶
液に露出させ、各素子のゲート領域のリセスエッチング
率を比較してみる。図７ａのリセスエッチング率よりも
図７ｂのリセスエッチング率が高くなる。その理由は下
記の通りである。エッチング溶液が露出された半導体基
板に接すると、酸化反応と還元反応を経りつつエッチン
グが進行される。このとき、酸化反応は電子の生成によ
って生じるため、電子の供給の可否に基づいて酸化反応
は増加又は減少する。図７ｂにおいては、オーミックコ
ンタクトメタル上のオープン領域はエッチング溶液と酸
化反応を行わず、ゲート領域がエッチング溶液と酸化反
応を生じる。そのため、ゲート領域の基板とオーミック
コンタクトメタルの表面との間に電気化学的ポテンシャ
ルが発生する。ポテンシャルは高い所から低い所に流れ
るため、ゲート領域の表面で発生した電子は基板のチャ
ンネル層を介してオーミックコンタクトメタルの表面に
移動することになる。すなわち、ゲート領域の表面から
供給された電子はオーミックコンタクトメタルの表面で
の還元反応又は両極反応によって電子が消耗される。従
って、ゲート領域の基板での電子の濃度はオーミックコ
ンタクトメタルへ移動した電子だけ電子が足りないよう
になる。この電子不足現象は酸化速度を増加させるよう
になる。このため、結果的に、図７ｂの構造は図７ａの
構造よりもゲート領域のリセスエッチング率が高くな
る。一方、オーミックコンタクトメタルのオープン領域
を増加させると、オーミックコンタクトメタルの還元反
応は増加され、電子はより多く消耗されるはずである。
ゆえに、このような電子不足現象は酸化とエッチングを
加速させるようになる。
【００１５】図８ａはオーミックコンタクトメタル上の
オープン領域の面積に従うリセスエッチングの深さを示
すグラフであり、オーミックコンタクトメタルの表面の
オープン領域の面積が増加するのに従って、ゲート領域
の基板のリセスエッチングの深さが増加するのが分か
る。このようなリセスエッチングの深さを調節すること
により、素子のしきい値電圧を調節することができる。
すなわち、素子毎にオーミックコンタクトメタルの面積
を０から１８００μｍ2 まで変化させることにより、そ
れぞれの素子のしきい値電圧を−１．９５Ｖから−０．
９０Ｖまで変化させることができる。また、このような
リセスエッチング率の変化は、図７ｃに示すように、オ
ーミックコンタクトメタルに隣接するメサ層のダミーの
オープン領域によっても影響を受ける。すなわち、メサ
層のダミーオープン領域の表面はエッチング溶液によっ
て酸化されて、電気化学的に誘導された電子が生成され
る。この電子もやはりゲート領域から生成された電子と
同様にチャンネル層を介してオーミックコンタクトメタ
ルへ移動する。このような電子の追加供給は、ゲート領
域からオーミックコンタクトメタルへ供給される電子を
減少させるようになる。従って、メサ層のダミーゲート
のオープン領域が増加することに従って、ゲート領域の
電子の消耗量が小さくなって、ゲート領域のリセスエッ
チング率が低くなる。
オープン領域の面積に従うリセスエッチングの深さを示
すグラフであり、オーミックコンタクトメタルの表面の
オープン領域の面積が増加するのに従って、ゲート領域
の基板のリセスエッチングの深さが増加するのが分か
る。このようなリセスエッチングの深さを調節すること
により、素子のしきい値電圧を調節することができる。
すなわち、素子毎にオーミックコンタクトメタルの面積
を０から１８００μｍ2 まで変化させることにより、そ
れぞれの素子のしきい値電圧を−１．９５Ｖから−０．
９０Ｖまで変化させることができる。また、このような
リセスエッチング率の変化は、図７ｃに示すように、オ
ーミックコンタクトメタルに隣接するメサ層のダミーの
オープン領域によっても影響を受ける。すなわち、メサ
層のダミーオープン領域の表面はエッチング溶液によっ
て酸化されて、電気化学的に誘導された電子が生成され
る。この電子もやはりゲート領域から生成された電子と
同様にチャンネル層を介してオーミックコンタクトメタ
ルへ移動する。このような電子の追加供給は、ゲート領
域からオーミックコンタクトメタルへ供給される電子を
減少させるようになる。従って、メサ層のダミーゲート
のオープン領域が増加することに従って、ゲート領域の
電子の消耗量が小さくなって、ゲート領域のリセスエッ
チング率が低くなる。
【００１６】図７ｂは、メサ層上のダミーオープン領域
の面積に応ずる活性層の厚さを示すグラフであり、ダミ
ーオープン領域の面積が増加することに従って、ゲート
領域の活性層の厚さが増加することが分かる。このよう
な方法により、素子毎のダミーのオープン領域の面積を
０から４４１０μｍ2 まで変化させることにより、それ
ぞれの素子のしきい値電圧を−１．０５Ｖから−１．４
０Ｖまで変化させることができる。
の面積に応ずる活性層の厚さを示すグラフであり、ダミ
ーオープン領域の面積が増加することに従って、ゲート
領域の活性層の厚さが増加することが分かる。このよう
な方法により、素子毎のダミーのオープン領域の面積を
０から４４１０μｍ2 まで変化させることにより、それ
ぞれの素子のしきい値電圧を−１．０５Ｖから−１．４
０Ｖまで変化させることができる。
【００１７】
【発明の効果】上述したように、本発明の化合物半導体
素子の製造方法においては以下の効果を奏する。オーミ
ックコンタクトメタルの露出表面積を変えること並びに
メサ領域のダミーオープン領域の面積を変えることで、
同一の基板上に互いに異なるしきい値電圧を有する素子
を簡単に制作することができる。従って、多様なＭＭＩ
Ｃ(Monolithic Microwave Intergrate Circuit) に応用
することができる。
素子の製造方法においては以下の効果を奏する。オーミ
ックコンタクトメタルの露出表面積を変えること並びに
メサ領域のダミーオープン領域の面積を変えることで、
同一の基板上に互いに異なるしきい値電圧を有する素子
を簡単に制作することができる。従って、多様なＭＭＩ
Ｃ(Monolithic Microwave Intergrate Circuit) に応用
することができる。
【図１】 一般的なＭＥＳＦＥＴの製造工程を示す工程
断面図。
断面図。
【図２】 一般的なＭＥＳＦＥＴの製造工程を示す工程
断面図。
断面図。
【図３】 本発明の第１の実施の形態のＭＥＳＦＥＴの
製造工程を示す工程断面図。
製造工程を示す工程断面図。
【図４】 本発明の第１の実施の形態のＭＥＳＦＥＴの
製造工程を示す工程断面図。
製造工程を示す工程断面図。
【図５】 本発明の第２の実施の形態のＭＥＳＦＥＴの
製造工程を示す工程断面図。
製造工程を示す工程断面図。
【図６】 本発明の第２の実施の形態のＭＥＳＦＥＴの
製造工程を示す工程断面図。
製造工程を示す工程断面図。
【図７】 素子のオープン領域の位置に応ずるゲート領
域のリセスエッチング率の変化を示す図。
域のリセスエッチング率の変化を示す図。
【図８】 ａはオーミックコンタクトメタル上のオープ
ン領域の面積に応ずるリセスエッチングの深さを示すグ
ラフ、ｂはメサ層上のダミーゲートのオープン領域の面
積に応ずる活性層の厚さを示すグラフ。
ン領域の面積に応ずるリセスエッチングの深さを示すグ
ラフ、ｂはメサ層上のダミーゲートのオープン領域の面
積に応ずる活性層の厚さを示すグラフ。
１１ 基板、１２ バッファ層、１３ 活性層、１４
キャップ層、１５、１６オーミックコンタクトメタル。
キャップ層、１５、１６オーミックコンタクトメタル。
Claims (5)
- 【請求項１】 基板上に活性層を形成するステップと、 前記活性層上の所定領域に複数個のオーミック電極を形
成するステップと、 前記オーミックメタルコンタクトを含む活性層の全面に
マスク物質を形成するステップと、 前記マスク物質の所定領域を除去して、オーミックメタ
ルコンタクト間の活性層のゲートを形成させる部分の表
面と、少なくともいずれか１つのオーミックメタルコン
タクトの表面を露出させるステップと、 前記表面が露出された活性層を所定の深さにエッチング
するステップと、前記マスク物質層を含む基板の全面にゲート電極物質層
を形成するステップと、 前記マスク物質を除去し、所定の深さに除去された活性
層上にゲート電極を形成するステップと、 を備えることを特徴とする化合物半導体素子の製造方
法。 - 【請求項２】 基板上にバッファ層、活性層、キャップ
層を順次に形成し、素子隔離のために前記キャップ層、
活性層、バッファ層の所定領域をメサ状にエッチングす
るステップと、 前記キャップ層上の所定領域に複数個のオーミックメタ
ルコンタクトを形成するステップと、 前記複数個のオーミックメタルコンタクトを含むキャッ
プ層の全面にマスク物質を形成するステップと、 前記マスク物質の所定領域を除去して、オーミックメタ
ルコンタクト間のゲートを形成させる部分のキャップ層
の表面と、前記各オーミックメタルコンタクトの両側の
キャップ層のうち少なくともいずれか一方の表面と、少
なくともいずれか一方のオーミックメタルコンタクトの
表面を露出させるステップと、 前記露出されたキャップ層及びその下方の活性層を所定
の深さにリセスエッチングするステップと、前記マスク物質層を含む基板の全面にゲート電極物質層
を形成するステップと、 前記マスク物質を除去し、リセスエッチングされた各活
性層上にゲート電極を形成するステップと、 を備えることを特徴とする化合物半導体素子の製造方
法。 - 【請求項３】 基板上にバッファ層、活性層、キャップ
層を順次に形成し、素子隔離のために前記キャップ層、
活性層、バッファ層の所定領域をメサ状にエッチングす
るステップと、 前記キャップ層上の所定領域にソース電極及びドレイン
電極を形成するステップと、 前記ソース電極及びドレイン電極を含むキャップ層の全
面にマスク物質層を形成するステップと、 前記マスク物質の所定領域を除去して、前記ソース電極
及びドレイン電極間のキャップ層表面と、ソース電極及
びドレイン電極の両側のキャップ層のうち少なくともい
ずれか一方の表面と、ソース電極及びドレイン電極のう
ち少なくともいずれか一方の電極の表面を露出させるス
テップと、 前記露出されたキャップ層及び活性層を所定の深さにリ
セスエッチングするステップと、 前記マスク物質層を含む基板の全面にゲート電極物質層
を形成するステップと、 前記マスク物質層及びマスク物質層上のゲート電極物質
層を除去して、ソース電極及びドレイン電極間のリセス
エッチングされた活性層上にゲート電極を形成するステ
ップと、を備えることを特徴とする化合物半導体素子の
製造方法。 - 【請求項４】 前記ソース電極及びドレイン電極の露出
領域は、少なくとも１つ以上に形成することを特徴とす
る請求項３に記載の化合物半導体素子の製造方法。 - 【請求項５】 前記リセスエッチングは湿式エッチング
であることを特徴とする請求項１、２又は３に記載の化
合物半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR14272/1996 | 1996-05-02 | ||
| KR1019960014272A KR100205365B1 (ko) | 1996-05-02 | 1996-05-02 | 메스패트의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050728A JPH1050728A (ja) | 1998-02-20 |
| JP2863150B2 true JP2863150B2 (ja) | 1999-03-03 |
Family
ID=19457571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9127793A Expired - Fee Related JP2863150B2 (ja) | 1996-05-02 | 1997-05-02 | 化合物半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6046064A (ja) |
| JP (1) | JP2863150B2 (ja) |
| KR (1) | KR100205365B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197481A (ja) | 2004-01-08 | 2005-07-21 | Matsushita Electric Ind Co Ltd | 半導体スイッチ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5411914A (en) * | 1988-02-19 | 1995-05-02 | Massachusetts Institute Of Technology | III-V based integrated circuits having low temperature growth buffer or passivation layers |
| US5668049A (en) * | 1996-07-31 | 1997-09-16 | Lucent Technologies Inc. | Method of making a GaAs-based laser comprising a facet coating with gas phase sulphur |
| US5807765A (en) * | 1997-06-06 | 1998-09-15 | Northwestern University | Processing of Sb-based lasers |
-
1996
- 1996-05-02 KR KR1019960014272A patent/KR100205365B1/ko not_active IP Right Cessation
-
1997
- 1997-04-24 US US08/841,723 patent/US6046064A/en not_active Expired - Fee Related
- 1997-05-02 JP JP9127793A patent/JP2863150B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1050728A (ja) | 1998-02-20 |
| US6046064A (en) | 2000-04-04 |
| KR970077727A (ko) | 1997-12-12 |
| KR100205365B1 (ko) | 1999-07-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981110 |
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