JP2661792B2 - 電界効果トランジスタの製造方法 - Google Patents

電界効果トランジスタの製造方法

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章 内山
孝尚 林
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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Description

【発明の詳細な説明】 技術分野 この発明は、種々のLSI（:Large Scale Integrated C
ircuit（大規模集積回路））に適用して好適な電界効果
トランジスタ（以下、FET（:Field Effect Transisto
r）と称する場合もある。）の製造方法に関し、特に、
下地に含まれる段差の壁面を利用して集積度の向上を図
り得る技術に関する。
背景技術 限られた基板寸法の下で、LSIの集積度向上を図るた
めに、LSIを構成する個々の半導体素子が、基板の主平
面に亘って占有する面積を低減する必要が有る。
第３図（Ａ）〜（Ｃ）は、従来、最も広く知られてい
るMOS（:Metal Oxide Semicindustor）型FET（以下、単
にMOSFETと称する場合も有る。）の構造を説明する概略
図であり、第３図（Ａ）は半導体装置の要部を上側から
見た平面図、第３図（Ｂ）は第３図（Ａ）中に示す一点
鎖線Ｉ−Ｉの部分に注目した断面図、第３図（Ｃ）は第
３図（Ａ）中に示す一点鎖線II−IIの部分に注目した断
面図である。尚、これら図では、１つの素子にのみ注目
して示すと共に、第３図（Ｂ）及び（Ｃ）中では、断面
を表わすハッチング等を一部省略する。また、以下の説
明の理解を容易とするため、ソース／ドレイン形成のた
めの不純物拡散領域を、ソース領域及びドレイン領域と
して、特定の配置関係で図示するが、これら配置関係は
例示に過ぎず、図示の配置関係を互いに入れ換えた場合
であっても、素子としての機能を損なうものではない。
周知のように、これら図に示すMOSFETの構造は、従来
知られている素子のうちで、最も基本的なものであり、
ゲート電極11に印加される電圧を制御信号として、ソー
ス領域13とドレイン領域15との間に流れる電流を電気的
にスイッチングする。
まず、第３図（Ａ）に示すように、ゲート電極11は、
１素子分の配設寸法としてゲート幅w1を以って形成され
ると共に、ゲート長l1を以ってストライプ状に配設され
る。１つの素子はフィールド酸化膜17によって電気的に
分離される。
第３図（Ｂ）及び（Ｃ）に示すように、この種の素子
は、シリコンから成る基板19を下地として用い、前述し
たゲート電極11は、この基板19上に、ゲート絶縁膜21を
介して配設される。前述したソース領域13とドレイン領
域15とは、ゲート電極11（及びゲート絶縁膜21）の両側
に、夫々、独立した構成成分として設けられる。
通常、ゲート長l1は0.5〜1.0（μｍ）程度の寸法に設
定される。また、素子の駆動能力に相応するソース−ド
レイン間電流は、ゲート幅w1に比例するため、当該w
1は、素子の動作速度を考慮してゲート長l1の十倍程度
が最適であると考えられており、５〜10（μｍ）程度に
設定される。
これらゲート長l1とゲート幅w1とは、LSIの集積度向
上に伴なって縮小化が進められている。しかし、これら
l1とw1との双方が、下地となる基板の主平面を二次元的
に利用して設定されるため、上述した素子の駆動能力や
動作速度を維持するためには、夫々の寸法縮小にも限界
が有る。
従って、素子の機能に支障を来すことなく、集積度の
向上を図り得る技術が種々に提案されており、例えば、
文献：特開昭61−206253号公報には、下地を三次元的に
利用し、素子形成に有効な表面積を拡大する技術が開示
されている。
以下、図面を参照して、この公報に開示される他の従
来技術につき説明する。
第４図は、上述した他の従来技術を説明するための概
略的な要部斜視図であり、断面を表わすハッチング等は
一部省略してある。尚、上述の公報では、導電型が異な
る２つのMOSFETを１つの装置として作り込んだCMOS（:C
omplementary MOS）について開示されているが、同図で
は、１つのMOSFETにのみ注目して示す。
この第４図からも理解できるように、上部主平面23
a、壁面23b及び下部主平面23cから成る段差を基板19に
予め形成しておき、この段差を利用してMOSFETが作り込
まれる。通常、この段差には、下地となる基板19の主平
面（上部主平面23aに相当）に形成された溝が利用さ
れ、図示の段差は、溝を構成する４つの段差のうちの１
つである。従って、CMOSを形成するに当っては、この溝
を構成する複数の壁面のうち、対向する一対の壁面を利
用して、２つのMOSFETが作り込まれる。
このMOSFETの構造について、さらに説明すれば、図示
の段差の壁面23bにはゲート絶縁膜25が形成される。ま
た、このゲート絶縁膜25によって基板19とは電気的に分
離されたゲート電極27が、段差を埋め戻すように設けら
れる。
さらに、ソース領域29とドレイン領域31とは、前述し
た壁面23bに垂直な方向に亙って拡散深さの方向を採
り、基板19中に形成される。
ここで、同図からも理解できるように、この装置構造
の場合、ゲート幅w2は第３図（Ａ）〜（Ｃ）を参照して
説明した装置構造と同様に、基板の主平面に対して平行
に設定される。
一方、ゲート長l2は、前述した段差を利用して基板の
主平面に垂直な方向に亙って設定される。このため、段
差の壁面23bを素子形成に寄与せしめ、有効な表面積の
拡大を図ることが可能となる。
しかしながら、上述の段差を利用した従来技術では、
ゲート長l2の十倍程度の寸法が必要とされるゲート幅w2
を、下地となる基板の主平面に平行な方向に亙って設定
している。このため、段差を設けて基板の厚さ（主平面
に垂直な）方向に亙る面積拡大の効果が比較的小さく、
FETの集積度向上が不充分であるという問題点が有っ
た。
また、第４図に例示した従来構造のFETを製造プロセ
スから検討すれば、ソース領域29やドレイン領域31とい
った、ソース／ドレイン形成のための不純物拡散領域を
従来最も広く利用されているイオン注入技術で形成する
場合、工程が複雑に成るという問題が有る。
詳述すれば、前述した上部主平面23aに対してイオン
を注入する場合、下地となる基板19の内部側であるドレ
イン領域31の形成に際して、上部主平面23aに損傷を来
す。
また、このような不純物拡散領域の形成を壁面23bに
対して、斜め方向からのイオン注入で行なう場合、当該
壁面23bに、基板の主平面と平行な方向に亙るイオン注
入用マスクを形成する必要が有る。第３図（Ａ）〜
（Ｃ）に示す、最も一般的な素子構造の場合、このよう
なマスクに主としてゲート電極を利用し、不純物拡散領
域をセルファラインで形成するが、第４図に示す素子構
造では、主平面に平行な方向に延在するストライプ状の
マスクを壁面23bに形成することが実質的に困難であ
る。これに加えて、ゲート長の短縮に伴ない、不純物拡
散領域とゲート電極とのオーバーラップ寸法の高精度な
制御が必要とされるが、主平面に垂直な方向で当該寸法
を制御することは不可能である。
さらに、第４図中、図示を省略してあるが、ソース／
ドレイン形成のための、２つの不純物拡散領域に、各
々、電極を配設する場合、基板の内部に形成された不純
物拡散領域に接続する電極は、例えば溝を形成して、下
部主平面23cの近傍から取り出さなければならない。従
って、この電極形成に当っても、複雑な製造プロセスが
必要に成るという問題も有った。
この発明の目的は、上述した従来の問題点に鑑み、下
地に形成された段差を利用して、電界効果トランジスタ
の集積度向上を図り、しかも、簡易な製造プロセスによ
って実現可能な素子の構造を提供することに有る。
発明の開示 この目的の達成を図るため、この発明は、 半導体基板に、上部主表面、壁面、下部主表面からな
る段差を形成する工程と、 前記段差を含む前記半導体基板の全面に導電層を形成
する工程と、 異方性エッチングにより、前記導電層の前記段差の壁
面以外の部分を除去する工程と、 前記壁面上に残存させた前記導電層の所定の位置に、
前記上部主平面から前記下部主平面にわたるマスク層を
形成する工程と、 前記マスク層をマスクとして用いて、前記半導体基板
の上方からの異方性エッチングにより前記導電層を選択
的に除去し、前記壁面上にゲート電極を形成する工程
と、 前記ゲート電極をマスクとして用いて、前記壁面に不
純物イオンを注入する工程とを有することを特徴とす
る。
この発明によれば、ゲート長とゲート幅のうち、比較
的大きな寸法が必要とされるゲート幅を下地の主表面に
対して垂直な方向に設定して、ゲート電極が設けられ
る。このため、電界効果トランジスタの集積度向上を有
効に図ることができる。
また、このような構成とすることによって、ソース／
ドレイン形成のための不純物拡散領域は、段差の高さ方
向に延在するゲート電極の両側に、夫々、設けることと
なる。このため、製造プロセスの簡略化も実現できる。
図面の簡単な説明 第１図（Ａ）は、実施例を説明するため、この発明に
係る電界効果トランジスタの一構造例を示す概略的な斜
視図、 第１図（Ｂ）は、第１図（Ａ）に示す電界効果トラン
ジスタの所定部分の概略断面により示す図、 第２図（Ａ）〜（Ｆ）は、第１図（Ａ）及び（Ｂ）に
示す電界効果トランジスタの製造プロセスに一例を、主
な製造工程段階毎に示す説明図、 第３図（Ａ）〜（Ｃ）は、従来技術を説明する図、 第４図は、段差を利用した他の従来技術を説明するた
めの図である。
発明を実施するための最良の形態 以下、図面を参照して、この発明の実施例につき説明
する。尚、以下の説明で参照する図面は、この発明の理
解が容易となる程度に概略的に示してあるに過ぎず、こ
の発明は、これら図示例にのみ限定されるものではない
ことを理解されたい。また、以下の実施例では、シリコ
ン基板を利用したMOSFETに、この発明に係る構造を適用
した場合につき例示して説明する。
第１図（Ａ）及び（Ｂ）は、この発明の実施例に係る
MOSFETの構造を説明する図であり、第１図（Ａ）は１つ
のMOSFETに注目し、全体構成を示す概略的な斜視図であ
って、第１図（Ｂ）は、第１図（Ａ）中に示す一点鎖線
III−IIIで切り取った断面を概略的に示す図である。
尚、これら図中、断面、或いは図示の理解を容易とする
ための平面を表わすハッチング等は一部の構成成分にの
み付して示す。
これらの図に示すように、下地に相当し、ｎ導電型ま
たはＰ導電型のシリコンから成る基板33には、上部主平
面35a、壁面35b及び下部主平面35cから成る段差が形成
される。
このうち、上部主平面35aと下部主平面35cとの表面に
は、各々、シリコン酸化膜37a或いは37bが被着されてい
る。
また、壁面35bには、上述した上部主平面35aと下地主
平面35cとに亙る方向、換言すれば、基板33の厚さ方向
に亙って、酸化シリコンから成るゲート絶縁膜39とゲー
ト電極41とが、順次に、設けられる。
さらに、これらゲート絶縁膜39とゲート電極41との両
側に相当する壁面35bには、夫々、ソース／ドレイン形
成のための不純物拡散領域として、ソース領域43とドレ
イン領域45とが形成される。尚、これらの不純物拡散領
域の配設関係は等価であり、図示のソース領域とドレイ
ン領域との配置関係を逆にしても良い。
このような実施例に係るMOSFETの構成によれば、同図
中にw3の符号を付して示すゲート幅を基板33の主平面に
対して垂直な方向（基板33の厚さ方向）に設定してい
る。従って、段差の深さを大きく採ることによって、集
積度低下を来すことなく、好適にはゲート長l3の十倍の
寸法を有し、素子の駆動能力に大きく影響するゲート幅
w3を設定できる。
また、従来技術と同様に、ソース領域43或いはドレイ
ン領域45の、夫々に、接続する電極の図示を省略する
が、第１図（Ａ）からも明らかなように、これら電極を
ゲート電極41と同様な技術によって、容易に形成し得
る。
以下、図面を参照して、構造のMOSFETを得るための、
製造プロセスの一例を挙げて説明する。
第２図（Ａ）〜（Ｅ）は、実施例に係るMOSFETの、主
な製造工程段階毎に示す概略的な説明図である。これら
図のうち、第２図（Ａ）〜（Ｃ）及び（Ｆ）はゲート電
極41を含み、かつ壁面35bに垂直な面で切り取った断面
図であり、第２図（Ｄ）及び（Ｅ）は、前述した壁面35
bに注目して、要部を切り欠いて示す斜視図である。
まず始めに、MOSFET形成を所望とする、基板33上の所
定位置に、例えばレジストパターン等から成るエッチン
グマスク（図示省略）を設ける。然る後、反応性イオン
エッチング（Reactive Ion Etching:RIE）法のような異
方性エッチング技術によって溝を形成する。この溝は、
第１図（Ａ）に示すゲート幅w3と同等の深さで形成す
る。
これによって、第２図（Ａ）に示すように、本来の基
板33の主平面に相当する上部主平面35aと、上述したエ
ッチングにより新たに形成された壁面35bと下部主表面3
5cとから成る段差が得られる。
続いて、上述した壁面35bに、例えば窒化シリコンか
ら成り、0.3（μｍ）程度の膜厚を有する耐酸化マスク
（図示省略）を被着した状態で熱酸化処理を行なう。然
る後、耐酸化マスクを除去し、第２図（Ｂ）に示すよう
に、上部主平面35aに被着するシリコン酸化膜37aと、下
部主平面35cに被着するシリコン酸化膜37bとが得られ
る。
以下、前述したゲート絶縁膜39及びゲート電極41のパ
ターンニング工程につき説明する。この実施例では、上
述した構成成分のパターンニングの一例として、この出
願に係る発明者が、特願昭63−331809に提案するパター
ン形成技術を利用した。
まず、上述した状態の基板33に対して、再度、熱酸化
処理を行ない壁面35bの全面に３〜20（nm）程度の膜厚
で酸化シリコンから成るゲート絶縁膜形成用素材膜47を
成長させる。
続いて、例えばｐ導電型またはｎ導電型の不純物を添
加して低抵抗化を図った多結晶シリコン膜や、種々のシ
リサイドから成る高融点金属膜、または、これらの材料
を積層したポリサイド構造を有する膜を、基板33の全面
に被着させる。然る後、このような導電性の構成成分を
異方性エッチング処理することによって、実質的に、壁
面35bにのみ被着し、0.1〜0.5（μｍ）程度の膜厚を有
するゲート電極形成用素材膜49を形成する。
次に、壁面35bに注目した要部斜視図である第２図
（Ｄ）に示すように、ゲート電極の形成を所望とする壁
面35bの所定部分をマスクし、しかも、上部主平面35a上
で、前述したゲート長l3に相当する幅を有するレジスト
パターン51を形成する。同図からも理解できるように、
当該レジストパターン51は、上部主平面35aで忠実な寸
法で形成される反面、壁面35b及び下部主平面35cに接す
る部分では、上述した寸法とはかけ離れた値で形成され
る。
しかしながら、このようなレジストパターン51をマス
クとして異方性エッチングを行なえば、壁面35bに被着
した構成成分は、上部主平面35a側から、当該面で実現
されているレジストパターン51の幅l3を以って、順次に
エッチング除去されていく。このため、係るパターンニ
ング技術を用いることによって、第２図（Ｅ）に示すよ
うに、実質的にゲート長l3を有するストライプ状のゲー
ト電極41とゲート酸化膜39とを同時に形成することが可
能となる。
続いて、第２図（Ａ）〜（Ｃ）と同様な断面により示
す第２図（Ｆ）に矢印ｅを付して示すような、基板33を
構成するシリコンとは異なる導電型の不純物イオンを、
壁面35bに対して斜め方向から、1019〜1020（cm-3）程
度の不純物濃度となるように打ち込む。これによって、
第１図（Ａ）及び（Ｂ）を参照して説明した、ソース領
域43とドレイン領域45とが、上述のゲート電極41及びゲ
ート酸化膜39に対するセルファラインで形成される（但
し、第２図（Ｆ）にはソース領域43のみ図示してあ
る）。
また、第１図（Ａ）及び（Ｂ）で図示を省略した、ソ
ース領域43またはドレイン領域45の、夫々に接続する電
極は、第２図（Ｄ）及び（Ｅ）を参照して説明したパタ
ーンニング技術で容易に形成し得る。
以上、この発明の実施例につき詳細に説明したが、こ
の発明は、これら実施例にのみ限定されるものではない
こと明らかである。
上述した実施例では、説明の理解を容易とするため、
１つの段差に形成されたMOSFETのみに注目して説明し
た。しかしながら、この発明を適用して、異なる導電型
のチャネルを有するMOSFETを組合わせたCMOSであって
も、同様な効果を得ることができる。この場合、既に説
明したように、段差を形成するに当っては下地と成る基
板に形成された溝を利用するが、当該溝の対向する２つ
の段差を利用してCMOSを作り込めば良い。
さらに、上述した説明は、従来技術を含めて、MOSFET
を参照して行なったが、この発明の構造は例えばGaAs基
板を下地として用いたMES（Metal Semiconductor）型の
FETに適用しても、同様な集積度向上効果を得ることが
可能である。
これに加えて、上述した基板にエッチング形成された
段差の代わりに、基板上に所定のエピタキシャル層を成
長させて得られる段差を利用しても良い。
これら材料、寸法、形状、配置関係及びその他の条件
は、この発明の目的の範囲内で、任意好適な設計の変更
及び変形を行ない得ること明らかである。
産業上の利用可能性 上述した説明からも明らかなように、この発明によれ
ば、ゲート長とゲート幅とのうち、比較的大きな寸法が
必要とされるゲート幅を下地の主平面に対して垂直な方
向に設定して、ゲート電極が設けられる。このため、電
界効果トランジスタの集積度向上を有効に図ることがで
きる。
また、この発明によれば、ソース／ドレイン形成のた
めの不純物拡散領域を、段差の高さ方向に延在するゲー
ト電極の両側に、夫々、設ける。このため、前述した従
来技術に比べて、製造プロセスの簡略化を実現できる。
従って、この発明を適用することにより、下地に形成
された段差を利用して、集積度向上を図り、しかも、製
造プロセスの簡略化を図り得るFETの構造を提供するこ
とができ、延いては、優れた特性を有するLSIの提供を
期待し得る。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−8670（ＪＰ，Ａ) 特開 昭64−9662（ＪＰ，Ａ) 特表 昭62−500831（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板に、上部主表面、壁面、下部主
    表面からなる段差を形成する工程と、 前記段差を含む前記半導体基板の全面に導電層を形成す
    る工程と、 異方性エッチングにより、前記導電層の前記段差の壁面
    以外の部分を除去する工程と、 前記壁面上に残存させた前記導電層の所定の位置に、前
    記上部主平面から前記下部主平面にわたるマスク層を形
    成する工程と、 前記マスク層をマスクとして用いて、前記半導体基板の
    上方からの異方性エッチングにより前記導電層を選択的
    に除去し、前記壁面上にゲート電極を形成する工程と、 前記ゲート電極をマスクとして用いて、前記壁面に不純
    物イオンを注入する工程と を有することを特徴とする電界効果トランジスタの製造
    方法。
  2. 【請求項２】半導体基板に、上部主表面、壁面、下部主
    表面からなる段差を形成する工程と、 熱酸化処理により、前記壁面の表面に酸化膜を形成する
    工程と、 前記段差を含む前記半導体基板の全面に導電層を形成す
    る工程と、 異方性エッチングにより、前記導電層の前記段差の壁面
    以外の部分を除去する工程と、 前記壁面上に残存させた前記導電層の所定の位置に、前
    記上部主平面から前記下部主平面にわたるマスク層を形
    成する工程と、 前記マスク層をマスクとして用いて、前記半導体基板の
    上方からの異方性エッチングにより前記導電層および前
    記酸化膜を選択的に除去し、前記壁面上にゲート酸化膜
    およびゲート電極を形成する工程と、 前記ゲート電極をマスクとして用いて、前記壁面に不純
    物イオンを注入する工程と を有することを特徴とする電界効果トランジスタの製造
    方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62500831A (ja) * 1984-11-27 1987-04-02 アメリカン テレフオン アンド テレグラフ カムパニ− 溝トランジスタ

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