JPH11261056A

JPH11261056A - 半導体装置及びその製造方法

Info

Publication number: JPH11261056A
Application number: JP6158098A
Authority: JP
Inventors: Yukito Ishida; 田幸人石
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-03-12
Filing date: 1998-03-12
Publication date: 1999-09-24

Abstract

(57)【要約】【課題】格子状ゲート構造のＭＯＳトランジスタにお
ける格子状ゲートと半導体基板との間の寄生容量を低減
する。【解決手段】半導体基板１０の表面側にゲート絶縁膜
２８を介して格子状ゲート３２を形成する。この格子状
ゲート３２の交差部３４下側にあたる部分には、半導体
基板１０に交差絶縁部２６を形成しておく。これによ
り、この格子状ゲート３２の交差部３４と半導体基板１
０との間に生じる動作とは直接的に関係のない部分の寄
生容量の削減を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に、格子状ゲートを有するＭＯＳト
ランジスタの半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】ＭＯＳトランジスタの単位面積当たりの
ゲート幅を増加するのに有効な構造として、格子状にゲ
ートを配置する構造が知られている。図１６は従来にお
ける通常のくし形ゲート構造のＭＯＳトランジスタを平
面的に示す図であり、図１７は格子状ゲート構造のＭＯ
Ｓトランジスタを平面的に示す図である。

【０００３】図１６からわかるように、くし形ゲート構
造においては、ゲート１００を４本設け、その間にソー
ス領域１０２とドレイン領域１０４とを設けた場合、動
作領域１０６内におけるゲート幅は８Ｗとなる。これに
対して、格子状ゲート構造においては、図１７からわか
るように、ゲート１１０を図示の如く設け、その間にソ
ース領域１１２とドレイン領域１１４とを設けた場合、
動作領域１１６内におけるゲート幅は２０Ｗとなる。こ
のことからわかるように、ＭＯＳトランジスタのゲート
を格子状構造とすることにより、単位面積当たりのゲー
ト幅を増加できることが知られている。

【０００４】

【発明が解決しようとする課題】図１８は格子状ゲート
を有するＭＯＳトランジスタのゲート１１０部分を拡大
して示す平面図である。この図１８はｎ型ＭＯＳトラン
ジスタを一例として示している。図１９は図１８におけ
るXIX −XIX 線断面図である。

【０００５】図１８からわかるように、格子状のゲート
１１０には、ＦＥＴ動作に寄与しない寄生容量が交差部
１１８に存在する。すなわち、ソース領域１１２とドレ
イン領域１１４との間の電流パスに寄与しない部分であ
る交差部１１８にも、寄生容量が存在してしまう。より
詳しくは、図１９からわかるように、半導体基板１２０
の表面側にはゲート絶縁膜１２４が形成されており、こ
のゲート絶縁膜１２４上にゲート１１０が設けられてい
る。また、半導体基板１２０のゲート１１０下側には、
チャネル領域１２２が存在する。しかし、半導体基板１
２０におけるゲート１１０の交差部１１８下側は、ソー
ス領域１１２とドレイン領域１１４に挟まれていないた
め、電流が流れる経路とはならない。したがって、この
半導体基板１２０とゲート１１０の交差部１１８との間
に存在する寄生容量は、このＭＯＳトランジスタの動作
に関係しないにも関わらず、存在することとなる。この
ような余分な寄生容量の存在は、ＭＯＳトランジスタの
動作の高速化の妨げとなる。

【０００６】そこで、本発明は上記課題に鑑みてなされ
たものであり、格子状に構成されたゲート１１０の交差
部１１８に存在する寄生容量の低減を図ることを目的と
する。すなわち、交差部１１８に存在するＭＯＳトラン
ジスタの動作に関係しない余分な寄生容量を削減するこ
とにより、ＭＯＳトランジスタの動作の高速化を図るこ
とを目的とする。

【０００７】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、半導体基板と、前記半
導体基板表面側にゲート絶縁膜を介して平面視格子状に
形成された格子状ゲートと、前記半導体基板における前
記格子状ゲートの各格子の間に形成されたソース／ドレ
イン領域領域と、前記格子状ゲートの各交差部下側の半
導体基板に形成された交差絶縁部と、を備えたことを特
徴とする。

【０００８】また、本発明に係る半導体装置の製造方法
は、第１導電型の半導体基板の表面側に形成された第２
導電型の不純物層に、縦又は横のいずれか一方の方向に
沿って第１の溝を形成する工程と、前記半導体基板の表
面側に形成された前記不純物層に、縦又は横の他方の方
向に沿って第２の溝を形成することにより、これら第１
及び第２の溝とをあわせて格子状の溝とし、この格子状
の溝で前記不純物層を区画して各格子の間に複数のソー
ス／ドレイン領域を形成するとともに、これら第１及び
第２の溝の交差部における前記半導体基板に前記第１及
び第２の溝における交差部以外の部分より深い交差絶縁
部埋込孔を形成する工程と、前記半導体基板における前
記交差絶縁部埋込孔に絶縁部材を埋め込むことにより、
交差絶縁部を形成する工程と、少なくとも前記格子状の
溝の表面をゲート絶縁膜で覆う工程と、前記ゲート絶縁
膜で覆った前記格子状の溝に導電部材を埋め込むことに
より、格子状ゲートを形成する工程と、を備えたことを
特徴とする。

【０００９】さらに、本発明に係る半導体装置の製造方
法は、第１導電型の半導体基板の表面に、溝が形成され
ることにより型としての役割を果たすゲート型成形用膜
を形成する工程と、前記ゲート型成形用膜に、縦又は横
のいずれか一方の方向に沿って前記半導体基板が露出す
るように第１の溝を形成する工程と、前記ゲート型成形
用膜に、縦又は横の他方の方向に沿って前記半導体基板
が露出するように第２の溝を形成することにより、前記
第１及び第２の溝とをあわせて前記ゲート型成形用膜に
格子状の溝を形成するとともに、前記格子状の溝の交差
部下側の半導体基板に、交差絶縁部埋込孔を形成する工
程と、前記半導体基板における前記交差絶縁部埋込孔を
絶縁部材で埋め込むことにより、交差絶縁部を形成する
工程と、少なくとも前記格子状の溝から露出した半導体
基板の表面をゲート絶縁膜で覆う工程と、前記ゲート型
成形用膜に形成された前記格子状の溝に導電部材を埋め
込むことにより、格子状ゲートを形成する工程と、前記
ゲート型成形用膜を除去する工程と、前記格子状ゲート
における各格子の間に位置する半導体基板の表面側に、
第２導電型のソース／ドレイン領域を形成する工程と、
を備えたことも特徴とする。

【００１０】

【発明の実施の形態】（第１実施形態）本発明の第１実
施形態は、格子状ゲートを半導体基板に埋め込んで形成
したタイプのＭＯＳトランジスタにおいて、半導体基板
における格子状ゲートの交差部下側に位置する部分に交
差絶縁部を設けることにより、格子状ゲートと半導体基
板との間の寄生容量の低減を図ったものである。より詳
しくを以下に説明する。

【００１１】図１乃至図６は、本発明の第１実施形態に
係る半導体装置の製造工程を示す断面図である。これら
各図において、（ａ）は半導体装置の平面図であり、
（ｂ）は（ａ）における（ｂ）−（ｂ）線断面図であ
る。また、図７における（ｃ）は、同図（ａ）における
（ｃ）−（ｃ）線断面図である。

【００１２】図１からわかるように、ｐ型のシリコンか
らなる半導体基板１０上に、ｎ型の不純物層１２を形成
する。この不純物層１２は、例えば、エピタキシャル成
長で形成することが可能であり、又は、イオン打ち込み
により形成することも可能である。不純物層１２は、最
終的にソース／ドレイン領域を形成するためのものであ
る。続いて、半導体基板１０表面側の不純物層１２に、
格子状ゲート形成予定領域における一方向の溝１４ａを
形成する。本実施形態においては、図中における縦方向
の溝１４ａを形成する。この縦方向の溝１４ａは、例え
ば、レジストをリソグラフィーにより縦方向のレジスト
開孔を有するようにパターニングして、異方性エッチン
グをすることにより形成することができる。この溝１４
ａは、少なくとも不純物層１２を貫通するまで形成する
必要がある。

【００１３】次に図２からわかるように、半導体基板１
０の表面側に、格子状ゲート形成予定領域における他方
向の溝１４ｂを形成する。本実施形態においては、図中
における横方向の溝１４ｂを形成する。この横方向の溝
１４ｂは、例えば、レジストをリソグラフィーにより横
方向のレジスト開孔を有するようにパターニングして、
異方性エッチングをすることにより形成することができ
る。この溝１４ｂも、少なくとも不純物層１２を貫通す
るまで形成する必要がある。このエッチングにより、縦
方向の溝１４ａと横方向の溝１４ｂとからなる格子状の
溝１４がゲート形成予定領域に形成される。また、この
格子状の溝１４における交差部は、他の溝の部分よりも
一段深い交差絶縁部埋込孔１６が形成される。さらに、
この格子状の溝１４における各格子の内側には、ｎ型の
ソース領域２０とｎ型のドレイン領域２２とが交互に形
成される。すなわち、不純物層１２を格子状の溝１４で
区画することにより、各格子の間にソース／ドレイン領
域２０、２２が形成される。

【００１４】次に図３からわかるように、この中間半導
体装置の表面に全体的に絶縁部材としてのシリコン酸化
膜２４を堆積する。このシリコン酸化膜２４は、例え
ば、ＣＶＤ（chemical vapor deposition ）等により堆
積することができる。このシリコン酸化膜２４を堆積す
ることにより、格子状の溝１４はこのシリコン酸化膜に
より埋められ、中間半導体装置の表面はほぼ平滑化され
る。

【００１５】次に図４からわかるように、シリコン酸化
膜２４をエッチバックすることにより、深く形成された
交差絶縁部埋込孔１６にシリコン酸化膜２４を残存させ
て、交差絶縁部２６を形成する。この交差絶縁部２６
は、例えば、シリコン酸化膜２４をＲＩＥ（reactive i
on etching）する際にそのエッチング量を調整すること
により、自己整合的に形成することができる。この交差
絶縁部２６を形成することにより、格子状の溝１４の深
さは、その交差部を含めて全体的にほぼ同一の深さとな
る。

【００１６】次に図５からわかるように、この中間半導
体装置の表面に全体的にゲート絶縁膜としてのゲート酸
化膜２８を形成し、この中間半導体装置の表面をゲート
酸化膜２８で覆う。このゲート酸化膜は、例えば、熱酸
化により形成することができる。

【００１７】次に図６からわかるように、この中間半導
体装置上にゲートを構成するための導電性膜３０を全体
的に堆積する。この導電性膜３０は格子状の溝１４を全
体的に埋めて、この中間半導体装置の表面側が平滑化さ
れるまで堆積する。導電性膜３０は、例えば、ＣＶＤに
よりポリシリコンや、スパッタリングにより高融点金
属、等の導電部材を堆積することにより得ることができ
る。続いて、この導電性膜３０を自己整合的にエッチン
グすることにより、格子状ゲート３２を形成する。すな
わち、エッチング量を調整して、格子状の溝１４にある
導電性膜３０を残存させることにより、格子状ゲート３
２を形成する。この導電性膜３０のエッチングとして
は、ＲＩＥによるエッチングや、ＣＭＰ（chemical mec
hanical polishing ）によるエッチングがあげられる。
以上の工程により、第１実施形態に係るＭＯＳトランジ
スタを得ることができる。

【００１８】以上のように、第１実施形態に係るＭＯＳ
トランジスタによれば、図６からわかるように、格子状
ゲート３２の交差部３４下側の半導体基板１０に、交差
絶縁部２６を設けることとしたので、この交差部３４に
おける寄生容量を低減することができる。より詳しく
は、格子状ゲート３２の交差部３４の下側に、シリコン
酸化膜からなる交差絶縁部２６を設けた。この交差絶縁
部２６により、交差部３４と半導体基板１０との間に生
じる寄生容量を削減することができる。つまり、このＭ
ＯＳトランジスタのＦＥＴ動作に関係のない格子状ゲー
ト３２の交差部３４における寄生容量を低減することが
できる。そして、このように寄生容量を削減することに
より、ＭＯＳトランジスタの動作の高速化を図ることが
できる。

【００１９】しかも、交差絶縁部２６を有するＭＯＳト
ランジスタを自己整合的に製造することができる。より
詳しくは、図１からわかるように、半導体基板１０にお
ける一方向の溝１４ａを形成し、図２からわかるよう
に、これとは別の工程で他方向の溝１４ｂを形成するこ
とにより、自己整合的にこれらの交差部分に深い交差絶
縁部埋込孔１６を形成することができる。その後、図３
及び図４からわかるように、自己整合的にこの深い交差
絶縁部埋込孔１６に交差絶縁部２６を形成することがで
きる。さらに、図５及び図６からわかるように、溝１４
に自己整合的に格子状ゲート３２を形成することができ
る。このように製造プロセスを自己整合的にすることに
より、製造過程におけるマスク合わせが不要になり、プ
ロセスの微細化を図ることができる。また、格子状ゲー
ト３２が半導体基板１０に埋め込んである構造であるの
で、ＭＯＳトランジスタの微細化を図った場合にも、短
チャネル効果を生じにくくすることができる。

【００２０】（第２実施形態）第２実施形態は、半導体
基板の表面に格子状ゲートを突設して形成したタイプの
半導体装置において、この格子状ゲートの交差部下側の
半導体基板に交差絶縁部を設けることにより、格子状ゲ
ートと半導体基板との間の寄生容量の低減を図ったもの
である。より詳しくを以下に説明する。

【００２１】図８乃至図１３は、本発明の第２実施形態
に係る半導体装置の製造工程を示す断面図である。これ
ら各図において、（ａ）は半導体装置の平面図であり、
（ｂ）は（ａ）における（ｂ）−（ｂ）線断面図であ
る。また、図１２及び図１３における（ｃ）は、それぞ
れの図（ａ）における（ｃ）−（ｃ）線断面図である。

【００２２】図７からわかるように、シリコンからなる
半導体基板４０上に、シリコン酸化膜４２とシリコン窒
化膜４４とを堆積する。これらシリコン酸化膜４２とシ
リコン窒化膜４４とは、例えば、ＣＶＤにより堆積する
ことができる。これらシリコン酸化膜４２とシリコン窒
化膜４４とで、本実施形態におけるゲート型成形用膜を
構成する。このゲート型形成用膜は後に溝が形成される
ことにより、ゲートを形成するための型としての役割を
果たす部材である。続いて、シリコン酸化膜４２とシリ
コン窒化膜４４とに、格子状ゲート形成予定領域におけ
る一方向の溝４６ａを形成する。本実施形態において
は、図中における縦方向の溝４６ａを形成する。この溝
４６ａは、シリコン酸化膜４２とシリコン窒化膜４４と
を貫通して、半導体基板４０の表面が露出するように形
成する。

【００２３】次に図８からわかるように、この中間半導
体装置上にレジスト４８を塗布し、このレジスト４８に
おける格子状ゲート形成予定領域の他方向の溝に沿っ
て、レジスト開孔５０をパターニングする。本実施形態
においては、図中における横方向に向かってレジスト開
孔５０を形成する。続いて、このレジスト開孔５０から
露出しているシリコンからなる半導体基板４０を選択的
に異方性エッチングすることにより、半導体基板４０に
交差絶縁部埋込孔５２を形成する。すなわち、レジスト
４８とシリコン窒化膜４４とをマスクとして機能させ
て、半導体基板４０の露出部分のみをエッチングする。
この異方性エッチングとしては、シリコン窒化膜４４に
対して選択性のあるＲＩＥがあげられる。

【００２４】次に図９からわかるように、先の工程で形
成したレジスト４８をそのままマスクとして用いて、シ
リコン酸化膜４２とシリコン窒化膜４４とを選択的に異
方性エッチングすることにより、格子状ゲート形成予定
領域の他方向の溝４８ｂを形成する。すなわち、本実施
形態においては、シリコン酸化膜４２とシリコン窒化膜
４４とに、横方向の溝４８ｂを形成する。この溝４６ｂ
も、前述した溝４６ａと同様に、シリコン酸化膜４２と
シリコン窒化膜４４とを貫通して、半導体基板４０の表
面が露出するように形成する。この溝４６ｂを形成する
ための異方性エッチングとしては、例えば、ＲＩＥがあ
げられる。この溝４８ｂと前述した溝４８ａとで、格子
状の溝４８がシリコン酸化膜４２とシリコン窒化膜４４
とに形成される。

【００２５】次に図１０からわかるように、レジスト４
８を除去する。続いて、この中間半導体装置上に絶縁部
材としてのシリコン酸化膜５４を堆積する。このシリコ
ン酸化膜５４は、例えば、ＣＶＤ等により堆積すること
ができる。このシリコン酸化膜５４を堆積することによ
り、格子状の溝４６はこのシリコン酸化膜５４により埋
められ、中間半導体装置の表面はほぼ平滑化される。

【００２６】次に図１１からわかるように、シリコン酸
化膜５４をエッチバックすることにより、交差絶縁部埋
込孔５２にシリコン酸化膜５４を残存させて、交差絶縁
部５６を形成する。この交差絶縁部５６は、例えば、シ
リコン酸化膜５４をＲＩＥする際にそのエッチング量を
調整することにより、自己整合的に形成することができ
る。

【００２７】次に図１２からわかるように、この中間半
導体装置における格子状の溝４６から露出している半導
体基板４０の表面に、ゲート絶縁膜としてのゲート酸化
膜５８を形成する。そして、このゲート酸化膜５８で、
格子状の溝４６から露出している半導体基板４０の表面
を覆う。このゲート酸化膜５８は、例えば、熱酸化によ
り形成することができる。続いて、この中間半導体装置
上にゲートを構成するための導電性膜６０を全体的に堆
積する。この導電性膜６０は格子状の溝１４を全体的に
埋めて、この中間半導体装置の表面側が平滑化されるま
で堆積する。導電性膜６０は、例えば、ＣＶＤによりポ
リシリコン、あるいは、スパッタリングにより高融点金
属、等の導電部材を堆積することにより得ることができ
る。続いて、この導電性膜６０を自己整合的にエッチン
グすることにより、格子状ゲート６２を形成する。すな
わち、エッチング量を調整して、格子状の溝４６にある
導電性膜６０を残存させることにより、格子状ゲート６
２を形成する。この導電性膜６０のエッチングとして
は、ＲＩＥによるエッチングや、ＣＭＰ（chemical mec
hanical polishing ）によるエッチングがあげられる。

【００２８】次に図１３からわかるように、格子状ゲー
ト６２の各格子の間に形成されたシリコン酸化膜４２と
シリコン窒化膜４４とを、選択的にエッチングすること
により除去する。すなわち、格子状ゲート６２の各格子
間に形成されたシリコン酸化膜４２とシリコン窒化膜４
４とを取り除くことにより、ｐ型の半導体基板４０を露
出させる。このシリコン酸化膜４２とシリコン窒化膜４
４とエッチングとしては、例えば、ＲＩＥがあげられ
る。続いて、この中間半導体装置に不純物イオンを打ち
込んで、ソース領域６４とドレイン領域６６とを形成す
る。このソース領域６４とドレイン領域６６の形成は、
格子状ゲート６２がマスクとしての役割を果たすので、
自己整合的に行うことができる。以上の工程により、第
２実施形態に係るＭＯＳトランジスタを得ることができ
る。

【００２９】以上のように、第２実施形態に係るＭＯＳ
トランジスタによっても、第１実施形態と同様に、格子
状ゲート６２の交差部６８下側の半導体基板４０に、交
差絶縁部５６を設けることとしたので、この交差部６８
における寄生容量を低減することができる。

【００３０】しかも、第１実施形態と同様に、交差絶縁
部５６を有するＭＯＳトランジスタを自己整合的に製造
することができる。より詳しくは、図７からわかるよう
に、シリコン酸化膜４２とシリコン窒化膜４４に一方向
の溝４６ａを形成し、図８及び図９からわかるように、
これとは別の工程で他方向の溝４４ｂを形成することに
より、格子状の溝４６を形成する。この他方向の溝４４
ｂを形成する前に、自己整合的に半導体基板４０に交差
絶縁部埋込孔５２を形成する。さらに、図１０及び図１
１からわかるように、この交差絶縁部埋込孔５２に自己
整合的に交差絶縁部５６を形成する。続いて、図１２か
らわかるように、格子状の溝４６を埋めるように自己整
合的に格子状ゲート６２を形成し、図１３からわかるよ
うに自己整合的にシリコン酸化膜４２とシリコン窒化膜
４４とをエッチングにより除去して、ソース／ドレイン
領域６４、６６を形成する。このように製造プロセスを
自己整合的にすることにより、製造過程におけるマスク
合わせが不要になり、プロセスの微細化を図ることがで
きる。

【００３１】しかも、格子状ゲート６２が半導体基板４
０上に突設して形成されているので、この格子状ゲート
６２とソース／ドレイン領域６４、６６との間の容量を
小さくすることができる。

【００３２】なお、本発明は上記実施形態に限定されず
種々に変形可能である。例えば、第２実施形態における
ゲート型成形用膜は、シリコン酸化膜４２とシリコン窒
化膜４４との複層構造ではなく、シリコン窒化膜からな
る単層構造であってもよい。すなわち、エッチングに際
して半導体基板４０に対して選択性のある部材であれば
足りる。

【００３３】また、上記実施形態ではｎ型のＭＯＳトラ
ンジスタを例に説明したが、ｐ型のＭＯＳトランジスタ
であっても同様に適用できる。第１実施形態をｐ型ＭＯ
Ｓトランジスタに適用した場合は図１４に示す如く形成
され、同様に第２実施形態をｐ型ＭＯＳトランジスタに
適用した場合は図１５に示す如く形成される。

【００３４】さらに、上記各実施形態においては、格子
状の溝１４、４６を形成する際に、縦方向の溝１４ａ、
４６ａを先に形成した後に横方向の溝１４ｂ、４６ｂを
形成したが、これを逆にしてもよい。すなわち、横方向
の溝１４ｂ、４６ｂを先に形成した後に縦方向の溝１４
ａ、４６ａを形成してもよい。

【００３５】

【発明の効果】本発明によれば、格子状ゲートを有する
ＭＯＳトランジスタにおいて、この格子状ゲートの交差
部下側の半導体基板に交差絶縁部を設けたので、格子状
ゲートの交差部と半導体基板との間に生じる寄生容量の
削減を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る半導体装置の製造
工程の一部を示す断面図（ｎ型ＭＯＳトランジスタの場
合）。

【図２】本発明の第１実施形態に係る半導体装置の製造
工程の一部を示す断面図（ｎ型ＭＯＳトランジスタの場
合）。

【図３】本発明の第１実施形態に係る半導体装置の製造
工程の一部を示す断面図（ｎ型ＭＯＳトランジスタの場
合）。

【図４】本発明の第１実施形態に係る半導体装置の製造
工程の一部を示す断面図（ｎ型ＭＯＳトランジスタの場
合）。

【図５】本発明の第１実施形態に係る半導体装置の製造
工程の一部を示す断面図（ｎ型ＭＯＳトランジスタの場
合）。

【図６】本発明の第１実施形態に係る半導体装置を示す
断面図（ｎ型ＭＯＳトランジスタの場合）。

【図７】本発明の第２実施形態に係る半導体装置の製造
工程の一部を示す断面図（ｎ型ＭＯＳトランジスタの場
合）。

【図８】本発明の第２実施形態に係る半導体装置の製造
工程の一部を示す断面図（ｎ型ＭＯＳトランジスタの場
合）。

【図９】本発明の第２実施形態に係る半導体装置の製造
工程の一部を示す断面図（ｎ型ＭＯＳトランジスタの場
合）。

【図１０】本発明の第２実施形態に係る半導体装置の製
造工程の一部を示す断面図（ｎ型ＭＯＳトランジスタの
場合）。

【図１１】本発明の第２実施形態に係る半導体装置の製
造工程の一部を示す断面図（ｎ型ＭＯＳトランジスタの
場合）。

【図１２】本発明の第２実施形態に係る半導体装置の製
造工程の一部を示す断面図（ｎ型ＭＯＳトランジスタの
場合）。

【図１３】本発明の第２実施形態に係る半導体装置の断
面図（ｎ型ＭＯＳトランジスタの場合）。

【図１４】ｐ型ＭＯＳトランジスタに第１実施形態を適
用した場合を示す断面図。

【図１５】ｐ型ＭＯＳトランジスタに第２実施形態を適
用した場合を示す断面図。

【図１６】従来のくし形ゲート構造のＭＯＳトランジス
タの平面図。

【図１７】従来の格子状ゲート構造のＭＯＳトランジス
タの平面図。

【図１８】従来の格子状ゲート構造のＭＯＳトランジス
タのゲート部分を拡大して示す平面図。

【図１９】図１８におけるXIX −XIX 線断面図。

【符号の説明】

１０半導体基板２０ソース領域２２ドレイン領域２６交差絶縁部２８ゲート酸化膜３２格子状ゲート３４ゲート交差部

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板表面側にゲート絶縁膜を介して平面視格
子状に形成された格子状ゲートと、前記半導体基板における前記格子状ゲートの各格子の間
に形成されたソース／ドレイン領域と、前記格子状ゲートの各交差部下側の半導体基板に形成さ
れた交差絶縁部と、を備えたことを特徴とする半導体装置。
【請求項２】前記格子状ゲートは前記半導体基板表面側
に埋め込んで形成されていることを特徴とする請求項１
に記載の半導体装置。
【請求項３】前記格子状ゲートは前記半導体基板表面か
ら突設して形成されていることを特徴とする請求項１に
記載の半導体装置。
【請求項４】第１導電型の半導体基板の表面側に形成さ
れた第２導電型の不純物層に、縦又は横のいずれか一方
の方向に沿って第１の溝を形成する工程と、前記半導体基板の表面側に形成された前記不純物層に、
縦又は横の他方の方向に沿って第２の溝を形成すること
により、これら第１及び第２の溝とをあわせて格子状の
溝とし、この格子状の溝で前記不純物層を区画して各格
子の間に複数のソース／ドレイン領域を形成するととも
に、これら第１及び第２の溝の交差部における前記半導
体基板に前記第１及び第２の溝における交差部以外の部
分より深い交差絶縁部埋込孔を形成する工程と、前記半導体基板における前記交差絶縁部埋込孔に絶縁部
材を埋め込むことにより、交差絶縁部を形成する工程
と、少なくとも前記格子状の溝の表面をゲート絶縁膜で覆う
工程と、前記ゲート絶縁膜で覆った前記格子状の溝に導電部材を
埋め込むことにより、格子状ゲートを形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項５】前記交差絶縁部を形成する工程では、前記
半導体基板の表面側に絶縁部材を堆積し、この堆積した
絶縁部材をエッチングすることにより、自己整合的に前
記半導体基板における前記交差絶縁部埋込孔に前記絶縁
部材を残存させて前記交差絶縁部を形成する、ことを特
徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】前記ゲート絶縁膜を形成する工程では、前
記格子状の溝を含めた前記半導体基板の表面側に全体的
にゲート絶縁膜を形成する、ことを特徴とする請求項４
又は請求項５に記載の半導体装置の製造方法。
【請求項７】前記格子状ゲートを形成する工程では、前
記半導体基板の表面側に導電部材を堆積し、この堆積し
た導電部材をエッチングすることにより、自己整合的に
前記半導体基板における前記格子状の溝に前記導電部材
を残存させて前記格子状ゲートを形成する、ことを特徴
とする請求項４乃至請求項６のいずれかに記載の半導体
装置の製造方法。
【請求項８】第１導電型の半導体基板の表面に、溝が形
成されることにより型としての役割を果たすゲート型成
形用膜を形成する工程と、前記ゲート型成形用膜に、縦又は横のいずれか一方の方
向に沿って前記半導体基板が露出するように第１の溝を
形成する工程と、前記ゲート型成形用膜に、縦又は横の他方の方向に沿っ
て前記半導体基板が露出するように第２の溝を形成する
ことにより、前記第１及び第２の溝とをあわせて前記ゲ
ート型成形用膜に格子状の溝を形成するとともに、前記
格子状の溝の交差部下側の半導体基板に、交差絶縁部埋
込孔を形成する工程と、前記半導体基板における前記交差絶縁部埋込孔を絶縁部
材で埋め込むことにより、交差絶縁部を形成する工程
と、少なくとも前記格子状の溝から露出した半導体基板の表
面をゲート絶縁膜で覆う工程と、前記ゲート型成形用膜に形成された前記格子状の溝に導
電部材を埋め込むことにより、格子状ゲートを形成する
工程と、前記ゲート型成形用膜を除去する工程と、前記格子状ゲートにおける各格子の間に位置する半導体
基板の表面側に、第２導電型のソース／ドレイン領域を
形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項９】前記ゲート型成形用膜に第２の溝を形成す
る工程では、前記縦又は横の他方の方向に沿ってレジス
ト開孔を有するレジストを形成し、このレジストと前記
ゲート型成形用膜とをマスクとして、前記半導体基板に
前記交差絶縁部埋込孔を形成し、続いて、このレジスト
をそのままマスクとして用いて前記ゲート型成形用膜に
第２の溝を形成する、ことを特徴とする請求項８に記載
の半導体装置の製造方法。
【請求項１０】前記交差絶縁部を形成する工程では、前
記半導体基板の表面側に絶縁部材を堆積し、この堆積し
た絶縁部材をエッチングすることにより、自己整合的に
前記半導体基板における前記交差絶縁部埋込孔に前記絶
縁部材を残存させて前記交差絶縁部を形成する、ことを
特徴とする請求項８又は請求項９に記載の半導体装置の
製造方法。
【請求項１１】前記格子状ゲートを形成する工程では、
前記半導体基板の表面側に導電部材を堆積し、この堆積
した導電部材をエッチングすることにより、自己整合的
に前記ゲート型成形用膜における前記格子状の溝に前記
導電部材を残存させて前記格子状ゲートを形成する、こ
とを特徴とする請求項８乃至請求項１０のいずれかに記
載の半導体装置の製造方法。