JP3421588B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、さらに詳しくいえば、パワーＭＯＳ
ＦＥＴの製造工程におけるマスク工程の削減、およびこ
のプロセスで生じる寄生容量の抑制構造に関する。
の製造方法に関し、さらに詳しくいえば、パワーＭＯＳ
ＦＥＴの製造工程におけるマスク工程の削減、およびこ
のプロセスで生じる寄生容量の抑制構造に関する。
【０００２】
【従来の技術】以下で、従来のパワーＭＯＳＦＥＴとそ
の製造方法について図面を参照しながら説明する。図５
は従来のパワーＭＯＳＦＥＴの構造を示す断面図であっ
て、図６〜図８は、従来のパワーＭＯＳＦＥＴの製造方
法を説明する断面図である。
の製造方法について図面を参照しながら説明する。図５
は従来のパワーＭＯＳＦＥＴの構造を示す断面図であっ
て、図６〜図８は、従来のパワーＭＯＳＦＥＴの製造方
法を説明する断面図である。
【０００３】従来のパワーＭＯＳＦＥＴは、図５に示す
ように、ｎ+ 型の半導体基板１上にｎ- 型のエピタキシ
ャル層からなるドレイン層１Ａが形成され、その表層の
一部に、ｐ型不純物拡散によって形成されたチャネル領
域６が形成されている。その中央にはｐ+ 型不純物が拡
散されてなるボディ領域層８が形成されており、これを
囲むようにしてｎ+ 型不純物拡散で形成されたソース領
域７がチャネル領域６の表層に設けられている。
ように、ｎ+ 型の半導体基板１上にｎ- 型のエピタキシ
ャル層からなるドレイン層１Ａが形成され、その表層の
一部に、ｐ型不純物拡散によって形成されたチャネル領
域６が形成されている。その中央にはｐ+ 型不純物が拡
散されてなるボディ領域層８が形成されており、これを
囲むようにしてｎ+ 型不純物拡散で形成されたソース領
域７がチャネル領域６の表層に設けられている。
【０００４】また、後述のパッド電極１０を形成する領
域には絶縁膜３が設けられている。
域には絶縁膜３が設けられている。
【０００５】さらにチャネル領域６及びソース領域７の
一部領域と重複するように、ゲート絶縁膜２，ゲート電
極４が順次チャネル領域６上に形成されている。
一部領域と重複するように、ゲート絶縁膜２，ゲート電
極４が順次チャネル領域６上に形成されている。
【０００６】また、ゲート電極４を被覆するようにＰＳ
Ｇ（Phoso-Silicate Glass）膜５が形成されている。こ
のＰＳＧ膜５には、絶縁膜３が形成された領域の一部
に、開口が設けられており、ここから露出するゲート電
極４とコンタクトをとるようなパッド電極１０が、この
開口及びその周辺に形成されている。
Ｇ（Phoso-Silicate Glass）膜５が形成されている。こ
のＰＳＧ膜５には、絶縁膜３が形成された領域の一部
に、開口が設けられており、ここから露出するゲート電
極４とコンタクトをとるようなパッド電極１０が、この
開口及びその周辺に形成されている。
【０００７】また、ソース領域７，ボディ領域８の上に
は、ソース領域７とのコンタクトをとるためのソース電
極配線９が形成されている。
は、ソース領域７とのコンタクトをとるためのソース電
極配線９が形成されている。
【０００８】上記のパワーＭＯＳＦＥＴの製造工程につ
いて図６〜図８を参照しながら以下で説明する。
いて図６〜図８を参照しながら以下で説明する。
【０００９】まず、ｎ+ 型の半導体基板１上に、ｎ- 型
のドレイン層１Ａをエピタキシャル成長によって形成す
る。次に、その上に厚い酸化膜を形成し、フォトリソグ
ラフィ工程でレジスト膜を選択的に形成し、これを第一
回目のマスクにしてパターニングしてパッド電極用の絶
縁膜３を形成した後に、再びゲート絶縁膜２となる酸化
膜を形成する。次に、全面にポリシリコン膜４Ａを形成
する。（以上図６参照） 以下、厚い酸化膜が形成された領域を周辺領域と呼ぶ。
のドレイン層１Ａをエピタキシャル成長によって形成す
る。次に、その上に厚い酸化膜を形成し、フォトリソグ
ラフィ工程でレジスト膜を選択的に形成し、これを第一
回目のマスクにしてパターニングしてパッド電極用の絶
縁膜３を形成した後に、再びゲート絶縁膜２となる酸化
膜を形成する。次に、全面にポリシリコン膜４Ａを形成
する。（以上図６参照） 以下、厚い酸化膜が形成された領域を周辺領域と呼ぶ。
【００１０】次いで、ポリシリコン膜４Ａ上にフォトレ
ジスト膜を形成し、フォトリソグラフィ法によってパタ
ーニングし、パターニングされたレジスト膜を第２回目
のマスクにしてポリシリコン層と酸化膜とをエッチング
して、図７に示すようにゲート絶縁膜２とゲート電極４
とを形成する。
ジスト膜を形成し、フォトリソグラフィ法によってパタ
ーニングし、パターニングされたレジスト膜を第２回目
のマスクにしてポリシリコン層と酸化膜とをエッチング
して、図７に示すようにゲート絶縁膜２とゲート電極４
とを形成する。
【００１１】以下、ゲート電極が格子状に形成される領
域をセル領域と呼ぶ。
域をセル領域と呼ぶ。
【００１２】次に、これらのゲート絶縁膜５，ゲート電
極４をマスクにしてｐ型の不純物を注入して、ドレイン
層１Ａの表層の一部にチャネル領域６を形成する。（以
上図７参照） 次に、再び全面に不図示のフォトレジストを塗布し、フ
ォトリソグラフィ法によってチャネル領域６の中央部に
選択的に形成されるように第３回目のフォトレジスト膜
をパターニングし、これをマスクにしてｎ型不純物をチ
ャネル領域６に注入してソース領域７を形成する。その
後、このレジスト膜を除去し、再びフォトレジストを塗
布して中央部に開口ができるようにこれをパターニング
した後に、新たなこのレジスト膜（不図示）を第４回目
のマスクにしてｐ型不純物をチャネル領域３上に注入し
て、ボディ領域８を形成する。次いで、第４回目のレジ
スト膜を除去して全面にＰＳＧ膜を形成する（以下図８
参照）。
極４をマスクにしてｐ型の不純物を注入して、ドレイン
層１Ａの表層の一部にチャネル領域６を形成する。（以
上図７参照） 次に、再び全面に不図示のフォトレジストを塗布し、フ
ォトリソグラフィ法によってチャネル領域６の中央部に
選択的に形成されるように第３回目のフォトレジスト膜
をパターニングし、これをマスクにしてｎ型不純物をチ
ャネル領域６に注入してソース領域７を形成する。その
後、このレジスト膜を除去し、再びフォトレジストを塗
布して中央部に開口ができるようにこれをパターニング
した後に、新たなこのレジスト膜（不図示）を第４回目
のマスクにしてｐ型不純物をチャネル領域３上に注入し
て、ボディ領域８を形成する。次いで、第４回目のレジ
スト膜を除去して全面にＰＳＧ膜を形成する（以下図８
参照）。
【００１３】その後、不図示のレジスト膜をＰＳＧ膜５
上に形成して、パッド電極を形成する周辺領域と、ボデ
ィ領域８とソース領域７の一部領域に開口が形成される
ようにフォトリソグラフィ法によってパターニングし、
これを第５回目のマスクにしてＰＳＧ膜５をエッチング
・除去する。次いで、全面にアルミ等の金属を蒸着等で
形成し、これを第６回目のマスクによりパターニング
し、露出されたボディ領域８とソース領域７の一部領域
に接するようにソース電極９を、絶縁膜３の上にはパッ
ド電極１０を、それぞれ形成することにより、図５に示
すような構造のパワーＭＯＳＦＥＴが形成されることに
なる。
上に形成して、パッド電極を形成する周辺領域と、ボデ
ィ領域８とソース領域７の一部領域に開口が形成される
ようにフォトリソグラフィ法によってパターニングし、
これを第５回目のマスクにしてＰＳＧ膜５をエッチング
・除去する。次いで、全面にアルミ等の金属を蒸着等で
形成し、これを第６回目のマスクによりパターニング
し、露出されたボディ領域８とソース領域７の一部領域
に接するようにソース電極９を、絶縁膜３の上にはパッ
ド電極１０を、それぞれ形成することにより、図５に示
すような構造のパワーＭＯＳＦＥＴが形成されることに
なる。
【００１４】
【発明が解決しようとする課題】以上で説明したプレー
ナ型のパワーＭＯＳＦＥＴについては、 １）最初のボンディングパッド用の厚い酸化膜を形成す
るためのマスク形成工程 ２）ゲート電極を形成するためのパターニング用マスク
の形成工程（図７） ３）ソース領域７を形成するためのレジストマスク形成
工程（図８） ４）ボディ領域８を形成するためのレジストマスク形成
工程（図８） ５）ソース領域７のコンタクトホールをＰＳＧ膜８に形
成する際のレジストマスク形成工程 ６）パッド電極１０やソース電極配線９配をパターニン
グするためのレジストマスク形成工程 においてパターニングのためのフォトリソ工程に用いる
フォトマスクが必要なので、都合６枚ものフォトマスク
が必要になる。
ナ型のパワーＭＯＳＦＥＴについては、 １）最初のボンディングパッド用の厚い酸化膜を形成す
るためのマスク形成工程 ２）ゲート電極を形成するためのパターニング用マスク
の形成工程（図７） ３）ソース領域７を形成するためのレジストマスク形成
工程（図８） ４）ボディ領域８を形成するためのレジストマスク形成
工程（図８） ５）ソース領域７のコンタクトホールをＰＳＧ膜８に形
成する際のレジストマスク形成工程 ６）パッド電極１０やソース電極配線９配をパターニン
グするためのレジストマスク形成工程 においてパターニングのためのフォトリソ工程に用いる
フォトマスクが必要なので、都合６枚ものフォトマスク
が必要になる。
【００１５】また、上記工程においては素子分離の工程
は含めてないが、この素子分離においてもマスクが必要
になるので、さらにマスクが必要になることになる。
は含めてないが、この素子分離においてもマスクが必要
になるので、さらにマスクが必要になることになる。
【００１６】このため、マスク工程やこれに付随する工
程が非常に多くなり、製造工程が繁雑になり、製造コス
トが高くなってしまうという問題が生じていた。
程が非常に多くなり、製造工程が繁雑になり、製造コス
トが高くなってしまうという問題が生じていた。
【００１７】また、トレンチ型のパワーＭＯＳＦＥＴに
ついては、製造工程において、ボディ領域及びソース領
域を、フォトレジストをマスクとして用いて形成してい
る。このため、微細化には限度があり、セル密度を増加
させることが困難であったという事情があった。
ついては、製造工程において、ボディ領域及びソース領
域を、フォトレジストをマスクとして用いて形成してい
る。このため、微細化には限度があり、セル密度を増加
させることが困難であったという事情があった。
【００１８】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、第１に、前記ゲート電極の下層
に形成されたゲート絶縁膜は、前記セル領域から前記周
辺領域まで形成され、前記周辺領域に位置する一ゲート
電極、この一ゲート電極の下層のゲート絶縁膜を取り除
くことで解決するものである。
に鑑み成されたもので、第１に、前記ゲート電極の下層
に形成されたゲート絶縁膜は、前記セル領域から前記周
辺領域まで形成され、前記周辺領域に位置する一ゲート
電極、この一ゲート電極の下層のゲート絶縁膜を取り除
くことで解決するものである。
【００１９】図６で説明した厚い酸化膜のパターニング
を無くすために、全面にゲート絶縁膜を形成すると、ゲ
ート絶縁膜を誘電体とした寄生容量が発生する。しかし
周辺領域でこの除去領域を形成することで、寄生容量の
増大を抑制できる。
を無くすために、全面にゲート絶縁膜を形成すると、ゲ
ート絶縁膜を誘電体とした寄生容量が発生する。しかし
周辺領域でこの除去領域を形成することで、寄生容量の
増大を抑制できる。
【００２０】第２に、前記ゲート電極上に成された絶縁
膜と、前記格子状のゲート電極、この下層のゲート絶縁
膜および前記上層の絶縁膜の側壁に形成されたサイドウ
ォールと、前記サイドウォールで囲まれた前記半導体層
に形成された凹部と、前記凹部の形成領域から前記ゲー
ト電極の形成領域周辺まで形成された逆導電型のチャネ
ル層と、前記凹部の周辺から前記ゲート電極の形成領域
まで形成された一導電型のソース領域とを有することで
解決するものである。
膜と、前記格子状のゲート電極、この下層のゲート絶縁
膜および前記上層の絶縁膜の側壁に形成されたサイドウ
ォールと、前記サイドウォールで囲まれた前記半導体層
に形成された凹部と、前記凹部の形成領域から前記ゲー
ト電極の形成領域周辺まで形成された逆導電型のチャネ
ル層と、前記凹部の周辺から前記ゲート電極の形成領域
まで形成された一導電型のソース領域とを有することで
解決するものである。
【００２１】年々、セル領域の微細化が進むと共に、ポ
リＳｉより成るゲート、メタルより成るゲート電極の膜
厚が薄くなっても、厚い酸化膜が形成されていないた
め、ステップカバレージの悪化やそれによる抵抗値の増
大を抑制することができる。
リＳｉより成るゲート、メタルより成るゲート電極の膜
厚が薄くなっても、厚い酸化膜が形成されていないた
め、ステップカバレージの悪化やそれによる抵抗値の増
大を抑制することができる。
【００２２】第３に、前記一ゲート電極、この一ゲート
電極の下層のゲート絶縁膜が取り除かれた領域に、絶縁
物質を埋め込むことで、耐圧等の特性向上を実現でき
る。
電極の下層のゲート絶縁膜が取り除かれた領域に、絶縁
物質を埋め込むことで、耐圧等の特性向上を実現でき
る。
【００２３】第４に、半導体チップ周囲に渡りゲート絶
縁膜，導電体層，絶縁膜を順次形成する工程により、マ
スクを一枚削減でき、前記ゲート電極をマスクにして、
チャネル領域と第１不純物領域層を形成し、前記サイド
ウォールをマスクにして第１凹部を形成し、同時に前記
第１不純物領域層の中央を取り除いてソース領域を形成
することで、合計三枚のマスクで実現できる。
縁膜，導電体層，絶縁膜を順次形成する工程により、マ
スクを一枚削減でき、前記ゲート電極をマスクにして、
チャネル領域と第１不純物領域層を形成し、前記サイド
ウォールをマスクにして第１凹部を形成し、同時に前記
第１不純物領域層の中央を取り除いてソース領域を形成
することで、合計三枚のマスクで実現できる。
【００２４】第５に、前記ゲート電極を形成する工程に
於いて、前記周辺領域の一部にゲート電極が取り除かれ
た開口部を形成すると、工程を増やすことなく周辺領域
に於ける寄生容量の増大を防止できる。
於いて、前記周辺領域の一部にゲート電極が取り除かれ
た開口部を形成すると、工程を増やすことなく周辺領域
に於ける寄生容量の増大を防止できる。
【００２５】第６に、前記第１不純物領域層を形成する
工程に於いて、前記開口部にも同導電型の第２不純物領
域層が形成され、前記第１凹部の形成工程時に、前記第
２不純物領域層の一部が取り除かれた第２凹部を形成す
ると、第２の凹部がチャネルストッパーとして活用でき
る。
工程に於いて、前記開口部にも同導電型の第２不純物領
域層が形成され、前記第１凹部の形成工程時に、前記第
２不純物領域層の一部が取り除かれた第２凹部を形成す
ると、第２の凹部がチャネルストッパーとして活用でき
る。
【００２６】第７に、前記第２凹部を、絶縁膜で埋め込
むことで絶縁耐圧を向上できる。
むことで絶縁耐圧を向上できる。
【００２７】
【発明の実施の形態】以下で、本発明の実施形態に係る
プレーナ型のパワーＭＯＳＦＥＴについて図面を参照し
ながら説明する。
プレーナ型のパワーＭＯＳＦＥＴについて図面を参照し
ながら説明する。
【００２８】図１は本発明の実施形態に係るプレーナ型
のパワーＭＯＳＦＥＴの構造について説明する断面図で
あって、図２〜図４は本実施形態に係るプレーナ型のパ
ワーＭＯＳＦＥＴの製造方法について説明する断面図で
ある。
のパワーＭＯＳＦＥＴの構造について説明する断面図で
あって、図２〜図４は本実施形態に係るプレーナ型のパ
ワーＭＯＳＦＥＴの製造方法について説明する断面図で
ある。
【００２９】尚、ここでは一例としてＮ型パワーＭＯＳ
ＦＥＴの製法を述べるが、導電型を変えることでＰ型の
パワーＭＯＳＦＥＴも同様な製法で可能である。
ＦＥＴの製法を述べるが、導電型を変えることでＰ型の
パワーＭＯＳＦＥＴも同様な製法で可能である。
【００３０】このパワーＭＯＳＦＥＴは、図１に示すよ
うに、ｎ+ 型の半導体基板１１上にｎ- 型のエピタキシ
ャル層からなるドレイン層１１Ａが形成され、その表層
の一部に、ｐ型不純物拡散によって形成されたチャネル
領域１６が形成されている。その中央には凹部が形成さ
れており、これを囲むようにしてｎ+ 型不純物拡散で形
成されたソース領域１７がチャネル領域１６の表層に設
けられている。
うに、ｎ+ 型の半導体基板１１上にｎ- 型のエピタキシ
ャル層からなるドレイン層１１Ａが形成され、その表層
の一部に、ｐ型不純物拡散によって形成されたチャネル
領域１６が形成されている。その中央には凹部が形成さ
れており、これを囲むようにしてｎ+ 型不純物拡散で形
成されたソース領域１７がチャネル領域１６の表層に設
けられている。
【００３１】ドレイン層１１Ａ上の、ソース領域１７の
近傍には、ゲート絶縁膜１２，ゲート電極１３及びＮＳ
Ｇ膜１４が順次形成されている。これらのゲート絶縁膜
１２，ゲート電極１３及びＮＳＧ膜１４の側壁には、や
はりＮＳＧ膜からなるサイドウオール１８が形成されて
いる。サイドウオール１８は、その端部がソース領域１
７の端部と一致するように形成されている。
近傍には、ゲート絶縁膜１２，ゲート電極１３及びＮＳ
Ｇ膜１４が順次形成されている。これらのゲート絶縁膜
１２，ゲート電極１３及びＮＳＧ膜１４の側壁には、や
はりＮＳＧ膜からなるサイドウオール１８が形成されて
いる。サイドウオール１８は、その端部がソース領域１
７の端部と一致するように形成されている。
【００３２】また、ゲート電極１３を被覆しているＮＳ
Ｇ膜１４の一部には開口部ＯＰが形成されており、開口
部ＯＰを挟んでサイドウオール１８と反対側にあるＮＳ
Ｇ膜は、除去領域ＥＬが設けられている。
Ｇ膜１４の一部には開口部ＯＰが形成されており、開口
部ＯＰを挟んでサイドウオール１８と反対側にあるＮＳ
Ｇ膜は、除去領域ＥＬが設けられている。
【００３３】さらに、チャネル領域１６の中央に形成さ
れた凹部ＯＢ１を被覆するように、AlSiよりなるソース
電極配線１９が形成されており、また、AlSiよりなり、
前述したＮＳＧ膜１４の開口部ＯＰを介してゲート電極
１３とのコンタクトをとるためのゲート電極配線２０
が、上述のＮＳＧ膜１４上に形成されている。
れた凹部ＯＢ１を被覆するように、AlSiよりなるソース
電極配線１９が形成されており、また、AlSiよりなり、
前述したＮＳＧ膜１４の開口部ＯＰを介してゲート電極
１３とのコンタクトをとるためのゲート電極配線２０
が、上述のＮＳＧ膜１４上に形成されている。
【００３４】また除去領域ＥＬにも、前記凹部ＯＢ１と
同時に形成される凹部ＯＢ２が同時に形成され、後述す
るチャネルストッパとしての働きを示している。
同時に形成される凹部ＯＢ２が同時に形成され、後述す
るチャネルストッパとしての働きを示している。
【００３５】また半導体基板１１の裏面にはドレイン電
極Ｄが形成されている。
極Ｄが形成されている。
【００３６】上記のパワーＭＯＳＦＥＴの製造工程につ
いて図２〜図４を参照しながら以下で説明する。
いて図２〜図４を参照しながら以下で説明する。
【００３７】まず、ｎ+ 型の半導体基板１１上に、ｎ-
型のドレイン層１１Ａをエピタキシャル成長によって形
成する。次に、図２に示すように、のちにゲート絶縁膜
１２となる酸化膜１２Ａを形成する。次に、全面にポリ
シリコン膜１３Ａを形成し、その上にＮＳＧ膜１４を堆
積する。
型のドレイン層１１Ａをエピタキシャル成長によって形
成する。次に、図２に示すように、のちにゲート絶縁膜
１２となる酸化膜１２Ａを形成する。次に、全面にポリ
シリコン膜１３Ａを形成し、その上にＮＳＧ膜１４を堆
積する。
【００３８】次いで、ＮＳＧ膜１４上に不図示のフォト
レジスト膜を形成し、フォトリソグラフィ法によってパ
ターニングし、パターニングされたレジスト膜を第１回
目のマスクにしてＮＳＧ膜１４，ポリシリコン層１３Ａ
及び酸化膜１２Ａとをエッチングして、ゲート絶縁膜１
２とゲート電極１３とを形成する。
レジスト膜を形成し、フォトリソグラフィ法によってパ
ターニングし、パターニングされたレジスト膜を第１回
目のマスクにしてＮＳＧ膜１４，ポリシリコン層１３Ａ
及び酸化膜１２Ａとをエッチングして、ゲート絶縁膜１
２とゲート電極１３とを形成する。
【００３９】ここでは、ゲート電極１３のパターニング
と同時に、除去領域ＥＬを形成している。この除去領域
は、周辺領域に形成されたゲート電極１３、ゲート絶縁
膜１２および半導体層により発生する寄生容量の増加を
抑制するために設けている。
と同時に、除去領域ＥＬを形成している。この除去領域
は、周辺領域に形成されたゲート電極１３、ゲート絶縁
膜１２および半導体層により発生する寄生容量の増加を
抑制するために設けている。
【００４０】次に、これらのゲート絶縁膜１２，ゲート
電極１３、ＮＳＧ膜１４をマスクにしてｐ型の不純物を
注入・拡散することでドレイン層１１Ａ上にチャネル領
域１６を形成する。その後、ｎ＋型の不純物をチャネル
領域１６の表層に注入し、のちにソース領域となるｎ＋
型不純物拡散領域１７Ａを形成する。その後全面にＮＳ
Ｇ膜１５Ａを再び形成することにより、図３に示すよう
な構造を得る。
電極１３、ＮＳＧ膜１４をマスクにしてｐ型の不純物を
注入・拡散することでドレイン層１１Ａ上にチャネル領
域１６を形成する。その後、ｎ＋型の不純物をチャネル
領域１６の表層に注入し、のちにソース領域となるｎ＋
型不純物拡散領域１７Ａを形成する。その後全面にＮＳ
Ｇ膜１５Ａを再び形成することにより、図３に示すよう
な構造を得る。
【００４１】次いで、フォトレジストを塗布してフォト
リソグラフィ法でゲート電極１３の形成領域の一部に開
口が形成されるようにパターニングし、この不図示のレ
ジストを第２回目のマスクにしてＮＳＧ膜１４，１５Ａ
をエッチングして開口部ＯＰを形成する。
リソグラフィ法でゲート電極１３の形成領域の一部に開
口が形成されるようにパターニングし、この不図示のレ
ジストを第２回目のマスクにしてＮＳＧ膜１４，１５Ａ
をエッチングして開口部ＯＰを形成する。
【００４２】ここでは、ポリＳｉゲート１３の膜厚にも
よるが、ＮＳＧ膜１５Ａのみを除去しても良い。これに
より図４に示すゲート電極１３のエッチング深さを浅く
することができる。
よるが、ＮＳＧ膜１５Ａのみを除去しても良い。これに
より図４に示すゲート電極１３のエッチング深さを浅く
することができる。
【００４３】その後、全面をエッチバックして、ＮＳＧ
膜１４，ゲート電極１３，ゲート絶縁膜１２の側壁にＮ
ＳＧ膜１５からなるサイドウオール１８を形成するとと
もに、チャネル領域１６に凹部ＯＢ１を形成する。この
とき、ｎ型不純物拡散領域１７Ａは凹部ＯＢ１により中
央が取り除かれ、このｎ型不純物拡散領域の各々が、ソ
ース領域１７として形成されることになり、図４に示す
ような構造を得る。
膜１４，ゲート電極１３，ゲート絶縁膜１２の側壁にＮ
ＳＧ膜１５からなるサイドウオール１８を形成するとと
もに、チャネル領域１６に凹部ＯＢ１を形成する。この
とき、ｎ型不純物拡散領域１７Ａは凹部ＯＢ１により中
央が取り除かれ、このｎ型不純物拡散領域の各々が、ソ
ース領域１７として形成されることになり、図４に示す
ような構造を得る。
【００４４】また図４では示していないが、図１のよう
に凹部ＯＢ１に例えばボロンをイオン注入してＰ＋＋型
のコンタクト領域Ｃを形成しても良い。
に凹部ＯＢ１に例えばボロンをイオン注入してＰ＋＋型
のコンタクト領域Ｃを形成しても良い。
【００４５】ここで除去領域ＥＬにもサイドウォールが
形成され、半導体層が露出される。しかも凹部ＯＢ１と
一緒に凹部ＯＢ２も形成される。ここの部分が、ゲート
電極１３の下層から半導体チップの周辺に流れる電流の
チャネルストッパーとして働く。
形成され、半導体層が露出される。しかも凹部ＯＢ１と
一緒に凹部ＯＢ２も形成される。ここの部分が、ゲート
電極１３の下層から半導体チップの周辺に流れる電流の
チャネルストッパーとして働く。
【００４６】この後、全面にAlSiをＣＶＤ法やスパッタ
等で堆積成膜し、これをパターニングすることにより、
露出された凹部ＯＢ１のチャネル領域１６、ソース領域
１７の一部領域に接するようにソース電極配線１９を、
ゲート電極とコンタクトをとるためのゲート電極配線２
０を、それぞれ形成することにより、図１に示すような
構造のパワーＭＯＳＦＥＴが完成する。また半導体基板
の裏面にドレイン電極Ｄか形成される。
等で堆積成膜し、これをパターニングすることにより、
露出された凹部ＯＢ１のチャネル領域１６、ソース領域
１７の一部領域に接するようにソース電極配線１９を、
ゲート電極とコンタクトをとるためのゲート電極配線２
０を、それぞれ形成することにより、図１に示すような
構造のパワーＭＯＳＦＥＴが完成する。また半導体基板
の裏面にドレイン電極Ｄか形成される。
【００４７】また図面では、説明していないが、半導体
層が露出している凹部ＯＢ２は、この後、パシベーショ
ン膜（Ｓｉ3Ｎ4膜やポリイミド膜等）が全面に被覆され
るため、特性劣化、ショート等の問題は無くなる。
層が露出している凹部ＯＢ２は、この後、パシベーショ
ン膜（Ｓｉ3Ｎ4膜やポリイミド膜等）が全面に被覆され
るため、特性劣化、ショート等の問題は無くなる。
【００４８】以上説明したように、本実施形態に係る半
導体装置の製造方法によれば、ゲート電極１３上にＮＳ
Ｇ膜１４を選択的に形成したのちにさらにＮＳＧ膜１５
Ａを全面に形成し、これをエッチバックしてサイドウオ
ール１８を形成するとともにチャネル領域１６に凹部Ｏ
Ｂを形成し、これでｎ型不純物拡散領域１７Ａを分断す
ることによってソース領域１７を形成しているので、ソ
ース領域１７を形成する際に必要であったパターニング
の際のフォトマスク工程が不要になる。
導体装置の製造方法によれば、ゲート電極１３上にＮＳ
Ｇ膜１４を選択的に形成したのちにさらにＮＳＧ膜１５
Ａを全面に形成し、これをエッチバックしてサイドウオ
ール１８を形成するとともにチャネル領域１６に凹部Ｏ
Ｂを形成し、これでｎ型不純物拡散領域１７Ａを分断す
ることによってソース領域１７を形成しているので、ソ
ース領域１７を形成する際に必要であったパターニング
の際のフォトマスク工程が不要になる。
【００４９】従って、本発明の実施形態では、全工程を
通じて、フォトマスクが必要な工程は、 １）ゲート電極を形成するためのパターニング用マスク
の形成工程（図２） ２）ゲート電極とのコンタクトをとるための開口ＯＰを
形成する工程 ３）配線層をパターニングするためのマスク形成工程 の３工程だけで済む。
通じて、フォトマスクが必要な工程は、 １）ゲート電極を形成するためのパターニング用マスク
の形成工程（図２） ２）ゲート電極とのコンタクトをとるための開口ＯＰを
形成する工程 ３）配線層をパターニングするためのマスク形成工程 の３工程だけで済む。
【００５０】このように、本実施形態では都合３枚のフ
ォトマスクを使用するだけでよく、６枚のフォトマスク
を用いていた従来と異なり、マスク工程やこれに付随す
る工程が非常に多くなり、製造工程が繁雑になり、製造
コストが高くなってしまうという問題を抑止することが
可能になる。
ォトマスクを使用するだけでよく、６枚のフォトマスク
を用いていた従来と異なり、マスク工程やこれに付随す
る工程が非常に多くなり、製造工程が繁雑になり、製造
コストが高くなってしまうという問題を抑止することが
可能になる。
【００５１】またマスクが一枚増えるが、エッチバック
する際に、除去領域ＥＬの上をホトレジストでカバーす
れば、除去領域は、ＮＳＧ膜でカバーされ、露出を防止
できる。
する際に、除去領域ＥＬの上をホトレジストでカバーす
れば、除去領域は、ＮＳＧ膜でカバーされ、露出を防止
できる。
【００５２】また図９の様に、周辺領域にＮＳＧ膜１５
を残しても良い。つまり周辺領域をレジストで覆い、エ
ッチバックしてスペーサを形成する。その後スペーサを
マスクにして凹部ＯＢを形成し、図示のホトマスクＰＲ
をマスクにしてコンタクトＣを形成する。最後に図１０
のようにメタル配線を形成する。このようなプロセスで
は、周辺領域に、ＮＳＧ膜が２層形成されるため、ボン
デイング時の衝撃を吸収することができる。
を残しても良い。つまり周辺領域をレジストで覆い、エ
ッチバックしてスペーサを形成する。その後スペーサを
マスクにして凹部ＯＢを形成し、図示のホトマスクＰＲ
をマスクにしてコンタクトＣを形成する。最後に図１０
のようにメタル配線を形成する。このようなプロセスで
は、周辺領域に、ＮＳＧ膜が２層形成されるため、ボン
デイング時の衝撃を吸収することができる。
【００５３】続いて、本発明の経緯を図１１〜図１８を
使って説明する。尚、図１１の上図は、半導体装置の概
略平面図であり、模式的に中央に４つの凹部ＯＢ１が形
成され、それぞれには、×印で示すコンタクトが形成さ
れている。従って一点鎖線と点線の間は、ソース領域１
７となる。
使って説明する。尚、図１１の上図は、半導体装置の概
略平面図であり、模式的に中央に４つの凹部ＯＢ１が形
成され、それぞれには、×印で示すコンタクトが形成さ
れている。従って一点鎖線と点線の間は、ソース領域１
７となる。
【００５４】またゲート電極１３は、この凹部ＯＢ１を
除いた全面に形成されているため、セル領域では、格子
状を成している。またゲート電極配線２０は、Ａｌ等の
メタル配線であり、メタルＭ１は、ボンディング領域の
為に設けられ、左右に設けられたメタルＭ２、Ｍ３は、
ゲート抵抗を低減させるために設けられている。
除いた全面に形成されているため、セル領域では、格子
状を成している。またゲート電極配線２０は、Ａｌ等の
メタル配線であり、メタルＭ１は、ボンディング領域の
為に設けられ、左右に設けられたメタルＭ２、Ｍ３は、
ゲート抵抗を低減させるために設けられている。
【００５５】また下の図は、平面図に示すＡ−Ａ線の断
面図である。本発明は、図５に示す厚い酸化膜３のパタ
ーニングでマスクが一枚必要であることに着目し、これ
を省略し、全面にゲート絶縁膜２を被覆したままとし
た。しかし周辺領域に形成されたゲート電極１３は、ゲ
ート絶縁膜１２を誘電体とするゲート−ドレイン間の寄
生容量が増加する。これは単に膜厚が薄くなるためであ
る。しかし寄生容量を問題としない場合、以下に述べる
三枚マスクプロセスで実現できる。
面図である。本発明は、図５に示す厚い酸化膜３のパタ
ーニングでマスクが一枚必要であることに着目し、これ
を省略し、全面にゲート絶縁膜２を被覆したままとし
た。しかし周辺領域に形成されたゲート電極１３は、ゲ
ート絶縁膜１２を誘電体とするゲート−ドレイン間の寄
生容量が増加する。これは単に膜厚が薄くなるためであ
る。しかし寄生容量を問題としない場合、以下に述べる
三枚マスクプロセスで実現できる。
【００５６】まず図２に示すように、半導体基板１１上
に、ドレイン層１１Ａをエピタキシャル成長によって形
成する。次に、ゲート絶縁膜１２となる酸化膜１２Ａ、
ポリシリコン膜１３Ａ、ＮＳＧ膜１４を堆積する。
に、ドレイン層１１Ａをエピタキシャル成長によって形
成する。次に、ゲート絶縁膜１２となる酸化膜１２Ａ、
ポリシリコン膜１３Ａ、ＮＳＧ膜１４を堆積する。
【００５７】次いで、図１２の如くパターニングされた
レジスト膜ＰＲ１を第１回目のマスクにしてＮＳＧ膜１
４，ポリシリコン層１３Ａ及び酸化膜１２Ａをエッチン
グし、ゲート電極１３を形成する。
レジスト膜ＰＲ１を第１回目のマスクにしてＮＳＧ膜１
４，ポリシリコン層１３Ａ及び酸化膜１２Ａをエッチン
グし、ゲート電極１３を形成する。
【００５８】次に、ゲート電極１３をマスクにしてｐ型
の不純物を注入・拡散することでドレイン層１１Ａ上に
チャネル領域１６を形成する。その後、ｎ型の不純物を
チャネル領域１６の表層に注入し、のちにソース領域と
なるｎ型不純物拡散領域１７Ａを形成する。
の不純物を注入・拡散することでドレイン層１１Ａ上に
チャネル領域１６を形成する。その後、ｎ型の不純物を
チャネル領域１６の表層に注入し、のちにソース領域と
なるｎ型不純物拡散領域１７Ａを形成する。
【００５９】その後全面にＮＳＧ膜１５Ａを再び形成
し、全面をエッチバックして、ＮＳＧ膜１４，ゲート電
極１３，ゲート絶縁膜１２の側壁にＮＳＧ膜１５からな
るサイドウオール１８を形成する。（以上図１３参照）
続いて、サイドウォール１８をマスクにしてチャネル領
域１６に凹部ＯＢ１を形成し、ソース領域１７を形成す
る。
し、全面をエッチバックして、ＮＳＧ膜１４，ゲート電
極１３，ゲート絶縁膜１２の側壁にＮＳＧ膜１５からな
るサイドウオール１８を形成する。（以上図１３参照）
続いて、サイドウォール１８をマスクにしてチャネル領
域１６に凹部ＯＢ１を形成し、ソース領域１７を形成す
る。
【００６０】続いて、図１４の様に、ホトマスクＰＲ２
でゲート電極のコンタクトＣを形成し、この後、図１１
の様に、不図示のホトマスクＰＲ３でメタルをエッチン
グしソース電極配線１９とゲート電極配線２０を形成す
る。
でゲート電極のコンタクトＣを形成し、この後、図１１
の様に、不図示のホトマスクＰＲ３でメタルをエッチン
グしソース電極配線１９とゲート電極配線２０を形成す
る。
【００６１】以上の工程により、三枚のマスクによりパ
ワーＭＯＳが実現できる。また微細化が進む中、ポリＳ
ｉゲートの膜厚、メタルの膜厚は、薄くなってゆく。特
に図５で示すような厚い酸化膜を採用する場合、ステッ
プカバレージの問題が発生し、ゲート抵抗の上昇や配線
の断線等が問題となるが、三枚マスクプロセスでは、こ
の問題が解決される。
ワーＭＯＳが実現できる。また微細化が進む中、ポリＳ
ｉゲートの膜厚、メタルの膜厚は、薄くなってゆく。特
に図５で示すような厚い酸化膜を採用する場合、ステッ
プカバレージの問題が発生し、ゲート抵抗の上昇や配線
の断線等が問題となるが、三枚マスクプロセスでは、こ
の問題が解決される。
【００６２】しかし前述したように周辺領域での寄生容
量が増加するが、図１５〜図１８のプロセスで改善され
る。本工程は、図１で示す除去領域ＥＬに於ける半導体
層の露出を防止するものである。
量が増加するが、図１５〜図１８のプロセスで改善され
る。本工程は、図１で示す除去領域ＥＬに於ける半導体
層の露出を防止するものである。
【００６３】まず図２に示すように、半導体基板１１上
に、ドレイン層１１Ａをエピタキシャル成長によって形
成する。次に、ゲート絶縁膜１２となる酸化膜１２Ａ、
ポリシリコン膜１３Ａ、ＮＳＧ膜１４を堆積する。
に、ドレイン層１１Ａをエピタキシャル成長によって形
成する。次に、ゲート絶縁膜１２となる酸化膜１２Ａ、
ポリシリコン膜１３Ａ、ＮＳＧ膜１４を堆積する。
【００６４】次いで、図１５の如くパターニングされた
レジスト膜ＰＲ１を第１回目のマスクにしてＮＳＧ膜１
４，ポリシリコン層１３Ａ及び酸化膜１２Ａをエッチン
グし、ゲート電極１３を形成する。同時に周辺領域に
は、除去領域ＥＬ１、ＥＬ２を形成する。ここでは容量
低減のために複数個設けた方がよい。また図１６で説明
するがこの除去領域は、ＮＳＧ膜を被覆する際、完全に
ＥＬ１，ＥＬ２が完全に埋め込まれるようにその幅が狭
く形成される。
レジスト膜ＰＲ１を第１回目のマスクにしてＮＳＧ膜１
４，ポリシリコン層１３Ａ及び酸化膜１２Ａをエッチン
グし、ゲート電極１３を形成する。同時に周辺領域に
は、除去領域ＥＬ１、ＥＬ２を形成する。ここでは容量
低減のために複数個設けた方がよい。また図１６で説明
するがこの除去領域は、ＮＳＧ膜を被覆する際、完全に
ＥＬ１，ＥＬ２が完全に埋め込まれるようにその幅が狭
く形成される。
【００６５】次に、ゲート電極１３をマスクにしてｐ型
の不純物を注入・拡散することでドレイン層１１Ａ上に
チャネル領域１６を形成する。その後、ｎ型の不純物を
チャネル領域１６の表層に注入し、のちにソース領域と
なるｎ型不純物拡散領域１７Ａを形成する。
の不純物を注入・拡散することでドレイン層１１Ａ上に
チャネル領域１６を形成する。その後、ｎ型の不純物を
チャネル領域１６の表層に注入し、のちにソース領域と
なるｎ型不純物拡散領域１７Ａを形成する。
【００６６】その後全面にＮＳＧ膜１５Ａを再び形成す
る。（以上図１６参照）ここでＮＳＧ膜１５ＡをＣＶＤ
で形成すると、図１６の除去領域ＥＬの両側面から膜が
成長するので、除去領域の幅は、ＮＳＧ膜の膜厚の二倍
程度またはそれ以下が好ましい。
る。（以上図１６参照）ここでＮＳＧ膜１５ＡをＣＶＤ
で形成すると、図１６の除去領域ＥＬの両側面から膜が
成長するので、除去領域の幅は、ＮＳＧ膜の膜厚の二倍
程度またはそれ以下が好ましい。
【００６７】続いて全面をエッチバックして、ＮＳＧ膜
１４，ゲート電極１３，ゲート絶縁膜１２の側壁にサイ
ドウオール１８を形成し、更にサイドウォール１８をマ
スクにしてチャネル領域１６に凹部ＯＢ１を形成し、ソ
ース領域１７を形成する。
１４，ゲート電極１３，ゲート絶縁膜１２の側壁にサイ
ドウオール１８を形成し、更にサイドウォール１８をマ
スクにしてチャネル領域１６に凹部ＯＢ１を形成し、ソ
ース領域１７を形成する。
【００６８】ここでは、除去領域ＥＬが完全に埋まって
いるため、図１の除去領域ＥＬの様に、半導体層が露出
することはない。
いるため、図１の除去領域ＥＬの様に、半導体層が露出
することはない。
【００６９】続いて、図１７の様に、ホトマスクＰＲ２
でゲート電極のコンタクトＣを形成し、この後、図１８
の様に、不図示のホトマスクＰＲ３でメタルをエッチン
グしソース電極配線１９とゲート電極配線２０を形成す
る。
でゲート電極のコンタクトＣを形成し、この後、図１８
の様に、不図示のホトマスクＰＲ３でメタルをエッチン
グしソース電極配線１９とゲート電極配線２０を形成す
る。
【００７０】以上の説明に於いて、絶縁膜としてＮＳＧ
膜１４、１５を用いたが、従来例で説明したＰＳＧ膜で
も良い。また符号１４をＮＳＧ膜（またはＰＳＧ膜）
で、符号１５ＡがＰＳＧ膜（またはＮＳＧ膜）でも良
い。
膜１４、１５を用いたが、従来例で説明したＰＳＧ膜で
も良い。また符号１４をＮＳＧ膜（またはＰＳＧ膜）
で、符号１５ＡがＰＳＧ膜（またはＮＳＧ膜）でも良
い。
【００７１】
【発明の効果】以上説明したように、厚い酸化膜の省
略、ソース領域を形成する際に必要であったフォトマス
ク工程を省略したため、発明の実施形態では、全工程を
通じて、フォトマスクが必要な工程は、１）ゲート電極
を形成するためのパターニング用マスクの形成工程２）
ゲート電極とのコンタクトをとるための開口を形成する
工程３）配線層をパターニングするためのマスク形成工
程の３工程だけである。
略、ソース領域を形成する際に必要であったフォトマス
ク工程を省略したため、発明の実施形態では、全工程を
通じて、フォトマスクが必要な工程は、１）ゲート電極
を形成するためのパターニング用マスクの形成工程２）
ゲート電極とのコンタクトをとるための開口を形成する
工程３）配線層をパターニングするためのマスク形成工
程の３工程だけである。
【００７２】このように、本実施形態では都合３枚のフ
ォトマスクを使用するだけでよく、６枚のフォトマスク
を用いていた従来と異なり、マスク工程やこれに付随す
る工程の削減が可能になり、製造工程の省力化、製造コ
ストの大幅な削減が可能になる。
ォトマスクを使用するだけでよく、６枚のフォトマスク
を用いていた従来と異なり、マスク工程やこれに付随す
る工程の削減が可能になり、製造工程の省力化、製造コ
ストの大幅な削減が可能になる。
【００７３】また周辺領域に位置するゲート電極の一
部、このゲート電極の一部の下層のゲート絶縁膜を取り
除くことで、寄生容量の増大を抑制できる。
部、このゲート電極の一部の下層のゲート絶縁膜を取り
除くことで、寄生容量の増大を抑制できる。
【００７４】また、セル領域の微細化が進むと共に、ポ
リＳｉより成るゲート、メタルより成るゲート電極の膜
厚が薄くなっても、厚い酸化膜が形成されていないた
め、ステップカバレージの悪化やそれによる抵抗値の増
大を抑制することができる。
リＳｉより成るゲート、メタルより成るゲート電極の膜
厚が薄くなっても、厚い酸化膜が形成されていないた
め、ステップカバレージの悪化やそれによる抵抗値の増
大を抑制することができる。
【００７５】また、前記一ゲート電極、この一ゲート電
極の下層のゲート絶縁膜が取り除かれた領域に、絶縁物
質を埋め込むことで、耐圧等の特性向上を実現できる。
極の下層のゲート絶縁膜が取り除かれた領域に、絶縁物
質を埋め込むことで、耐圧等の特性向上を実現できる。
【００７６】また、半導体チップ周囲に渡りゲート絶縁
膜，導電体層，絶縁膜を順次形成する工程により、マス
クを一枚削減でき、前記ゲート電極をマスクにして、チ
ャネル領域と第１不純物領域層を形成し、前記サイドウ
ォールをマスクにして第１凹部を形成し、同時に前記第
１不純物領域層の中央を取り除いてソース領域を形成す
ることで、合計三枚のマスクで実現できる。
膜，導電体層，絶縁膜を順次形成する工程により、マス
クを一枚削減でき、前記ゲート電極をマスクにして、チ
ャネル領域と第１不純物領域層を形成し、前記サイドウ
ォールをマスクにして第１凹部を形成し、同時に前記第
１不純物領域層の中央を取り除いてソース領域を形成す
ることで、合計三枚のマスクで実現できる。
【００７７】また、前記ゲート電極を形成する工程に於
いて、前記周辺領域の一部にゲート電極が取り除かれた
開口部を形成すると、工程を増やすことなく周辺領域に
於ける寄生容量の増大を防止できる。
いて、前記周辺領域の一部にゲート電極が取り除かれた
開口部を形成すると、工程を増やすことなく周辺領域に
於ける寄生容量の増大を防止できる。
【００７８】更には、前記第１不純物領域層を形成する
工程に於いて、前記開口部にも同導電型の第２不純物領
域層が形成され、前記第１凹部の形成工程時に、前記第
２不純物領域層の一部が取り除かれた第２凹部を形成す
ると、第２の凹部がチャネルストッパーとして活用でき
る。
工程に於いて、前記開口部にも同導電型の第２不純物領
域層が形成され、前記第１凹部の形成工程時に、前記第
２不純物領域層の一部が取り除かれた第２凹部を形成す
ると、第２の凹部がチャネルストッパーとして活用でき
る。
【００７９】最後に、前記第２凹部を、絶縁膜で埋め込
むことで絶縁耐圧を向上できる。
むことで絶縁耐圧を向上できる。
【図１】本発明の実施形態に係るプレーナ型のパワーＭ
ＯＳＦＥＴの構造を説明する断面図である。
ＯＳＦＥＴの構造を説明する断面図である。
【図２】本発明の実施形態に係るパワーＭＯＳＦＥＴの
製造方法を説明する断面図である。
製造方法を説明する断面図である。
【図３】本発明の実施形態に係るパワーＭＯＳＦＥＴの
製造方法を説明する断面図である。
製造方法を説明する断面図である。
【図４】本発明の実施形態に係るパワーＭＯＳＦＥＴの
製造方法を説明する断面図である。
製造方法を説明する断面図である。
【図５】従来のプレーナ型のパワーＭＯＳＦＥＴの構造
を説明する断面図である。
を説明する断面図である。
【図６】従来のパワーＭＯＳＦＥＴの製造方法を説明す
る断面図である。
る断面図である。
【図７】従来のパワーＭＯＳＦＥＴの製造方法を説明す
る断面図である。
る断面図である。
【図８】従来のパワーＭＯＳＦＥＴの製造方法を説明す
る断面図である。
る断面図である。
【図９】本発明の第２の実施の形態を説明するパワーＭ
ＯＳＦＥＴの断面図である。
ＯＳＦＥＴの断面図である。
【図１０】本発明の第２の実施の形態を説明するパワー
ＭＯＳＦＥＴの断面図である。
ＭＯＳＦＥＴの断面図である。
【図１１】本発明の第３の実施の形態を説明するパワー
ＭＯＳＦＥＴの断面図である。
ＭＯＳＦＥＴの断面図である。
【図１２】本発明の第３の実施の形態を説明するパワー
ＭＯＳＦＥＴの断面図である。
ＭＯＳＦＥＴの断面図である。
【図１３】本発明の第３の実施の形態を説明するパワー
ＭＯＳＦＥＴの断面図である。
ＭＯＳＦＥＴの断面図である。
【図１４】本発明の第３の実施の形態を説明するパワー
ＭＯＳＦＥＴの断面図である。
ＭＯＳＦＥＴの断面図である。
【図１５】本発明の第４の実施の形態を説明するパワー
ＭＯＳＦＥＴの断面図である。
ＭＯＳＦＥＴの断面図である。
【図１６】本発明の第４の実施の形態を説明するパワー
ＭＯＳＦＥＴの断面図である。
ＭＯＳＦＥＴの断面図である。
【図１７】本発明の第４の実施の形態を説明するパワー
ＭＯＳＦＥＴの断面図である。
ＭＯＳＦＥＴの断面図である。
【図１８】本発明の第４の実施の形態を説明するパワー
ＭＯＳＦＥＴの断面図である。
ＭＯＳＦＥＴの断面図である。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (6)
- 【請求項１】 半導体チップの中央に位置するセル領域
に形成されたソース領域と、前記ソース領域に隣接して
形成され、前記セル領域の外側から前記半導体チップ周
辺までで成る周辺領域に延在されたゲート電極と、前記
ゲート電極と接続されたゲート電極配線と、前記ソース
領域と接続されたソース電極と、前記半導体基板の裏面
に形成されたドレイン電極とを有する半導体装置に於い
て、 前記ゲート電極の下層に形成されたゲート絶縁膜は、前
記セル領域から前記周辺領域まで形成され、前記周辺領
域に位置するゲート電極の一部、このゲート電極の一部
の下層のゲート絶縁膜が取り除かれている事を特徴とす
る半導体装置。 - 【請求項２】 前記ゲート電極上に成された絶縁膜と、
前記ゲート電極、この下層のゲート絶縁膜および前記上
層の絶縁膜の側壁に形成されたサイドウォールと、前記
サイドウォールで囲まれた前記半導体層に形成された凹
部と、前記凹部の形成領域から前記ゲート電極の形成領
域周辺まで形成された逆導電型のチャネル層と、前記凹
部の周辺から前記ゲート電極の形成領域まで形成された
一導電型のソース領域とを有する請求項１記載の半導体
装置。 - 【請求項３】 前記ゲート電極の一部、このゲート電極
の一部の下層のゲート絶縁膜が取り除かれた領域には、
絶縁物質が埋め込まれる請求項１または請求項２記載の
半導体装置。 - 【請求項４】 半導体チップの一構成要素である一導電
型の半導体基板の表層に、一導電型のドレイン層を形成
する工程と、 前記ドレイン層上に前記半導体チップ周囲に渡るゲート
絶縁膜、導電体層、絶縁膜を順次形成する工程と、 前記半導体チップのセル領域に位置する絶縁膜、導電体
層及び前記ゲート絶縁膜をパターニングして、前記導電
体層より成るゲート電極を形成し、同時に前記セル領域
の外側から前記半導体チップ周辺までで成る周辺領域に
残される前記絶縁膜、導電体層及び前記ゲート絶縁膜の
一部を除去して前記半導体基板を露出した開口部を形成
する工程と、 前記ゲート電極をマスクにして前記ドレイン層の表層に
逆導電型の不純物を注入してチャネル領域を形成する工
程と、 前記ゲート電極をマスクにして前記チャネル領域上に一
導電型の不純物を注入して一導電型の第１不純物領域層
を形成する工程と、前記ゲート電極にサイドウォールを形成すると同時に該
サイドウォールをマスクにして第１凹部を形成すること
により前記第１不純物領域層の中央を取り除いてソース
領域を形成する工程と、 前記周辺領域の一部の前記絶縁膜 を取り除いてゲートコ
ンタクト領域を形成する工程と、 前記第１凹部にソース電極を、前記ゲートコンタクト領
域にゲート電極を形成する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項５】 前記第１不純物領域層を形成する工程に
於いて、前記開口部にも同導電型の第２不純物領域層が
形成され、前記第１凹部の形成工程時に、前記第２不純
物領域層の一部が取り除かれた第２凹部を形成する請求
項４記載の半導体装置に製造方法。 - 【請求項６】 前記第２凹部は、絶縁膜で埋めこまれる
請求項５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25403998A JP3421588B2 (ja) | 1997-09-16 | 1998-09-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25099897 | 1997-09-16 | ||
| JP9-250998 | 1997-09-16 | ||
| JP25403998A JP3421588B2 (ja) | 1997-09-16 | 1998-09-08 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154683A JPH11154683A (ja) | 1999-06-08 |
| JP3421588B2 true JP3421588B2 (ja) | 2003-06-30 |
Family
ID=26540016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25403998A Expired - Fee Related JP3421588B2 (ja) | 1997-09-16 | 1998-09-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3421588B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6214673B1 (en) * | 1999-07-09 | 2001-04-10 | Intersil Corporation | Process for forming vertical semiconductor device having increased source contact area |
| JP4056218B2 (ja) | 2000-12-27 | 2008-03-05 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
| US7629616B2 (en) * | 2007-02-28 | 2009-12-08 | Cree, Inc. | Silicon carbide self-aligned epitaxial MOSFET for high powered device applications |
-
1998
- 1998-09-08 JP JP25403998A patent/JP3421588B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11154683A (ja) | 1999-06-08 |
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