JPH1050728A - 化合物半導体素子の製造方法 - Google Patents
化合物半導体素子の製造方法Info
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- JPH1050728A JPH1050728A JP9127793A JP12779397A JPH1050728A JP H1050728 A JPH1050728 A JP H1050728A JP 9127793 A JP9127793 A JP 9127793A JP 12779397 A JP12779397 A JP 12779397A JP H1050728 A JPH1050728 A JP H1050728A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 42
- 229910052751 metal Inorganic materials 0.000 claims abstract description 42
- 238000005530 etching Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims description 30
- 150000001875 compounds Chemical class 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 12
- 238000001039 wet etching Methods 0.000 claims description 4
- 230000000694 effects Effects 0.000 claims description 2
- 239000007772 electrode material Substances 0.000 claims 2
- 230000000873 masking effect Effects 0.000 claims 1
- 239000000126 substance Substances 0.000 abstract 3
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 9
- 230000007423 decrease Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000006722 reduction reaction Methods 0.000 description 3
- 230000007812 deficiency Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
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Abstract
(57)【要約】
【課題】 1つの基板上に互いに異なるしきい値電圧を
有する化合物半導体素子の製造方法を提供する。 【解決手段】 ゲート電極用のリセスをエッチングする
とき、オーミックコンタクトメタルの表面及びキャップ
層の表面の一部に露出させた表面を形成させた状態でエ
ッチングを行う。その露出させた表面積を素子毎に変化
させる。
有する化合物半導体素子の製造方法を提供する。 【解決手段】 ゲート電極用のリセスをエッチングする
とき、オーミックコンタクトメタルの表面及びキャップ
層の表面の一部に露出させた表面を形成させた状態でエ
ッチングを行う。その露出させた表面積を素子毎に変化
させる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体素子に係
り、特に化合物半導体素子の製造方法に関するものであ
る。
り、特に化合物半導体素子の製造方法に関するものであ
る。
【0002】
【従来の技術】一般に、化合物半導体素子のGaAsF
ETの制作においては、リセスエッチング技術が広く用
いられている。リセスエッチングとは、化合物半導体素
子のゲートパターンを形成する際、活性層上にゲート電
極を形成するために、活性層の上部に形成された層をエ
ッチングすることである。この際、活性層はリセスエッ
チング率によってその厚さが決められる。この活性層の
厚さは化合物半導体素子のしきい値電圧と密接な関係が
ある。以下にこのような活性層の厚さとしきい値電圧と
の関係を数式で示す。活性層の厚さをDとするとき、
ETの制作においては、リセスエッチング技術が広く用
いられている。リセスエッチングとは、化合物半導体素
子のゲートパターンを形成する際、活性層上にゲート電
極を形成するために、活性層の上部に形成された層をエ
ッチングすることである。この際、活性層はリセスエッ
チング率によってその厚さが決められる。この活性層の
厚さは化合物半導体素子のしきい値電圧と密接な関係が
ある。以下にこのような活性層の厚さとしきい値電圧と
の関係を数式で示す。活性層の厚さをDとするとき、
【数1】 ここで、Ndは活性層のドーピング濃度、Vbiはショ
ットキー接合のビルトイン電位、εはGaAsの誘電定
数、Vthはしきい値電圧である。上記の式により、活
性層の厚さが厚い程しきい値電圧は高く、活性層の厚さ
が薄い程しきい値電圧は低いのが分かる。
ットキー接合のビルトイン電位、εはGaAsの誘電定
数、Vthはしきい値電圧である。上記の式により、活
性層の厚さが厚い程しきい値電圧は高く、活性層の厚さ
が薄い程しきい値電圧は低いのが分かる。
【0003】このようなリセスエッチング技術を用いた
一般的な化合物半導体素子の製造方法を添付図面に基づ
き以下に説明する。図1a〜図1eは一般的なMESF
ET(Metal Semiconductor Field EffectTransistor )
の製造工程を示す工程断面図である。図1aに示すよう
に、半絶縁性のGaAs基板1上にアンドープGaAs
バッファ層2、n-GaAs活性層3、n+-GaAsキ
ャップ層4を順次に形成し、素子間の隔離のためにキャ
ップ層4、活性層3、バッファ層2の所定の領域をメサ
エッチングを行う。
一般的な化合物半導体素子の製造方法を添付図面に基づ
き以下に説明する。図1a〜図1eは一般的なMESF
ET(Metal Semiconductor Field EffectTransistor )
の製造工程を示す工程断面図である。図1aに示すよう
に、半絶縁性のGaAs基板1上にアンドープGaAs
バッファ層2、n-GaAs活性層3、n+-GaAsキ
ャップ層4を順次に形成し、素子間の隔離のためにキャ
ップ層4、活性層3、バッファ層2の所定の領域をメサ
エッチングを行う。
【0004】次いで、図1bに示すようにキャップ層4
上の所定領域にソース電極及びドレイン電極5、6を形
成し、図1cに示すようにソース電極及びドレイン電極
5、6を含む基板1の全面にフォトレジスト7を形成し
た後、フォトレジスト7をパターニングしてソース電極
及びドレイン電極5、6間のキャップ層4を露出させ
る。そして、湿式エッチング工程で露出されたキャップ
層4及びキャップ層4の下方の活性層3を所定の深さに
リセスエッチングする。次いで、図2dに示すように露
出された活性層3及びフォトレジスト7の全面にゲート
金属8を形成し、図1eに示すように、リフトオフ工程
でフォトレジスト7及びフォトレジスト7上のゲート金
属8を除去して活性層3上にゲート電極8aを形成す
る。これによりMESFET素子を製造する。
上の所定領域にソース電極及びドレイン電極5、6を形
成し、図1cに示すようにソース電極及びドレイン電極
5、6を含む基板1の全面にフォトレジスト7を形成し
た後、フォトレジスト7をパターニングしてソース電極
及びドレイン電極5、6間のキャップ層4を露出させ
る。そして、湿式エッチング工程で露出されたキャップ
層4及びキャップ層4の下方の活性層3を所定の深さに
リセスエッチングする。次いで、図2dに示すように露
出された活性層3及びフォトレジスト7の全面にゲート
金属8を形成し、図1eに示すように、リフトオフ工程
でフォトレジスト7及びフォトレジスト7上のゲート金
属8を除去して活性層3上にゲート電極8aを形成す
る。これによりMESFET素子を製造する。
【0005】
【発明が解決しようとする課題】しかし、上記のように
製造された化合物半導体素子の製造方法において、以下
の問題点があった。多様なしきい値電圧が要求される回
路を構成するにあたり、それぞれのしきい値電圧に応ず
る素子を別々に製造しなければならないため、工程コス
トが上昇する。本発明は、上記の問題点を解決するため
になされたもので、1つの基板上に互いに異なるしきい
値電圧を有する化合物半導体素子の製造方法を提供する
ことを目的とする。
製造された化合物半導体素子の製造方法において、以下
の問題点があった。多様なしきい値電圧が要求される回
路を構成するにあたり、それぞれのしきい値電圧に応ず
る素子を別々に製造しなければならないため、工程コス
トが上昇する。本発明は、上記の問題点を解決するため
になされたもので、1つの基板上に互いに異なるしきい
値電圧を有する化合物半導体素子の製造方法を提供する
ことを目的とする。
【0006】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の化合物半導体素子の製造方法は、基板上に
活性層を形成するステップと、活性層上の所定領域に複
数個のオーミックメタルコンタクトを形成するステップ
と、オーミックメタルコンタクトを含む活性層の全面に
マスク物質を形成するステップと、マスク物質の所定領
域を除去して、オーミックメタルコンタクト間の活性層
と、少なくともいずれか1つのオーミックメタルコンタ
クトを露出させるステップと、露出して活性層を所定の
深さにエッチングするステップと、マスク物質を除去
し、所定の深さに除去された活性層上にゲート電極を形
成するステップとを備える。
めの本発明の化合物半導体素子の製造方法は、基板上に
活性層を形成するステップと、活性層上の所定領域に複
数個のオーミックメタルコンタクトを形成するステップ
と、オーミックメタルコンタクトを含む活性層の全面に
マスク物質を形成するステップと、マスク物質の所定領
域を除去して、オーミックメタルコンタクト間の活性層
と、少なくともいずれか1つのオーミックメタルコンタ
クトを露出させるステップと、露出して活性層を所定の
深さにエッチングするステップと、マスク物質を除去
し、所定の深さに除去された活性層上にゲート電極を形
成するステップとを備える。
【0007】
【発明の実施の形態】以下、添付図面に基づき本発明の
化合物半導体素子の製造方法を説明する。図3、4は本
発明の第1の実施の形態のMESFETの製造工程を示
す工程断面図である。まず、図3aに示すように、半絶
縁性のGaAs基板11上にアンドープGaAsバッフ
ァ層12、n- GaAs活性層13、n+-GaAsキャ
ップ層14を順次に形成し、素子間の隔離のためにキャ
ップ層14、活性層13、バッファ層12の所望の領域
をメサ状にエッチングする。
化合物半導体素子の製造方法を説明する。図3、4は本
発明の第1の実施の形態のMESFETの製造工程を示
す工程断面図である。まず、図3aに示すように、半絶
縁性のGaAs基板11上にアンドープGaAsバッフ
ァ層12、n- GaAs活性層13、n+-GaAsキャ
ップ層14を順次に形成し、素子間の隔離のためにキャ
ップ層14、活性層13、バッファ層12の所望の領域
をメサ状にエッチングする。
【0008】次いで、図3bに示すようにキャップ層1
4上の予め定めた領域にソース電極及びドレイン電極
(オーミックコンタクトメタル)15、16を形成し、
図3cに示すようにソース電極及びドレイン電極15、
16を含む基板11の全面にフォトレジスト17を形成
した後、フォトレジスト17をパターニングして、ソー
ス電極及びドレイン電極15、16間のゲート電極の形
成される領域に相当するキャップ層14の表面を露出さ
せるとともに、ソース電極15及びドレイン電極16の
うちいずれか1つ又は双方の表面の一部を露出させる。
そして、湿式エッチング工程で露出されたキャップ層1
4及びキャップ層14の下方の活性層13を所定の深さ
にリセスエッチングする。このとき、後述のように、ソ
ース電極及びドレイン電極15、16の表面を露出させ
たオープン領域の広さに応じて活性層13のエッチング
率を調節可能である。すなわち、ソース電極及びドレイ
ン電極15、16のオープン領域が広ければ広いほど、
活性層13のエッチング率が増加し、残った活性層13
の厚さが薄くなる。活性層13の厚さは素子のしきい値
電圧と密接な関係があることから、結局ソース電極及び
ドレイン電極15、16のオープン領域の広さを調節す
ることにより、素子のしきい値電圧を調節することがで
きる。そして、ソース電極及びドレイン電極15、16
のオープン領域は部分的に多数個に形成してもよい。こ
のように、ソース電極及びドレイン電極15、16のオ
ープン領域の広さを調節することにより素子のしきい値
電圧が調節される原理については後述することにする。
4上の予め定めた領域にソース電極及びドレイン電極
(オーミックコンタクトメタル)15、16を形成し、
図3cに示すようにソース電極及びドレイン電極15、
16を含む基板11の全面にフォトレジスト17を形成
した後、フォトレジスト17をパターニングして、ソー
ス電極及びドレイン電極15、16間のゲート電極の形
成される領域に相当するキャップ層14の表面を露出さ
せるとともに、ソース電極15及びドレイン電極16の
うちいずれか1つ又は双方の表面の一部を露出させる。
そして、湿式エッチング工程で露出されたキャップ層1
4及びキャップ層14の下方の活性層13を所定の深さ
にリセスエッチングする。このとき、後述のように、ソ
ース電極及びドレイン電極15、16の表面を露出させ
たオープン領域の広さに応じて活性層13のエッチング
率を調節可能である。すなわち、ソース電極及びドレイ
ン電極15、16のオープン領域が広ければ広いほど、
活性層13のエッチング率が増加し、残った活性層13
の厚さが薄くなる。活性層13の厚さは素子のしきい値
電圧と密接な関係があることから、結局ソース電極及び
ドレイン電極15、16のオープン領域の広さを調節す
ることにより、素子のしきい値電圧を調節することがで
きる。そして、ソース電極及びドレイン電極15、16
のオープン領域は部分的に多数個に形成してもよい。こ
のように、ソース電極及びドレイン電極15、16のオ
ープン領域の広さを調節することにより素子のしきい値
電圧が調節される原理については後述することにする。
【0009】次いで、図4dに示すように、フォトレジ
スト17を含む基板11の全面にゲート金属18を形成
し、図4eに示すように、リフトオフ工程でフォトレジ
スト17及びフォトレジスト17上のゲート金属18を
除去してリセスが形成された活性層13上にゲート電極
18aを形成する。これにより、MESFET素子を製
造する。
スト17を含む基板11の全面にゲート金属18を形成
し、図4eに示すように、リフトオフ工程でフォトレジ
スト17及びフォトレジスト17上のゲート金属18を
除去してリセスが形成された活性層13上にゲート電極
18aを形成する。これにより、MESFET素子を製
造する。
【0010】図5、6は本発明の第2の実施の形態のM
ESFETの製造工程を示す工程断面図であり、図5
a、図bは本発明の図3a、bの製造工程と同様である
ため説明を省略する。本発明の第2実施の形態は、図5
cに示すように、ソース電極及びドレイン電極15、1
6を含む基板11の全面にフォトレジスト17を形成し
た後、フォトレジスト17をパターニングして、ソース
電極及びドレイン電極15、16間のゲート電極の形成
される領域のキャップ層14表面、ソース電極及びドレ
イン電極15、16の両側のメサ領域のキャップ層14
のうちいずれか一方又は双方の表面、並びにソース電極
15及びドレイン電極16のうちいずれか一方又は双方
の表面を露出させる。そして、湿式エッチング工程で露
出されたキャップ層14及びキャップ層14の下方の活
性層13を所定の深さにリセスエッチングする。このと
き、ソース電極及びドレイン電極15、16の両側又は
一方のメサ領域で露出されたキャップ層14の広さに応
じて活性層13のエッチング率を調節可能である。すな
わち、ソース電極及びドレイン電極15、16の一方又
は両側に露出されたキャップ層14が広ければ広い程、
ゲート電極の形成される活性層13のエッチング率が低
下する。このように、メサ領域で露出されるキャップ層
14の広さを調節することにより素子のしきい値電圧を
調節することができる。このソース電極及びドレイン電
極15、16の両側又は一方の側のメサ領域で露出され
た領域の広さを調節することにより素子のしきい値電圧
が調節される原理については後述する。
ESFETの製造工程を示す工程断面図であり、図5
a、図bは本発明の図3a、bの製造工程と同様である
ため説明を省略する。本発明の第2実施の形態は、図5
cに示すように、ソース電極及びドレイン電極15、1
6を含む基板11の全面にフォトレジスト17を形成し
た後、フォトレジスト17をパターニングして、ソース
電極及びドレイン電極15、16間のゲート電極の形成
される領域のキャップ層14表面、ソース電極及びドレ
イン電極15、16の両側のメサ領域のキャップ層14
のうちいずれか一方又は双方の表面、並びにソース電極
15及びドレイン電極16のうちいずれか一方又は双方
の表面を露出させる。そして、湿式エッチング工程で露
出されたキャップ層14及びキャップ層14の下方の活
性層13を所定の深さにリセスエッチングする。このと
き、ソース電極及びドレイン電極15、16の両側又は
一方のメサ領域で露出されたキャップ層14の広さに応
じて活性層13のエッチング率を調節可能である。すな
わち、ソース電極及びドレイン電極15、16の一方又
は両側に露出されたキャップ層14が広ければ広い程、
ゲート電極の形成される活性層13のエッチング率が低
下する。このように、メサ領域で露出されるキャップ層
14の広さを調節することにより素子のしきい値電圧を
調節することができる。このソース電極及びドレイン電
極15、16の両側又は一方の側のメサ領域で露出され
た領域の広さを調節することにより素子のしきい値電圧
が調節される原理については後述する。
【0011】次いで、図6dに示すように、フォトレジ
スト17を含む基板11の全面にゲート金属18を形成
し、図6eに示すように、リフトオフ工程でフォトレジ
スト17及びフォトレジスト17上のゲート金属18を
除去して活性層13上にゲート電極18aを形成する。
これにより、素子のメサ領域でキャップ層を露出させた
面積をそれぞれ異なるようにすることによって、一つの
基板上に多数のしきい値電圧を有するMESFET素子
を製造することができる。
スト17を含む基板11の全面にゲート金属18を形成
し、図6eに示すように、リフトオフ工程でフォトレジ
スト17及びフォトレジスト17上のゲート金属18を
除去して活性層13上にゲート電極18aを形成する。
これにより、素子のメサ領域でキャップ層を露出させた
面積をそれぞれ異なるようにすることによって、一つの
基板上に多数のしきい値電圧を有するMESFET素子
を製造することができる。
【0012】上述したように、本発明の製造工程におい
ては、2つの方法によりしきい値電圧が調節可能である
のが分かる。第1の方法は、オーミックコンタクトメタ
ル(ソース電極及びドレイン電極)上に形成されるフォ
トレジストの開口のサイズを変化させる方法である、第
2の方法は、オーミックコンタクトメタルに隣接するn
+ キャップ層(メサ層)上の露出領域のサイズを変化さ
せる方法である。
ては、2つの方法によりしきい値電圧が調節可能である
のが分かる。第1の方法は、オーミックコンタクトメタ
ル(ソース電極及びドレイン電極)上に形成されるフォ
トレジストの開口のサイズを変化させる方法である、第
2の方法は、オーミックコンタクトメタルに隣接するn
+ キャップ層(メサ層)上の露出領域のサイズを変化さ
せる方法である。
【0013】以下、この2つの方法により素子のしきい
値電圧が調節される原理について説明する。図7は素子
のオープン領域の位置に応ずるゲート領域のリセスエッ
チング率の変化を示す図である。図7aは、MESFE
T製造時に使用される一般的な方法で、オーミックコン
タクトメタル上にオープン領域無しにフォトレジストを
形成してゲート領域をリセスエッチングする場合であ
り、図7bはオーミックコンタクトメタル上にオープン
領域を有するようにフォトレジストを形成してゲート領
域をリセスエッチングする場合であり、図7cはオーミ
ックコンタクトメタルとオーミックコンタクトメタルに
隣接するメサ層上にダミーのオープン領域を有するよう
にフォトレジストを形成してゲート領域をリセスエッチ
ングする場合である。
値電圧が調節される原理について説明する。図7は素子
のオープン領域の位置に応ずるゲート領域のリセスエッ
チング率の変化を示す図である。図7aは、MESFE
T製造時に使用される一般的な方法で、オーミックコン
タクトメタル上にオープン領域無しにフォトレジストを
形成してゲート領域をリセスエッチングする場合であ
り、図7bはオーミックコンタクトメタル上にオープン
領域を有するようにフォトレジストを形成してゲート領
域をリセスエッチングする場合であり、図7cはオーミ
ックコンタクトメタルとオーミックコンタクトメタルに
隣接するメサ層上にダミーのオープン領域を有するよう
にフォトレジストを形成してゲート領域をリセスエッチ
ングする場合である。
【0014】まず、図7aの構造を有する素子と、図7
bの構造を有する素子とを同様な条件で同エッチング溶
液に露出させ、各素子のゲート領域のリセスエッチング
率を比較してみる。図7aのリセスエッチング率よりも
図7bのリセスエッチング率が高くなる。その理由は下
記の通りである。エッチング溶液が露出された半導体基
板に接すると、酸化反応と還元反応を経りつつエッチン
グが進行される。このとき、酸化反応は電子の生成によ
って生じるため、電子の供給の可否に基づいて酸化反応
は増加又は減少する。図7bにおいては、オーミックコ
ンタクトメタル上のオープン領域はエッチング溶液と酸
化反応を行わず、ゲート領域がエッチング溶液と酸化反
応を生じる。そのため、ゲート領域の基板とオーミック
コンタクトメタルの表面との間に電気化学的ポテンシャ
ルが発生する。ポテンシャルは高い所から低い所に流れ
るため、ゲート領域の表面で発生した電子は基板のチャ
ンネル層を介してオーミックコンタクトメタルの表面に
移動することになる。すなわち、ゲート領域の表面から
供給された電子はオーミックコンタクトメタルの表面で
の還元反応又は両極反応によって電子が消耗される。従
って、ゲート領域の基板での電子の濃度はオーミックコ
ンタクトメタルへ移動した電子だけ電子が足りないよう
になる。この電子不足現象は酸化速度を増加させるよう
になる。このため、結果的に、図7bの構造は図7aの
構造よりもゲート領域のリセスエッチング率が高くな
る。一方、オーミックコンタクトメタルのオープン領域
を増加させると、オーミックコンタクトメタルの還元反
応は増加され、電子はより多く消耗されるはずである。
ゆえに、このような電子不足現象は酸化とエッチングを
加速させるようになる。
bの構造を有する素子とを同様な条件で同エッチング溶
液に露出させ、各素子のゲート領域のリセスエッチング
率を比較してみる。図7aのリセスエッチング率よりも
図7bのリセスエッチング率が高くなる。その理由は下
記の通りである。エッチング溶液が露出された半導体基
板に接すると、酸化反応と還元反応を経りつつエッチン
グが進行される。このとき、酸化反応は電子の生成によ
って生じるため、電子の供給の可否に基づいて酸化反応
は増加又は減少する。図7bにおいては、オーミックコ
ンタクトメタル上のオープン領域はエッチング溶液と酸
化反応を行わず、ゲート領域がエッチング溶液と酸化反
応を生じる。そのため、ゲート領域の基板とオーミック
コンタクトメタルの表面との間に電気化学的ポテンシャ
ルが発生する。ポテンシャルは高い所から低い所に流れ
るため、ゲート領域の表面で発生した電子は基板のチャ
ンネル層を介してオーミックコンタクトメタルの表面に
移動することになる。すなわち、ゲート領域の表面から
供給された電子はオーミックコンタクトメタルの表面で
の還元反応又は両極反応によって電子が消耗される。従
って、ゲート領域の基板での電子の濃度はオーミックコ
ンタクトメタルへ移動した電子だけ電子が足りないよう
になる。この電子不足現象は酸化速度を増加させるよう
になる。このため、結果的に、図7bの構造は図7aの
構造よりもゲート領域のリセスエッチング率が高くな
る。一方、オーミックコンタクトメタルのオープン領域
を増加させると、オーミックコンタクトメタルの還元反
応は増加され、電子はより多く消耗されるはずである。
ゆえに、このような電子不足現象は酸化とエッチングを
加速させるようになる。
【0015】図8aはオーミックコンタクトメタル上の
オープン領域の面積に従うリセスエッチングの深さを示
すグラフであり、オーミックコンタクトメタルの表面の
オープン領域の面積が増加するのに従って、ゲート領域
の基板のリセスエッチングの深さが増加するのが分か
る。このようなリセスエッチングの深さを調節すること
により、素子のしきい値電圧を調節することができる。
すなわち、素子毎にオーミックコンタクトメタルの面積
を0から1800μm2 まで変化させることにより、そ
れぞれの素子のしきい値電圧を−1.95Vから−0.
90Vまで変化させることができる。また、このような
リセスエッチング率の変化は、図7cに示すように、オ
ーミックコンタクトメタルに隣接するメサ層のダミーの
オープン領域によっても影響を受ける。すなわち、メサ
層のダミーオープン領域の表面はエッチング溶液によっ
て酸化されて、電気化学的に誘導された電子が生成され
る。この電子もやはりゲート領域から生成された電子と
同様にチャンネル層を介してオーミックコンタクトメタ
ルへ移動する。このような電子の追加供給は、ゲート領
域からオーミックコンタクトメタルへ供給される電子を
減少させるようになる。従って、メサ層のダミーゲート
のオープン領域が増加することに従って、ゲート領域の
電子の消耗量が小さくなって、ゲート領域のリセスエッ
チング率が低くなる。
オープン領域の面積に従うリセスエッチングの深さを示
すグラフであり、オーミックコンタクトメタルの表面の
オープン領域の面積が増加するのに従って、ゲート領域
の基板のリセスエッチングの深さが増加するのが分か
る。このようなリセスエッチングの深さを調節すること
により、素子のしきい値電圧を調節することができる。
すなわち、素子毎にオーミックコンタクトメタルの面積
を0から1800μm2 まで変化させることにより、そ
れぞれの素子のしきい値電圧を−1.95Vから−0.
90Vまで変化させることができる。また、このような
リセスエッチング率の変化は、図7cに示すように、オ
ーミックコンタクトメタルに隣接するメサ層のダミーの
オープン領域によっても影響を受ける。すなわち、メサ
層のダミーオープン領域の表面はエッチング溶液によっ
て酸化されて、電気化学的に誘導された電子が生成され
る。この電子もやはりゲート領域から生成された電子と
同様にチャンネル層を介してオーミックコンタクトメタ
ルへ移動する。このような電子の追加供給は、ゲート領
域からオーミックコンタクトメタルへ供給される電子を
減少させるようになる。従って、メサ層のダミーゲート
のオープン領域が増加することに従って、ゲート領域の
電子の消耗量が小さくなって、ゲート領域のリセスエッ
チング率が低くなる。
【0016】図7bは、メサ層上のダミーオープン領域
の面積に応ずる活性層の厚さを示すグラフであり、ダミ
ーオープン領域の面積が増加することに従って、ゲート
領域の活性層の厚さが増加することが分かる。このよう
な方法により、素子毎のダミーのオープン領域の面積を
0から4410μm2 まで変化させることにより、それ
ぞれの素子のしきい値電圧を−1.05Vから−1.4
0Vまで変化させることができる。
の面積に応ずる活性層の厚さを示すグラフであり、ダミ
ーオープン領域の面積が増加することに従って、ゲート
領域の活性層の厚さが増加することが分かる。このよう
な方法により、素子毎のダミーのオープン領域の面積を
0から4410μm2 まで変化させることにより、それ
ぞれの素子のしきい値電圧を−1.05Vから−1.4
0Vまで変化させることができる。
【0017】
【発明の効果】上述したように、本発明の化合物半導体
素子の製造方法においては以下の効果を奏する。オーミ
ックコンタクトメタルの露出表面積を変えること並びに
メサ領域のダミーオープン領域の面積を変えることで、
同一の基板上に互いに異なるしきい値電圧を有する素子
を簡単に制作することができる。従って、多様なMMI
C(Monolithic Microwave Intergrate Circuit) に応用
することができる。
素子の製造方法においては以下の効果を奏する。オーミ
ックコンタクトメタルの露出表面積を変えること並びに
メサ領域のダミーオープン領域の面積を変えることで、
同一の基板上に互いに異なるしきい値電圧を有する素子
を簡単に制作することができる。従って、多様なMMI
C(Monolithic Microwave Intergrate Circuit) に応用
することができる。
【図1】 一般的なMESFETの製造工程を示す工程
断面図。
断面図。
【図2】 一般的なMESFETの製造工程を示す工程
断面図。
断面図。
【図3】 本発明の第1の実施の形態のMESFETの
製造工程を示す工程断面図。
製造工程を示す工程断面図。
【図4】 本発明の第1の実施の形態のMESFETの
製造工程を示す工程断面図。
製造工程を示す工程断面図。
【図5】 本発明の第2の実施の形態のMESFETの
製造工程を示す工程断面図。
製造工程を示す工程断面図。
【図6】 本発明の第2の実施の形態のMESFETの
製造工程を示す工程断面図。
製造工程を示す工程断面図。
【図7】 素子のオープン領域の位置に応ずるゲート領
域のリセスエッチング率の変化を示す図。
域のリセスエッチング率の変化を示す図。
【図8】 aはオーミックコンタクトメタル上のオープ
ン領域の面積に応ずるリセスエッチングの深さを示すグ
ラフ、bはメサ層上のダミーゲートのオープン領域の面
積に応ずる活性層の厚さを示すグラフ。
ン領域の面積に応ずるリセスエッチングの深さを示すグ
ラフ、bはメサ層上のダミーゲートのオープン領域の面
積に応ずる活性層の厚さを示すグラフ。
11 基板、12 バッファ層、13 活性層、14
キャップ層、15、16オーミックコンタクトメタル。
キャップ層、15、16オーミックコンタクトメタル。
Claims (5)
- 【請求項1】 基板上に活性層を形成するステップと、 前記活性層上の所定領域に複数個のオーミック電極を形
成するステップと、 前記オーミックメタルコンタクトを含む活性層の全面に
マスク物質を形成するステップと、 前記マスク物質の所定領域を除去して、オーミックメタ
ルコンタクト間の活性層のゲートを形成させる部分の表
面と、少なくともいずれか1つのオーミックメタルコン
タクトの表面を露出させるステップと、 前記表面が露出された活性層を所定の深さにエッチング
するステップと、 前記マスク物質を除去し、所定の深さに除去された活性
層上にゲート電極を形成するステップと、を備えること
を特徴とする化合物半導体素子の製造方法。 - 【請求項2】 基板上にバッファ層、活性層、キャップ
層を順次に形成し、素子隔離のために前記キャップ層、
活性層、バッファ層の所定領域をメサ状にエッチングす
るステップと、 前記キャップ層上の所定領域に複数個のオーミックメタ
ルコンタクトを形成するステップと、 前記複数個のオーミックメタルコンタクトを含むキャッ
プ層の全面にマスク物質を形成するステップと、 前記マスク物質の所定領域を除去して、オーミックメタ
ルコンタクト間のゲートを形成させる部分のキャップ層
の表面と、前記各オーミックメタルコンタクトの両側の
キャップ層のうち少なくともいずれか一方の表面と、少
なくともいずれか一方のオーミックメタルコンタクトの
表面を露出させるステップと、 前記露出されたキャップ層及びその下方の活性層を所定
の深さにリセスエッチングするステップと、 前記マスク物質を除去し、リセスエッチングされた各活
性層上にゲート電極を形成するステップと、を備えるこ
とを特徴とする化合物半導体素子の製造方法。 - 【請求項3】 基板上にバッファ層、活性層、キャップ
層を順次に形成し、素子隔離のために前記キャップ層、
活性層、バッファ層の所定領域をメサ状にエッチングす
るステップと、 前記キャップ層上の所定領域にソース電極及びドレイン
電極を形成するステップと、 前記ソース電極及びドレイン電極を含むキャップ層の全
面にマスク物質層を形成するステップと、 前記マスク物質の所定領域を除去して、前記ソース電極
及びドレイン電極間のキャップ層表面と、ソース電極及
びドレイン電極の両側のキャップ層のうち少なくともい
ずれか一方の表面と、ソース電極及びドレイン電極のう
ち少なくともいずれか一方の電極の表面を露出させるス
テップと、 前記露出されたキャップ層及び活性層を所定の深さにリ
セスエッチングするステップと、 前記マスク物質層を含む基板の全面にゲート電極物質層
を形成するステップと、 前記マスク物質層及びマスク物質層上のゲート電極物質
層を除去して、ソース電極及びドレイン電極間のリセス
エッチングされた活性層上にゲート電極を形成するステ
ップと、を備えることを特徴とする化合物半導体素子の
製造方法。 - 【請求項4】 前記ソース電極及びドレイン電極の露出
領域は、少なくとも1つ以上に形成することを特徴とす
る請求項3に記載の化合物半導体素子の製造方法。 - 【請求項5】 前記リセスエッチングは湿式エッチング
であることを特徴とする請求項1、2又は3に記載の化
合物半導体素子の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR14272/1996 | 1996-05-02 | ||
KR1019960014272A KR100205365B1 (ko) | 1996-05-02 | 1996-05-02 | 메스패트의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1050728A true JPH1050728A (ja) | 1998-02-20 |
JP2863150B2 JP2863150B2 (ja) | 1999-03-03 |
Family
ID=19457571
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9127793A Expired - Fee Related JP2863150B2 (ja) | 1996-05-02 | 1997-05-02 | 化合物半導体素子の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6046064A (ja) |
JP (1) | JP2863150B2 (ja) |
KR (1) | KR100205365B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7332754B2 (en) | 2004-01-08 | 2008-02-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor switch |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5411914A (en) * | 1988-02-19 | 1995-05-02 | Massachusetts Institute Of Technology | III-V based integrated circuits having low temperature growth buffer or passivation layers |
US5668049A (en) * | 1996-07-31 | 1997-09-16 | Lucent Technologies Inc. | Method of making a GaAs-based laser comprising a facet coating with gas phase sulphur |
US5807765A (en) * | 1997-06-06 | 1998-09-15 | Northwestern University | Processing of Sb-based lasers |
-
1996
- 1996-05-02 KR KR1019960014272A patent/KR100205365B1/ko not_active IP Right Cessation
-
1997
- 1997-04-24 US US08/841,723 patent/US6046064A/en not_active Expired - Fee Related
- 1997-05-02 JP JP9127793A patent/JP2863150B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7332754B2 (en) | 2004-01-08 | 2008-02-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor switch |
Also Published As
Publication number | Publication date |
---|---|
US6046064A (en) | 2000-04-04 |
KR100205365B1 (ko) | 1999-07-01 |
KR970077727A (ko) | 1997-12-12 |
JP2863150B2 (ja) | 1999-03-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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