KR20070052323A - 전계 효과 트랜지스터 - Google Patents

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KR20070052323A
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하싼 마허
피에르 엠. 엠. 바우데트
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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 전계 효과 트랜지스터에 관한 것으로, 전계 효과 트랜지스터는 T-게이트(10)가 있고, 상기 게이트는 넥 부분(neck portion,16) 및 그 위에 있는 T-바 부분(18)을 포함하고, 여기서 넥 부분(16)은 다수의 일정한 간격을 둔 기둥을 포함한다. 다수의 일정한 간격을 둔 기둥으로부터 넥 부분을 형성함으로써, 상기 게이트와 채널 사이의 접촉 영역 다시 말해, "효과적인 게이트 폭"은, 상기 T-바 부분(18)이 상기 기둥들(20)을 브릿징 함으로써 게이트를 통해 전기 연속 상태(electrical continuity)를 확실히 하는 동안, 줄어든다. 이러한 것은 입력 게이트 커패시턴스를 줄이며, 이것에 의해 증가된 디바이스 성능을 갖는 FET를 제공한다.

Description

전계 효과 트랜지스터{FIELD EFFECT TRANSISTOR}
본 발명은 전계 효과 트랜지스터(FET)에 관한 것이며, 특히, 그러나 배타적이지 않게, T-게이트를 가지는 FET에 대한 것이다.
FET는 반도체 디바이스이며, 이 디바이스 내에서 소스와 드레인 사이의 채널을 통해 흐르는 전류는 게이트 전극에 의해 제어된다. 이러한 디바이스의 동적인 성능 즉, 속도는 예컨대, 게이트 길이와 같은 상기 게이트 치수에 직접적으로 의존한다. 게이트 길이가 작으면 작을수록 상기 성능은 더 좋아진다. 그러나, 임의의 증가가 디바이스 성능의 몇 가지 측면에 악 영향을 끼침에 따라 작은 게이트 저항을 유지하는 것은 또한 바람직하다.
FET가 작은 게이트 길이 및 낮은 게이트 저항을 갖는 이러한 요건은 T-게이트의 발전을 이끌어 왔다. 미국 특허 출원 2004/0016972는 예시적인 T-게이트 구조를 개시한다. 또한 도 1 및 도 2를 참조하여, T-게이트(10)는 반도체 웨이퍼(11)에 있는 전도 채널에 걸쳐 위치한다. 전압의 형태로 상기 게이트에 인가되는 게이트 신호는 상기 소스와 드레인(12,14) 사이의 채널을 통해 흐르는 전류를 변조하는 것을 돕는다. 상기 T-게이트(10)는 곧게 뻗은 즉, "넥(neck)" 부분(16) 및 완전한 전도 게이트 구조를 형성하는 "T-바" 부분(18)을 포함한다. 상기 넥 부분(16)은, 상 기 T-바 부분(18)이 낮은 저항을 보장하며 게이트 도전율의 양을 제공하는 사이에, 상기 게이트 길이(Lg)와 게이트 폭(W)을 한정한다.
오늘날의 전자 시장에서 초고속 디바이스에 대한 요구는 제조업자에게 더 작은 게이트 길이와 더 밀집한 집적 회로 부품을 FET에 제공하도록 한다. 이것은 고주파수(밀리미터 파 및 그 이상)에서 작동하는 FET 기반의 모놀리식 마이크로파 회로(MMIC)에 대해 특히 사실이다. 이러한 FET는 예컨대, MESFET, HEMT, PHEMT 및 MHEMT를 포함한다. 100nm 미만의 게이트 길이가 바람직하다.
주어진 게이트 길이 및 주어진 물질 구조에 대하여, T-게이트 FET의 주요한 고주파수 성능 제한은 그것의 입력 게이트 커패시턴스에 존재한다. 그러므로 T-게이트 FET의 이러한 입력 게이트 커패시턴tm를 줄이는 것이 본 발명의 목적이다.
본 발명에 따르면, T-게이트를 갖는 전계 효과 트랜지스터가 제공되고, 상기 게이트는 넥 부분(neck portion) 및 그 위에 있는 T-바 부분을 포함하고, 여기서 넥 부분은 다수의 일정한 간격을 둔 기둥을 포함한다. 본 발명자에 의해 상기 입력 게이트 커패시턴스가 상기 게이트 폭과 직접적으로 비례한다는 것이 인식되어 왔다. 다수의 일정한 간격을 둔 기둥으로부터 넥 부분을 형성함으로써, 상기 게이트와 채널 사이의 접촉 영역 다시 말해, "효과적인 게이트 폭"은, 상기 T-바 부분이 상기 기둥들을 브릿징 함으로써 게이트를 통해 전기 연속 상태(electrical continuity)를 확실히 하는 동안, 줄어든다. 이러한 것은 입력 게이트 커패시턴스를 줄이며, 이것에 의해 증가된 디바이스 성능을 갖는 FET를 제공한다.
바람직한 실시예에서, 상기 FET는 소스와 드레인 사이에 놓인 채널을 갖는 반도체 바디부를 부가적으로 포함하고, 여기서 상기 게이트에 제공되는 게이트 전압은 상기 소스와 드레인 사이의 채널을 통해 흐르는 전류를 제어하도록 도와준다. 상기 소스와 드레인은 측면으로 일정한 간격을 두고 있고, 상기 다수의 일정한 간격을 둔 기둥은 상기 소스와 드레인의 측면 간격 방향에 실질적으로 수직인 채널에 걸쳐서 일렬로 배열된 다수의 기둥을 포함한다. 각각의 기둥은 채널 내에 관련된 공핍 영역(22)을 가지며, 이러한 채널의 영역은 이웃 기둥과 연관되는 공핍 영역과 부분적으로 겹쳐진다. 이러한 겹침은 기둥 치수와 간격의 적절한 선택에 의해 이루어 질 수 있고 유리하게는, 상기 게이트 전압을 통한 드레인 전류의 양호한 제어 및 상기 트랜지스터의 핀치-오프를 가능하게 한다.
이후에 설명을 목적으로, 상기 용어 "길이"는 상기 소스 및 드레인 전극( 및 전도 채널)의 측면 분리에 실질적으로 수평인 방향 그리고 상기 반도체 웨이퍼의 평판에 수평인 방향으로 측정된 치수를 가리킬 것이다. 상기 용어 "폭"은 상기 소스 및 드레인 전극의 측면 분리에 실질적으로 수직인 방향 그리고 상기 반도체 웨이퍼의 평판에 수평인 방향으로 측정된 치수를 가리킬 것이다.
상기 게이트의 길이는 바람직하게 110nm 미만이며, 더 전형적으로는 80nm미만이다. 이러한 짧은 게이트 길이는 고속 성능을 갖는 디바이스 및 더 작은 웨이퍼 공간을 차지하는 디바이스를 제공한다.
상기 T-게이트의 넥 부분을 형성하는 기둥은 예컨대, 모양에 있어서 정사각형, 직사각형, 원형 또는 타원형일 수 있는 수평 단면도를 가진다. 베이스에서 각각의 기둥의 폭은 바람직하게 50에서 100nm 범위 내에 있고, 전형적으로 70에서 80nm 범위이다. 상기 베이스에서 이웃 기둥들 사이의 간격은 바람직하게 30에서 150nm 범위 내에 있다. 상기 디바이스의 동적 및 정적인 성능에 관한 향상은 상기 기둥들의 폭에 대한 이웃 기둥들 간의 간격의 비율에 비례한다. 그러므로, 상기 FET의 성능을 증가시키기 위해 이웃 기둥들 사이의 간격은 증가해야 하고, 및/또는 상기 기둥의 베이스의 폭은 줄어들어야 한다. 그러나, HEMT 디바이스에서, 최대로 실용적인 기둥 간격은 상기 디바이스의 공급 층(supply layer)에서 도핑 수준에 의해 결정되고 최소 달성 가능한 기둥 폭은 패턴화 프로세스의 능력에 의해 구속된다는 것을 이해할 것이다.
본 발명에 따라, 반도체 웨이퍼 상에 마스크 층을 증착하는 단계 및 상기 마스크 층에 다수의 일정한 간격을 둔 개구부 즉, 캐비티를 형성하는 단계 및 상기 마스크 층에 걸쳐 전도 층을 증착하는 단계 및 T-게이트를 형성하기 위해 전도 층을 패턴화하는 단계를 포함하는, 전계-효과 트랜지스터를 위한 T-게이트를 제조하는 방법이 제공된다. 상기 전도층은 바람직하게 금속성이 있다.
본 발명은 첨부 도면을 참조하여 오로지 예시의 방법으로써 지금부터 설명될 것이다.
도 1은 알려져 있는 T-게이트 FET 구조의 사시도.
도 2는 알려져 있는 T-게이트 FET의 단면도.
도 3은 본 발명의 실시예에 따른 FET의 사시도.
도 4a 및 4b는 본 발명에 따른 예시적인 FET의 T-게이트 폭 양단의 단면도.
도 5a는 제1 제조 단계에서 도 3에 도시된 상기 FET의 단면도.
도 5b는 제2 제조 단계에서 도 3에 도시된 상기 FET의 단면도.
도 5c의 (ⅰ)는 제3 제조 단계에서 도 3에 도시된 상기 FET의 기둥 위치에서 교차하는 수직 평면의 단면도.
도 5c의 (ⅱ)는 제3 제조 단계에서 도 3에 도시된 상기 FET의 사시도.
도 5d는 제4 제조 단계에서 도 3에 도시된 상기 FET의 기둥을 교차하는 수직 평면의 단면도.
도 5e는 제5 제조 단계에서 도 3에 도시된 상기 FET의 기둥을 교차하는 수직 평면의 단면도.
상기 도면은 단지 개략적이며 일정한 비율로 그려진 것이 아님을 이해할 것이다. 특히, 층 또는 영역의 두께와 같은 특정한 치수는 과장된 반면에, 다른 치수는 축소되었을 수 있다. 동일한 참조 번호는 동일한 또는 유사한 부분을 보이기 위해 도면 전 영역에 걸쳐 사용된다.
도 3은 본 발명에 따라 예컨대, Ⅲ-Ⅴ 혼합 물질의 반도체 웨이퍼(11) 상에 T-게이트(10)를 갖는 전계 효과 트랜지스터를 도시한다. 채널 영역(미 도시)은 상기 웨이퍼 상에 옆으로 간격을 두고 있는 소스(12)와 드레인(14) 사이의 반도체 웨이퍼에 위치한다. 상기 게이트(10)는 8개의 일정한 간격을 둔 기둥들(20)을 포함하 는 넥 부분을 가진다. 간략함을 위해 오직 8개의 기둥만이 도시되고 전형적인 디바이스는 수 백 개의 기둥을 포함할 수 있다는 것을 이해 할 것이다. 상기 기둥은 상기 소스와 드레인의 측면 간격 방향에 실질적으로 직각을 이루는 채널 영역에 일렬로 배열된다.
각각의 기둥(20)은, 비록 임의의 다른 적합한 금속이 대신 사용될 수 있을 지라도, 실질적으로 원형 수평 단면도를 가지고 예컨대, 티타늄/플라티늄/금 스택(stack)으로 구성된다. 이러한 대체 금속 스택은 티타늄/플라티늄/금, 플라티늄/티타늄/플라티늄/금 및 텅스텐/금을 포함한다. 상기 게이트는 상기 넥 부분 위에 T-바 부분(18)을 또한 가진다. T-바(18)는 티타늄/플라티늄/금 스택으로 구성되고 기둥(20)의 상부와 접촉함으로써 상기 일정한 간격을 둔 기둥들(20)을 전기적으로 연결한다.
전압의 형태인 전기적 게이트 신호는 작동 동안에 T-게이트(10)에 제공된다. 이러한 것은 상기 소스(12)와 드레인(14) 사이의 채널을 통해 흐르는 전류를 변조시키도록 한다. 도 3에서 T-게이트의 길이(Lg)는, 상기 소스와 드레인의 간격에 관하여, 도 1에서 알려진 구조의 길이와는 상당히 다르지 않다는 것을 볼 수 있다. 그러나, 상기 게이트의 넥 부분과 반도체 웨이퍼(11) 사이의 접촉 영역은 많은 전도성 기둥들로부터 상기 T-게이트의 넥 부분을 형성함으로써 상당히 줄어든다. 유리하게, 이것은 상기 디바이스 성능을 떨어뜨리는 것으로 하도록 알려진 상기 게이트와 채널 사이의 접촉으로부터 초래하는 기생 커패시턴스(parasitic capacitance) 를 줄인다.
각각의 기둥은 상기 반도체 채널에 위치한 관련된 공핍 영역을 가진다. 예컨대, HEMT 디바이스에서, 각 공핍 영역은 공급 층의 도핑 수준 및/또는 상기 기둥폭(Wp)을 조절함으로써 요구한 대로 조작된다. 도 4는 간결함을 위해 오직 2개의 일정한 간격을 둔 기둥(20)을 보이는 간단한 T-게이트 구조를 도시한다. 점선은 각 기둥 아래에 상기 관련된 공핍 영역(22)을 가리킨다. 도 4의 (a)에서 공핍 영역은 분리되는데, 이는 상기 디바이스 전류의 핀치-오프를 허용하지 않는다. 그러나, 도 4의 (b)는 상기 기둥들 사이의 간격(Wpp)이 더 작아지는 바람직한 배열을 도시하는데 이는 이웃 기둥들(22)을 위한 공핍 영역이 겹쳐지게 하기 위함이다. 상기 겹침(22a)은 게이트 전압에 의해 상기 드레인 전류의 양호한 제어를 허용하고 그것에 의해, 상기 트랜지스터의 "핀치 오프"를 가능케 한다.
본 발명에 따라, FET를 위한 T-게이트의 제조는 도 5a 에서 5e를 참조하여 예시의 방법으로써 지금부터 설명될 것이며, 상기 도면들은 다양한 제조 단계에서 웨이퍼의 그림을 도시한다. 알려진 증착, 리소그래피 패턴화, 에칭 및 도핑 기술은 상기 웨이퍼 상에 다양한 절연성 및 전도성 부품 중 적어도 일부를 만드는데 사용된다. 특히, 전자 빔 또는 광 포토리소그래피는 상기 T-게이트 구조를 형성하기 위해 사용될 수 있다. 참조되는, E.Y. Chang외 기타 등등에 의한 논문 "딥-유브이(Deep-UV) 리소그래피를 사용하는 초미세 T 자형 게이트 HEMT 제조", IEEE Electron Device Letters(15권, 8호, 1994년 8월, 페이지 277-279)는 HEMT 디바이 스에서 T-게이트를 형성하기 위해 이러한 기술을 설명한다.
가령, 에피텍셜 층(특히, HEMT 디바이스에서 T-게이트 밑에 있는 장벽 층(미 도시))의 성장, 소스와 드레인의 형성, 그리고 상기 T-게이트 형성에 대한 후속적인 프로세스 단계와 같은 제조 시퀀스 내의 프로세스 단계들은 설명되지 않으며, 이는 잘 알려져 있고 본 발명에 속하지 않기 때문이다. HEMT 디바이스의 경우에, 상기 금속 증착은 상기 디바이스의 캡 층(cap layer)을 제거하기 위하여 게이트 리세스(recess)의 형성에 의해 선행 될 수 있다.
도 5a를 참조해서, 양(+)의 레지스트(52,54,56)인 3개의 층은 반도체 웨이퍼(11) 상에 순차적으로 증착된다. 이러한 사용에 적합한 포토레지스트의예는 Poly(Methyl MethAcrylate) (PMMA), MMA 또는 혼성 중합체(PMMA/MAA)이다. 제1 전자 빔 노출(100)은 이때 포토레지스트의 제2 및 제3 층(54,56)을 노출시키는데 사용되고, 이것은 적절한 현상 이후에 포토레지스트의 제3 층의 남아있는 부분(66)이 도 5b에 도시된 대로 포토레지스트의 제2 층의 남아있는 부분(64)을 덮는 패턴을 제공하기 위한 것이다. 이러한 패턴은 형성될 상기 게이트의 T-바 부분의 길이에 부합하는 길이를 포함한다. 제2 전자 빔 노출 및 현상 단계를 사용함에 따라, 개구부 즉, 캐비티는 포토레지스터(52)의 제1 층에 형성되고, 각각의 캐비티는 대략 100nm의 지름을 가지고 대략 70nm의 거리로 서로 간격을 둔다.
도 5c에 도시된 대로, 형성된 상기 캐비티(70)의 위치는 마지막 디바이스의 T-게이트 넥 부분(16)의 원하는 위치와 대응한다. 상기 캐비티(70)의 지름은 상기 게이트 길이(Lg)를 결정한다. 도 5c(ⅱ)에 의해 도시된 사시도는 10개의 캐비티(70)를 나타내고, 각각의 캐비티는 원형 단면을 갖고 상기 T-게이트의 폭 범위에 대응하는 방향에 일렬로 형성된다.
상기 형성된 캐비티(70)의 모양과 치수는 T-게이트의 상기 넥 부분의 즉, "기둥들"의 모양과 치수를 결정한다는 것을 주지해야 한다. 비록 원형 단면을 가진 캐비티가 설명되었을 지라도, 다른 모양의 단면을 가진 캐비티 예컨대, 직사각형 또는 타원형이 대신에 형성될 수 있다는 것이 예견된다.
도 5d에 따라, 티타늄/플라티늄/금의 금속 스택(80)은 상기 웨이퍼(11) 및 상기 현상된 레지스트 패턴에 걸쳐 증착되고, 그것에 의해 넥 부분과 T-바 부분을 갖는 T-게이트를 형성한다. 제2 레지스트(64) 층의 두께는 상기 T-게이트와 원하지 않는 못한 금속 부분 사이의 불연속을 보장하기에 충분히 두껍다. 남아있는 레지스트는 이때 떨어져 나간다(life-off). 이것은 도 5e에 의해 도시된 대로, 상기 반도체 웨이퍼(11) 상에 T-게이트(10)를 남긴다.
비록 본 발명이 특히, HEMT 디바이스에 관련하여 설명된다 하더라도, 본 발명이 임의의 FET에 적용 가능하다는 것을 인식해야 한다. 예컨대, 본 발명에 따라 상기 T-게이트 구조는 MESFET, PHEMT, MHEMT 그리고 MOSFET에 포함될 수 있다.
간단히 말하자면, T-게이트를 갖는 전계 효과 트랜지스터가 제공되고, 상기 게이트는 넥 부분(neck portion) 및 그 위에 있는 T-바 부분을 포함하며, 여기서 넥 부분은 다수의 일정한 간격을 둔 기둥을 포함한다. 다수의 일정한 간격을 둔 기 둥으로부터 넥 부분을 형성함으로써, 상기 게이트와 채널 사이의 접촉 영역 다시 말해, "효과적인 게이트 폭"은, 상기 T-바 부분이 상기 기둥들을 브릿징 함으로써 게이트를 통해 전기 연속 상태(electrical continuity)를 확실히 하는 동안, 줄어든다. 이러한 것은 입력 게이트 커패시턴스를 줄이며, 이것에 의해 증가된 디바이스 성능을 갖는 FET를 제공한다.
본 발명에 따라 상기 T-게이트는 분리하여 설명되었고, 이러한 T-게이트를 갖는 FET는 많은 다른 적용에 예컨대, 집적 회로 칩에, 통합될 수 있다는 것을 이해할 것이다.
본 명세서를 읽음으로써, 다른 변형 예 및 변경 예는 당업자에게 명백할 것이다. 이러한 변형 예 및 변경 예는 여기 설명된 특징 대신 또는 덧붙여 사용될 수 있는 반도체의 설계, 제조 및 사용에 있어서 이미 알려진 동등한 그리고 다른 특징을 포함 할 수 있다. 본 출원에서 비록 청구범위가 특징의 특정 결합에 대해 작성되었다 할지라도, 명세서의 범위는 명시적으로 또는 묵시적으로 볼 명세서에 개시된 임의의 새로운 특징, 임의의 새로운 특징의 결합 또는 이들의 일반화를 또한 포함하는데, 그것은 본 발명이 완화하는 것과 같은 동일한 기술 문제의 일부 또는 전부를 완화시키는지에 대한 여부와 무관하다. 이로써 본 출원인은 새로운 청구범위가 본 출원 또는 그 것으로부터 파생된 임의의 추가적인 출원의 수행 동안에, 임의의 이러한 특징 및/또는 이러한 특징의 결합에 대해 작성될 수 있다는 것을 알린다.
상술한 바와 같이, 본 발명은 전계 효과 트랜지스터(FET)에 관한 것으로 특히, 그러나 배타적이지 않게, FET가 T-게이트를 가지는 것에 이용된다.

Claims (12)

  1. T-게이트(10)를 구비하는 전계 효과 트랜지스터로서,
    상기 게이트는 넥 부분(neck portion,16) 및 그 위에 있는 T-바 부분(18)을 포함하고, 여기서 넥 부분(16)은 다수의 일정한 간격을 둔 기둥(20)을 포함하는, 전계 효과 트랜지스터.
  2. 제 1항에 있어서, 전계 효과 트랜지스터는 소스(12)와 드레인(14) 사이에 놓인 채널을 갖는 반도체 바디부(11)를 부가적으로 포함하고, 여기서 상기 게이트(10)에 제공되는 게이트 전압은 상기 소스와 드레인 사이의 채널을 통해 흐르는 전류를 제어하도록 도와주는, T-게이트(10)를 구비하는 전계 효과 트랜지스터.
  3. 제 2항에 있어서, 상기 소스(12)와 드레인(14)은 옆으로 일정한 간격을 두고 있고, 상기 복수의 일정한 간격을 둔 기둥들(20)은 상기 소스와 드레인의 측면 간격 방향에 실질적으로 수직인 한 행의 채널에 걸쳐서 일렬로 배열된 복수의 기둥을 포함하는, T-게이트(10)를 구비하는 전계 효과 트랜지스터.
  4. 제 2 또는 제 3항에 있어서, 각각의 기둥은 채널 내에 관련된 공핍 영역(22)을 가지며, 이러한 채널의 영역은 이웃 기둥과 연관되는 공핍 영역과 겹쳐지는, T-게이트(10)를 구비하는 전계 효과 트랜지스터.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서, 상기 게이트의 길이는 110nm보다 작은, T-게이트(10)를 구비하는 전계 효과 트랜지스터.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서, 각각의 기둥의 폭은 50에서 100nm의 범위 내에 있는, T-게이트(10)를 구비하는 전계 효과 트랜지스터.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서, 이웃 기둥들의 간격은 30에서 150nm 범위 내에 있는, T-게이트(10)를 구비하는 전계 효과 트랜지스터.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서, 일정한 간격을 둔 각각의 기둥은 실질적으로 원형의 수평 단면도를 가지는, T-게이트(10)를 구비하는 전계 효과 트랜지스터.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서, 일정한 간격을 둔 각각의 기둥은 실질적으로 직사각형의 수평 단면도를 가지는, T-게이트(10)를 구비하는 전계 효과 트랜지스터.
  10. 제 1항 내지 제 9항 중 어느 한 항에 있어서, 일정한 간격을 둔 각각의 기둥은 실질적으로 타원형의 수평 단면도를 가지는, T-게이트(10)를 구비하는 전계 효 과 트랜지스터.
  11. 제 1항 내지 제 10항 중 어느 한 항에 있어서, 전계 효과 트랜지스터를 포함하는, IC(집적회로) 칩.
  12. 전계-효과 트랜지스터를 위한 T-게이트(10)를 제조하는 방법으로서, 상기 게이트는 넥 부분(16) 및 그 위에 있는 T-바 부분(18)을 포함하고, 여기서 넥 부분은 다수의 일정한 간격을 둔 기둥(20)을 포함하며, 상기 방법은:
    (ⅰ) - 반도체 웨이퍼(11) 상에 마스크 층을 증착하는 단계;
    (ⅱ)-상기 마스크 층(62)에 다수의 일정한 간격을 둔 캐비티(70)를 형성하는 단계;
    (ⅲ) - 상기 마스크 층 및 개구부에 걸쳐 전도층(80)을 패턴화하는 단계; 및,
    (ⅳ) - T-게이트를 형성하기 위해 전도층을 패턴화하는 단계를 포함하는, 전계-효과 트랜지스터를 위한 T-게이트를 제조하는 방법.
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