KR0134382B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법

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KR0134382B1
KR0134382B1 KR1019880003090A KR880003090A KR0134382B1 KR 0134382 B1 KR0134382 B1 KR 0134382B1 KR 1019880003090 A KR1019880003090 A KR 1019880003090A KR 880003090 A KR880003090 A KR 880003090A KR 0134382 B1 KR0134382 B1 KR 0134382B1
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다니엘 라뱅존 빠트릭
로쉐 크리스티앙
구리에 쎄르쥬
Original Assignee
이반 밀러 레르너
필립스 일렉트로닉스 엔 브이
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Abstract

내용 없음.

Description

반도체 장치 및 그 제조방법
제1a도는 본 발명에 따른 반도체 장치의 일 예를 도시하는 제1b도의 축(1-1)을 따라 취해진 단면도.
제1b,1c 및 1d도는 본 발명의 반도체 장치의 평면도.
제2a내지2n도는 본 발명에 따른 반도체 장치의 여러 제조 공정의 단계에 있어서의 단면도.
제3a및3b도는 스페이서(spacer)를 형성하는 단계를 도시하는 단면도.
제4a및4b도는 2-게이트 트랜지스터를 제조하는 방법의 단계를 도시하는 도면.
제5a및5b도는 두께를 가변할 수 있는 소스 및 드레인 영역을 구비하는 트랜지스터를 제조하는 방법의 단계를 도시하는도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1종(kind)의 유전체 재료층 11 : 제2전도형 영역
15 : 게이트 전극의 하측부분 20 : 개구
51 : 게이트 전극의 상측부분 101 : 소스영역
101' : 드레인 영역 102 : 능동층
103 : 제2종의 유전체 재료층 104 : 스페이서
105 : 게이트 금속층 106 : 주변 영역
107 : 옴 접점 금속층 108 : 제1종의 유전체 재료층 또는 티타늄 층
본 발명은 반도체 기판의 표면에, 제1고유저항 레벨로, 능동층이라고 불리고 상기 능동층상에 쇼트키형(Schottky type)의 게이트 전극이 형성되어 그 게이트 전극의 하측 부분에 거의 사다리꼴인 형상을 갖고, 그 사다리꼴의 작은 쪽의 베이스가 능동층과 접촉하고 있는 제1전도형의 층을 구비하고, 상기 능동층의 양측에, 제2고유 저항 레벨로, 소스및 드레인 영역을 구성하며, 상기 능동 영역에 인접한 에지가 상기 사다리꼴의 큰 쪽의 베이스 또는 상측 베이스의 에지와 일직선으로 정렬되는 동일 전도형의 2개의 영역을 구비하며, 제2고유 저항 레벨로 제1전도형의 영역의 표면에 형성된 옴 접촉형의 소스 및 드레인 전극을 더 구비하는 전계 효과 트랜지스터형의 반도체 장치를 제조하는 방법에 관한 것이다. 본 발명은 또한 상기 방법에 의해 얻어진 트랜지스터에 관한 것이다. 본 발명은 집적화 밀도가 높고 제조효율도 높은 수십 GHz정도의 매우 높은 주파수 또는 매우 높은 컷-오프(cut-off)주파수에서 동작하는 디지털 및 아날로그 집적회로 양쪽에 제조하는데 사용된다. 상술한 종류의 전계 효과 트랜지스터를 얻기 위한 제조방법이 유렵특허 출원 제0 196 087호로부터 공지되어 있다. 상기 특허 출원서에 기술된 트랜지스터는 그것을 형성하는데 사용된 방법 때문에 소정수의 결점을 갖고 있다. 먼저, 게이트 전극이 WSi와 같은, 즉 초고 저항 값을 가진 내열 금속으로부터 형성된다. 실제상, 상술한 방법에서는 소스 및 게이트 영역을 형성하는 이전의 공정으로 게이트 접점이 형성되고, 그들 영역을 형성하는데 적합한 이온 주입을 위한 마스크로서 사용되고 있다. 그러므로, 상기 게이트 접점을 구성하는 금속은 800℃정도의 온도로 20분 동안 실시된 이온 주입 어니얼링 처리를 행하는데 충분한 내열성으로 할 필요가 있다. 이 내열성 금속의 고 고유저항값은 전계 효과 트랜지스터의 노이즈성능(noise poerformances)을 저감시키고, 이것이 저 잡음 회로 또는 아날로그 집적회로의 제조와 양립할 수 없게 한다. 이와 같은 회로의 제조를 위해, 게이트가 저 고유 저항 값을 갖는 트랜지스터를 얻는 것이 근본적이다. 또한, 게이트 접점을 구성하는 금속이 내열성일지라도, 그 게이트 접점용의 선택된 금속은 이온 주입 어니얼링 처리 동안 금속/반도체 계면의 소정의 불안정성을 회피하는데 충분한 내열성으로는 되지 않는다. 상술한 유럽 특허 출원서로부터 공지된 방법의 목적은 서브 마이크론 단위의 게이트 트랜지스터를 제조하는데 있다. 상기 치수의 게이트를 얻기 위해서는 게이트의 형상을 사다리꼴로 하고, 상기 사다리꼴의 작은 쪽의 베이스는 능동층과 접촉하는 한편, 사다리꼴의 큰 쪽의 베이스는 이온 주입된 소스 및 드레인 영역을 자기정렬(self-alignment)시키기 위한 마스크(mask)로서 작용되고 있다. 그러나, 상기 사다리꼴 형상은 소정의 매우 작은 도로 이온 빔으로 에칭함으로써 얻어지므로, 상기 방법은 반복성(repetitive)이 없다는 결점을 갖고 있다. 실제로, 한편으로는 힘식속도가 에칭에 따라서 필연적으로 변하는 이온 빔에 의해서 에칭 각도에 의존하고, 다른 한편으로는 에칭 처리 동안 사다리꼴의 기부(feet)에 재퇴적(redeposition)이 형성되기 때문에, 기대된 사다리꼴 형상이 얻어질 수 없다. 그러므로, 상술한 바와 같은 장치는 이론상으로 가능하지만, 실제로는 형성할 수 없다. 이제, 게이트의 길이가 서브 마이크론 단위의 치수를 얻을 때, 게이트 길이의 매우 작은 변화는 한 트랜지스터로부터 다른 트랜지스터로의 임계 전압(threshold voltage)이 현저한 변화로 되게 하며, 이는 초고속으로 동작하는 집적 회로를 실현하는데 매우 부적합하게 한다. 또한, 상술한 유럽 특허 출원서로부터 공지된 방법에 따르면, 역 사다리꼴의 큰 쪽의 베이스도 소스 및 드레인 옴 접점을 자기 정렬시키기 위한 마스크로서 작용한다. 그러나, 이와 같은 정렬은 매우 정밀한 작업이고, 게이트와 소스및 드레인 접점간의 거리가 극히 짧게 되기 때문에, 이들의 접점 전극간이 단락 되는 것이 빈번히 일어나고, 제조 효율의 저하를 가져온다. 집적회로의 제조 동안 웨이퍼상의 회로의 하나의 트랜지스터만이 동작하지 않는다면, 웨이퍼가 그들의 트랜지스터의 수백 또는 수천개 포함하고 있어도, 웨이퍼의 회로 전체가 불합격품으로 되고 만다는 것을 주목해야 한다. 그러므로, 상기 제조 방법은 가능한 한 확실한 것으로 할 필요가 있다. 본 발명의 목적은 상술한 제한을 받지 않는 반도체 장치 및 제조 방법을 제공하는데 있다. 본 발명에 따르면, 상기목적은 적어도 이하의 단계를 포함하는 제조방법에 의해서 달성된다. 즉, a/ 결정학상의 평면(crystallographic plane)에 대하여 평행으로 배향된 표면을 가진 단결정 반도체 재료의 기판(W)을 형성하는 단계와, b/상기 기판의 표면에 제1종의 유전체 재료층을 형성하는 단계와, c/상기 유전체 재료층의 표면에 게이트 전극의 소위 하측 부분을 구성하는 사다리꼴의 작은 베이스를 한정하는 마스크(M2)를 형성하는 단계와, d/상기 마스크(M2)주위에서 상기 제1종의 유전체 층을 반응성 이온 에칭(RIE)에 의해 에칭하여, 그 위에 마스크(M2)가 위치되는 제1종의 유전체 재료의 접점(M1)을 얻는 단계와, e/ 마스크로서 작용하는 접점(M1)주위에 그리고 트랜지스터의 주위를 한정하는 마스크(Mo)의 개구내에 제2의 고유 저항 레벨로 제1전도형의 소스 및 드레인 영역을 형성하는데 적합한 이온 주입을 하고, 그 다음에 마스크(Mo 및 M2)를 제거하는 단계와, f/상기 접점(M1)만이 설치된 장치의 표면에 제2종의 유전체 재료의 접점(M1)의 두께와 적어도 동일한 두께를 가진 층을 균일하게 퇴적하는 단계와, g/ 상기 접점(M1)의 상측 표면의 레벨로 상기 장치를 공지된 방법으로 평탄화시키는 단계와, h/ 상기 접점(M1)을 선택적으로 반응성 이온 에칭에 의해 제거하고 상기 제2종의 유전체 층에 상기 접점(M1)과 동일한 표면적의 개구를 형성하여 기판(W)을 노출시키는 단계와, i/ 상기 마스크(Mo)로 보다 한정된 상기 개구내에 제 1 고유 저항 레벨로 제 1 전도형의 능동층을 형성하는데 적합한 이온 주입을 하고, 주입 어니일링하며, 상기 마스크(Mo)를 제거하는 단계와, j/ 제 2종의 유전체 층에 제공된 개구의 에지에 지탱하고 상기 제 2종의 유전체로 형성되는 스페이서를 공지된 방법으로 형성하는데, 그들의 두께가 트랜지스터의 게이트 길이(L)에 대하여 상기 개구의 치수를 원하는 치수로 감소시키고 동시에 상기 게이트 전극과 소스 및 드레인 영역간의 거리를 한정시키도록 제공되는 스페이서 형성 단계와,k/ 상기 제 2종의 유전체 층의 두께를 초과하는 두께를 가진 게이트의 금속층을 퇴적하고, 그 다음에 제 1 종 또는 티타늄(Ti)의 유전체층 중 선택되고, 두께가 균일한 층이 퇴적되는 단계와, l/ 또한 제 2조의 유전체 층의 개구 위의 금속 게이트 중에서 형성된 퇴적표면에서 하나의 층이 마스크(M3)를 구성하는 제 1종 또는 티타늄의 유전체로 존재하는 것과 같은 방법으로 상기 게이트의 금속층의 상측 레벨 하측에서 상기 장치를 공지된 방법으로 평탄화시키는 단계와, m/선택적인 반응성 이온 에칭(RIE)이나 또는 중성 개스의 이온 광선에 의한 에칭 중에서 선택된 방법에 의해 금속 게이트 층을 상기 마스크(M3)에서 에칭하고, 상기 방법은 상기 층을 구성하는 금속에 따라, 제 2조의 유전체 재료층의 상측 레벨로 상기 게이트의 상측 금속 중앙 영역을 구성하기 위해 선택되는 단계와, n/ 제 2조의 유전체 층에 직각으로 상기 게이트의 상측 금속부에서 주변 유전체 부분을 형성하기 위한 상기 금속 게이트 층의 에지를 지탱하는 스페이서를 공지된 기술에 의해 형성하고, 상기 스페이서는 제 1 종의 유전체 재료을 구성하고, 상기 두께는 소스 및 드레인 전극과 상기 능동층 간의 거리를 한정하기 위해 제공되어 상기 게이트 전극과 소스 및 드레인 전극간의 거리는 상기 방법에서 사용된 상기 스페이서의 두께 합과 같은 단계와, o/ 마스크(M3)에 의해 덮여진 상기 게이트의 상측에 의해서 형성된 상기 접점 주위에 선택적인 반응성 이온 에칭에 의한 제 2종의 유전체 재료층을 에칭하고, 상기 기판의 상측 레벨로 제 1종의 유전체 재료의 스페이서를 에칭하고, 상기 에칭 처리는 상기 스페이서 밑에 약간 횡적으로 연장될 수 있다. 상기 제조 방법은 또한 아래의 단계에 의해서 계속될 수 있다. p/ 이전 장치의 표면에 티타늄(Ti)으로 구성된 마스크(M3)를 퇴적시키고 상기 마스크(Mo)의 개구에서, 상기 소스(S) 및 드레인 접점(D)을 형성하기 위해 반도체 재료와 옴 접점을 금속층이 손쉽게 형성하도록 상기 트랜지스터에 주변 장치를 규정하고, 상기 마스크(Mo)를 제거하고, 양자 택일하여, 상기 제조 방법은 아래의 단계에 의해서 계속될 수 있다. p'/ 상기 이전의 장치 표면에서, 제 1 종의 유전체 재료이나 또는 티타늄(Ti)으로 구성되는 상기 마스크(M3)를 퇴적시키고, 상기 마스크(Mo)의 개구에서 금속층이 반도체 재료와 옴 접점을 손쉽게 형성하도록 상기 트랜지스터의 주변장치를 규정하고, 상기 유전체 층위에 퇴적된 상기 금속층을 공지된 리프트-오프 방법에 의해 취해진 제 1종의 유전체 영역과 상기 마스크(Mo)를 제거한다. 본 발명의 기본적인 개념은 또한 전계효과 트랜지스터 제조 방법에 적용될수 있으며, 상기의 게이트 전극은 몇몇 핑거를 포함한다. 그래서, 본 발명에 따른 상기 방법은 전계효과 트랜지스터의 반도체 장치를 얻도록 해주며, 제 1 고유 저항 레벨에 제 1 전도형의 반도체 기판층(102)의 표면을 포함하고, 상기는 능동층으로서 명시되고, 소위 상측에서(15) 사다리꼴의 일반적 형태를 가진 쇼트키형의 게이트 전극(G)에 형성되고, 상기의 짧은 쪽의 베이스는 능동층(102)과 접점 되어 있고, 그 뒤 두 개의 연속적인 능동층 사이에서 제 2 고유 저항 레벨에 제 1 전도형의 영역(101')을 포함하고, 상기 외부 능동층의 양단에서 소스 및 드레인 영역을 구성하는데 제 2 고유 저항 레벨에 제 1 전도형의 두개의 영역(101, 101')을 포함하고, 그 동안에 상기 능동층에 인접한 상기 영역(101, 101', 101)의 에지는 대응하는 게이트의 상기 사다리꼴의 넓은 쪽의 베이스 또는 상측 베이스의 에지와 정렬되고, 또한 제2고유 저항 레벨에 상기 제1전도형의 외부 영역(101, 101')의 표면에 형성된 옴 접촉형(107)의 소스 및 드레인 전극(S및D)을 포함한다. 이와 같은 전계효과 트랜지스터형의 반도체 장치를 제조하기 위해서, 본 발명은 적어도 하기에 기재하는 단계, 즉; a'/결정학상의 표면에 대하여 평행으로 배향된 표면을 갖고 있는 단결정 반도체 재료의 기판(W) 을 형성하는 단계; b'/상기 기판의 표면에 제1종류의 유전체 재료층(1)을 형성하는 단계; c'/상기 유전체 재료층의 표면에 각 게이트 전극의 하측부분을 구성하는 각 사다리꼴의 큰 쪽의 기부에 대응하는 수개의 핑거를 규정하는 제1마스크(M2)를 형성하는 단계; d'/제1마스크(M2)의 주변의 제1종류의 유전층을 반응성 이온 에칭에 의해 에칭하고, 상기 제1마스크가 그 위에 배치되고 그 제1마스크(M2)와 같은 형상의 제1종류의 유전체 재료로 이루어진 접점(M1)을 얻는 단계; e'마스크로서 작용하는 상기 접점(M1)의 주변에서, 그리고 트랜지스터의 주위를 규정하는 제 2마스크(Mo)의 개구 내에, 제2고유 저항 레벨로 제1전도형의 영역을 형성하는데 적합한 이온을 주입하고, 그 다음에 제1및 제2마스크(Mo 및 M2)를 제거하는 단계; f'/상기 접점(M1)만이 설치되어 있는 장치의 표면에 제2종의 유전체 재료층을 적어도 상기 접점(M1)의 두께와 동등한 두께로 균일하게 퇴적하는 단계; g'/상기 접점(M1)의 상측 표면 레벨에서 장치를 공지된 방법으로 평탄화하는 단계; h'/상기 접점(M1)을 선택적 반응성 이온 에칭에 의해 제거하여, 상기 제2중의 유전체 층에 상기 접점과 동등한 형태로, 동등한 표면적의 개구를 형성하고 기판(W)을 노출시키는 단계; i'/.제 2마스크(Mo)에 의해 더욱 규정된 상기 개구 내에 상기 제 1고유 저항 레벨의 제1전도형의 능동층을 형성하는데 적합한 이온을 주입 어니일링하고, 또한 상기 제2마스크(Mo)를 제거하는 단계; j'/제 2종의 유전체 재료로, 같은 제2종의 유전체 재료의 상기 층에 형성한 상기 개구의 치수를 트랜지스터의 게이트 핑거에 소망된 길이(L)의 치수로 감소시키고, 또한 그와 동시에 외측의 게이트 핑거와 소스 및 드레인 영역간의 거리를 규정하는 두께로 형성하는 스페이서(104)를 공지된 방법에 의해서 상기 개구의 에지에 지탱하여 형성하는 단계; k'/상기 제2종의 유전체층의 두께를 초과하는 두께를 가진 게이트 금속층과 제1종 또는 티타늄(Ti)의 유전체 재료 사이에서 선택된 층을 퇴적하고, 상기 층은 균일한 두께를 갖는 단계; i'/상기 제2종의 유전체 층의 개구 위의 금속 게이트 층에 형성된 퇴적표면에 또한 하나의 층이 상기 마스크(M3)를 구성하는 티타늄이나 또는 제1종의 유전체 재료가 존재하는 것과 같은 방법으로 상기 게이트 금속층의 상측 레벨로 상기 장치를 공지된 방법에 의해 평탄화시키는 단계; m'/선택적 반응성 이온 에칭(RIE)사이에서 선택된 방법에 의해 상기 금속게이트 층을 상기 마스크(M3) 주위에서 에칭하거나 또는 중성 개스의 이온 빔에 의해 에칭하고, 상기 방법은 제2종의 유전체 재료층의 상측 레벨로 상기 게이트 핑거의 소위 상측로 일컫는 금속 중앙 영역을 형성하기 위해 상기 층을 구성하는 상기 금속에 따라서 선택되는 단계; n'/상기 제2종의 유전체 층에 직각으로 상기 게이트 핑거 상측의 금속층의 에지를 지탱하는 스페이서를 공지된 기술에 의해 형성하고, 상기 스페이서는 제1종의 유전체 재료로 구성되고, 상기 두께는 한편으로 상기 소스 및 드레인 전극과 상기 인접한 능동 영역간의 거리를 규정하도록 제공되어, 상기 소스 전극과 게이트 핑거 또는 게이트 핑거와 드레인 전극간의 거리가 상기 방법에서 사용된 상기 스페이서의 두께 합과 같고, 다른 한편으로 상기 두께는 두 개의 인접 게이트 핑거의 상측 게이트 부분의 상기 스페이서가 접촉되게 하도록 제공되어, 두 개의 인접한 게이트 핑거간의 거리는 상기 방법에서 사용된 상기 스페이서의 두께 합의 두배와 같게 하는 단계; o'/상기 마스크(M3)에 의해 덮여진 상측 게이트 부분에 의해 형성된 상기 접촉 주위에 선택적 반응성 이온 에칭에 의해서 제2종의 유전체 재료층을 에칭하고, 상기 기판의 상측 레벨로 상기 제1종의 유전체 재료의 스페이서를 에칭하는 단계; p'/상기 이전의 장치 표면에 퇴적하고, 상기 마스크(M3)는 제1종의 유전체 재료 또는 티타늄(Ti)으로 구성되고, 상기 마스크(Mo)의 개구에서 하나의 금속층(107)이 상기 소스(S) 및 드레인 (D)의 접촉을 형성하기 위한 반도체 재료와 옴 접촉을 손쉽게 형성하도록 상기 트랜지스터의 주변장치를 규정한 뒤, 상기 마스크(Mo)및 제1종 (106)의 유전체 영역을 제거하고, 상기 경우처럼 상기 마스크(M3)는 상기 유전체 층위에 퇴적된 상기 금속층을 공지된 리프트-오프(lift-off)방법에 의해 취해질 수 있다. 본 발명에 따른 상기 방법에 의해서 얻어진 상기 장치는 특히 아래와 같은 이점이 있다. 본 발명에 따른 상기 트랜지스터는 게이트 접점의 길이를 1 m보다 훨씬 짧게 할 수 있고, 상기 게이트 길이를 금속 접점의 에칭에 의한 방법보다 유전체층의 2부분간의 개구에 의해서 매우 재현적인 방법으로 규정하기 때문에, 상기 게이트 길이를 적절한 크기로 짧게 할 수 있다. 상기 게이트는 상기 제조 방법 동안 주입 어니일링 처리의 온도와 같은 높은 온도를 유지할 필요가 없고, 또한 내열성 금속에 의해 구성될 필요가 없기 때문에 저항성이 크지 않은 금속에 의해 구성될 수 있다. 사실, 상기 장치를 실현시키기 위한 상기 재료의 선택은 어떤 기술적 조건에 의해 제한되지 않는다. 상기 게이트의 저항은 게이트의 길이가 작다고 하더라도 상기 게이트 영역의 표면이 크다는 사실에 의해서 감소된다. 상기 접촉이 형성된 상기 게이트의 상측 표면은 또한 매우 크다. 상기 게이트 두께는 매우 클 수 있으며, 상기는 이전의 기술에 따른 방법을 포함한 상기 게이트의 다시 두꺼워지는 단계를 억제한다. 상기 트랜지스터의 게이트 길이는 하나의 트랜지스터에서 다른 트랜지스터까지 매우 반복적이다. 얻어진 상기 트랜지스터는 디지털 회로 및 아날로그 회로에서 이용될 수 있다. 상기 게이트와 다른 접촉 사이의 단락 회로는 유전체 영역에 의해 절연된다는 사실 때문에 불가능하다. 소스와 드레인 및 게이트 영역과 소스 및 드레인 전극과 같은 상기 트랜지스터의 모든 요소는 서로 자기 정렬되고, 상기는 매우 소형의 트랜지스터와 높은 집적도를 얻도록 해준다. 상기 소스 및 드레인 전극의 에지는 주입된 소스 및 드레인 영역의 에지위에 정렬되는 것이 아니고,상기가 상기 주변장치 유전체 게이트 영역의 에지위에 자기 정렬된다는 사실 때문에 상기 게이트로부터 약간 더 큰 거리에 위치하게 된다. 그리고, 상기는 단락 회로의 위험을 감소시키지만, 상기 장치의 소형화를 감소시킴 없이, 상기 제조 효율을 증가시킨다. 본 발명의 자체의 상기 방법은 특히 아래와 같은 이점을 가지고 있다. 즉, - 상기 트랜지스터를 규정하는데 필요한 마스크의 숫자는 예를 들면(Mo)및 (M2)와 같은 두 개로 감소되며, 상기는 트랜지스터를 규정하는데 일반적으로 필요한 마스크 숫자, 예를 들면, 전형적으로 5내지7보다 훨씬 작고, -상기 방법은 매우 실현 가능하며, 상기 제조 효율은 매우 높다. 상기 트랜지스터는 매우 반복적이며, 각 트랜지스터마다의 성능의 분산은 극히 작으며, -상기 공정에서, 재현할 수 있는 방법이 전혀 사용되지 않아 단일 언더 에칭 공정이 사용되지 않으며, - 트랜지스터의 모든 요소는 자기 정렬되어, 간단하게 정렬되지 않고, -화학 에칭단계가 사용되지 않고, 그 대신에 반응성 이온 에칭 단계가 이용되며,-모든 제조 단계는 실제로 동일한 공간에서 수행될 수 있고, -모든 필요한 반응성 이온 에칭 단계는 두개의 개스나 또는 그들 개스의 혼합 개스에 의해서만 상기 트랜지스터를 구성하는 재료의 선택에 기인하여 실현될 수 있다. 상기 설명에서, 자기 정렬이라는 말은 상기 트랜지스터의 다른 요소를 형성하기 위한 마스크로서, 상기 트랜지스터의 요소를 이용한 제조방법을 의미함을 이해하게 될 것이다. 자기 정렬 방법에 의한 요소의 형성은 더욱 간단하고, 반복적이며, 더 높은 규정을 가지고, 간단한 정렬 방법, 예를 들면 마스크에 의한 상기요소의 형성과 비교하여 필요한 단계를 감소시킬 수 있다는 것이 명백하다. 상기의 언더 에칭이라는 말은 마스크에 의해 보호된 층을 에칭의 단계를 포함하는 방법에서 마스크 하측에 존재하는 상기층 재료의 측면 에칭을 의미함을 이해하게 될 것이고, 상기 측면 에칭은 수직 방향으로 동시에 영향을 미치는 상기에칭과 동등한 크기를 가진다. 그와 같은 언더 에칭은 일반적으로 습식 에칭, 즉 액체 화합물의 작용에 의해 얻어진다. 이제 집적 회로의 제조에 있어서, 단일 트랜지스터가 아닌 수백 개의 트랜지스터가 실현되고, 상기는 회로를 형성하기 위한 웨이퍼 표면에 분포된다. 상기 웨이퍼의 에지에 위치한 상기 성분의 화학적 에칭은 웨이퍼 중심에 위치한 성분의 화학적 에칭과 결코 동일할 수 없다. 그와 같은 언더 에칭은 또한 반응성 이온 에칭에 의해서 얻을 수 있다. 그러나, 상기는 제어하는데 어려움이 있을 수 있고, 웨이퍼의 어셈블리에 균일하게 되지 못한다. 그래서 상기 방법은 특히 본 발명에 따른 상기 장치를 제조 과정에서 피하게 된다. 낮은 게이트 저항을 가진 트랜지스터를 얻도록 해주는 제조 방법은 기미요시야마사끼 등에 의해서 1982년 11월 I.E.E.E.. 테크롤로지의 ED-29권 제11호의 n+층에 갈륨 비소와 자기 정렬된 주입과 직접 MESFET's 기술로 명명된 출판물에서 알려졌다. 그러나, 상기 출판물에서 설명된 상기 방법에 의해서 얻어진 상기 트랜지스터는 언더 에칭에 의해서 규정된 게이트를 가지고 있으며, 상기 모두는 전에 언급한 이유 때문에 피해야만 한다. 설명된 상기 방법은 상기 소스 및 드레인 영역의 주입 동안 상기 기본 게이트으 위치를 점유하는 가공의 게이트를 형성하는 단계를 포함하고, 상기의 가공 게이트는 언더 에칭에 의해서 형성하는단계를 포함하고, 상기의 가공 게이트는 언더 에칭에 의해서 형성된다. 상기는 상기방법의 연속적인 단계에서 제거되며
기본 게이트에 의해서 대체된다. 또한 본 발명은 낮은 게이트 저항을 가진 트랜지스터를 제안하고 있고, 상기 게이트는 초미세한 범위 내에 놓이게 되고, 소형의 구조를 가지고 있지만 더욱 반복적이고 간단한 방법에 의해서 제조된다. 제 1a도의 축 III-III에 취해진 제1c도의 평면도에서 도시된 바와 같이, 본 발명에 따른 상기 장치는 MESFET형(금속 반도체 전계 효과 트랜지스터)의 전계효과 트랜지스터를 구성하며, 상기MESFET 형은 반도체 기판(W)의 표면에 형성된 게이트 전극(G)과 소스 전극(S)및 드레인 전극(D)을 포함한다. 제1c도의 축에 단면도로 제1a도에 도시된 바와 같이, 상기 장치는 배향된 단결정 반도체 기판(w)을 포함하고, 상기는 결정 표면에 평행하게 배향된 표면을 가지고 있고, 상기 트랜지스터의 다른 요소가 형성되어 있다. 상기 기판(W)은 III-V가 예를 들면 갈륨 비소(GaAs)와 같은 복합물로 바람직하게 구성되어 있으며, 특히 상기는 과도 주파수 또는 높은 속도 장치의 형성에 바람직하다. 상기 기판(W)은 예를들면, 반절연되도록 선택된다. 본 발명에 따른 상기 트랜지스터는 상기 기판(W)의 표면에 형성된다. 상기는 제1고유 저항 레벨 및 제1전도형의 능동층(102)을 포함하고, 동일한 전도형의 각각에 두개의 소스 및 드레인 영역(101, 101')및 상기 제1고유 저항 레벨에서 상기 영역(102)의 양단에 배치된 제2고유 저항 레벨을 포함한다. 때때로 상기 트랜지스터는 상기 능동층 하측에 배치된 제2전도형의 영역(11)을 포함할 수 있다. 상기 능동층은 n+형이 되며, 상기 능동층(102)하측에 배치된 상기 층(11)은 p형으로 되는 것이 바람직하다. 그 뒤 상기 트랜지스터는 상기 반도체 재료와 쇼트키 접촉을 형성하기에 적당한 금속층(105)에 의해 구성된 게이트 전극(G)을 포함하며, 상기 형태에 있어서, 상기 게이트(G)는 축 II-II에 의해 규정된 상측 부분(51)과 하측 부분(15)을 가진다. 실제로, 상기 하측부분(15)은 사다리꼴 형태를 가지며, 상기 측면표면(16)은 약간 굴곡 지어 있다. 상기 사다리꼴의 짧은 쪽의 베이스 또는 하측 베이스는 상기 반도체 재료의 능동층(102)과 접촉되어 있고, 상기 에지는 게이트 전극의 크기를 규정한다.상기 길이(L)는 1 m보다 작아야 하며, 제1a도의 평면에 확장되고, 상기폭(1)은 1 m보다 커야 하고, 제1a도의 평면에 수직이다.(참조, 제1c도). 상기 사다리꼴의 큰 쪽의 베이스 또는 하측 베이스늬 에지는 제 1a도의 평면에 수직이고, 상기 게이트(G)의 폭(1)에 평행하며, 상기 능동층(102)에 인접한 각각의 상기 소스 및 드레인 영역(101 및 101')의 에지와 자기 정렬되어 있다. 상기 게이트(G)의 상측 부분은 상기 금속층(105)에 의해 구성된 중앙 영역을 포함하고, 제1종의 유전체 재료의 주변 영역(106)을 포함한다. 상기 주변 영역(106)은 상기 사다리꼴의 큰 쪽의 베이스 또는 상측 표면의 모든 부분 위에 돌출 되어 있고, 상기 부분(103및104)에 의해 형성된 유전체 층에 수직으로 되어 있다, 상기 금속층(107)에 의해 형성된 각각의 상기 소스 및 드레인 전극(S 및 D)은 상기 주변 영역(106)의 외부 에지와 자기 정렬되어 있다. 상기 층(103,104)은 유전체 재료의 제2종로 구성되어 있고, 상기 층(107)은 상기 반도체 옴 형 접촉을 형성하기에 적당한 합금으로 구성되어 있다. 상기 게이트 접촉을 형성하는 상기 금속층(105)은 아래의 중첩물을 포함하는 다중층이다. 대략 200nm의 두께를 가진 텅스텐(W)층과 약 100nm의 두께를 가진 탄탈늄(Ta)층과 500nm보다 큰 두께를 가진 상측 금(Au)층의 중첩물을 포함하고, 대략 20nm의 두께를 가진 텅스텐 질화물(WN)층과 약 100nm의 두께를 가진 탄탈늄 질화물(TaN)층과 500nm 보다 큰 두께를 가진 상측 금(Au)층의 중첩물을 포함하고, 대략 100nm의 두께를 가진 텅스텐(W)층과 500nm 보다 큰 두께를 가진 상측 금(Au)층의 중첩물을 포함하는 다중층이다. 상기 쇼트키형의 게이트 금속화를 형성하기 위한 다중증의 상기와 같은 이로운 배열에 따르면, 상기 다중층의 전체 두께에 따른 조그만 두께의 텅스텐층은 상기 반도체 재료의 능동층과 접촉시키시 위해 이용되면 배열된다. 조그만 두께의 상기 내화성 재료의 사용은 상기 게이트가 저항성 없이 상기 금속 반도체 접촉면의 높은 온도 안정성을 얻도록 제공된다. 실제로, 아래에 설명된 상기 제조방법은 높은 온도에서 수행된 상기 삽입 어니얼링 처리가 상기 게이트 금속화의 형성전에 끝나게 된다는 사실에 중심을 둔다고 하더라도, 상기 장치가 상기 옴 접촉 금속을 하기 위한 합금화하는 온도로 이용될 때에는 이와 같은 금속화가 이미 위치를 잡고 있게 된다. 만약에 상기 텅스텐의 안정도가 상기 주입 어니얼링 처리(800℃)를 유지하기 위해 제한되면, 상기 안정도는 상기 옴 접촉 합금(약450℃)의 형성 동안 상기 텅스텐이 얇은 층으로서 존재할 때 상기의 반대로 완벽하게 된다. 다시 말해서, 상기의 바람직한 본 발명의 상기 장치의 실시예에서, 상기 게이트의 주변 상측 영역을 형성하는 유전체의 제1종은 실리카(SiO2)를 구성하도록 선택되고, 다른 전극으로부터 상기 게이트를 절연하는 상기 층을 형성하는 유전체의 제2종은 실리콘 질화물(Si3N4)을 구성하도록 선택된다. 상기 다른 유전체의 선택은 상기 게이트를 형성하는 금속의 선택이 위에서 언급한 이점 이외에도 연속적으로 차단되지 않은 작동 및 상기 실리콘 질화물을 에칭하도록 해주는 방법과 동일한 방법에 의해서 상기 게이트 금속을 에칭하도록 해주는 동안, 각각에 선택적 에칭 단계를 얻도록 해준다. 본 발명에 따른 상기 장치의 바람직한 실시예에서, 상기 소스 및 드레인 전극은 상기 반도체 재료와 옴 접촉을 형성하는 0.5 내지 1 m의 두께를 가진 층을 형성하는 금-게르마늄-니켈(Au-Ge-Ni)합금으로부터 형성된다. 본 발명에 따른 상기 장치의 다른 변형예도 가능하다. 제1변형예에 따르면, 상기 게이트의 상측 부분은 대략100nm의 두께를 가진 티타늄(Ti)의 층(M3)에 덮여질 수 있다(상기는 제1a 도 내지 5b도에 도시된 상기 장치에 관한 경우이다). 제2변형예에 따르면, 티타늄의 상기 이전의 층(M3)이 있든 없든 간에, 상기 게이트는 상기 옴 접촉 금속층(107)에 의해 덮여질 수 있으며, 상기는 제1a도 내지 5b도에 도시된 상기 장치에 관한 경우이다. 제3변형예에 있어서, 상기 주변 영역(106)은 상기 금속층에 따라 제거될 수 있으며, 상기를 덮을 수도 있다. (여기서, 방법은 리프트-오프방법을 가리킨다)(참조, 제5b도 및 4b도). 상기의 마직막 변형예에 있어서(참조, 제4b도), 본 발명에 따른 상기 장치는 두 개의 게이트(또는 다중 게이트) 트랜지스터일 수도 있다. 사실, 상기 장치는 상기소스및 드레인 전극 상이에 배치된 둘 또는 그 이상의 게이트 전극(G1,G2,...)를 포함할 수 있으며, 상기 게이트 전극은 상기 주변 유전체 영역(참조, 제4a도)의 횡단크기와 두배 정도의 거리만클 떨어져서 위치한다. 그래서, 상기 주변 영역(106)의 제거 전에, 인접한 두개의 게이트의 주변 영역은 서로 접촉된다. 상기 주변 영역은 상기를 덮고 있는 상기 금속층을리프트-오프에 의해서 제거시키고, 상기의 다양한 게이트 금속화간의 단락 회로를 피하기 위한 제조 방법의 후반부에서 제거된다. 만약 상기 층(M3)이 실리카로 구성된다면, 상기 게이트 위에 퇴적된 상기 금속화(107)의 어셈블리는 제거된다(제4도). 두개 또는 다중 게이트 장치에 있어서, 각각의 게이트는 능동층(102)의 표면에 형성되고, 상기 제1고유 저항 레벨로 상기 제1전도형의 각각의 능동층은 상기제2고유 저항 레벨로 동일한 전도형의 영역(101)에 의해 상기의 그와 같은 층으로부터 분리된다. 또한, 각각의 게이트는 상기 제2종(103,104)의 유전체 재료의 층에 의한 상기의 인접한 게이트로부터 분리된다. 특히, 디지털 또는 아날로그 집적회로를 형성하기에 적당한 트랜지스터의 크기는 다음과 같다. 게이트 길이(L) : 1 m이하, 제1a도의 평면에서 측정된 상기 제2전도형의 영역간 거리 : 1내지2 m, 제 1a도의 평면에서 측정된 게이트와 옴 접촉간의 거리 :0.5내지 2 m, 상기 제1전도형의 상기 능동층의 삽입 길이 : 50 내지 300nm, 상기 제2고유 저항 레벨로 상기 제 1전도형의 상기 드레인 및 소스 영역의 주입깊이 : 100내지500nm. 본 발명에 따른 상기 장치(참조, 제5b도)의 또다른 변형에 있어서, 상기 소스 및 드레인 영역(101및101')각각은 상기 능동층(102)의 깊이로부터 점진적인 깊이가 주어진다. 상기 기술은 특히 상기 트랜지스터의 접촉 저항을 감소시키도록 해주며, 또한 상기 채널의 폭에 기인하는 부적합한 영향을 점진적으로 개선시키도록 해준다. 또한 상기 후자의 영향은 상기 제2전도형의 상기 영역(11)의 이온 주입에 의해서 약화된다. 본 발명에 따르면, 이로운 제조 방법이 상기 장치를 얻도록 제안되어 있다. 상기 방법은 다음의 단계를 포함한다.
a/결정학상의 표면에 평행하게 배향된 표면을 가진 단결정 반도체 재료의 기판(W)을 형성하고, 상기 기판은 갈륨비소(GaAs)로 구성되고, 상기 표면은 결정표면(100)에 평행하게 배향되는 단계와, b/제 1종의 유전체 재료의 층(1)을 형성하고, 상기 층은 100내지 500nm의 두께를 가질 수 있으며, 실리카(SiO2)로 부터 형성될 수 있는 단계와 (참조, 제2a도), c/상기 층(1)의 표면에, 예를 들면, 500내지 1000nm의 두께를 가진 감광성 래커의 마스크(M2)를 형성하고, 제 1b도의축 I-I를 따라 상기 마스크의 크기는 1내지2 m정도가 되며, 상기 제조는 매우 임계적이지 않다. 상기 크기는 각각의 상기 소스 및 드레인 영역(101 및 101')간의 거리를 규정한다. 또한, 상기 마스크(M2)는 제1b도 및 1d도에 도시된 바와 같이 상기 게이트 접촉 연결(p)을 규정한다. 일반적인 방법에 있어서, 상기 마스크(M2)는 상기 게이트의 하측 영역(15)을 형성하는 사다리꼴의 큰쪽의 베이스의 상기 크기와 형태를 가지고 있는 단계와, d/상기 마스크(M2)주위에 접촉(M1)을 얻기 위한 제1종의 상기유전체 층(1)을 에칭하고, 상기 층(1)에서 선택된 상기 유전체가 실리카일 때, 상기 에칭 단계는 순수 CHF3또는 CF4개스를 이용한 반응성 이온 에칭(RIE)에 의해서 영향받는다. 상기 실시예에서, 각각의 상기 소스 및 드레인 영역(101, 101')은 일정한 두께를 가지며, 상기의 에칭단계에 의해서, 상기 접촉(M1)은 상기 마스크(M2)와 같은 크기를 가지는 단계와, do/본 단계는 상기 이전의 제 d단계와 다른 단계이며, 제5a 도 및 다음의 도면에서 도시된 바와 같은 상기 능동층(102)으로 부터 증가된 두께를 가진 각각의 소스및 드레인 영역(101, 101')을 얻도록 해준다. 이와 같은 목적을 위해서, 상기 유전체층(1)은 상기 마스크(M2)의 소규모 측면 에칭과 40°내지 80°정도의 각(θ)으로 상기 반도체의 표면을 에워싸고 있는 측면 표면을 가진 상기 접촉(M1)을 얻기 위해 다른 조건, 예를 들면, 다른 개스에 의한 조건하에서 에칭된다. 상기 유전체층(1)이 실리카(SiO2)로 구성되어 있을 때, 이와 같은 배열은 예를들면, SF6또는 O2와 CHF3또는 CF4와 섞인 개스를 이용하여 반응성 이온 에칭(RIE)에 의해서 얻어지게 되는 단계와, e/마스크로서 제공된 상기 접촉(M1)주위에 이온 주입하고, 마스크(Mo)의 개구에서 상기 트랜지스터 이온의 주변 영역이 상기 제2저항 레벨에 상기 제1전도형 각각의 상기 소스 및 드레인 영역(101, 101')을 손쉽게 형성하도록 규정하고 (참조, 제5a도 및 제2c도), 상기 마스크(Mo)는 감광성 래커 또는 상기 제2종의 유전체 재료로 구성할 수 있다. 후자의 경우에 있어서, 상기는 제조의 전 과정동안 위치하게 될 것이다. 갈륨 비소로 n+형 영역을 얻기 위해서는 실리콘(Si)이온이 cm3당 1017내지 1018정도의 집중을 가지고 주입될 수 있다. 만약 상기 접촉(M1)의 에지가 경사 되어 졌다면, 상기 이온의 침투 깊이는 상기 경사의높이에 대응하는 영역에서 낮게 되도록 하기 위해서 상기 경사의 베이스로부터 감소되며, 상기 영역(101, 101')의 두께를 원하는 두께로 변화시키도록 해준다. 상기 경우에서처럼 감광성 래커(M2, Mo)의 상기 마스크는 상기 후반부가 래커로 구성되어 있다면, 제거되는 단계와, f/제 2종의 유전체 재료로 구성되고, 동일한 두께를 가진 층(103)을 상기 접촉(M1)에만 제공된(참조, 제1a 도및 제2d도)상기 장치의 표면에 퇴적시키고, 제2종의 상기와 같은 유전체 재료는 상기 접촉(M1), 예를 들면, 200 내지 600nm정도의 두께와 같은 두께를 가진 실리콘 질화물(Si3N4)일수도 있는 단계와, g/상기 단계는 평탄화를 얻는데 있어서, 상기 접촉(M1)의 상측 표면의 상기 레벨로 상기 장치로 구성되어 있다. 상기의 목적을 위해서, 하나의 기술, 예를 들면, 1986년1월 1일 제133권 제이. 일렉트로켐. 소사이어티에서 엠.폰즈 및 에이.쉬츠가 두개의 층 평탄화 처리라는 출판물에서 공지한 기술이 사용될 수 있다. 하나의 층과 함께 더 간단한 방법이 사용될 수도 있다. 원래 이와 같은 기술은 감광성 래커(참조, 제2d도)와 같은 재료의 두꺼운 층(2)과 상기 접촉(M1)과 같은 표면이 불규칙한 장치의 적용에 있다. 상기 층(2)은 그 뒤 일반의 동작 조건에서 절연 에너지 보다 3배 정도의 에너지로 절연되고, 150°내지 200°정도의 온도를 유지하며,상기는 레진이 흐르도록 해주고, 그래서, 실제로 평평한 상측 표면을 상기 층(2)에서 얻도록 해준다. 그 뒤 상기 층은 SF6+ CHF3개스에 의한 반응성 이온 에칭 처리되는 단계와, h/상기 제2종의유전체 재료의 상기층(103)에서 동일한 표면 지역의 개구(20)를 남기기 위해서 상기 접촉(M1)을 제거하고, 상기 경우에 있어서, 상기 접촉(M1)은 실리카(SiO2)로 구성되며, 상기 층(103)은 실리콘 질화물(Si3N4)로 구성되며, 또한 상기 제거는 높은 압력에서 순수 CHF3개스에 의한 선택적 반응성 이온 에칭에 의해 얻어진다. 만약, 상기 접촉(M1)이 경사진 에지를 가지고 있다면, 더욱 만족할 만한 결과가 CHF3및 SF6개스의 혼합과 같은 동일한 재료에서 얻어지게 되는 단계와 (참조, 제2f도), i/그래서, 상기 제1전도형의상기 능동층(102)을 형성하기 위한 상기 제2종 이온의 상기 유전체 재료의 상기 층(103)에 제공된 상기 개구(20)에서 주입되고, 갈륨-비소내의 n-형 능동층을 얻기 위해서, 실리콘(Si)이온의 cm3당 5.1016내지 5.10 정도의 농도로 주입되는 단계와, io/이전의 단계에 대한 다른 방법은 상기 제1저항 레벨에 상기 제1전도형의 상기 능동층을 형성하기 전에, 예를 들면, p-형과 같은 제2전도형의 깊은층(11)을 삽입하는데 있다. 갈륨 비소내의 깊은 p-형층을 얻기 위해서, 베릴륨(Be)또는 마그네슘(Mg)이온이 cm3당 1016내지 1017정도의 농도로 높은 에너지와 함께 삽입될 수 있다. 계속해서, 상기 능동층 n-은, 제 i단계에서 설명된 바와 같이, 주입되고, 주입 어니일링 처리는(20분 동안 800℃정도)수행되는 단계와, j/동일한 유전체 재료의 스페이서(104)를 유전체 재료(103)의 제 2종의 층의 상기 개구(20)에서 형성하고(참조, 제2h도), 상기 스페이서(104)는 1981년 11월에 발행한 전자장치에 관한 I.E.E.E 회보 제 ED-28권 11호 페이지 1364-1368에서 시니찌 오카자끼가초미세 내화성 금속 규화물 MOS 구조의 에칭 규정된 형태라는 제목의 출판물에서 설명된 기술에 의해서 형성된다. 본 발명의 장치 형성에 있어서, 상기 기술의 사용은 제3a도 및 3b도에 도시되어 있다. 예를 들면, 상기 제2종의 유전체 재료층과 같은 동일한 유전체 재료의 층(104)은 상기 장치에 균일하게 퇴적되어 있으며, 상기 스페이서의 크기로 선택된 매우 정확한 두께(h1)를 가진다. 또한, 상기 층(104)의 두께는 h1이며, 반면에 상기 층(103, 104)의 전체 두께는 h2이다. 계속해서, 상기와 같은 반응성 이온 에칭 처리는 상기 장치에서 수행되며, 상기 재료(104)의 동일한 두께는 각각의 점에서 제거된다. 상기 재료(104)의 두께는 실제로 상기 층(103)내의 개구 에지를 따라 h2와 같게 되어(참조, 제3a도), 상기 에지를 따른 이와 같은 에칭 처리 후에 상기 층(104)의 한 부분이 남게되고, 상기는 그 후 즉시 지지되고, 정밀도 대략 1%(참조, 제3b도)로 얻어진 상기 측면 크기(h1)를 가진다. 이와 같이 남아 있는 층 부분(104)은 스페이서로소 명시된다. 상기 스페이서는 예를 들면 마스크의 제한을 조정하는데 이용한다. 상기 경우에 있어서, 상기 스페이서(104)는 상기 층(103)에 제공된 상기 개구920)를 조정하며, 상기 트래지스터에 바람직한 상기 게이트 길이(L)와 같은 개구가 존재하도록 제공된다. 전형적으로, 크기는 0.5 m정도로 선택된다. 상기 방법은 이전의 기술과 비교하여 매우 간단하며 반복적이다. 만약 상기 층(103)이 실리콘 질화물(Si3N4)로 구성된다면, 상기 층(104) 또한 실리콘 질화물(Si3N4)로 구성되는 단계와, k/700내지1200nm정도의 상기 게이트 금속층(105)과 200내지 500nm두께의 티타늄(Ti)과 같은 금속 또는 상기 제1종의 유전체 재료 사이에서 선택된 재료층(108)과 위에서 설명된 상기 종의 평탄화 기술에서 사용될 수 있는 어떤 재료 또는 감광성 래커층(3)을 형성한 상기 장치 위에서 퇴적되고, 상기 게이트 금속은 대략 200nm, 100nm와 500nm이상의 두께를 가진 텅스텐(W), 탄탈늄(Ta),금(Au)의 다중층 또는 대략 200nm, 100nm와 500nm이상의 두께를 가진 텅스텐 질화물(WN),탄탈늄 질화물(TaN), 금(Au)의 다중충 또는 대략 20nm와 500nm 이상의 두께를 가진 텅스텐(W)과 금(Au)의 다중층인 단계와, l/상기 금속층(105)의 상측 레벨로 상기 장치를 평탄화하고, 위에서 지적된 상기 재료에서, 상기 평탄화는 CHF3+ SF6개스에 의한 RIE에 의해 영향받을 수 있으며, 상기 개스는 상기 층(103)이 실리카(SiO2)뿐만 아니라 티타늄(Ti)을로 구성된다 하더라도 사용될 수 있다(참조, 제2j도).상기 평탄화의 후반부에서, 상기 게이트의 상측 부분의 표면에 영역(M3)은 티타늄(Ti)에 의해서 구성되거나 또는 상기 제1종(SiO2)의 유전체 재료에 의해서 좌측에 구성된다. 상기 영역(M3)은 아래의 단계를 위한 마스크로서 이용되는 단계와, m/상기 마스크(M3)주위에 상기 금속 게이트층(105)을 에칭하고, 만약 상기 금속층(105)이 위에 설명된 다중층 중의 하나라면, 상기 상측층은 금(Au)으로 구성된다. 상기 금은 중성 개스의 이온 빔에 의해서 에칭된다. 또한 상기는 순수한 화학적 작용을 일으킨다. 상기 에칭 처리는 상기 제2종(103)의 상기 유전체 재료층의 상측 레벨에서 계속된다. 그 뒤 상기 게이트는 2개의 부분을 가지는 데 상기층(103)의 레벨 하측의 부분(15), 즉 대략 사다리꼴의 형태를 가지고 있는 상기 하측 부분과, 상기의 짧은 쪽의 베이스는 상기 능동층(102)과 접촉되어 있으며, 상측 부분(51)은 상기 마스크(M3)에 의해 덮여진 접촉을 형성한다. 상기 단계에서, 만약 상기 마스크(M3)가 실리카(SiO2)로 구성되어 있다면, 상기가 제거되는 단계와, n/상기에서 설명된 상기 기술로 상기 제1종(SiO2)의 유전체 재료의 스페이서(106)를 형성하고, 상기 스페이서는 상기 제2종(Si3N4)의 유전체 재료층(103)의 부분에 직각으로 배열되고, 상기 금속(105)의 상측 부분 위로 돌출한 주변 영역을 형성한다. 상기 스페이서(106)의 외부 에지는 상기 소스 및 드레인 접촉(참조, 제2f도)의 에지를 규정하는데 제공된다. 본 발명에 따른 방법은 두꺼운 게이트를 얻도록 해주기 때문에, 이와 같은 이점은 상기 스페이서(106)를 형성하는데 이용되며, 차례로 상기 옴 접촉의 자기 정렬을 허용하게 될 것이다. o/RIE에 의한 상기 제2종의 유전체 재료층(103)을 에칭하고, 상기 층(103)을 에칭하고, 상기 층(103)이 실리콘 질화물로 구성되면, 이와 같은 에칭 단계는 CHF3+ SF6개스에 의해 수행된다(참조, 제2f도). 상기 작용의 후반부에, 상기 게이트는 상기 금속 부분(105)에 의해서 구성되며, 상기의 반도체와 접촉된 상기 표면은 상기 주변 부분(106)에 의해서 상기 사다리꼴의 짧은 쪽의 베이스이며, 상기의 경우와 같이 상기 마스크(M3)에 의한 상기 제2종의 유전체 재료층(103,104)의 남아 있는 부분에 직각이다. 상기 주변 영역(106)은 상기 제1종의 유전체재료로 구성되지만, 상기 마스크(M3)는 동일한 유전체 재료 또는 티타늄(Ti)중에서 구성될 수 있다. 상기 층(103)은 상기 주변 영역(106)의 외부 에지에 따라 약간의 언더 에칭될 수 있으며, 상기의 외부 에지는 상기 금속 게이트 및 드레인 접촉 층을 규정하는데 이용될 것이다. 그러나, 상기 마스크(M3)가 실리카로 구성되고 제도되지 않았다면, 상기는 아래의 단계를 위해 유지되는 단계와, p/제o/단계의 상태에서 상기 게이트에 의해서 구성된 상기 마스크와 상기 마스크(Mo)사이에 남겨진 개구에서 상기 옴 소스 및 드레인 접촉(107)을 형성하고, 상기 층(107)의 금속은 진공 내에 증기 침착 또는 금-게르마늄 합금의 캐소드(음극)증착과 그 뒤에 니켈층의 증착 또는 증기 침착에 의해서 형성되며, 계속해서 약 450℃에서 금-게르마늄-니켈 합금이 형성된다. 상기 옴 접촉층의 두께는 0.5내지 1 m정도의 두께를 가지며, 상기 게이트는 그런 온도에서 매우 만족하게 유지하는 상기단계에서 구성된다. 상기 단계는 그런 온도에서 매우 만족하게 유지하는 상기 단계에서 구성된다. 상기 단계는 상기 마스크(M3)가 티타늄(Ti)으로 구성되는 경우에 바람직하다. 사실, 상기 층(107)의 금속은 또한 상기 게이트 위에 퇴적되어 있다. 그러나, 상기 뒤 부분은 상기 주변 영역(106)을 제외한 전체가 금속으로 되어 있으며, 상기 영역(107)에 기인하는 또다른 표면 지역 위와 상기 금속(107)에 의해서 야기되는 과다한 두께는 상기 게이트 접촉의 저항을 감소시키는데 아주 바람직하다. 만약, 제p'/단계에서 상기 마스크(M3)가 티타늄으로 구성되지 않았다면, 상기는 상기 제 p/단계에 대한 대체 단계이며, 상기 제o/단계 후에 수행되는 단계와, p'/상기 제o/단계의 상태에서 상기 게이트에 의해서 구성된 상기 마스크와 상기 마스크(M0) 사이에 남겨진 개구에서 상기 옴 소스 및 드레인 접촉(107)을 형성하고, 상기 층(107)의 금속 또한 상기 제p/단계에서 처럼 450℃에서 금-게르마늄-니켈 합금의 형성과 함께 니켈층에 의해서 덮여진 금-게르마늄 합금에 의해서 구성될 수도 있다. 그러나, 상기 마스크(M3)가 유전체 재료로 구성된다면, 상기는 연속적인 접합 및 연결을 형성하기 위해 상기 게이트에서 상측 금속 표면을 다시 얻기 위해서 상기 층(107)의 퇴적 후반부에서 반드시 제거되어야 한다. 상기 마스크(M3)가 상기 주변 영역(106)과 같은 동일한 유전체 재료에 의해서 구성될 때, 상기 마스크(M3)의 제거는 상기 주변 영역(106)의 제거에 종속적이다. 상기 영역(M3) 및 (106)이 실리카로 구성된다면, 상기는 예를 들면, 플루오르화 수소물을 기초로 하여 완충 용액에 의한 습식 에칭에 의해서 제거된다. 선택적으로, 상기 주변 영역(106)만이 심지어 상기 마스크(M3)가 티타늄(Ti)으로 구성된다 하더라도 상기 방법의 다른 변형으로 제거될 수 있다. 상기 두 가지 변형중 하나는 여러개의 게이트 핑거를 가진 트랜지스터를 위해서 설명된 하나의 게이트 트랜지스터 대신에 얻도록 반드시 사용되어야 한다. 그러한 트랜지스터의 형성은 제4a 도 및 4b도에 도시되어 있으며, 단면도로 상기 도면에서 도시한 바와 같이 여러개의 게이트 핑거를 가진 트랜지스터가 기판(W)에 형성된다. 상기는 게이트 핑거와 동일한 많은 능동층(102)을 포함하며, 상기 능동층은 각각의 상기 소스 및 드레인 영역(101, 101')과 같은 전도형의 상기 영역(101)에 의해서 서로 분리된다. 또한 상기는 외부 게이트 핑거의 양단에 배열된다. 그와 같은 트랜지스터의 제조는 상기 방법에서 사용된 각각의 스페이서(104, 106)의 h1로 명시된 상기 크기의 선택에 기준한 것이다. 사실, 본 발명에 따르면, 제n/단계의 후반부에서 얻어진 상기 장치는 인접한 두 개의 핑거 사이의 상기 스페이서(106)가 연속적인 단계를 피하도록 접촉되어야만 하고, 두 개의 게이트 핑거 사이의 상기 층(103,104)이 에칭되어야만 한다. 상기는 두 개의 게이트 핑거간의 거리가 상기 스페이서(106)의 폭 h1의 두 배와 상기 스페이서(104)의 폭h1의 두배를 합한 것과 같아야만 한다. 특히, 몇 개의 케이트 핑거를 형성하기 위해서는 상기 제h/단계 동안 개구의 숫자는 상기 능동층이 형성될 수 있도록 게이트 핑거의 숫자와 같게 형성되는 것이 필요하며, 상기 스페이서(104)는 상기 개구(20)각각에 적용될 것이다. 제4a 도는 상기 경우에 있어서, 상기 스페이서(106)가 상기 자기 정렬 방법에서 사용하는데 이용됐음을 도시한 것이며, 상기는 제4b도에 상기의 최종적인 형태를 단면도로 도시한 상기 다중 게이트 트랜지스터를 얻기 위해 제거된다. 그러나, 상기 다중 게이트 트랜지스터의 상기 게이트 접촉 위 부분은 제5b도에서와 같이 상기 뒷부분이 티타늄(Ti)으로 구성된다면, 상기 마스크(M3)를보유할 수 있다. 본 발명에 따른 상기 다중 게이트 트랜지스터를 얻기 위해서, 상기는 위에서 설명된 소규모 조정을 상기 단계에 제공하는 동안 상기의 하나의 게이트 트랜지스터에 제안된 방법의 단계를 충분히 수행해야 한다. 작동의 상기 방법뿐만 아니라 다른 방법에 있어서, 상기 작동은 상기 구조의 기판 웨이퍼(W)를 남겨 놓지 않고서 서로 성공할 수 있다. 사실, 일반적인 방법에 있어서, 상기 재료는 상기 동작의 계속적인 반복 진행을 하도록 선택되어 왔다. 그래서, 상기 실리카(SiO2)는 높은 압력에서 순수 CHF3또는 CF4개스로 상기 반응성이온 에칭(RIE)처리되며, 반면에 금을 제외한 다른 재료 모두는 화학 에칭 처리되고, CHF3+ SF6개스의 혼합에 의해서도 RIE 처리될 수 있다. 마지막으로, 상기 제 h/ 단계와 제 i/단계 사이 또는 제 io/단계가아래와 같은 경우에 도입될 수 있다. ho/상기 채널의 두께가 더 작은 영역을 규정하기 위한 상기 능동층(102)에 침강을 형성하고, 이와 같은 침강은 예를 들면, 상기 스페이서(104)에 의해 규정된 상기 영역에서 상기 능동층(102)의 화학적 에칭에 의해서 얻어지거나 또는 덜 바람직하지만, RIE 에 의한 상기 기술의 현 상태에서 얻어진다. 만약 상기 기판이 갈륨 비소물로 구성된다면, 상기 에칭 처리는 구연산, 과산화 수소물과 같은 용액에 의해서 수행되는 것이 바람직하다. 제 do, io 및 ho 단계에서 설명된 상기 변화는 또한 다중 게이트 트랜지스터를 얻는데 사용될 수 있다.

Claims (23)

  1. 반도체 기판의 표면에 능동층이라고 불리는 제1전도형으로, 제 1고유저항 레벨의 층을 구비하고, 그 층의 위에 쇼트키 형의 게이트 전극을 형성하고, 그 게이트 전극의 하측 부분의 형태를 거의 사다리꼴로 하고, 그 사다리꼴의 짧은 쪽의 베이스를 상기 능동층과 접촉시키고, 상기 능동층의 양측에 소스 및 드레인 영역을 구성하는 제2고유 저항 레벨로 동일 전도형의 2개의 영역을 구비하며, 상기 능동층에 인접한 그들 2영역의 에지(edges)를 상기 사다리꼴의 큰 쪽의 베이스, 즉 사다리꼴의 위의 베이스의 에지와 정렬시키고, 제2고유 저항 레벨로 제1전도형의 상기 2영역의 표면에 형성되는 옴 접점형의 소스 및 드레인 전극도 또한 구비하고 있는 전계 효과 트랜지스터형의 반도체 장치를 제조하는 방법에 있어서, 상기 방법이 적어도 다음 단계, 즉: a/결정학상의 평면에 대하여 평행하게 배향된 표면을 가진 단결정 반도체 재료의 기판(W)을 형성하는 단계와; b/상기 기판의 표면에 제1종의 유전체 재료층을 형성하는 단계와; c/그 유전체 재료층의 표면에 게이트 전극의 소위 하측 부분을 구성하는 상기 사다리꼴의 큰 쪽의 베이스를 규정하는 제1마스크를 형성하는 단계와; d/상기 마스크 주변의 제1종의 유전체 층을 반응성 이온 에칭에 의해 에칭하여, 상기 제 1마스크가 위에 위치하는 제1종의 유전체 재료의 유전체 영역을 얻는 단계와; e/마스크로서 작용하는 상기 유전체 영역의 주변에서, 그리고 트랜지스터의 주위를 규정하는 제2마스크의 개구 내에서, 제2고유 저항 레벨로 제1전도형의 소스 및 드레인 영역을 형성하는데 적합한 이온을 주입하고, 그 다음에 제1및 제2마스크를 제거하는 단계와; f/상기 유전체 영역만이 설치되어 있는 장치의 표면에 제2종의 유전체 재료층 적어도 상기 유전체 영역의 두께와 동등한 두께로 균일하게 퇴적하는 단계와; g/상기 유전체 영역의 위측 표면 레벨에서 장치를 공지된 방법에 의해서 평탄화하는 단계와; h/ 상기 유전체 영역을 선택적으로 반응성 이온 에칭에 의해서 제거하여 상기 제2종의 유전체 충에 상기 유전체 영역과 동일한 표면적의 개구를 형성하여 기판을 노출시키는 단계와; i/제2마스크에 의해 더 규정된 상기 개구 내에 상기 제1고유 저항 레벨의 제1전도형의 능동층을 형성하는데 적합한 이온을 주입하여, 주입 어니일링하고, 상기 제2마스크를 제거하는 단계와; j/제2종의 유전체로 구성되고, 제2종의 유전체 재료의 상기 층에 형성한 상기 개구의 치수를 트랜지스트의 게이트에 소망된 길이(L)의 치수로 감소시키고, 그와 동시에 게이트 전극과 소스 및 드레인 영역간의 거리를 규정하는 두께로 형성하는 스페이서(spacers)를 공지된 방법에 의해서 상기 개구의 에지에 지탱하여 형성하는 단계와; k/상기 제2종의 유전체 층의 두께보다도 두꺼운 게이트 금속층을 퇴적하고, 그 다음에 제1종 및 티타늄(Ti)의 상기 유전체의 그룹으로부터 선정된 또 다른 층을 상기 게이트 금속층과 마찬가지로 균일한 두께로 퇴적하는 단계와; l/상기 제2종의 유전체 층의 개구 위의 게이트 금속층에 형성된 침강 표면에서 하나의 층이 마스크를 구성하는 제1종 또는 티타늄의 유전체로 존재하는 것과 같은 방법으로 상기 게이트의 금속층의 상측 레벨까지 상기 장치를 공지된 방법으로 평탄화시키는 단계와 ; m/상기 게이트 금속층을 구성하는 금속에 따라서 선택한 반응성 선택 이온 에칭이나 또는 중성 개스의 이온빔에 의한 에칭에 의해서 상기 제3마스크 주변의 게이트 금속층을 상기 제2종의 유전체 재료층의 상측 레벨까지 에칭하여, 게이트의 상측 부분의 중앙금속 영역을 형성하는 단계와; n/게이트의 상측 금속 부분에서 주변 유전체 부분을 상기 제2종의 유전체층에 대하여 직각으로 형성하기 위해 게이트 금속층의 에지에 지탱하여 스페이서를 공지된 기술에 의해 형성하고, 상기 스페이서를 소스 및 드레인 전극과 상기 능동층간의 거리를 규정하는 두께로 형성하여, 게이트 전극과 소스 및 드레인 전극과의 사이의 거리가 상기 방법으로 사용되고 있는 스페이스의 두께의 합에 동등하게 되도록 하는 스페이서 형성 단계와; o/제3마스크에 의해 덮여진 게이트의 상측 부분과, 제1종의 유전체 재료의 스페이서에 의해 형성되는 게이트 접접의 주위의 제2종의 유전체 재료층을 반응성의 선택 이온 에칭에 의해 상기 제1종의 유전체 재료 스페이서의 하측 횡방향으로 약간 연장시켜 기판의 상측 레벨까지 에칭하는 단계를 포함하는 것을 특징으로 하는 전계효과 트랜지스터형의 반도체 장치 제조방법.
  2. 제1항에 있어서, p/상기 장치의 표면에 티타늄(Ti)으로 구성된 제3마스크를 퇴적하고, 트랜지스터의 주변을 규정하는 제2마스크의 개구 내에 반도체 재료와 옴 접촉하여 소스 및 드레인 접점을 형성하는데 적합한 금속층을 퇴적하고, 제2마스크를 제거하는 단계를 포함하는 것을 특징으로하는 전계효과 트랜지스터형의 반도체 장치 제조방법.
  3. 제1항에 있어서, p'/상기 장치의 표면에 제3마스트를 퇴적하고, 트랜지스터의 주변을 규정하는 제2마스크의 개구 내에 반도체 재료와 옴 접촉시키는데 적합한 금속층을 퇴적하고, 제2마스크 및 제1종이 유전체 영역을 그들의 유전체 층상에 설치한 금속층과 공지된 리프트-오프(lift-off)방법에 의해서 제거하는 단계를 포함하는 것을 특징으로 하는 전계효과 트랜지스터형의 반도체 장치 제조 방법.
  4. 반도체 기판의 표면에서 능동층이라 불리는 제1전도형으로, 제1고유저항 레벨의 복수 개의 층을 구비하고, 이들 층의 위에 쇼트키형의 게이트 전극을 형성하고, 이들 게이트 전극의 하측 부분의 형상을 거의 사다리꼴로 하고, 이 사다리꼴의 짧은 쪽의 베이스를 상기 능동층과 접촉시켜, 2개 연속하는 능동층간에 제1전도형으로, 제2고유 저항 레벨의 영역을 구비하고, 외부 능동층의 양측에 소스 및 드레인 영역을 구성하는 제1전도형으로, 제2고유 저항 레벨의 2개의 영역을 구비하며, 상기 능동층에 인접하는 그들의 영역의 에지를 게이트에 대응하는 상기 사다리꼴의 위의 베이스의 에지와 정렬시켜, 제2고유 저항 레벨로 제1전도형의 상기 외측 영역의 표면에 형성되는 옴 접촉형의 소스 및 드레인 전극을 구비하고 있는 전계효과 트랜지스터형의 반도체 장치를 제조하는 방법에 있어서,이 방법이 적어도 다음 단계, 즉: a'/결정학상의 표면에 대하여 평행으로 배향된 표면을 갖고 있는 단결정 반도체 재료의 기판을 형성하는 단계와; b'/상기 기판의 표면에 제1종의 유전체 재료층을 형성하는 단계와; c'/상기 유전체 재료층의 표면에 각 게이트 전극의 하측 부분을 구성하는 각 사다리꼴의 큰 쪽의 베이스에 대응하는 수개의 핑거(fingers)를 규정하는 제1마스크를 형성하는단계와; d'/상기 제1마스크의 주변의 제1종의 유전체 층을 반응성의 이온 에칭에 의해 에칭하여, 상기 제1마스크가 위에 위치하고, 이 제1마스크와 같은 형상의 제1종의 유전체 재료로 구성된 유전체 영역을 얻는 단계와; e'/마스크로서 작용하는 상기 유전체 영역의 주변에서, 트랜지스터의 주위를 규정하는 제 2마스크의 개구내에, 제2고유 저항 레벨로 제1전도형의 영역을 형성하는데 적합한 이온을 주입하고, 이어서 제1및 제2마스크를 제거하는 단계; f'/상기 유전체 영역만이 설치되어 있는 장치의 표면에 제2유전체 재료층을 적어도 상기 유전체 영역의 두께와 동등한 두께로 균일하게 퇴적하는 단계와; g'/상기 유전체 영역의 상측 표면 레벨에서 장치를 공지된 방법으로 평탄화하는 단계와; h'/상기 유전체 영역을 선택적 반응성 이온 에칭에 의해서 제거하여, 상기 제2종의 유전체 층에 상기 유전체 영역과 동등한 형태로, 동등한 표면적의 개구를 형성하여 기판을 노출시키는 단계와; i'/제2마스크에 의해 더 규정한 상기 개구내에 상기 제1고유 저항레벨의 제1전도형의 능동층을 형성하는데 적합한 이온을 주입 어니일링하고, 상기 제2마스크를 제거하는 단계와; j'/제2종의 유전체 재료로, 제2종의 유전체 재료의 상기 층에 형성한 상기 개구의 치수를 트랜지스터의 게이트 핑거에 소망된 길이(L)의 치수로 저감시켜, 그것과 동시에 외측의 게이트 핑거와 소스 및 트레인 영역과의 사이의 거리를 규정하는 두께로 형성하는 스페이서(104)를 공지된 방법에 의해 상기 개구의 에지에 지탱하여 형성하는 단계와; k'/먼저 형성한 장치의 위에 상기 제2종의 유전체 층의 두께보다도 두꺼운 게이트 금속층을 퇴적하고, 제1종 및 티타늄(Ti)의 유전체 재료의 그룹으로부터 선정한 다른 층을 상기 게이트 금속층과 마찬가지로 균일한 두께로 퇴적하는 단계와; l'/상기 제2종의 유전체 층의 개구 상에 있어서의 게이트 금속층에 형성된 침강 표면에 상기 다른 층의 일부가 존재하고, 이 일부가 제3마스크를 구성하도록 장치를 공지된 방법에 의해 게이트 금속층의 상측 레벨까지 평탄화하는 단계와; m'/상기 게이트 금속층을 구성하는 금속에 따라서 선정한 반응성 선택 이온 에칭 또는 중성 개스의 이온 빔에 의한 에칭에 의해 상기 제3마스크의 주변의 게이트 금속층을 상기 제2종의 유전체 재료층의 상측 레벨까지 에칭하여, 게이트 핑거의 상측 부분의 중앙 금속 영역을 형성하는 단계와; n'/제2종의 유전체 층에 대하여 직각으로 게이트 핑거의 상측 부분의 금속층의 에지에 지탱되어 제1종의 유전체 재료의 스페이서를 공지된 방법에 의해 형성하고, 이들의 스페이서를 한쪽에는 소스 및 드레인 전극과 인접한 능동 영역과의 사이의 거리를 규정하는 두께로 형성하여, 소스 전극과 게이트 핑거 및 게이트 핑거와 드레인 전극과의 사이의 거리가 그의 방법에서 사용되고 있는 스페이서의 두께의 합에 동등하게 하고, 상기 스페이서를 다른 쪽에는 2개의 인접한 게이트 핑거 간의 거리가 그의 방법에 사용되고 있는 스페이서의 두께의 합의 2배로 동등하게 되도록 2개의 인접하는 게이트 핑거의 상측 게이트 부분의 스페이서가 접촉하는 두께로 형성하는 단계와; o'/제3마스크에 의해서 덮여진 상측 게이트 부분과, 제1종의 유전체 재료의 스페이서에 의해서 형성되는 게이트 접점의 주변의 제2종의 유전체 재료층을 반응성 선택 이온 에칭에 의해서 기판의 상측 레벨까지 에칭하는 단계와; p'/상기 장치의 표면에 제3마스크를 퇴적하고 트랜지스터의 주위를 규정하는 제2마스크의 개구 내에 반도체 재료와 옴 접촉하여 소스 및 드레인 접점을 형성하는데 적합한 금속층을 퇴적하고, 제2마스크 및 제1종의 유전체 영역을 제거하여, 이들의 유전체 층상에 퇴적된 금속층과 제3마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 전계효과 트랜지스터형의 반도체 장치 제조방법.
  5. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 단계 j/또는 단계 j'/와 단계 k'/및 k/와의 사이에 다음의 보조 단계. 즉, jo/상기 능동층(1개 또는 복수)의 두께를 국부적으로 얇게 하기 위해서 그 능동층에 반응성 선택 이온 에칭 및 화학적인 에칭 중에서 선정한 방법에 의해 침강부를 형성하는 단계가 도입되는 것을 특징으로 하는 전계효과 트랜지스터형의 반도체 장치 제조방법.
  6. 제1항에 내지 제3항 중 어느 한 항에 있어서, 상기 유전체 영역이 사다리꼴로 되고, 이 사다리꼴의 큰 쪽의 베이스가 반도체 재료와 접촉하도록 상기 반응성 선택 이온 에칭의 조건이 선정된는 것을 특징으로하는 전계효과 트랜지스터형의 반도체 장치 제조방법.
  7. 제1항 내지 제3항 중어느 한 항에 있어서, 상기 단계 h/ 와 단계 i/와의 사이, 또는 상기 단계 h'/와 단계 i'/ 와의 사이에 다음 보조 단계, 즉: ho/제 2마스크에 의해서 더 규정된 개구 내에 제2전도형의 층을 형성하는데 적합한 이온을 고 에너지를 주입하여, 깊은 층을 형성하는 단계가 도입되는 것을 특징으로 하는 전계효과 트랜지스터형의 반도체 장치 제조방법.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서, 기판을 반절연성의 갈륨비소(GaAs)제로 구성하고, 제2고유 저항 레벨로 n+ 형의 제1전도형의 영역을 형성하기 위한 이온을 농도가 약 1017내지 1018원자/cm3의 규소로 하고, 제1고유 저항 레벨로 n- 형의 제1전도형의 능동층을 형성하기 위한 이온을 농도가 약 5.1016내지 5.1017원자/cm3의 규소로 하고, 제2 (p)전도형의 층을 설치하는 경우에는 이층을 형성하기 위한 이온을 농도가 1016내지 1017원자/cm3의 마그네슘(Mg) 또는 벨릴륨(Be)으로 구성하고, 주입 어니일링 처리를 약 800℃에서 20분 동안 행하는 것을 특징으로하는 전계효과 트랜지스터형의 반도체 장치 제조방법.
  9. 제1항에 내지 제3항중 어느 한 항에 있어서, 게이트 전극을 형성하는 금속을 다음 그룹, 즉: - 두께가 각각 약 200nm,100nm및 500nm이상의 텅스텐(W), 탄탈륨(Ta) 및 금(Au)의 중첩물; - 두께가 각각 약 200nm,100nm및 500nm이상의 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 금(Au)의 중첩물; - 두께가 각각 약 200nm 및 500nm이상의 텅스텐(W) 및 금(Au)의 중첩물; 의 그룹으로부터 선정한 중첩 금속층으로 구성하고, 또한 이 중첩 게이트 층을 진공 증착 및 음극 스퍼터링의 그룹으로부터 선정한 방법에 의해서 형성하는 것을 특징으로하는 전계효과 트랜지스터형의 반도체 장치 제조방법.
  10. 제1항 내지 제3항중 어느 한 항에 있어서, 음성의 소스 및 드레인 접점을 형성하는데, 먼저 진공 증착 및 음극 스퍼터링 중에서 선정한 방법에 의해서 금-게르마늄 합금(Au-Ge)층을 퇴적하고, 다음에 같은 방법으로 니켈(Ni)층을 퇴적하고, 또한 장치를 450℃정도의 온도로 유지하여, 금-게르마늄-니켈 합금(Au-Ge-Ni)을 형성하고, 얻어진 합금층의 두께를 약 0.5내지 1㎛로 하는 것을 특징으로하는 전계효과 트랜지스터형의 반도체 장치 제조방법.
  11. 제1항 내지 제3항 중 어느 한항 에 있어서, 제1종의 유전체를 실리카(SiO2)로 하고, 또한 상기 제2종의 유전체를 실리콘 질화물(Si3N4)로 구성하는 것을 특징으로하는 전계효과 트랜지스터형의 반도체 장치 제조방법.
  12. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 금 및 실리카층을 제외한 상기 방법에 필요한 상기 층 모두의 에칭 처리를 CHF3+ SF6개스에 의한 반응성 이온 에칭에 의해서 행하고, 상기 실리카층을 상기 개스와 같은 개스에 의한 반응성 이온 에칭에 의해 에칭하고, 이 에칭 에지를 기판에 대하여 경사 시키거나, 또는 고압의 순수한 CH3개스나 또는 CH4개스에 의한 반응성 이온 에칭에 의해 에칭하여, 이 에칭 에지를 기판에 대하여 수직으로 하고, 또한 금속이 있는 경우에는 이 금속을 중성 개스의 이온 빔에 의한 에칭에 의해 에칭하는 것을 특징으로하는 전계효과 트랜지스터형의 반도체 장치 제조방법.
  13. 제1항의 방법에 의해서 얻어진 전계효과 트랜지스터형의 반도체 장치에 있어서, 게이트 전극이 상기 사다리꼴의 큰 쪽의 베이스 위에 놓여진 상측 부분을 구비하고, 이 상측부분이 중앙의 금속 영역과, 제1종의 유전체 재료의 주변 영역을 갖고, 이 주변 영역이 사다리꼴의 큰쪽 베이스의 표면을 넘어 돌출하고, 게이트에 가장 가까운 소스 및 드레인 전극의 에지가 게이트의 외측 에지에서 자기 정렬되고, 또한 이 게이트의 주변 영역이 한쪽에는 게이트 접점과 소스 접접과의 사이 및 다른 쪽에는 접점과 드레인 접점과의 사이의 공간에 배치되는 제2종의 유전체 재료층에 대하여 직각으로 되도록 한 것을 특징으로하는 전계효과 트랜지스터형의 반도체 장치.
  14. 제13항에 있어서, 상기 게이트의 상측 표면을, 소스 및 드레인 전극을 구성하는 금속과 동일한 금속층으로 덮는 것을 특징으로 하는 전계효과 트랜지스터형의 반도체 장치.
  15. 제13항 또는 제14항에 있어서, 상기 상측 게이트 부분의 전체를 금속으로 한 것을 특징으로 하는 전계효과 트랜지스터형의 반도체 장치.
  16. 제4항의 방법에 의해서 얻어진 전계효과 트랜지스터형의 반도체 장치에 있어서, 그 장치가 수개의 게이트 핑거를 구비하고, 이들 핑거의 상측 부분을 전체적으로 금속으로 하고, 또한 각각의 전극을 제2종의 유전체 재료층에 의해서 서로 절연한 것을 특징으로하는 전계효과 트랜지스터형의 반도체 장치.
  17. 제13항 또는 제14항에 있어서, 각 능동층이 그 표면에 중앙 영역을 형성하는 침강 부분을 구비하고 있고, 이 중앙 영역의 두께를 얇게 하고, 각 게이트 전극을 상기 중앙 영역 내에 형성하고, 또한 사다리꼴의 짧은 쪽의 베이스를 상기 침강 부분의 베이스 부분과 접촉시켜, 소위 홈이 파진 채널 트랜지스터를 형성하도록 한 것을 특징으로하는 전계효과 트랜지스터형의 반도체 장치.
  18. 제13항 또는 제14항에 있어서, 상기 제2고유 저항 레벨로 상기 제1전도형의 상기 소스 및 드레인 영역의 두께를 능동층으로부터의 거리가 길 수록 두껍게 하여, 소스 및 드레인 전극 하측에서 최대로 되도록 한 것을 특징으로 하는 전계효과 트랜지스터형의 반도체 장치.
  19. 제13항 또는 제14항에 있어서, 상기 제2전도형의 영역이 상기 능동층의 하측으로 연장하도록 한 것을 특징으로 하는 전계효과 트랜지스터형의 반도체 장치.
  20. 제13항 또는 제14항에 있어서, 상기 기판을 반절연성의 갈륨비소(GaAs)로 구성하고, 상기 제1고유 저항 레벨로 상기 제1전도형의 영역을 n-형의 갈륨비소로 구성하고, 상기 제2저항 레벨로 상기 제1전도형의 영역을 n+형의 갈륨비소로 구성하며, 또한 제2전도형의 영역을 설치하는 경우에, 이 제2전도형의 영역을 p-형 갈륨비소로 구성하는 것을 특징으로하는 전계효과 트랜지스터형의 반도체 장치.
  21. 제13항 또는 제14항에 있어서, 상기 게이트 전극을 형성하는 금속을 다음 그룹, 즉: - 두께가 각각 약 200nm,100nm및 500nm이상의 텅스텐(W), 탄탈륨(Ta) 및 금(Au)의 중첩물; - 두께가 각각 약 200nm,100nm및 500nm이상의 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 금(Au)의 중첩물; - 두께가 각각 약 200nm 및 500nm이상의 텅스텐(W) 및 금(Au)의 중첩물; 의 그룹으로부터 선정한 중첩 금속층으로 한 것을 특징으로 하는 전계효과 트랜지스터형의 반도체 장치.
  22. 제13항 또는 제14항에 있어서, 상기 소스 및 드레인 전극을 형성하는 금속을 금-게르마늄-내켈(Au-Ge-Ni)의 합금으로 한 것을 특징으로 하는 전계효과 트랜지스터형의 반도체 장치.
  23. 제13항 또는 제14항에 있어서, 제1종의 유전체 재료를 실리카(SiO2)로 하고, 제2종의 유전체 재료를 실리콘 질화물(Si3N4)로 한 것을 특징으로 하는 전계효과 트랜지스터형의 반도체 장치.
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