JP2543558B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JP2543558B2 JP2543558B2 JP63028220A JP2822088A JP2543558B2 JP 2543558 B2 JP2543558 B2 JP 2543558B2 JP 63028220 A JP63028220 A JP 63028220A JP 2822088 A JP2822088 A JP 2822088A JP 2543558 B2 JP2543558 B2 JP 2543558B2
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体素子の製造方法、特に、電界効果
トランジスタ（以下、単にFETと称する。）の製造に用
いて好適な方法に関する。
トランジスタ（以下、単にFETと称する。）の製造に用
いて好適な方法に関する。
（従来の技術） 例えば高周波増幅・発振用素子、論理回路用素子及び
その他の機能を有する半導体素子としてFET素子が広く
用いられている。
その他の機能を有する半導体素子としてFET素子が広く
用いられている。
これらFET素子により種々の電子機器を構成するに当
り、当該機器の小型化、高速化、低電力化といった要求
に応じて、超高密度集積回路（VLSI）を達成するための
研究開発が進められている。このFET素子では、当該素
子の微細化に伴なう短チャネル効果や、ソース・ドレイ
ン領域の寄生抵抗といった、活性層（以下の説明におい
ては、不純物を注入して構成した領域を活性層として包
括的に表わすものとする。）の形状（プロファイル）に
起因する種々の問題に対処する技術が不可欠となる。
り、当該機器の小型化、高速化、低電力化といった要求
に応じて、超高密度集積回路（VLSI）を達成するための
研究開発が進められている。このFET素子では、当該素
子の微細化に伴なう短チャネル効果や、ソース・ドレイ
ン領域の寄生抵抗といった、活性層（以下の説明におい
ては、不純物を注入して構成した領域を活性層として包
括的に表わすものとする。）の形状（プロファイル）に
起因する種々の問題に対処する技術が不可欠となる。
上述したFETとして、化合物半導体であるガリウム−
砒素（GaAs）を動作層として利用し、ゲート電極を金属
としたショットキー接合によって構成されるGaAsMESFET
素子が知られ、当該素子における前述の問題を解消する
技術の一例として、特開昭62−33476号公報に開示され
る素子及びその製造方法が知られている。
砒素（GaAs）を動作層として利用し、ゲート電極を金属
としたショットキー接合によって構成されるGaAsMESFET
素子が知られ、当該素子における前述の問題を解消する
技術の一例として、特開昭62−33476号公報に開示され
る素子及びその製造方法が知られている。
以下、図面を参照して、上述の公報に開示される技術
につき説明する。尚、以下の説明においては、上述した
素子の製造方法に従って説明することとする。また、以
下の説明においては、製造工程途中の構成成分を下地と
して包括的に表わす。
につき説明する。尚、以下の説明においては、上述した
素子の製造方法に従って説明することとする。また、以
下の説明においては、製造工程途中の構成成分を下地と
して包括的に表わす。
第２図（Ａ）〜（Ｄ）は、上述した公報に開示される
技術を説明するため、GaAsMESFET素子の製造工程を概略
的な基板断面により示す説明図である。図中、11は半絶
縁性のGaAsから成る基板、13はチャネル領域、15は二酸
化珪素（SiO2）膜、17は窒化タングステン（WN）膜、19
はゲート電極、21はソース領域、23はソース電極、25は
ドレイン電極、27はGaAsMESFET素子、ａはｎ型不純物イ
オンである。また、断面を示すハッチングは一部省略し
て図示すると共に、各構成成分の膜厚については詳細な
説明を省略する。
技術を説明するため、GaAsMESFET素子の製造工程を概略
的な基板断面により示す説明図である。図中、11は半絶
縁性のGaAsから成る基板、13はチャネル領域、15は二酸
化珪素（SiO2）膜、17は窒化タングステン（WN）膜、19
はゲート電極、21はソース領域、23はソース電極、25は
ドレイン電極、27はGaAsMESFET素子、ａはｎ型不純物イ
オンである。また、断面を示すハッチングは一部省略し
て図示すると共に、各構成成分の膜厚については詳細な
説明を省略する。
まず始めに、図示していないレジストパターンをマス
クとして、基板11上の設計に応じた所定領域に、例えば
珪素イオン（Si+）のようなｎ型不純物を４×1012（cm
-2）程度の不純物濃度で注入した後、所定の温度でアニ
ールすることにより、チャネル領域13を形成する。
クとして、基板11上の設計に応じた所定領域に、例えば
珪素イオン（Si+）のようなｎ型不純物を４×1012（cm
-2）程度の不純物濃度で注入した後、所定の温度でアニ
ールすることにより、チャネル領域13を形成する。
然る後、上述した下地の上側全面に二酸化珪素（Si
O2）を堆積し、少なくとも後段の工程によりドレイン領
域となる基板11上の所定部分を被覆し、かつゲート電極
を形成しようとする部分に端面が形成されるようにパタ
ーンニングしてSiO2膜15を形成する。
O2）を堆積し、少なくとも後段の工程によりドレイン領
域となる基板11上の所定部分を被覆し、かつゲート電極
を形成しようとする部分に端面が形成されるようにパタ
ーンニングしてSiO2膜15を形成する。
次に、上述した下地の上側全面にWN膜17を堆積して、
第２図（Ａ）に示す状態の下地を得る。
第２図（Ａ）に示す状態の下地を得る。
続いて、上述の下地に対して、例えば四弗化炭素（CF
4）をエッチングガスとして用いた反応性イオンエッチ
ング（Reactive Ion Etching:RIE）法のような異方性エ
ッチングを行ない、上述したSiO2膜15の、チャネル領域
13上の側面に、ゲート電極19を形成し、第２図（Ｂ）に
示す状態の下地を得る。
4）をエッチングガスとして用いた反応性イオンエッチ
ング（Reactive Ion Etching:RIE）法のような異方性エ
ッチングを行ない、上述したSiO2膜15の、チャネル領域
13上の側面に、ゲート電極19を形成し、第２図（Ｂ）に
示す状態の下地を得る。
次に、上述の下地に対して、ゲート電極19及びSiO2膜
15をマスクに用いてｎ型不純物（第２図（Ｃ）中、矢印
ａで示す。）のイオン注入を行ない、２×1013（cm-2）
程度の不純物濃度でソース領域21を形成し、前述同様の
アニール処理を行なうことによって第２図（Ｃ）に示す
状態の下地を得る。
15をマスクに用いてｎ型不純物（第２図（Ｃ）中、矢印
ａで示す。）のイオン注入を行ない、２×1013（cm-2）
程度の不純物濃度でソース領域21を形成し、前述同様の
アニール処理を行なうことによって第２図（Ｃ）に示す
状態の下地を得る。
上述の説明からも理解できるように、この公報に開示
される技術によれば、ソース領域21がセルフアラインで
形成されることとなる。
される技術によれば、ソース領域21がセルフアラインで
形成されることとなる。
続いて、上述の下地上に形成されるSiO2膜15を除去し
た後、従来周知の方法により、ソース電極23及びドレイ
ン電極25を形成し、第２図（Ｄ）に示すようなGaAsMESF
ET素子27が得られる。
た後、従来周知の方法により、ソース電極23及びドレイ
ン電極25を形成し、第２図（Ｄ）に示すようなGaAsMESF
ET素子27が得られる。
このようにして得られたGaAsMESFET素子27において、
ドレイン領域に相当する基板11の所定部分はチャネル領
域13と同程度の不純物濃度を以って構成されている。こ
れがため、イオン注入によってソース領域とドレイン領
域とを同時に形成した場合に比して、ドレイン領域に相
当する活性層の不純物濃度が低いため、チャネル長の短
縮に伴なう短チャネル効果を低減することが可能であ
る。
ドレイン領域に相当する基板11の所定部分はチャネル領
域13と同程度の不純物濃度を以って構成されている。こ
れがため、イオン注入によってソース領域とドレイン領
域とを同時に形成した場合に比して、ドレイン領域に相
当する活性層の不純物濃度が低いため、チャネル長の短
縮に伴なう短チャネル効果を低減することが可能であ
る。
（発明が解決しようとする課題） しかしながら、上述した従来の半導体素子の製造方法
では、一方の電極領域であるソース領域での寄生抵抗
と、短チャネル効果とを同時に解決し得るが、ドレイン
領域とチャネル領域との不純物濃度が同程度であるた
め、設計に応じてチャネル領域の低不純物濃度を所望と
する場合、ドレイン領域での寄生抵抗が大きくなる。こ
れがため、所謂、半導体素子のドレイン抵抗が高くなる
のみならず、当該ドレイン領域でのオーミック接触に係
る抵抗が高くなり、当該素子の高性能化を図ることが難
しいという問題点が有った。
では、一方の電極領域であるソース領域での寄生抵抗
と、短チャネル効果とを同時に解決し得るが、ドレイン
領域とチャネル領域との不純物濃度が同程度であるた
め、設計に応じてチャネル領域の低不純物濃度を所望と
する場合、ドレイン領域での寄生抵抗が大きくなる。こ
れがため、所謂、半導体素子のドレイン抵抗が高くなる
のみならず、当該ドレイン領域でのオーミック接触に係
る抵抗が高くなり、当該素子の高性能化を図ることが難
しいという問題点が有った。
また、従来、チャネル領域にイオン注入を行なった
後、ソース及びドレイン領域が露出した状態で、夫々の
活性領域に対して同時にイオン注入を行なう技術が広く
知られている。しかしながら、このような技術では、半
導体素子を搭載する電子機器の機能に応じた好適な量と
して夫々の領域（活性層）における個々の不純物プロフ
ァイルを制御することができないという点で、優れた半
導体素子を製造することが難しい。
後、ソース及びドレイン領域が露出した状態で、夫々の
活性領域に対して同時にイオン注入を行なう技術が広く
知られている。しかしながら、このような技術では、半
導体素子を搭載する電子機器の機能に応じた好適な量と
して夫々の領域（活性層）における個々の不純物プロフ
ァイルを制御することができないという点で、優れた半
導体素子を製造することが難しい。
この発明の目的は、上述した種々の問題点に鑑み成さ
れたものであり、半導体素子に形成される各々の活性層
の機能に応じた最適な不純物濃度及び注入深さを、一度
のイオン注入により、同時に達成可能な半導体素子の製
造方法を提供し、以って、優れた特性を有する半導体素
子を提供することに有る。
れたものであり、半導体素子に形成される各々の活性層
の機能に応じた最適な不純物濃度及び注入深さを、一度
のイオン注入により、同時に達成可能な半導体素子の製
造方法を提供し、以って、優れた特性を有する半導体素
子を提供することに有る。
（課題を解決するための手段） この目的の達成を図るため、この発明の半導体素子の
製造方法によれば、 少なくともゲート電極を含むイオン注入用の第一マス
ク層と、基板に形成された第一活性層とが設けられた下
地に、この第一活性層に隣接する第二活性層と第三活性
層とを形成して半導体素子を製造するに当り、 上述した下地の上側全面にイオン注入用の第二マスク
層であって、等方性エッチングすることが可能な材料か
ら成る第二マスク層を堆積した後、第二活性層形成領域
上に開口を有する第一のレジストパターンを設ける工程
と、 上述した第一のレジストパターンをマスクとして上述
の第二マスク層の一部分を、第二マスク層を構成する材
料のみを選択的にエッチング除去するエッチャントを用
いて等方性エッチングを行うことにより除去し、少なく
とも上述の第二活性層形成領域と前述した第一マスク層
の一方の側面とを露出する開口部を形成して前記第二マ
スク層の他の部分を自己整合的に残置させる工程と、 少なくとも、上述の第二活性層形成領域上と第三活性
層形成領域上とに亙って開口を有する第二のレジストパ
ターンを形成した後、上述の開口部及び第二マスク層を
経てイオン注入を行ない、前述した下地に第二活性層と
第三活性層とを同時形成する工程と を具えて成ることを特徴としている。
製造方法によれば、 少なくともゲート電極を含むイオン注入用の第一マス
ク層と、基板に形成された第一活性層とが設けられた下
地に、この第一活性層に隣接する第二活性層と第三活性
層とを形成して半導体素子を製造するに当り、 上述した下地の上側全面にイオン注入用の第二マスク
層であって、等方性エッチングすることが可能な材料か
ら成る第二マスク層を堆積した後、第二活性層形成領域
上に開口を有する第一のレジストパターンを設ける工程
と、 上述した第一のレジストパターンをマスクとして上述
の第二マスク層の一部分を、第二マスク層を構成する材
料のみを選択的にエッチング除去するエッチャントを用
いて等方性エッチングを行うことにより除去し、少なく
とも上述の第二活性層形成領域と前述した第一マスク層
の一方の側面とを露出する開口部を形成して前記第二マ
スク層の他の部分を自己整合的に残置させる工程と、 少なくとも、上述の第二活性層形成領域上と第三活性
層形成領域上とに亙って開口を有する第二のレジストパ
ターンを形成した後、上述の開口部及び第二マスク層を
経てイオン注入を行ない、前述した下地に第二活性層と
第三活性層とを同時形成する工程と を具えて成ることを特徴としている。
（作用） この発明の半導体素子の製造方法によれば、開口部を
形成することにより第二活性層形成領域が下地表面とし
て露出し、かつ当該開口部の形成工程で残存せしめた第
二マスク層により第三活性層形成領域が被覆された状態
でイオン注入を行なう構成と成っている。これがため、
イオン注入を直接的に受ける第二活性層と、第二マスク
層を介して上述の注入を間接的に受ける第三活性層とが
同時に形成されることとなる。従って、第三活性層形成
領域上に配設された第二マスク層により、第三活性層の
イオン注入に係る状態を制御することができる。また、
開口部の形成を、第二マスク層を構成する材料のみを選
択的にエッチング除去するエッチャントを用いて等方性
エッチングすることにより行うと、第二マスク層の残存
部分は、自己整合的に形成される。したがって厳密な合
わせ精度が不要なため、より微細な半導体素子の製造に
も対応することができる。
形成することにより第二活性層形成領域が下地表面とし
て露出し、かつ当該開口部の形成工程で残存せしめた第
二マスク層により第三活性層形成領域が被覆された状態
でイオン注入を行なう構成と成っている。これがため、
イオン注入を直接的に受ける第二活性層と、第二マスク
層を介して上述の注入を間接的に受ける第三活性層とが
同時に形成されることとなる。従って、第三活性層形成
領域上に配設された第二マスク層により、第三活性層の
イオン注入に係る状態を制御することができる。また、
開口部の形成を、第二マスク層を構成する材料のみを選
択的にエッチング除去するエッチャントを用いて等方性
エッチングすることにより行うと、第二マスク層の残存
部分は、自己整合的に形成される。したがって厳密な合
わせ精度が不要なため、より微細な半導体素子の製造に
も対応することができる。
（実施例） 以下、この発明の半導体素子の製造方法の実施例につ
き、図面を参照して説明する。尚、以下の説明で参照す
る図面は、この発明を理解し得る程度に概略的に示して
あるに過ぎず、この発明は図示例にのみ限定されるもの
ではないことを理解されたい。また、以下の説明におい
ては、化合物半導体であるGaAsのショットキー接合をゲ
ートとして用いたGaAsMESFET素子に適用し、第一活性層
としてのチャネル領域、第二活性層としてのソース領域
及び第三活性層としてのドレイン領域として、特定の条
件の下で実施した場合につき説明を行なうが、この発明
はこれら特定の素子及び条件にのみ限定されるものでは
ない。
き、図面を参照して説明する。尚、以下の説明で参照す
る図面は、この発明を理解し得る程度に概略的に示して
あるに過ぎず、この発明は図示例にのみ限定されるもの
ではないことを理解されたい。また、以下の説明におい
ては、化合物半導体であるGaAsのショットキー接合をゲ
ートとして用いたGaAsMESFET素子に適用し、第一活性層
としてのチャネル領域、第二活性層としてのソース領域
及び第三活性層としてのドレイン領域として、特定の条
件の下で実施した場合につき説明を行なうが、この発明
はこれら特定の素子及び条件にのみ限定されるものでは
ない。
第１図（Ａ）〜（Ｇ）は、この発明の製造方法の実施
例を説明するため、第２図（Ａ）〜（Ｄ）と同様にして
示す製造工程図である。また、この発明の特徴となる構
成成分を除き、既に説明したものと同一の機能を有する
構成成分については同一の符号を付して示すこととす
る。さらに、以下の説明においては、活性層を形成する
に当ってのアニール処理を省略して説明する。これら図
中、29は例えばタングステン−アルミニウム（Ｗ−Al）
合金またはその他任意好適な高融点金属から成るゲート
電極形成層、31は例えばアルミニウム（Al）、ニッケル
（Ni）またはその他の好適材料からなる電極パターン
層、33はゲート電極形成層29をエッチングして得られる
ゲート電極、35はゲート電極33と共に形成されるサイド
エッチング部、37は電極パターン層31とゲート電極33と
サイドエッチング部35とから構成される第一マスク層、
39a〜39cは例えばゲルマニウム（Ge）からなるイオン注
入用の第二マスク層、41は第二活性層形成領域に相当す
るソース形成領域、45はソース形成領域41上の任意の位
置に形成される開口43を画成する第一のレジストパター
ン、47は第二マスク層に形成された開口部、49は第三活
性層形成領域に相当するドレイン形成領域、53はソース
形成領域41とドレイン形成領域49とに亙る開口51を画成
する第二のレジストパターン、55はソース領域、57はド
レイン領域、59は、この実施例の工程により作製された
GaAsMESFET素子である。
例を説明するため、第２図（Ａ）〜（Ｄ）と同様にして
示す製造工程図である。また、この発明の特徴となる構
成成分を除き、既に説明したものと同一の機能を有する
構成成分については同一の符号を付して示すこととす
る。さらに、以下の説明においては、活性層を形成する
に当ってのアニール処理を省略して説明する。これら図
中、29は例えばタングステン−アルミニウム（Ｗ−Al）
合金またはその他任意好適な高融点金属から成るゲート
電極形成層、31は例えばアルミニウム（Al）、ニッケル
（Ni）またはその他の好適材料からなる電極パターン
層、33はゲート電極形成層29をエッチングして得られる
ゲート電極、35はゲート電極33と共に形成されるサイド
エッチング部、37は電極パターン層31とゲート電極33と
サイドエッチング部35とから構成される第一マスク層、
39a〜39cは例えばゲルマニウム（Ge）からなるイオン注
入用の第二マスク層、41は第二活性層形成領域に相当す
るソース形成領域、45はソース形成領域41上の任意の位
置に形成される開口43を画成する第一のレジストパター
ン、47は第二マスク層に形成された開口部、49は第三活
性層形成領域に相当するドレイン形成領域、53はソース
形成領域41とドレイン形成領域49とに亙る開口51を画成
する第二のレジストパターン、55はソース領域、57はド
レイン領域、59は、この実施例の工程により作製された
GaAsMESFET素子である。
まず始めに、既に説明したのと同様にして、半絶縁性
のGaAsから成る基板11上の設計に応じた所定領域に第一
活性層としてのチャネル領域13を形成する。続いて、当
該領域13を形成した基板11の上側全面に、ゲート電極を
形成するためのゲート電極形成層29を堆積する。然る
後、チャネル領域13の上側であり、かつゲート電極の配
設を所望とするゲート電極形成層29上の所定部分に、例
えばリフトオフ技術によって、電極パターン層31を形成
し、第１図（Ａ）に示す状態の下地を得る。
のGaAsから成る基板11上の設計に応じた所定領域に第一
活性層としてのチャネル領域13を形成する。続いて、当
該領域13を形成した基板11の上側全面に、ゲート電極を
形成するためのゲート電極形成層29を堆積する。然る
後、チャネル領域13の上側であり、かつゲート電極の配
設を所望とするゲート電極形成層29上の所定部分に、例
えばリフトオフ技術によって、電極パターン層31を形成
し、第１図（Ａ）に示す状態の下地を得る。
続いて、例えば反応性イオンエッチング（Reactive I
on Etching:RIE）法のようなドライエッチング技術によ
り、上述した電極パターン層31をエッチングマスクとし
てエッチングする。このようにして、電極パターン層31
と、ゲート電極33と、当該電極33の両側面のサイドエッ
チング部35（図中、破線で囲んで示す。）とから成る第
一マスク層37を形成することにより第１図（Ｂ）に示す
状態の下地を得る。
on Etching:RIE）法のようなドライエッチング技術によ
り、上述した電極パターン層31をエッチングマスクとし
てエッチングする。このようにして、電極パターン層31
と、ゲート電極33と、当該電極33の両側面のサイドエッ
チング部35（図中、破線で囲んで示す。）とから成る第
一マスク層37を形成することにより第１図（Ｂ）に示す
状態の下地を得る。
ここで、第一マスク層37の構成成分としてサイドエッ
チング部35を形成することにより、所謂、LDD（Lightly
Doped Drain）構造と同様に、後述する２つの活性層
（ソース領域及びドレイン領域）が側方拡散して生ずる
短チャネル効果の低減に寄与せしめることが期待でき
る。
チング部35を形成することにより、所謂、LDD（Lightly
Doped Drain）構造と同様に、後述する２つの活性層
（ソース領域及びドレイン領域）が側方拡散して生ずる
短チャネル効果の低減に寄与せしめることが期待でき
る。
次に、上述した下地の上側全面にイオン注入用の第二
マスク層39a〜39cを堆積する。このような積層関係とす
ることにより、基板11上に直接被着する第二マスク層39
a及び39bと、第一マスク層37の上側に堆積される第二マ
スク層39cとが形成される。
マスク層39a〜39cを堆積する。このような積層関係とす
ることにより、基板11上に直接被着する第二マスク層39
a及び39bと、第一マスク層37の上側に堆積される第二マ
スク層39cとが形成される。
然る後、当該マスク層39a〜39cの上側全面に所定の膜
厚を以って、ソース形成領域41上の任意の位置（後述）
にのみ開口43を有する第一のレジストパターン45を形成
し、第１図（Ｃ）に示す状態の下地を得る。
厚を以って、ソース形成領域41上の任意の位置（後述）
にのみ開口43を有する第一のレジストパターン45を形成
し、第１図（Ｃ）に示す状態の下地を得る。
続いて、上述した第一のレジストパターン45をエッチ
ングマスクとして、例えば六弗化硫黄（SF6）をエッチ
ングガスとして用いたRIE法またはその他のドライエッ
チング技術により、第二マスク層39a〜39cを構成する材
料のみを選択的にエッチング除去して第１図（Ｄ）に示
すような開口部47を形成する。
ングマスクとして、例えば六弗化硫黄（SF6）をエッチ
ングガスとして用いたRIE法またはその他のドライエッ
チング技術により、第二マスク層39a〜39cを構成する材
料のみを選択的にエッチング除去して第１図（Ｄ）に示
すような開口部47を形成する。
この開口部47を形成するためのエッチング工程につき
詳細に説明すれば、この発明の製造方法の構成として既
に述べたように、第一のレジストパターン45により画成
される開口43に関して、厳密な位置合わせを行なうこと
なく、第一マスク層37の一方の側面を露出せしめる構成
成分として開口部47を形成するとができる。即ち、上述
した開口部47の形成に係るドライエッチング技術を等方
性エッチングが行ない得る条件とすれば、等方性エッチ
ング処理を行なうに従って、基板11の表面に垂直な方向
のみならず当該面に平行なエッチングが進行する。これ
がため、開口43が、前述したソース形成領域41のいずれ
の位置に形成された場合であっても、第二マスク層39a
の端面とゲート電極33の一方の側面とが露出することと
なる。従って、上述した平行方向のエッチングは、少な
くとも第一マスク層37の側面を露出した時点で停止し、
第二マスク層39b及び39cがエッチングされることがな
い。すなわち、第二マスク層39b及び39c、また39aの残
りの部分は、自己整合的に残置されることになる。
詳細に説明すれば、この発明の製造方法の構成として既
に述べたように、第一のレジストパターン45により画成
される開口43に関して、厳密な位置合わせを行なうこと
なく、第一マスク層37の一方の側面を露出せしめる構成
成分として開口部47を形成するとができる。即ち、上述
した開口部47の形成に係るドライエッチング技術を等方
性エッチングが行ない得る条件とすれば、等方性エッチ
ング処理を行なうに従って、基板11の表面に垂直な方向
のみならず当該面に平行なエッチングが進行する。これ
がため、開口43が、前述したソース形成領域41のいずれ
の位置に形成された場合であっても、第二マスク層39a
の端面とゲート電極33の一方の側面とが露出することと
なる。従って、上述した平行方向のエッチングは、少な
くとも第一マスク層37の側面を露出した時点で停止し、
第二マスク層39b及び39cがエッチングされることがな
い。すなわち、第二マスク層39b及び39c、また39aの残
りの部分は、自己整合的に残置されることになる。
このような開口部47を形成した後、第一のレジストパ
ターン45を除去し、第１図（Ｅ）に示すように、第二の
レジストパターン53を画成する。然る後、当該レジスト
パターン53と、前述した第一マスク層37とをイオン注入
用マスクとし、開口部47と第二マスク層39bとを介して
矢印ａで示す不純物イオンの注入を行なう。このように
して、第二活性層に相当するソース領域55と第三活性層
に相当するドレイン領域57とがセルフアラインで同時に
得られる。
ターン45を除去し、第１図（Ｅ）に示すように、第二の
レジストパターン53を画成する。然る後、当該レジスト
パターン53と、前述した第一マスク層37とをイオン注入
用マスクとし、開口部47と第二マスク層39bとを介して
矢印ａで示す不純物イオンの注入を行なう。このように
して、第二活性層に相当するソース領域55と第三活性層
に相当するドレイン領域57とがセルフアラインで同時に
得られる。
上述した説明及び第１図（Ｅ）からも理解できるよう
に、開口部47により表面に露出したソース形成領域41に
対しては、例えばイオンの加速エネルギーやドーズ量と
いったイオン注入条件に応じてソース領域55が形成され
る。他方、第二マスク層39bで被覆された状態のドレイ
ン形成領域49では当該層39bの膜厚を調節することによ
りイオン阻止条件が設定され、当該阻止条件と上述のイ
オン注入条件との関係に応じて、ドレイン領域57の不純
物濃度や注入深さを制御することができる。
に、開口部47により表面に露出したソース形成領域41に
対しては、例えばイオンの加速エネルギーやドーズ量と
いったイオン注入条件に応じてソース領域55が形成され
る。他方、第二マスク層39bで被覆された状態のドレイ
ン形成領域49では当該層39bの膜厚を調節することによ
りイオン阻止条件が設定され、当該阻止条件と上述のイ
オン注入条件との関係に応じて、ドレイン領域57の不純
物濃度や注入深さを制御することができる。
また、この工程でのイオン注入においては、第一マス
ク層37として形成されたサイドエッチング部35の作用に
より、短チャネル効果の低減に寄与せしめることが可能
である。
ク層37として形成されたサイドエッチング部35の作用に
より、短チャネル効果の低減に寄与せしめることが可能
である。
次に、上述した第二マスク層39a〜39c、電極パターン
層31及び第二のレジストパターン53を除去し、従来と同
様にソース電極23及びドレイン電極25を形成して、この
発明の実施例に係るGaAsMESFET素子59を得る（第１図
（Ｆ））。
層31及び第二のレジストパターン53を除去し、従来と同
様にソース電極23及びドレイン電極25を形成して、この
発明の実施例に係るGaAsMESFET素子59を得る（第１図
（Ｆ））。
以上、この発明の実施例につき詳細に説明したが、こ
の発明の半導体素子の製造方法は上述した実施例にのみ
限定されるものではないこと明らかである。
の発明の半導体素子の製造方法は上述した実施例にのみ
限定されるものではないこと明らかである。
例えば、上述の実施例では、短チャネル効果を低減せ
しめるためのサイドエッチング部を含む第一マスク層を
用いた場合につき説明した。しかしながら、この発明の
方法は、これにのみ限定して実施するものではなく、上
述のサイドエッチング部の代わりに、従来周知のサイド
ウオールを具えた構成として第一マスク層を形成しても
良い。
しめるためのサイドエッチング部を含む第一マスク層を
用いた場合につき説明した。しかしながら、この発明の
方法は、これにのみ限定して実施するものではなく、上
述のサイドエッチング部の代わりに、従来周知のサイド
ウオールを具えた構成として第一マスク層を形成しても
良い。
さらに、この発明の製造方法は、上述した短チャネル
効果低減を目的とする技術を併用した場合にのみ適用さ
れるものではなく、上述の第一マスク層として、電極パ
ターン層とゲート電極との幅が一致する状態で行なって
も、充分な効果が得られること明らかである。
効果低減を目的とする技術を併用した場合にのみ適用さ
れるものではなく、上述の第一マスク層として、電極パ
ターン層とゲート電極との幅が一致する状態で行なって
も、充分な効果が得られること明らかである。
また、開口部を形成する際のエッチング工程におい
て、第一マスク層の一方の端部のみを確実にエッチング
除去するため、基板表面から第一マスク層の上側に至る
高さを充分高くし、第二マスク層が段切れを生じる場合
につき図示して説明した。しかしながら、第二マスク層
が連続した層として堆積された場合、第一マスク層の一
方の側の第二マスク層がエッチング除去された後に経時
的にエッチングが進行しても、少なくとも第一マスク層
の他方の側の第二マスク層が残存する条件であれば、上
述と同様の効果を得ることができる。
て、第一マスク層の一方の端部のみを確実にエッチング
除去するため、基板表面から第一マスク層の上側に至る
高さを充分高くし、第二マスク層が段切れを生じる場合
につき図示して説明した。しかしながら、第二マスク層
が連続した層として堆積された場合、第一マスク層の一
方の側の第二マスク層がエッチング除去された後に経時
的にエッチングが進行しても、少なくとも第一マスク層
の他方の側の第二マスク層が残存する条件であれば、上
述と同様の効果を得ることができる。
これと同様に、例えば第１図（Ｃ）及び（Ｄ）を参照
して説明した開口部の形成に当り、説明の理解を容易と
するため、第一のレジストパターン45により形成される
開口43が、ソース形成領域41の上側に相当する場合につ
き図示して説明した。しかしながら、開口43の配設位置
は、これに限定されるものではなく、少なくとも第二マ
スク層39aの上側に相当する領域であれば良い。これに
伴ない、ソース形成領域41（またはドレイン形成領域4
9）は、第二のレジストパターン49の配設位置により規
定されるものである（第１図（Ｅ）参照）。
して説明した開口部の形成に当り、説明の理解を容易と
するため、第一のレジストパターン45により形成される
開口43が、ソース形成領域41の上側に相当する場合につ
き図示して説明した。しかしながら、開口43の配設位置
は、これに限定されるものではなく、少なくとも第二マ
スク層39aの上側に相当する領域であれば良い。これに
伴ない、ソース形成領域41（またはドレイン形成領域4
9）は、第二のレジストパターン49の配設位置により規
定されるものである（第１図（Ｅ）参照）。
さらに、この発明の特徴となる第二マスク層を構成す
る材料としてゲルマニウムを用いた場合につき説明した
が、次のような条件を満たす材料であれば、これ以外の
材料であっても良い。
る材料としてゲルマニウムを用いた場合につき説明した
が、次のような条件を満たす材料であれば、これ以外の
材料であっても良い。
不純物イオンの注入に際してイオン注入阻止条件を設
定し得る程度にイオン注入阻止能が大きい材料 例えば基板のように堆積面を構成する材料との間に、
例えば剥離等の、応力に起因する悪影響を生じない材料 レジストパターン、第一マスク層及び基板に比してエ
ッチング速度が大きく、かつ等方性エッチングを行なう
ことが可能な材料 このような材料として、例えば上述のゲルマニウムの
代わりに窒化珪素（SiNX）等を用いることが可能であ
る。
定し得る程度にイオン注入阻止能が大きい材料 例えば基板のように堆積面を構成する材料との間に、
例えば剥離等の、応力に起因する悪影響を生じない材料 レジストパターン、第一マスク層及び基板に比してエ
ッチング速度が大きく、かつ等方性エッチングを行なう
ことが可能な材料 このような材料として、例えば上述のゲルマニウムの
代わりに窒化珪素（SiNX）等を用いることが可能であ
る。
これに加えて、上述の実施例では、半導体素子の一例
としてGaAsMESFET素子を製造する場合につき説明した
が、GaAs以外の半導体から成るMESFET素子、さらには、
MOSFET素子等にも適用し得る。
としてGaAsMESFET素子を製造する場合につき説明した
が、GaAs以外の半導体から成るMESFET素子、さらには、
MOSFET素子等にも適用し得る。
これら材料、形状、配置関係、数値的条件及びその他
の条件は、この発明の目的の範囲内で、任意好適な設計
の変更及び変形を行ない得ること明らかである。
の条件は、この発明の目的の範囲内で、任意好適な設計
の変更及び変形を行ない得ること明らかである。
（発明の効果） 上述した説明からも明らかなように、この発明の半導
体素子の製造方法によれば、前述した構成とすることに
より、イオン注入を直接的に受ける第二活性層と、第二
マスク層を介して上述の注入を間接的に受ける第三活性
層とが同時に形成されることとなる。これがため、第三
活性層形成領域上に配設された第二マスク層により、第
三活性層のイオン注入に係る状態を制御し得る。また、
開口部の形成を、第二マスク層を構成する材料のみを選
択的にエッチング除去するエッチャントを用いて等方性
エッチングすることにより行うと、第二マスク層の残存
部分は、自己整合的に形成される。したがって厳密な合
わせ精度が不要なため、より微細な半導体素子の製造に
も対応することができる。
体素子の製造方法によれば、前述した構成とすることに
より、イオン注入を直接的に受ける第二活性層と、第二
マスク層を介して上述の注入を間接的に受ける第三活性
層とが同時に形成されることとなる。これがため、第三
活性層形成領域上に配設された第二マスク層により、第
三活性層のイオン注入に係る状態を制御し得る。また、
開口部の形成を、第二マスク層を構成する材料のみを選
択的にエッチング除去するエッチャントを用いて等方性
エッチングすることにより行うと、第二マスク層の残存
部分は、自己整合的に形成される。したがって厳密な合
わせ精度が不要なため、より微細な半導体素子の製造に
も対応することができる。
従って、半導体素子に形成される各々の活性層の機能
に応じた最適な不純物濃度及び注入深さを同時に達成す
ることが可能で、かつ半導体素子の設計の自由度を向上
し得る半導体素子の製造方法を提供し、延いては、優れ
た半導体素子を提供することができる。
に応じた最適な不純物濃度及び注入深さを同時に達成す
ることが可能で、かつ半導体素子の設計の自由度を向上
し得る半導体素子の製造方法を提供し、延いては、優れ
た半導体素子を提供することができる。
第１図（Ａ）〜（Ｆ）は、この発明の製造方法の実施例
を説明するため、各製造工程に従って、下地の概略的断
面により示す説明図、 第２図（Ａ）〜（Ｄ）は、従来技術を説明するため、第
１図（Ａ）〜（Ｆ）と同様な概略的断面により示す説明
図である。 11……基板、13……チャネル領域（第一活性層） 15……二酸化ケイ素（SiO2）膜 17……窒化タングステン（WN）膜 19,33……ゲート電極、21……ソース領域 23……ソース電極、25……ドレイン電極 27,59……GaAsMESFET素子 29……ゲート電極形成層、31……電極パターン層 35……サイドエッチング部、37……第一マスク層 39a〜39c……第二マスク層 41……ソース形成領域（第二活性層形成領域） 43,51……開口、45……第一のレジストパターン 47……開口部 49……ドレイン形成領域（第三活性層形成領域） 53……第二のレジストパターン 55……ソース領域（第二活性層） 57……ドレイン領域（第三活性層） ａ……不純物イオン。
を説明するため、各製造工程に従って、下地の概略的断
面により示す説明図、 第２図（Ａ）〜（Ｄ）は、従来技術を説明するため、第
１図（Ａ）〜（Ｆ）と同様な概略的断面により示す説明
図である。 11……基板、13……チャネル領域（第一活性層） 15……二酸化ケイ素（SiO2）膜 17……窒化タングステン（WN）膜 19,33……ゲート電極、21……ソース領域 23……ソース電極、25……ドレイン電極 27,59……GaAsMESFET素子 29……ゲート電極形成層、31……電極パターン層 35……サイドエッチング部、37……第一マスク層 39a〜39c……第二マスク層 41……ソース形成領域（第二活性層形成領域） 43,51……開口、45……第一のレジストパターン 47……開口部 49……ドレイン形成領域（第三活性層形成領域） 53……第二のレジストパターン 55……ソース領域（第二活性層） 57……ドレイン領域（第三活性層） ａ……不純物イオン。
Claims (1)
- 【請求項１】少なくともゲート電極を含むイオン注入用
の第一マスク層と、基板に形成された第一活性層とが設
けられた下地に、該第一活性層に隣接する第二活性層と
第三活性層とを形成して半導体素子を製造するに当り、 前記下地の上側全面にイオン注入用の第二マスク層であ
って、等方性エッチングすることが可能な材料から成る
第二マスク層を堆積した後、第二活性層形成領域上に開
口を有する第一のレジストパターンを設ける工程と、 前記第一のレジストパターンをマスクとして前記第二マ
スク層の一部分を、第二マスク層を構成する材料のみを
選択的にエッチング除去するエッチャントを用いて等方
性エッチングを行うことにより除去し、少なくとも前記
第二活性層形成領域と前記第一マスク層の一方の側面と
を露出する開口部を形成して前記第二マスク層の他の部
分を自己整合的に残置させる工程と、 少なくとも、前記第二活性層形成領域上と第三活性層形
成領域上とに亙って開口を有する第二のレジストパター
ンを形成した後、前記開口部および第二マスク層を経て
イオン注入を行ない、前記下地に第二活性層及び第三活
性層を同時形成する工程と を具えて成ることを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028220A JP2543558B2 (ja) | 1988-02-09 | 1988-02-09 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028220A JP2543558B2 (ja) | 1988-02-09 | 1988-02-09 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01204474A JPH01204474A (ja) | 1989-08-17 |
| JP2543558B2 true JP2543558B2 (ja) | 1996-10-16 |
Family
ID=12242539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63028220A Expired - Lifetime JP2543558B2 (ja) | 1988-02-09 | 1988-02-09 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2543558B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2786307B2 (ja) * | 1990-04-19 | 1998-08-13 | 三菱電機株式会社 | 電界効果トランジスタ及びその製造方法 |
| DE19953620A1 (de) * | 1998-11-09 | 2000-05-11 | Int Rectifier Corp | Niederspannungs-MOSFET und Verfahren zu seiner Herstellung |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142872A (ja) * | 1986-12-05 | 1988-06-15 | Sharp Corp | 自己整合型電界効果トランジスタの製造方法 |
-
1988
- 1988-02-09 JP JP63028220A patent/JP2543558B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01204474A (ja) | 1989-08-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| EXPY | Cancellation because of completion of term | ||
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