KR20180058168A - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그의 제조 방법을 개시한다. 반도체 소자는, 기판과, 상기 기판의 일측 상에 배치된 소스 전극과, 상기 소스 전극에 대향하는 상기 기판의 타측 상에 배치된 드레인 전극과, 상기 드레인 전극과 상기 소스 전극 사이의 상기 기판 상에 배치된 제 1 게이트 전극과, 상기 제 1 게이트 전극과 상기 드레인 전극 사이 또는 상기 제 1 게이트 전극과 상기 소스 전극 사이에 배치되고, 상기 기판으로부터 그의 하면의 높이가 상기 제 1 게이트 전극의 하면과 다른 높이로 배치된 제 2 게이트 전극을 포함한다.
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 상세하게는 복수개의 게이트 전극들을 갖는 반도체 소자 및 그의 제조 방법에 관한 것이다.
IT 기술의 발전에 따라 반도체 소자들의 고집적화, 고속 동작 및 고전압, 고전력밀도 등이 중요하게 되었다. 반도체 소자 중에 특히 GaN 소자인 HEMTs(high electron mobility transistors)의 경우 전계효과 트랜지스터가 고속 및 고전력의 소자로 부상하고 있다.
반도체 소자가 고속 동작을 하기 위해서는 게이트 선폭(length)이 작아져야 한다. 그러나 게이트 선폭(length)이 작아지면 저항이 증가하여 고주파 특성이 저하되는 문제가 생긴다. 또한 반도체소자의 집적도가 높아짐에 따라 게이트 전극-드레인 전극간의 거리도 줄어 들게 되고, 이 때문에 항복전압이 낮아지게 된다.
본 발명이 이루고자 하는 과제는 항복 전압을 증가시킬 수 있는 반도체 소자 및 그의 제조방법을 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 과제는 안정적인 구조를 갖는 반도체 소자 및 그의 제조방법을 제공하는 데 있다.
본 발명은 반도체 소자를 개시한다. 그의 소자는 기판; 상기 기판의 일측 상에 배치된 소스 전극; 상기 소스 전극에 대향하는 상기 기판의 타측 상에 배치된 드레인 전극; 상기 드레인 전극과 상기 소스 전극 사이의 상기 기판 상에 배치된 제 1 게이트 전극; 및 상기 제 1 게이트 전극과 상기 드레인 전극 사이 또는 상기 제 1 게이트 전극과 상기 소스 전극 사이에 배치되고, 상기 기판으로부터 그의 하면의 높이가 상기 제 1 게이트 전극의 하면과 다른 높이로 배치된 제 2 게이트 전극을 포함한다.
일 예에 따르면, 상기 제 1 및 제 2 게이트 전극들은 티 형 게이트 전극과 평판 형 게이트 전극을 각각 포함할 수 있다.
일 예에 따르면, 상기 티 형 게이트 전극은: 상기 기판 상에 배치된 제 1 게이트 풋; 및 상기 제 1 게이트 풋 상에 배치된 게이트 헤드를 포함할 수 있다. 상기 평판 형 게이트 전극은 상기 제 1 게이트 풋의 높이보다 큰 높이를 가질 수 있다.
일 예에 따르면, 상기 평판 형 게이트 전극과 상기 기판 사이에 배치된 제 1 게이트 절연 층을 더 포함할 수 있다.
일 예에 따르면, 상기 제 1 게이트 절연 층과 상기 평판 형 게이트 전극 사이에 배치된 제 2 게이트 절연 층을 더 포함할 수 있다. 상기 제 2 게이트 절연 층은 포토레지스트 층을 포함할 수 있다.
일 예에 따르면, 상기 제 2 게이트 전극은 상기 제 1 게이트 전극 상에 배치될 수 있다. 상기 소자는, 상기 제 2 게이트 전극과 상기 제 1 게이트 전극 사이에 배치된 제 3 게이트 절연 층을 더 포함할 수 있다.
일 예에 따르면, 상기 제 1 내지 제 3 게이트 절연 층들은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
일 예에 따르면, 상기 제 1 게이트 풋은 복수개일 수 있다. 상기 티 형 게이트 전극은 상기 제 1 게이트 풋들 사에 배치되고, 상기 제 1 개이트 풋의 폭보다 넓은 폭을 갖는 적어도 하나의 제 2 게이트 풋을 포함할 수 있다.
일 예에 따르면, 상기 평판 형 게이트 전극은 상기 제 1 및 제 2 게이트 풋들과 동일한 거리 내에 배치될 수 있다.
일 예에 따르면, 상기 평판 형 게이트 전극들은 상기 제 2 게이트 풋에 인접하는 요철을 가질 수 있다.
일 예에 따르면, 상기 제 2 게이트 풋이 사각형 모양을 가질 경우, 상기 요철은 각진 홈 모양을 가질 수 있다.
일 예에 따르면, 상기 제 2 게이트 풋이 원형 모양을 가질 경우, 상기 요철은 라운드진 홈 모양을 가질 수 있다.
일 예에 따르면, 상기 제 2 게이트 전극은 상기 제 1 게이트 전극의 두께와 다른 두계를 가질 수 있다.
본 발명의 일 예에 따른 반도체 소자의 제조 방법은 기판 상에 소스 전극 및 드레인 전극을 형성하는 단계; 상기 소스 전극과 상기 드레인 전극 사이의 상기 기판의 일부를 노출하는 게이트 절연 층을 형성하는 단계; 및 상기 노출된 상기 기판의 일부와, 상기 게이트 절연 막 상에 제 1 및 제 2 게이트 전극들을 형성하는 단계를 포함할 수 있다. 제 2 게이트 전극들의 하면은 상기 제 1 게이트 전극의 하면과 다른 높이로 형성될 수 있다.
일 예에 따르면, 상기 제 1 및 제 2 게이트 전극들은 리프트 오프 공정으로 동시에 형성될 수 있다.
일 예에 따르면, 상기 게이트 절연 층을 형성하는 단계는: 상기 소스 전극, 상기 드레인 전극, 및 상기 기판 상에 상기 게이트 절연 층을 증착하는 단계; 상기 게이트 절연 층 상에 포토레지스트 층을 형성하는 단계; 및 상기 포토레지스트 층의 일부와 상기 게이트 절연 층의 일부를 제거하여 상기 기판의 일부를 노출하는 단계를 포함할 수 있다. 상기 포토레지스트 층의 일부와 상기 게이트 절연 층의 일부를 제거하는 단계는 전자빔 노광 방법을 포함할 수 있다.
상술한 바와 같이, 본 발명의 개념에 따른 반도체 소자는 소스 전극과 드레인 전극 사이의 제 1 및 제 2 게이트 전극을 포함할 수 있다. 제 1 게이트 전극은 제 1 및 제 2 게이트 풋들과 게이트 헤드를 포함할 수 있다. 게이트 헤드는 제 1 및 제 2 게이트 풋들 상에 배치될 수 있다. 제 1 게이트 풋들은 게이트 헤드보다 좁을 수 있다. 제 2 게이트 풋들은 제 1 게이트 풋들 사이에 배치되고, 게이트 헤드를 안정적으로 지지할 수 있다.
게이트 전압들이 제 1 및 제 2 게이트 전극들에 제공될 경우, 반도체 소자는 턴온될 수 있다. 제 2 게이트 전극은 소스 전극과 드레인 전극 사이의 필드를 완화시켜 반도체 소자의 항복 전압을 증가시킬 수 있다.
도 1은 본 발명의 개념에 따른 반도체 소자를 보여주는 평면도이다.
도 2는 도 1의 I-I' 선성을 절취하여 나타낸 단면도이다.
도 3 내지 도 6은 도 1의 반도체 소자의 제조 방법을 보여주는 공정 단면도들이다.
도 7은 도 2의 게이트 헤드의 일 예를 보여주는 단면도이다.
도 8은 도 2의 제 2 게이트 전극 아래의 제 2 게이트 절연 층의 일 예를 보여주는 단면도이다.
도 9는 도 2의 제 1 게이트 전극 상의 제 2 게이트 전극의 일 예를 보여주는 단면도이다.
도 10은 본 발명의 개념에 따른 반도체 소자의 일 예를 보여주는 평면도이다.
도 11은 도 10의 II-II' 선상을 절취하여 보여주는 단면도이다.
도 2는 도 1의 I-I' 선성을 절취하여 나타낸 단면도이다.
도 3 내지 도 6은 도 1의 반도체 소자의 제조 방법을 보여주는 공정 단면도들이다.
도 7은 도 2의 게이트 헤드의 일 예를 보여주는 단면도이다.
도 8은 도 2의 제 2 게이트 전극 아래의 제 2 게이트 절연 층의 일 예를 보여주는 단면도이다.
도 9는 도 2의 제 1 게이트 전극 상의 제 2 게이트 전극의 일 예를 보여주는 단면도이다.
도 10은 본 발명의 개념에 따른 반도체 소자의 일 예를 보여주는 평면도이다.
도 11은 도 10의 II-II' 선상을 절취하여 보여주는 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 장치는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 명세서에서 솔더, 블록들, 분말들, 스페이서, 및 자기장은 반도체 분야에서 주로 사용되는 의미로 이해될 수 있을 것이다. 바람직한 실시 예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다.
도 1은 본 발명의 개념에 따른 반도체 소자(100)를 보여준다. 도 2는 도 1의 I-I' 선성을 절취하여 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 반도체 소자(100)는 전계효과 트랜지스터(FET)를 포함할 수 있다. 예에 따르면, 반도체 소자(100)는 기판(10), 소스 전극(20), 드레인 전극(30). 제 1 및 제 2 게이트 전극들(40, 50), 그리고 제 1 게이트 절연 층(60)을 포함할 수 있다.
기판(10)은 화합물 반도체를 포함할 수 있다. 일 예에 따르면, 기판(10)은 3-5족 반도체를 포함할 수 있다. 예를 들어, 기판(10)은 GaAs 또는 GaN를 포함할 수 있다. 이와 달리, 기판(10)은 2-6족 및/또는 진성 반도체를 포함할 수 있다.
소스 전극(20)은 기판(10)의 일측 상에 배치될 수 있다. 소스 전극(20)은 사각형 모양을 가질 수 있다. 소스 전극(20)은 금, 은, 알루미늄, 구리, 텅스텐, 몰리브데늄, 티타늄, 탄탈륨, 망간, 또는 희토류의 금속을 포함할 수 있다. 이와 달리, 소스 전극(20)은 불순물로 도핑된 폴리 실리콘을 포함할 수 있다.
드레인 전극(30)은 소스 전극(20)에 대향하는 기판(10)의 타측 상에 배치될 수 있다. 드레인 전극(30)은 소스 전극(20)으로부터 x 방향으로 이격하여 배치될 수 있다. 드레인 전극(30)은 소스 전극(20)과 동일한 모양을 가질 수 있다. 드레인 전극(30)은 금, 은, 알루미늄, 구리, 텅스텐, 몰리브데늄, 티타늄, 탄탈륨, 망간, 또는 희토류의 금속을 포함할 수 있다. 이와 달리, 드레인 전극(30)은 불순물로 도핑된 폴리 실리콘을 포함할 수 있다.
제 1 및 제 2 게이트 전극들(40, 50)은 소스 전극(20)과 드레인 전극(30) 사이의 기판(10) 상에 배치될 수 있다. 제 1 및 제 2 게이트 전극들(40, 50)은 y 방향으로 연장할 수 있다. 제 1 및 제 2 게이트 전극들(40, 50)은 서로 평행할 수 있다. 제 1 게이트 전극(40)은 소스 전극(20)에 인접하여 배치될 수 있다. 제 2 게이트 전극(50)은 드레인 전극(30)에 인접하여 배치될 수 있다. 제 1 및 제 2 게이트 전극들(40, 50)은 금, 은, 알루미늄, 구리, 텅스텐, 몰리브데늄, 티타늄, 탄탈륨, 망간, 또는 희토류의 금속을 포함할 수 있다. 이와 달리, 제 1 및 제 2 게이트 전극들(40, 50)은 불순물로 도핑된 폴리 실리콘을 포함할 수 있다. 게이트 전압들이 제 1 및 제 2 게이트 전극들(40, 50)에 제공되면, 소스 전극(20)과 드레인 전극(30)은 전기적으로 연결될 수 있다. 반도체 소자(100)는 턴온될 수 있다.
제 1 게이트 전극(40)은 T 형 게이트 전극을 포함할 수 있다. 예를 들어, 제 1 게이트 전극(40)의 단면은 T자 모양일 수 있다. 제 1 게이트 전극(40)은 제 1 게이트 풋(42)과 게이트 헤드(44)를 포함할 수 있다. 제 1 게이트 풋(42)은 게이트 헤드(44)보다 x 방향으로의 폭이 좁을 수 있다. 게이트 헤드(44)는 제 1 게이트 풋(42) 상에 배치될 수 있다.
제 2 게이트 전극(50)은 평면 형 게이트 전극을 포함할 수 있다. 제 2 게이트 전극(50)은 사각형 모양의 단면을 가질 수 있다. 제 2 게이트 전극(50)은 제 1 게이트 절연 층(60) 상에 배치될 수 있다. 제 2 게이트 전극(50)은 제 1 게이트 전극(40)과 동일한 도전성 금속을 포함할 수 있다. 제 2 게이트 전극(50)은 소스 전극(20)과 드레인 전극(30) 사이의 필드(depletion field and/or channel field)를 완화시킬 수 있다. 따라서, 제 2 게이트 전극(50)은 반도체 소자(100)의 항복 전압을 증가시킬 수 있다.
제 1 게이트 절연 층(60)은 제 2 게이트 전극(50)과 기판(10) 사이에 배치될 수 있다. 또한, 제 1 게이트 절연 층(60)은 게이트 헤드(44)와 기판(10) 사이에 배치될 수 있다. 제 1 게이트 절연 층(60)은 실리콘 질화물 및/또는 실리콘 산화물을 포함할 수 있다. 이와 달리, 제 1 게이트 절연 층(60)은 포토레지스트를 포함할 수 있다.
이와 같이 구성된 본 발명의 반도체 소자(100)의 제조 방법을 설명하면 다음과 같다.
도 3 내지 도 6은 도 1의 반도체 소자(100)의 제조 방법을 보여주는 공정 단면도들이다.
도 3을 참조하면, 기판(10) 상에 소스 전극(20) 및 드레인 전극(30)을 형성한다. 소스 전극(20) 및 드레인 전극(30)은 금속 증착 공정과, 리소그래피 공정과, 식각 공정에 의해 형성될 수 있다.
도 4를 참조하면, 기판(10), 소스 전극(20), 및 드레인 전극(30) 상에 제 1 게이트 절연 층(60)과 포토레지스트 층(62)을 형성한다. 제 1 게이트 절연 층(60)은 화학기상증착방법에 의해 형성될 수 있다. 이와 달리, 제 1 게이트 절연 층(60)은 졸겔 방법 및/또는 스핀 코팅 방법에 의해 형성될 수 있다. 포토레지스트 층(62)은 게이트 절연 층(60) 상에 형성될 수 있다. 포토레지스트 층(62)은 스핀 코팅 공정과 하드 베이크 공정에 의해 형성될 수 있다.
도 5를 참조하면, 제 1 게이트 절연 층(60)과, 포토레지스트 층(62)을 패터닝한다. 포토레지스트 층(62)과 제 1 게이트 절연 층(60)은 전자 빔 노광 방법으로 패턴닝될 수 있다. 이와 달리, 포토레지스트 층(62)과 제 1 게이트 절연 층(60)은 리소그래피 공정 및 식각 공정에 의해 패터닝될 수 있다. 기판(10)의 일부는 제 1 게이트 절연 층(60)과 포토레지스트 층(62)으로부터 노출될 수 있다. 제 1 게이트 절연 층(60)의 일부는 포토레지스트 층(62)으로부터 노출될 수 있다.
도 6을 참조하면, 패터닝된 제 1 게이트 절연 층(60), 포토레지스트 층(62)과 노출된 기판(10)의 일부에 도전성 박막(70)을 형성한다. 도전성 박막(70)은 스퍼터링 방법, 화학기상증착방법, 원자층증착방법, 또는 열 증착 방법에 의해 형성될 수 있다.
다시 도 2를 참조하면, 포토레지스트 층(62)을 제거하고, 상기 포토레지스트 층(62) 상의 도전성 박막(70)의 일부를 제거하여 제 1 및 제 2 게이트 전극들(40, 50)을 형성한다. 제 1 및 제 2 게이트 전극들(40, 50)은 리프트 오프 공정에 의해 동시에 형성될 수 있다.
도 7은 도 2의 게이트 헤드(44)의 일 예를 보여준다.
도 7을 참조하면, 제 1 게이트 전극(40)의 게이트 헤드(44)는 제 1 게이트 풋(42) 상에 비 대칭적으로 배치될 수 있다. 게이트 전극(40)은 감마(г) 형 게이트 전극을 포함할 수 있다. 기판(10), 소스 전극(20), 드레인 전극(30), 제 2 게이트 전극(50), 및 제 1 게이트 절연 층(60)은 도 2와 동일하게 구성될 수 있다.
도 8은 도 2의 제 2 게이트 전극(50) 아래의 제 2 게이트 절연 층(64)의 일 예를 보여준다.
도 8을 참조하면, 반도체 소자(100)는 제 2 게이트 전극(50)과 제 1 게이트 전극(40) 사이의 제 2 게이트 절연 층(64)을 포함할 수 있다. 제 2 게이트 절연 층(64)은 제 1 게이트 절연 층(60) 상에 배치될 수 있다. 제 2 게이트 절연 층(64)은 제 1 게이트 절연 층(60)과 동일한 재질로 이루어질 수 있다. 예를 들어, 제 2 게이트 절연 층(64)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 이와 달리, 제 2 게이트 절연 층(64)은 포토레지스트를 포함할 수 있다. 기판(10), 소스 전극(20), 드레인 전극(30), 제 1 게이트 전극(40), 제 2 게이트 전극(50), 및 제 1 게이트 절연 층(60)은 도 2와 동일하게 구성될 수 있다.
도 9는 도 2의 제 1 게이트 전극(40) 상의 제 2 게이트 전극(50)의 일 예를 보여준다.
도 9를 참조하면, 제 2 게이트 전극(50)은 제 1 게이트 전극(40) 상에 배치될 수 있다. 제 1 게이트 전극(40)과 제 2 게이트 전극(50)은 중첩될 수 있다. 중첩된 제 1 게이트 전극(40)과 제 2 게이트 전극(50)은 소스 전극(20)과 드레인 전극(30) 사이의 거리를 감소시킬 수 있다. 기판(10)은 도 2와 동일하게 구성될 수 있다.
제 3 게이트 절연 층(66)은 제 1 게이트 전극(40)과 제 2 게이트 전극(50) 사이에 배치될 수 있다. 제 2 게이트 절연 층(64)은 제 1 게이트 절연 층(60)과 제 3 게이트 절연 층(66) 사이에 배치될 수 있다. 제 3 게이트 절연 층(66)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 이와 달리, 제 3 게이트 절연 층(66)은 포토레지스트를 포함할 수 있다.
도 10은 본 발명의 개념에 따른 반도체 소자(100a)의 일 예를 보여준다. 도 11은 도 10의 II-II' 선상을 절취하여 보여주는 단면도이다.
도 10 및 도 11을 참조하면, 반도체 소자(100a)의 제 1 게이트 전극(40a)는 제 1 게이트 풋들(42) 사이의 제 2 게이트 풋들(46)을 포함할 수 있다. 기판(10), 소스 전극(20), 드레인 전극(30), 및 제 1 게이트 절연 층(60)은 도 1 및 도 2의 구성과 동일 할 수 있다.
제 2 게이트 풋들(46)은 y 방향으로 일정 간격으로 배치될 수 있다. 제 2 게이트 풋들(46)은 제 1 게이트 풋들(42)의 폭보다 넓은 폭을 가질 수 있다. 제 2 게이트 풋들(46)은 게이트 헤드(44) 아래에 배치될 수 있다. 제 2 게이트 풋들(46)의 폭은 게이트 헤드(44)의 폭과 동일할 수 있다. 제 2 게이트 풋들(46)은 게이트 헤드(44)를 안정적으로 지지할 수 있다. 따라서, 제 1 게이트 전극(40a)은 안정적인 구조를 가질 수 있다.
제 2 게이트 전극(50)은 x 방향으로 제 1 게이트 전극(40a)과 동일한 거리를 가질 수 있으며, 반도체 소자(100)의 신뢰성은 증가될 수 있다. 예를 들어, 제 2 게이트 전극(50)과 제 1 게이트 풋들(42) 사이의 제 1 거리(d1)은 상기 제 2 게이트 전극(50)과 제 2 게이트 풋들(46) 사이의 제 2 거리(d2)는 동일할 수 있다. 반면, 제 1 및 제 2 게이트 전극들(40a, 50)의 거리가 다를 경우, 반도체 소자(100)의 턴온 및/턴오프의 신뢰성은 감소될 수 있다. 제 2 게이트 전극(50)은 제 1 및 제 2 게이트 풋들(42, 46)과 동일한 거리를 가질 수 있다.
일 예에 따르면, 제 2 게이트 전극(50)은 요철들(52)을 가질 수 있다. 요철들(52)은 제 2 게이트 풋들(46)에 인접하여 배치될 수 있다. 요철들(52)의 모양은 제 2 게이트 풋들(46)의 모양에 따라 변화될 수 있다. 예를 들어, 제 2 게이트 풋들(46)이 사각형 모양을 가질 경우, 요철들(52)은 모난 홈(angular groove) 모양을 가질 수 있다. 도시되지 않았지만, 제 2 게이트 풋들(46)의 각각이 원 모양을 가질 경우, 요철들(52)은 라운드진 홈 모양을 가질 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 위에서 설명한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
Claims (16)
- 기판;
상기 기판의 일측 상에 배치된 소스 전극;
상기 소스 전극에 대향하는 상기 기판의 타측 상에 배치된 드레인 전극;
상기 드레인 전극과 상기 소스 전극 사이의 상기 기판 상에 배치된 제 1 게이트 전극; 및
상기 제 1 게이트 전극과 상기 드레인 전극 사이 또는 상기 제 1 게이트 전극과 상기 소스 전극 사이에 배치되고, 상기 기판으로부터 그의 하면의 높이가 상기 제 1 게이트 전극의 하면과 다른 높이로 배치된 제 2 게이트 전극을 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 및 제 2 게이트 전극들은 티 형 게이트 전극과 평판 형 게이트 전극을 각각 포함하는 반도체 소자. - 제 2 항에 있어서,
상기 티 형 게이트 전극은:
상기 기판 상에 배치된 제 1 게이트 풋; 및
상기 제 1 게이트 풋 상에 배치된 게이트 헤드를 포함하되,
상기 평판 형 게이트 전극은 상기 제 1 게이트 풋의 높이보다 큰 높이를 갖는 반도체 소자. - 제 3 항에 있어서,
상기 평판 형 게이트 전극과 상기 기판 사이에 배치된 제 1 게이트 절연 층을 더 포함하는 반도체 소자. - 제 4 항에 있어서,
상기 제 1 게이트 절연 층과 상기 평판 형 게이트 전극 사이에 배치된 제 2 게이트 절연 층을 더 포함하되,
상기 제 2 게이트 절연 층은 포토레지스트 층을 포함하는 반도체 소자. - 제 5 항에 있어서,
상기 제 2 게이트 전극은 상기 제 1 게이트 전극 상에 배치되되,
상기 소자는, 상기 제 2 게이트 전극과 상기 제 1 게이트 전극 사이에 배치된 제 3 게이트 절연 층을 더 포함하는 반도체 소자. - 제 6 항에 있어서,
상기 제 1 내지 제 3 게이트 절연 층들은 실리콘 산화물 또는 실리콘 질화물을 포함하는 반도체 소자. - 제 3 항에 있어서,
상기 제 1 게이트 풋은 복수개이되,
상기 티 형 게이트 전극은 상기 제 1 게이트 풋들 사에 배치되고, 상기 제 1 게이트 풋의 폭보다 넓은 폭을 갖는 적어도 하나의 제 2 게이트 풋을 포함하는 반도체 소자. - 제 8 항에 있어서,
상기 평판 형 게이트 전극은 상기 제 1 및 제 2 게이트 풋들과 동일한 거리 내에 배치된 반도체 소자. - 제 9 항에 있어서,
상기 평판 형 게이트 전극은 상기 제 2 게이트 풋에 인접하는 요철을 갖는 반도체 소자. - 제 10 항에 있어서,
상기 제 2 게이트 풋이 사각형 모양을 가질 경우, 상기 요철은 각진 홈 모양을 갖는 반도체 소자. - 제 10 항에 있어서,
상기 제 2 게이트 풋이 원형 모양을 가질 경우, 상기 요철은 라운드진 홈 모양을 갖는 반도체 소자. - 제 1 항에 있어서,
상기 제 2 게이트 전극은 상기 제 1 게이트 전극의 두께와 다른 두께를 갖는 반도체 소자. - 기판 상에 소스 전극 및 드레인 전극을 형성하는 단계;
상기 소스 전극과 상기 드레인 전극 사이의 상기 기판의 일부를 노출하는 게이트 절연 층을 형성하는 단계; 및
상기 노출된 상기 기판의 일부와, 상기 게이트 절연 막 상에 제 1 및 제 2 게이트 전극들을 형성하는 단계를 포함하되,
상기 제 2 게이트 전극의 하면은 상기 제 1 게이트 전극의 하면과 다른 높이로 형성되는 반도체 소자의 제조방법. - 제 14 항에 있어서,
상기 제 1 및 제 2 게이트 전극들은 리프트 오프 공정으로 동시에 형성되는 반도체 소자의 제조 방법. - 제 14 항에 있어서,
상기 게이트 절연 층을 형성하는 단계는:
상기 소스 전극, 상기 드레인 전극, 및 상기 기판 상에 상기 게이트 절연 층을 증착하는 단계;
상기 게이트 절연 층 상에 포토레지스트 층을 형성하는 단계; 및
상기 포토레지스트 층의 일부와 상기 게이트 절연 층의 일부를 제거하여 상기 기판의 일부를 노출하는 단계를 포함하되,
상기 포토레지스트 층의 일부와 상기 게이트 절연 층의 일부를 제거하는 단계는 전자빔 노광 방법을 포함하는 반도체 소자의 제조 방법.
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2017
- 2017-03-06 KR KR1020170028474A patent/KR20180058168A/ko unknown
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