JP2008235465A

JP2008235465A - 電界効果型トランジスタ

Info

Publication number: JP2008235465A
Application number: JP2007071104A
Authority: JP
Inventors: Shoshichi Chin; 正七沈
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-03-19
Filing date: 2007-03-19
Publication date: 2008-10-02

Abstract

【課題】ゲート電圧を効率的に印加し、キャパシタンス成分を小さくすることにより、高効率化、高速化を図ることが可能な電界効果型トランジスタを提供する。
【解決手段】基板１上に形成され、ソース領域４、ドレイン領域５およびこれらの間に形成されるフィン状領域６を有する第１の化合物半導体層と、フィン状領域６の表面に、このフィン状領域６をまたぐように形成されたゲート電極７を備える。
【選択図】図１

Description

本発明は、例えばＧａＡｓなどの化合物半導体を用いた高周波パワーデバイス（以下ＲＦデバイスと記す）として用いられる電界効果型トランジスタに関する。

近年、インバータ回路やスイッチング素子の高機能化に伴い、ＨＥＭＴ（ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ）、ＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）といった、ＲＦデバイスとして用いられる電界効果型トランジスタにおいて、さらなる高効率化が要求されている。

例えば、ＭＥＳＦＥＴ（ＭｅｔａｌＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）は、ｎｏｒｍａｌｌｙｏｎ状態で動作するデバイスであり、ゲートに電圧をかけ、空乏層を形成し、その空乏層の働きで電流を制御するが、例えば、厚さａの半導体層をチャネルとして用いる場合、そのチャネルを空乏層で埋めるために必要なゲート電圧（ピンチオフ電圧）Ｖｐは、
Ｖｐ＝ｑＮ_Ｄ／２ε ×ａ^２
ｑ：電子の比電荷
Ｎ_D：チャネルのドナー密度
ε：真空の誘電率
で表され、チャネル厚の２乗に比例して大きな電流をかける必要がある。したがって、デバイスを流れる電流を、例えば２倍にするために、半導体層厚を２倍にすると、Ｖｐは４倍にする必要があり、電圧印加効率が低下してしまう。

また、半導体層は、絶縁体からなるバッファ層上にエピタキシャル成長などにより形成されているが、一般に、エピタキシャル成長により形成された半導体膜の結晶性は、ＡｌＧａＡｓのように物質特性として成長厚さの制限のある場合を除き、厚くなるにつれて良くなる。これは、バッファ層と半導体膜の格子定数の差による歪や欠陥の影響が小さくなってくるからである。従って、結晶性に依存する電気的特性、動作効率の向上を図るためには、厚いエピタキシャル成長膜を形成する必要がある。

そして、このような半導体層の下層となるバッファ層は、上述したような成長基板としてだけではなく、絶縁層としての役割もあるが、ＲＦデバイスの高周波化、高出力化に伴い、そのバンドギャップが大きくなることから、バッファ層とあまりバンドギャップの差がない状態にまでなってしまっている。これは、デバイスのゲート下が厚くなることと同じことで、その分ボディー部分のキャパシタンスが大きくなり、デバイスの動作速度が遅くなるという問題がある。

一方、近年、Ｓｉ−ＬＳＩにおいて、次世代のトランジスタとしてＦｉｎＦＥＴが注目されている。ＦｉｎＦＥＴは、例えば、特許文献１に記載されているように、ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板上に、フィン状の凸型の半導体層を形成し、その両端をソース・ドレイン電極と接続するとともに、これをまたぐようにゲート電極を形成することにより、ゲート電極にはさまれた領域にチャネル領域を形成する三次元ダブルゲート型デバイスである。このような構造を採ることにより、既存の半導体製造技術により形成可能であり、高効率化、高速化が期待できる。しかしながら、ＲＦデバイスにおいては、これまでプレーナ型で対応することが十分可能であり、適用は未だ検討されていない。
特開２００６−１３３０３号公報

本発明は、ゲート電圧を効率的に印加し、キャパシタンス成分を小さくすることにより、高効率化、高速化を図ることが可能な電界効果型トランジスタを提供することを目的とするものである。

本発明の一態様によれば、基板上に形成され、ソース領域、ドレイン領域およびこれらの間に形成されるフィン状領域を有する第１の化合物半導体層と、フィン状領域の表面に、このフィン状領域をまたぐように形成されたゲート電極を備えることを特徴とする電界効果型トランジスタが提供される。

本発明の一態様の電界効果型トランジスタによれば、ゲート電圧を効率的に印加し、キャパシタンス成分を小さくすることにより、高効率化、高速化を図ることが可能となる。

以下本発明の実施形態について、図を参照して説明する。

（実施形態１）
図１に本実施形態の電界効果型トランジスタ（ＭＥＳＦＥＴ）素子の斜視図を、図２にその上面図を、図３にそのＡ−Ａ’断面図を示す。図に示すように、Ｓｉ、ＧａＡｓなどの基板１上に、ＧａＡｓ、ＧａＮなどからなる半導体層２が形成されており、その上層にＳｉＮ、ＳｉＯ_２、フォトレジストなどの絶縁膜３が形成されている。半導体層２は、ソース領域４、ドレイン領域５と、これらの間でチャネルが形成されるフィン状領域６から構成されている。そして、フィン状領域６上には、これをまたぐようにゲート電極７が形成されている。

このようなＦＥＴ素子は、以下のようにして形成される。先ず、図４に断面図を示すように、Ｓｉ、ＧａＡｓなどの基板１上に、エピタキシャル成長法によりＧａＡｓ、ＧａＮなどからなる半導体層２を、さらにＳｉＮ、ＳｉＯ_２、フォトレジストなどの絶縁膜３を順次形成する。そして、図５に示すように、例えば一般的な光やＥＢ（ＥｌｅｃｔｒｏｎＢｅａｍ）を用いたリソグラフィ法により、絶縁膜３をパターニングする。そして、絶縁膜３をマスクとして、エッチングすることにより、半導体層２をパターニングして、ソース領域、ドレイン領域とともにフィン状領域６を形成する。このようにして、フィン状領域６上に絶縁膜３が形成された構造が形成される。

そして、ソース領域４、ドレイン領域５の両端に、金属層を形成してアニールすることにより、半導体層２との間にオーミックコンタクトを有するソース電極（図示せず）、ドレイン電極（図示せず）を形成した後、図３に示すように、フィン状領域６および絶縁膜３の所定領域をまたぐようにゲート電極７を形成する。

このようにして形成されたＭＥＳＦＥＴ素子は、ゲート電極７によりフィン状領域６の両壁面よりゲート電圧が印加されることによりチャネル電流が制御される。従って、ピンチオフ電圧は、同じチャネル厚の場合１／４となり、電圧印加効率を大きく向上させることが可能となる。尚、絶縁膜３を設けないで、直接ゲート電極を形成することにより、トリプルチャネル構造を形成することができる。

また、ゲート電極７は、２つのゲート間の厚さが薄くなることから基板側による寄生容量が低減されるため、動作速度の高速化が可能となる。

また、ゲート幅が高さ方向となるために、プレーナ型より半導体層３を厚く形成することになり、半導体層３の結晶性が良好となるため、電気的特性、動作効率を向上させることが可能となる。

尚、図７に断面図を示すように、エピタキシャル成長法により半導体層２を形成する代わりに、バルク基板１’を用いて同様の構造を形成することも可能である。上述のようなエピタキシャル層は、材料・プロセスコストが高く、デバイスの値段にもそれが反映されるが、バルク基板を用いることにより、同等の特性を得ることができる構造を、低コストで実現することが可能となる。

（実施形態２）
図８に本実施形態の電界効果型トランジスタであるＨＥＭＴ（ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ）素子の斜視図を、図９にその上面図を、図１０にそのＢ−Ｂ’断面図を示す。図に示すように、Ｓｉ、ＧａＡｓなどの基板１１上に、例えばエピタキシャル成長法によりｉ−ＧａＡｓからなる半導体層１２が形成されており、その上層に例えばＳｉＮからなる絶縁膜１３が形成されている。半導体層１２は、ソース領域１４、ドレイン領域１５と、これらの間でチャネルが形成されるフィン状領域１６から構成されている。そして、フィン状領域１６上には、これをまたぐようにゲート電極１７が形成されている。フィン状領域１６の壁面には、フィン状領域１６とヘテロ接合するｎ±ＡｌＧａＡｓなどの化合物半導体からなる電子供給層１８が形成されている。

このようなＨＥＭＴ素子は、実施形態１と同様にフィン状領域１６が形成された後、フィン状領域１６の壁面に選択的に電子供給層１８を形成することにより形成される。電子供給層１８を選択的に形成するためには、電子供給層１８を選択成長させるか、あるいは、マスクを形成して残存させることにより形成することができる。例えば、図１１に示すように、基板１１上に形成された半導体層１２、絶縁膜１３上に、ＡｌＧａＡｓ層１８’を成長させる。そして、図１２に示すように、全面にＳｉＯ_２層１９（数十ｎｍ程度）を堆積させる。さらに、図１３に示すように、これを異方性エッチングすることにより、ＳｉＯ_２層からなる側壁１９’を形成する。そして、図１４に示すように、異方性エッチングすることにより、側壁１９’がマスクとなり、その下層のＡｌＧａＡｓ層が残存して、電子供給層１８が形成される。尚、電子供給層１８は、必ずしも壁面全面に形成する必要はなく、ゲート電極の形成される領域を含む部分のみに形成されていてもよく、その場合は、ゲート電極の形成される領域を除く領域のマスク（側壁１９’）を除去すればよい。また、側壁１９’は除去しても、そのまま残したまま、その上にゲート電極１７を形成してもよい。

尚、図１５に断面図を示すように、実施形態1と同様に、エピタキシャル成長法により半導体層２を形成する代わりに、半導体層１２を形成することなく、バルク基板１１’を用いて同様の構造を形成することも可能である。上述のようなエピタキシャル層は、材料・プロセスコストが高く、デバイスの値段にもそれが反映されるが、バルク基板を用いることにより、同等の特性を得ることができる構造を、低コストで実現することが可能となる。

また、ソース−ドレイン間距離は、ストライプ部分（フィン状領域）の長さを変えることにより変動させることができ、要求される耐圧などにより適宜設定することができる。

また、ソース−ドレイン間において、適宜ゲート電極のソース側、ドレイン側にフィールドプレート電極を形成することも可能である。

また、基板としては、その他ＲＦデバイスに用いられるＧａＮや、ＳｉＣ、ダイヤモンドなどの基板を用いることができる。

尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。

本発明の一態様におけるＦＥＴ素子を示す斜視図。本発明の一態様におけるＦＥＴ素子を示す上面図。本発明の一態様におけるＦＥＴ素子を示す断面図。本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。本発明の一態様におけるＦＥＴ素子を示す断面図。本発明の一態様におけるＨＥＭＴ素子を示す斜視図。本発明の一態様におけるＨＥＭＴ素子を示す上面図。本発明の一態様におけるＨＥＭＴ素子を示す断面図。本発明の一態様におけるＨＥＭＴ素子の製造工程を示す断面図。本発明の一態様におけるＨＥＭＴ素子の製造工程を示す断面図。本発明の一態様におけるＨＥＭＴ素子の製造工程を示す断面図。本発明の一態様におけるＨＥＭＴ素子の製造工程を示す断面図。本発明の一態様におけるＨＥＭＴ素子を示す断面図。

符号の説明

１、１１…基板、２、１２…半導体層、３、１３…絶縁膜、４、１４…ソース領域、５、１５…ドレイン領域、６、１６…フィン状領域、７、１７…ゲート電極、１８…電子供給層、１８’…ＡｌＧａＡｓ層、１９…ＳｉＯ_２層、１９’…側壁

Claims

基板上に形成され、ソース領域、ドレイン領域およびこれらの間に形成されるフィン状領域を有する第１の化合物半導体層と、
前記フィン状領域の表面に、このフィン状領域をまたぐように形成されたゲート電極を備えることを特徴とする電界効果型トランジスタ。
第１の化合物半導体からなる基板に形成された、ソース領域、ドレイン領域およびこれらの間に形成されるフィン状領域と、
前記フィン状領域の表面に、このフィン状領域をまたぐように形成されたゲート電極を備えることを特徴とする電界効果型トランジスタ。
前記フィン状領域の上面に、絶縁膜を介して前記ゲート電極が形成されていることを特徴とする請求項1または請求項２に記載の電界効果型トランジスタ。
前記フィン状領域の壁面に、前記第１の化合物半導体層とヘテロ接合する第２の半導体層を備えることを特徴とする請求項1から請求項３のいずれか1項に記載の電界効果型トランジスタ。
前記フィン状領域の壁面と前記ゲート電極の間に、前記第１の化合物半導体層とヘテロ接合する第２の半導体層を備えることを特徴とする請求項1から請求項４のいずれか1項に記載の電界効果型トランジスタ。