KR940007074B1 - 트랜지스터 장치 제조방법 - Google Patents

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에이. 톰슨 마아크
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휴즈 에어크라프트 캄파니
원다 케이. 덴슨-로우
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Abstract

내용 없음.

Description

트랜지스터 장치 제조방법
제1도 내지 제18도는 본 발명을 이용한 T-게이트 HEMT 또는 다른 응용형태의 트랜지스터 장치를 제조하기 위한 자기 정렬 공정을 나타낸 개략적인 단면도.
제19도는 본 발명에 따라 제조된 T-게이트를 나타낸 확대 단면도.
제20도는 제19도와 유사하지만, 본 발명을 이용한 변형된 비대칭 T-게이트를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 12 : 기판층
14 : 에피택셜층구조 22,24 : 레지스트층
34 : T-게이트 34b : T-게이트의 상부 부분
34a : T-게이트의 하부 부분
본 발명은 일반적으로 초소형 전자장치의 제조에 관한 것으로서, 특히, 자기정렬 공정을 이용하는 고전자이동도 트랜지스터와 같은 T-게이트 전계효과 트랜지스터 장치 제조방법에 관한 것이다.
고전자이동도 트랜지스터(HEMT)는 특히, 저온에서 표준 금속-반도체 전계효과 트랜지스터(MESFET)보다 실질적으로 더 나은 성능을 제공하는 GaAs 전계효과 트랜지스터(FET) 기술의 변형이다. 통상적으로 진공중에서 분자의 침착에 의해 층들을 적층하는 분자 비임 에피택시(MBE)에 의해 제조된 통상적인 HEMT는 도핑되지 않은 GaAs 채널을 사용하는데, 이 채널과 금속게이트와의 사이에는 AlGaAs의 얇은 도핑된 층이 제공된다. 상기 도핑된 층은 채널에 전자를 공급한다.
이 장치의 중요한 장점은 채널내에 캐리어를 산란시키는 어떤 도우펀트도 존재하지 않기 패문에 채널내의 전자이동도가 MESFET에서 보다 HEMT에서 더 높다는 것이다. 이 때문에 HEMT 장치는 고속 턴-온(turn-on)특성을 갖는다. 이 장치에서는, 임계값보다 약간 큰 게이트 논리 전압이 거의 층분한 상호 콘덕턴스를 발생하며, 또한 게이트 절연 박막이 비교적 높은 상호 콘덕턴스를 제공하고, 유효전자이동 속도도 상온에서 MESFET의 것보다 더 높아 그 결과 잠재적인 클럭속도도 더 높아지게 된다. HEMT 장치는 특히, 저온에서의 동작하는 고성능의 초대규모집적회로를 구성하는데 있어 뛰어난 후보자이다.
T형 게이트를 갖는 HEMT는 통상적으로 제이. 조세포윅즈(J. Josefowicz)등의 "High temPerature stable W/GaAs interface and application to metal-Semiconductor field-effect transistors and digital circuits"라는 제목으로 "Journal of Vacuum Science TechnoIogy, B 5(6), pp. 1707-1715,(NOV/DEC 1987)"에 개시된 바와같은 자기 정렬 고융점 금속 게이트 공정을 이용하여 제조된다. 고융점금속 게이트란 약 800℃ 온도에서 열적으로 안정한 게이트 금속을 의미한다. 이들 게이트 금속으로서는 고저항성을 갓는 텅스텐 실리사이드, 텅스텐 나이트라이드 및 텅스텐 실리사이드 나이트 라이드가 있다. 제조공정에 있어서는, 고융점 금속 게이트를 니켈 상면과 함께 형성하고, 실리콘 주입을 수행하여 게이트의 양측에 소스 및 드레인을 생성한 다음, 니켈을 벗겨내고 주입된 실리콘이 활성화되도록 약 800℃ 온도에서 웨이퍼를 어닐링(anneal)하여 N+소스 및 드레인 영역을 생성한다.
고융점 금속 게이트 제조공정은 게이트가 고저항성을 가지며, 주입된 실리콘을 활성화하는데 요구되는 고온처리가 HEMT 제조에서 이용하는데 바람직한 재료를 파괴하는 심각한 결점이 있다.
장치의 진성 전류 특성을 제어하기 위하여, HEMT의 게이트를 씨. 유(C. WU)등에 의해 "Narrow Recess HEMT Technology"란 제목으로 "Journal of Electrochemical Society, V이.134, no.10, pp.2613-2616(Oct.1987)"에 개시된 바와같이 원하는 정도까지 채널영역내에 리세스시킬 수 있다. 그와 같은 공정에 있어서, 게이트는 소스 및 드레인 저항성 접점에 대해 재정렬된다. 그러나, 재정렬의 정확성은 소스 금속에 의해 제한된다. 즉, 소스금속은 전자비임 석판인쇄 공정중에 입사하는 전자를 반사하여 레지스트(resist)의 형태를 심각하게 왜곡하므로, 소스-게이트 치수가 최소 3000Å까지 제한되어야 하고, 유사하게, 게이트가 위치되는 소스-드레인간의 간격은 1㎛보다 더 커져야 한다.
HEMT의 제조에 사용되는 또다른 공정에는 치환 또는 "의사(dummy)" 게이트의 형성이 포함되는데, 이 게이트 동작 금속 게이트의 형성 전에 게이트 및 소스 저항성 접점의 제조를 위해 일시적으로 사용된다. 치환 게이트를 사용한 공정의 예가 엠. 창(M.Chang)등에 의해 "Hjgh-Speed GaAs Frequency Dividers Using a Self-Aligned Dua1-Level Double Lift-Off Substltution Gate MESFET Process"란 제목으로 "IEEE Eectron Device Letters. Vo1. EDl.-6, No.6, pp.279-281(June 1985)"에 개시되어 있다. 대표적인 의사 게이트 제조공정은 와이. 야매인[Y. Yamane) 등에 의해 "5.9 ps/gate operation with 0.l micron gate-length CaAs MESFETs"란 제목으로 "lEDM Proceedings 1988, pp.894-896"에 개시되어있다. 이들 공정은 수많은 복잡한 제조단계를 포함하며 치환 또는 의사 게이트의 형성 다음에 동작 게이트의 형성을 요구한다.
본 발명은 GaAs 및 InP를 기본으로 하는 고성능 HEMT 및 이와 관련된 초소형 전자장치를 위한 자기정렬 게이트 기법을 제공한다. 본 발명은(약 300℃보다 높은) 임의의 고온 공정단계를 수행하지 않아 낮은 기생저항을 갖는 자기정렬 T-게이트 HEMT의 제조를 가능하게 한다. 또한, 본 발명의 공정은 고융점 게이트 금속 물질을 사용하여 제조된 통상적인 HEMT에 비해 게이트 저항이 크게 감소한 부동태화된(passivated) T-게이트 HEMT를 제공한다.
본 발명에 따라 제조된 장치는 극히 높은 주파수 응답을 가지므로 마이크로 웨이브 및 고속 주파수 분주기와 같은 디지틀 응용에 적합하다. 0.4㎛ 미만의 소스-드레인 간격은 약 0.15㎛ 정도의 짧은 게이트 길이와 더불어 높은 드레인 전류, 적어도 20GHz의 ft 및 약 0.3V의 낮은 니(Knee) 전압을 제공하고, 이것에 의해 낮은 밀리메타-파 잡음지수 및 고이득을 얻을 수 있으며 감소된 전압 스윙(Swing) 덕분에 저전력손실의 높은 스위칭 속도를 얻을 수 있게 된다.
본 발명의 자기 정렬 게이트(SAG) 제조공정은 소스-게이트 및 게이트-드레인의 간격이 약 1000Å 정도로 될 수 있도록 한다. 이 크기는 게이트 풋프린트(footprint)의 양쪽으로 연장하는 T-게이트 상부부분의 측방 연장부의 크기이다. 게이트가 소스 및 드레인 금속전극을 한정하는데 사용되기 때문에 게이트 금속의 두께가 저항성 금속의 두께와 동일한 양만큼 두꺼워진다. 따라서, 게이트 저항의 상당히, 즉, 약 25-50% 정도 줄어들게 된다.
본 발명에 따르면, 일반적으로 T-형 게이트는 기판상의 다층 레지스트 구조에 대한 전자 비임 조사에 의해 형성된다. 레지스트 구조는 하부층보다 전자비임에 민감한 상부층을 가진다. 일반적으로 T-형 개구는 조사된 부분을 용해함으로써 레지스트 구조에 형성된다. 도전성 금속은 개구를 채우도록 침착되어 기판상에 T-게이트를 형성한다. 상부에 부착된 레지스트 구조 및 금속이 제거된 후, 게이트 둘레의 기판상에 마스크 층이 형성되는데 이것은 게이트의 단면과 정렬되게 게이트의 단면보다 폭이 넓은 개구를 가지며, 이 개구는 단면의 양쪽 끝단과 개구의 인접 가장자리 사이에 제1 및 제2측면 간격을 한정한다. 도전성 금속의 침착은 각기 제1 및 제2측면 간격 하부영역의 기판상에 소스 및 드레인 금속전극을 형성한다. 금속전극은 금속 침착중에 게이트에 자기정렬되며 게이트의 마스킹 효과에 의해 게이트로 부터 분리된다. 게이트는 장치의 항복전압을 증가시키도록 게이트와 소스 금속전극 사이보다 게이트와 드레인 금속전극 사이에 더 큰 간격을 제공하여 비대칭 상부를 가질 수 있다. 절연성 산화물 측벽이 게이트에 형성될 수 있다.
본 발명의 이들 및 다른 특징과 장점은 동일한 부분에 대해 동일한 참조번호를 사용한 첨부한 도면과 함께 이후의 상세한 설명으로 부터 본 기술분야의 숙련자라면 알 수 있을 것이다.
제1도를 참조하면, 본 발명의 제조공정에서는 제1단계에서 기판(10)을 준비한다. 비록, 본 발명은 도핑된 도우너층을 반절성 웨이퍼 상의 도핑되지 않은 채널층에 걸쳐 형성하며 GaAs 또는 InP계 물질을 사용하는 HEMT의 제조에 특히 적합하지만, 본 발명은 이것에 한정되지 않는다. 예를들면, 본 발명은 MESFET와 같은 다른 트랜지스터 구조의 제조에 사용될 수 있으며, 기판(10)은 Si,Ge,GaAs 등과 같은 반도체 물질의 단일 웨이퍼를 포함할 수 있다. 그러나, InP계 물질을 사용하여 HEMT를 제조하기 위한 본 발명의 바람직한 실시태양에 있어서, 기판(l0)은 적어도 반절연성의 InP 기판층 또는 기판층(12)을 포함하고, 또한 이후에 설명될 도핑되지 않은 채널층 상부의 도핑된 도우너층을 포함하며 기판층(12)상에 형성된 반도체 에피택셜층 구조(14)를 포함한다.
제1도에 있어서, 포토레지스트 마스크(16)는 본 발명에 따라 트랜지스터와 같은 능동소자가 형성될 에피택셜층(14)의 표면(14a)영역상에 사진 석판인쇄 기법등에 의해 형성된다. 설명을 간단히 하기 위해, 도면에 비록 하나의 마스크(16)를 도면에 도시하였으나, 실제 장치 제조에 있어서는, 웨이퍼는 다수의 단위 셀로 나누어질 것인데, 이들 셀은 적어도 하나의 정렬표시 및 "에칭(each) FET"외에도 다수의 트랜지스터를 제각기 포함할 것이다. 정렬 표시 제조공정 동안 장치를 구성하는 층들의 정렬을 쉽게 하기 위해서 제공되며, 에칭 FET는 이후에 설명될 선택적인 연속공정단계에서 리세스 에칭을 제어하기 위해서 제공된다.
마스크의 패턴의 규정 후에, 표면(14a)에 대한 이온주입을 행하여 마스크(16)를 덮혀지지 않은 영역들의 층(14)이 전기적 절연성을 갖게 한다. 이러한 단계의 목적은 기판(10)상의 트랜지스터 장치들을 전기적으로 분리하기 위한 것이다. 원하는 분리를 수행하는데 바람직한 이온의 종류로서는 산소와 붕소가 있다. 이온주입후에, 에피택셜층(14)은 마스크(16)로 덮혀져 이온주입으로 부터 차폐되었던 내측영역(14b)과, 제2도에 도시된 바와 같이 이온 주입에 의해 전기적 절연성을 갖게 외측영역(14c)을 포함하게 된다. HEMT 또는 다른 트랜지스터 장치와 같은 능동전자소자는 본 발명에 따라 영역(41b)상에 제조된다. 본 발명의 범주에는 에피택셜층(14)을 비도전성층 또는 반절연 기판(10)아래까지 에칭 제거하고 활성영역을 채워서 전기적으로 분리하는 것도 속한다.
제 2도를 참조하면, 마스크(16)는 제거되고, 예를들면, SiO로 형성된 절연체층(18)은 활성영역(14b)의 외측표면(14a)의 소정 부분에 걸쳐 침착된다. 절연체층(18)은 선택적인 것으로서, 이 층(l8)의 물질은 이후에 자세하게 설명되는 바와같이, 에피택셜층(14) 및 (14c)에 강하게 부착될 뿐만 아니라 본 제조공정에 사용되는 금속에도 강하게 부착되도록 선택된다.
제3도 내지 제8도에 도시된 공정단계는 전자비임 석판인쇄 기법을 사용하여 일반적인 T-형 도전성 게이트를 형성하는 것을 개시한다. 이러한 방법은 분해능을 극히 높게 하는 것이 가능하기 때문에 바람직하지만, 장치가 고출력을 요구하는 경우와, 크기와 간격이 큰 경우에는 광 석판 인쇄기법과 같은 또다른 공정을 사용할 수도 있다.
제3도를 참조하면, 제1레지스트층(22) 및 제2레지스트층(24)을 포함하는 레지스트층 구조(20)의 형성에 있어 마스크 층은 표면(14a) 및 절연체층(18)(존재한다면)상에 걸쳐 형성된다. 레지스트층(22)은 폴리메틸 메타크릴레이트(PMMA)와 같은 물질을 포함하며 레지스트층(24)은 순수한 PMMA보다 전자 비임 조사에 민감한 메틸메타크릴레이트(MMA)와 PMMA의 혼합물과 같은 물질을 포함한다.
제4도의 단계에 있어서, 필립스 비임라이터(Phillips Beamwriter)와 같은 전자 비임 석판 인쇄장치가 화살표(28)로 표시한 바와같이 전자 비임을 레지스트층 구조(20)의 선택된 영역(26)에 조사하는데 사용된다. 하나의 경로를 이용하여 전자빔라이팅을 수행할 수도 있으나, 도면의 평면에 대해 수직으로 연장되는 둘 또는 그 이상의 평행 경로를 이용하는 것이 바람직하다. 전자 비임이 조사된 영역(26)은 층(22)내의 비교적 좁은 하부영역(26a)과 층(24)내의 영역(26a)보다 더 넓은 상부영역(26b)을 포함한다.
제5도에 도시된 바와같이, 비임에 의해 조사되었던 영역(26)을 에칭용액 또는 용매로 에칭 또는 용해시켜, 전자비임에 의해 형성된 잠상이 현상되게 한다. 도시된 바와같이, 에칭 또는 현상단계는 음의 요각을 가진 일반적인 T헝 게이트 개구(30)를 제공한다. 원한다면 개구(30)의 바닥 깊이를, 제6도에 도시된 바와같이, 선택적인 제2에칭 단계에 의해 소정 깊이까지 에피택셜층(14)내로 확장시킬 수도 있다. 에칭 단계중, 전술한 바와같은 에칭 FET(도시안됨)는 에피택셜층(14)을 통해 흐르는 전류를 검출하여 선택된 레벨까지 에칭깊이를 사전 제어하는데 사용된다.
제7도에 도시된 다음 단계에 있어서, 도전성 물질이(바람직하게는 티타늄, 백금 및 금 층을 포함하는 바람직한 다층 금속구조 형태로)(32)로 표시된 바와같이 레지스트층 구조(20)의 표면부분만 아니라 T-게이트(34)를 형성하도록 개구(30)의 내측에도 침착된다. 레지스트층 구조(20)의 구조위에 놓인 금속은 그 후리프트 오프(lift-off) 공정에 의해 제거되어 제8도에 도시된 구조를 생성한다.
일반적으로 T-게이트(34)는 개구(30)의 형상과 동일한 형상을 갖는다. 이 T-게이트(34)는 "풋프린트(footprint)를 규정하는 좁은 기저 또는 하부부분(34a)과 이후에 설명하는 소오스 및 드레인 금속전극의 자기정렬을 위한 마스크와 같은 기능을 행하는 더 넓은 상부부분(34b)를 포함하는 단면 형상을 가진다. 종횡비, 즉, 상부부분(34b)의 폭 대 하부부분(34a)의 폭의 비는 바람직하게는 약 4:1이다. 전자비임 석판인쇄 기법을 이용하는 실제장치의 제조에 있어서는 하부부분(34a)의 폭을 약 0.1㎛ 정도로 할 수 있으며 상부부분(34b)의 폭을 약 0.4㎛ 정도로 할 수 있다. T-게이드(34)는 도면의 평면에 대해 수직방향으로 약 50㎛ 연장길이와 약 3750Å의 높이를 가진 길다란 구성으로 형성되는게 바람직하다.
제9도 및 제10도는 T-게이트(34)의 표면에 절연체 측벽을 형성하기 위한 선택적인 단계들을 도시한다. 그와 같은 측벽은 일반적으로 InP계 물질을 사용하는 경우에는 불필요하다. 그러나, GaAs계 물질이 이용되는 경우에는, 후속 공정 단계에서 형성되는 소스 및 드레인 저항성 금속전극으로 부터 그들 금속전극과 T-게이트(34) 사이의 간격내로의 물질 확산이 발생되어 그들 사이의 저항이 바람직스럽지 못하게 감소될수 있다. 따라서, 절연체 측벽은 이러한 결과를 방지하기 위한 장벽으로서 작용한다.
제9도에 도시된 바와같이, SiO2또는 Si3N4와 같은 절연체 물질의 층(36)은 표면(14a)이 제8도의 구조상에 침착된다. 제10도에 있어서, 반응성 이온에칭(RIE)과 같은 수직 에칭 공정이 수행되어 수직방향으로 가려지지 않은 모든 영역의 층(36)을 제거시킨다. 즉, 본 발명의 구성에 있어서, T-게이트(34)의 상부부분(34b)은 자기정렬 마스크로서 작용하여 상부부분(34b)의 아래쪽에 있는 T-게이트(34) 측벽 및 표면(14a)상의 층(36)이 에칭으로부터 방지되게 한다. 에칭단계의 결과로 제10도에 (38)로 표시된 원하는 절연체측벽이 형성된다.
제11도를 참조하면, 마스킹층 즉, 포토레지스트층(40)을 제10도의 구조상에 침착시킨다. 또한, 예를들면, 크롬으로 패턴화된 석영 마스크 플레이트(42)를 T-게이트(34)와 정렬된 상태로 층(40)의 상부에 위치시킨다. 그 다음 화살표로 도시한 바와같이 자외선을 조사하여 마스크(42)로 덮혀진 중앙영역의 외측에 있는 포토레지스트층(40) 부분을 자외선에 노출시킨다. 그 다음 마스크(42)를 제거하고, 화상반전 공정을 수행하여, 노출영역은 경화되게 하고 비노출영역은 선택된 에칭용액에 의해 에칭가능하게 연화될 수 있게 한다. 그 다음 에칭 용액을 적용하여 마스크(42)에 의해 노출되지 않았던 연화영역을 에칭하여 개구(44)를 형성한다.
제13도에 도시된 바와같이, 바람직하게는 각각 금과 게르마늄의 합금, 니켈, 및 금의 층을 포함하는 도전성 물질(46)을 포토레지스트층(40) 및 표면(14a)의 마스크되지 않은 영역에 걸쳐 침착시킨다. 표면(14a)상에 침착된 물질(46)은 소스 저항성 접점을 이루는 금속전극(48) 및 드레인 저항성 접점을 이루는 금속전극(50)을 형성한다. 본 발명의 자기정렬 특징에 따르면, 마스크(42)의 폭은 도면에 도시된 바와같이, T-게이트(34)의 단면의 좌측단과 이에 인접한 개구(44)의 가장자리(56) 사이에 제1측방간격(52)이 형성되고, 상기 단면의 우측단과 이에 인접한 개구(44)의 가장자리(58) 사이에 제2측방간격(54)이 형성되도록 선택된다. 금속전극(48) 및 (50)은 간격(52) 및 (54)의 수직하방에 위치한 영역내의 표면(14a)상에 침착된다.
T-게이트(34)의 상부부분(34b)은 제10도의 절연체 측벽 형성단계에서와 같이 마스크로서 작용하여 상부부분(34b)의 수직하방에 위치한 영역내의 표면(14a)상에 금속이 침착되는 것을 방지한다. 그에 따라 T-게이트(34)의 폭은 HEMT 또는 다른 트랜지스터의 채널폭을 규정하는데, 이 채널 폭은 매우 짧을 수 있다. 금속전극(48) 및 (50)은 T-게이트(34)의 하부부분(34a)을 넘어 측방향으로 연장하는 상부부분(34b)의 측방 연장부의 길이와 동일한 간격만큼 T-게이트(34)의 하부부분(34a)으로 부터 이격된다. 작은 소스-게이트 및 게이트-드레인 간격은 작은 채널 길이와 더불어 트랜지스더가 극히 높은 주파수에서 동작할 수 있게한다. 제14도는 포토레지스트층(40) 및 그 위에 놓인 금속물질층(46)을 리프트 오프 기법에 의해 제거한 후의 구조 형상을 도시한다.
T-게이트(34)의 넓은 상부부분(34b)은 전자 흐름을 위한 증가된 단면 영역을 제공함으로써 장치의 게이트 저항을 줄이는 바람직한 효과를 갖는다, 부가적으로, 도전성 물질(46)의 캡(60)은 제13도의 단계에서 금속전극(48) 및 (50)의 형성과 동시에 T-게이트(34)상에 침착된다. 캡(60)은 또한 장치의 게이트 저항을 약 25-50%만큼 줄인다.
제15 내지 18도는 소스 및 드레인 금속전극(48) 및 (50)을 외부 회로에 연결하는 상 부 금속전극의 제조를 도시한다. 상부 금속전극의 물질이 에피택셜층(14)의 물질에 부착되지 않는 경우에는, 전술한 방법으로 형성된 절연체층(18)을 상부 금속전극이 형성될 표면(14a)의 영역상에 제공한다.
제15도에 도시된 바와같이, 마스킹층, 즉, 포토레지스트층(62)을 제14도의 구조상에 침착시키고, 포토레지스트층(62)의 상부에는 예를들면 크롬 패턴을 갖는 석영으로 이루어진 마스크를 위치시킨다. 그 다음 층(62)을 화살표로 표시한 바와같이 자외선으로 조사하여, 마스크(64)로 덮혀지지 않은 영역이 연화되도록 한다. 그 다음, 에칭용액을 적용하여 층(62)의 비노출영역을 용해시켜서 제16도에 도시된 구조를 생성한다. 이 단계에서 개구(66)가 유전체층(l8)의 외측부, 금속전극(48) 및 (50)의 외측부 및 그들 전극 사이의 간격에 형성된다. 제l7도의 단계에 있어서, 바람직하게는 티타늄, 백금 및 금을 포함하는 전도성 물질의 층(68)을 상기 구조의 상부에 침착시킨다. 개구(66) 바닥의 커버되지 않은 영역상에 침착된 물질(68)은 소스 및 드레인 상부층(70) 및 (72)을 형성하는데, 이들은 각기 소스 및 드레인 금속전극(48) 및 (50)과 저항성 접촉을 한다. 제18도의 최종단계에서, 포토레지스트층(62) 및 그 위의 금속물질(68)을 제거하여 도시된 바와같은 구조를 생성한다.
제19도는 본 발명의 공정에 따라 제조한 자기정렬 T-게이트 HEMT(80)의 확대 단면을 도시한 것으로서, 제1도 내지 제18도의 것과 동일한 성분에 대해서는 동일 참조번호를 사용했다. 에피택셜층구조(14)는 AlInAs 버퍼층(82)과 이 버퍼층(82)상에 형성된 약 400-500Å 두께의 도핑되지 않은 GaInAs 채널층(84)을 포함한다. 약 15Å 두께를 가진 AlInAs의 도핑되지 않은 스페이서층(86)은 층(84)상에 형성된다. 약 35Å 두께를 가진 AllnAs의 네거티브 도핑된 도우너층(88)은 층(86)상에 형성된다. 약 15-300Å 두께를 가진 AlInAs의 도핑되지 않은 층(90)은 게이트 누설 전류를 줄이도록 층(88)상에 형성된다. 약 20Å 두께의 GaInAs 캡층(92)은 층(90)상에 형성된다. 캡(60)과 Au:Ge/Ni/Au 금속전극(48) 및 (50)은 약 1000Å두께를 갖는다.
제20도는 본 발명에 따라 제조된 변형된 HEMT(80')을 도시한 것으로, 변형된 성분은 프라임 부호를 붙인 동일 참조번호로 표시한다. T-게이트(34')의 상부부분(34b')은 장치의 항복 전압을 증가시키기 위해 비대칭적으로 되게 했다. 특히, 상부부분(34b')은 하부부분(34a)으로 부터 소스 금속전극(48)을 향해 제1길이만큼 연장되는 제1부분(94)과, 하부부분(34a)으로부터 드레인 금속전극(50)을 향해 제1길이보다 더 큰제2길이 만큼 연장되는 제2부분(96)을 포함한다. 제2부분(96)의 측방 연장 부분의 길이가 더 크기 때문에 T-게이트(34')과 소스 금속전극(48) 사이의 간격보다 T-게이트(34')와 드레인 금속전극(50) 사이 간격이 더 크므로, HEMT(80')의 항복전압이 증가된다.
비록 본 발명의 여러 실시태양이 도시되고 설명되었으나, 당업자라면 본 발명의 사상 및 범주로 부터 벗어남이 없이 수많은 변형 및 또다른 실시태양을 구현할 수 있다. 따라서, 본 발명은 특별히 설명된 예시적인 실시태양에만 한정되어서는 않된다. 첨부된 특허청구범위에 의해 규정되는 바와같은 본 발명의 사상 및 범주를 벗어남이 없이 다양한 변형이 예측되고 이루어질 수 있다.

Claims (12)

  1. (a) 반도체층(14)을 제공하는 단계와; (b) 상기 층(14)의 표면상에 일반적인 T-형 단면을 갖는 도전성 게이트(34)를 형성하는 단계와; (c) 상기 게이트(34) 주변의 상기 표면상에 제공되는 마스킹층(40)으로서, 상기 단면과 정렬되고 단면폭이 상기 단면의 폭보다 더 큰 관통 개구(44)를 가짐으로써 상기 단면의 양측단과 이들에 인접한 개구(44)의 가장자리(56,58) 사이에 제각기 제1 및 제2측방 간격(52,54)이 형성되게 하는 상기 마스킹층(40)을 형성하는 단계와: (d) 도전성 물질을 침착시켜, 제각기 상기 제1 및 제2측방 간격 밑에 위치하는 상기 표면상에 제각기 제1 및 제2도전성 접점(48,50)을 형성하는 단계를 포함하는 트랜지스터 장치 제조방법.
  2. 제1항에 있어서, 상기 단계(d) 이후에, (e) 상기 마스킹층(40) 및 상기 마스킹층(40)상에 침착된 도전성 물질을 제거하는 단계를 수행하는 트랜지스터 장치 제조방법.
  3. 제1항에 있어서, 상기 단계(b)가, (e) 상기 표면상에 게이트 마스킹층을 형성하는 단계와; (f) 상기 게이트의 상기 단면에 대응하는 일반적인 T형 단면을 가진 게이트 개구(30)를 상기 게이트 마스킹층을 통해 형성하는 단계와; (9) 상기 게이트 개구(30)를 실질적으로 채우도록 도전성 게이트 물질을 침착하는 단계와; (h) 상기 게이트 마스킹층 및 상기 게이트 마스킹층상에 침착된 도전성 물질층을 제거하는 단계를 포함하는 트랜지스터 장치 제조방법.
  4. 제3항에 있어서, 상기 단계(e)가 레지스트층 구조(20)로서 상기 게이트 마스킹층을 형성하는 단계를 포함하며; 상기 단계(f)가, (i) 전자 비임을 사용하여 상기 게이트 개구(30)에 대응하는 레지스트층 구조(20)의 영역(26)을 조사하는 단계와: (j) 에칭 용액을 적용하여 상기 조사된 영역(26)내의 상기 레지스트층 구조(2o)를 에칭 제거하는 단계를 포함하는 트랜지스터 장치 제조방법.
  5. 제4항에 있어서, 상기 단계(e)가 상기 표면 상부에 형성된 제1레지스트층(22) 및 상기 제1레지스트층(22) 상부에 형성된 제2레지스트층(22)을 포함하되, 상기 제2레지스트층(24)이 상기 제1레지스트층(22)에 비해 보다 더 전자비임에 민감하도록 상기 레지스트층 구조(20)를 형성하는 것을 포함하는 트랜지스터 장치 제조방법.
  6. 제5항에 있어서, 상기 단계(i)가 상기 게이트 개구(30)의 단면에 수직하게 연장하는 다수의 평행 경로를 이용하여 상기 레지스트층 구조(20)의 상기 영역을 조사하는 단계를 포함하는 트랜지스터 장치 제조방법.
  7. 제1항에 있어서, 상기 단계(c)가, (e) 상기 개구(44)에 대응하는 영역을 포함하는 상기 표면상에 걸쳐 레지스트층(40)으로 상기 마스킹층을 형성하는 단계와: (f) 상기 개구(44)에 대응하는 상기 레지스트층(40)의 영역을 덮는 마스크(42)를 제공하는 단계와; (g) 상기 레지스트층(40)을 조사하여 상기 마스크(42)의 외측의 상기 레지스트층(40)을 경화시키는 단계와; (h) 상기 마스크(42)를 제거하는 단계와: (i) 에칭 용액을 적용하여 상기 단계(g)에서 마스크(42)에 의해 덮혀 경화되지 않은 영역내의 상기 레지스트층을 에칭제거하는 단계를 포함하는 트랜지스터 장치 제조방법.
  8. 제1항에 있어서, 상기 단계(b)와 (c) 사이에서, (e) 상기 표면 및 게이트(34)상에 전기 절연층(36)을 형성하고 상기 절연층(36)의 수직에칭을 수행함으로써 상기 게이트(34)의 전기 절연 측벽(38)을 형성하는 단계를 포함하는 트랜지스터 장치 제조방법.
  9. 선행 항들 중 어느 한 항에 있어서, 상기 반도체층(14)이 도핑되지 않은 채널층상에 형성된 도핑된 도우너층을 가진 층구조의 일부이며, 상기 제1 및 제2도전성 접점(48,50)이 각각 소스 및 드레인 접점인 트랜지스터 장치 제조방법.
  10. 제9항에 있어서, 상기 도우너층이 AlGaAs이며, 상기 채널층이 GaAs인 트랜지스터 장치 제조방법.
  11. 제9항에 있어서, 상기 도우너층이 AlInAs(88)이며, 상기 채널층이 GaInAs(84)인 트랜지스터 장치 제조방법.
  12. 제9항에 있어서. 상기 게이트(34')가 하부부분(34a) 및 상기 하부부분(34a)보다 더 넓은 상부부분(34b)을 가지며, 상기 상부부분(34b)은 상기 하부부분(34a)으로 부터 소스 접점(48)쪽으로 제1길이만큼 측방향으로 연장된 제1부분(94) 및 상기 하부부분(34a)으로 부터 드레인 접점(50)쪽으로 상기 제1길이보다 더 긴 제2길이만큼 측방향으로 연장된 제2부분(96)을 포함하는 트랜지스터 장치 제조방법.
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