JPH03185739A - 自己整列ｔゲートｈｅｍｔ - Google Patents

自己整列ｔゲートｈｅｍｔ

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JPH03185739A
JPH03185739A JP2336918A JP33691890A JPH03185739A JP H03185739 A JPH03185739 A JP H03185739A JP 2336918 A JP2336918 A JP 2336918A JP 33691890 A JP33691890 A JP 33691890A JP H03185739 A JPH03185739 A JP H03185739A
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layer
opening
mask
resist layer
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Umesh K Mishra
ウメシュ・ケー・ミシュラ
Mark A Thompson
マーク・エー・トンプソン
Linda M Jelloian
リンダ・エム・ジェロイアン
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Hughes Aircraft Co
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マイクロ電子装置の製造方性に関するもので
あり、特に自己整列処理を使用する高電子移動度トラン
ジスタのようなＴ型ゲート電光効果トランジスタの製造
方性に関するものである。
［従来の技術］ この高電子移動度トランジスタ（ＨＥＭＴ）はＧａＡｓ
電界効果トランジスタ技術の変形であり、特に低温度に
おいて標準の金属半導体電界効果トランジスタ（ＭＥｓ
ＦＥＴ）より優れた特性を示す。それは通常は分子ビー
ムエピタキシャル（ＭＢＥ）によって製造され、層は真
空中における分子付着によって形成される。通常のＨＥ
ＭＴはチャンネルと金属ゲートの間に薄いドープされた
ＡｌＧａＡｓ層を有するドープされないＧａＡｓのチャ
ンネルを使用する。ドープされた層はチャンネルのため
の電子を供給する。
この装置の主要な利点はチャン、ネル中の電子の易動度
がＭＥＳＦＥＴよりＨＥＭＴにおいて高いことである。
それはキャリアを散乱させるようなドープ不純物イオン
がチャンネル中に存在しないためである。これはＨＥＭ
Ｔに高速ターンオン特性を与える。それらはしきい値の
ほんの少し上のゲート論理電圧によりほとんど全トラン
スコンダクタンスを発生する。さらに薄いゲート絶縁物
は比較的高いトランスコンダクタンスを与え、得られる
実効電子速度は室温におけるＭＥＳＦＥＴよりも高いた
め、潜在的なりロック速度もまた高い。
ＨＥ　Ｍ　Ｔ置は特に低温で動作する高性能の大規模集
積回路を構成するための優れた候補である。
Ｔ型ゲートを有するＨＥＭＴは通常文献に記載されたよ
うな（Ｊｏｕｒｎａｌ　ｏｆ’　Ｖａｃｕｕｍ　５ｃｉ
ｅｎｃｅ　Ｔｅｃｈｎｏｌｏｇｙ、Ｂ５（６）、　　１
７０７〜１７１５頁、　１９８７年１１／　１２月）自
己整列耐熱金属ゲート処理を使用して製造される。耐熱
金属ゲートとは８００　”　Ｃ程度の温度で熱的に安定
な金属ゲートを意味する。これらのゲート金属は抵抗が
高く、珪化タングステン、窒化タングステン、および珪
化窒化タングステンを含む。
そのようなプロセスにおいては耐熱金属ゲートはニッケ
ル頂面が形成されシリコンのイオン注入が行われてゲー
トの両側にソース領域およびドレイン領域の形成される
。。それからニッケルは剥がされてウェハは注入された
イオンを活性化するために約８００°Ｃの温度で焼鈍さ
れ、Ｎ＋のソース領域およびドレイン領域が形成される
。
耐熱金属ゲート処理は、ゲートの抵抗が高く、注入され
たイオンを活性化するために必要な高温処理はＨＥＭＴ
製造に使用するために好ましい材料を破壊する欠点があ
る。
装置固有の電流特性を制御するためＨＥ　Ｍ　Ｔのゲー
トは文献に記載されているように（Ｊｏｕｒｎａｏｆ　
Ｅｌｅｃｔｒｏｃｈｅ＋＋１ｃａｌ　５ｏｃｉｅｔｙ、
Ｖｏｌ、１３４．Ｎｏ、１０．２８１４〜２６１６頁、
　　１９８７年１０月）所望された程度にチャンネル領
域中に入り込んでいる。そのようなプロセスではゲート
はソースおよびドレインオームコンタクトに再整列され
る。しかしながら再整列の精度はソース金属の接近によ
って・制限される。金属は電子ビームリソグラフ処理中
に入射した電子を反射してレジストの図形を著しく歪ま
せる。これはソースゲート寸法を最小３０００オングス
トロームに制限する。同様にゲートが配置されるソース
・ドレイン間隔は１ミクロン以上でなければならない。
ＨＥＭＴの製造に使用される別のプロセスは置換または
ダミーゲートの形成を含んでいる。このゲートは動作金
属ゲートの形成に先立ってゲートおよびソースオームコ
ンタクトの製造のために一時的に使用される。置換ゲー
トを使用する処理の一例は文献に記載されている（　Ｉ
ＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅ
ｒｓ、ｖｏｌ、ＥＤ−Ｂ、ｎｏ、６．２７９〜２８１頁
、　１９８５年６月）。ダミーゲート処理の例も文献に
記載されている（ＩＥＤＭ　Ｐｒｏｃｅｅｄｉｎｇｓ　
１９８８，８９４〜８９Ｂ頁）これらの処理は動作ゲー
トの形成の前の置換ゲートまたはダミーゲートの形成を
必要とし、多数の複雑な製造工程を含んでいる。
［発明の解決すべき課題］ この発明は、高性能のＧａＡｓおよびＩｎＰをベースと
するＨＥＭＴおよび関連したマイクロ電子装置のための
自己整列ゲート技術を提供するものである。
この発明は、同等高温処理（約３００　’　Ｃ以上）を
使用することなく低い寄生抵抗を有する自己整列Ｔ型ゲ
ートＨＥＭＴの製造を可能にするものである。この発明
の方法は、従来の耐熱ゲート金属材料を使用して製造さ
れたＨＥＭＴに勝る非常に減少したゲート抵抗を持つパ
ッシベートされたＴ型ゲートＨＥＭＴを提供する。
［発明の解決のための手段］ 本発明によれば、はぼＴ型のゲー′トが基体上の多層レ
ジスト構造の電子ビーム照射を利用して形成される。多
層レジスト構造は上層と下層から形成され、上層は下層
よりも電子ビームに対する感度が高い。照射された部分
を溶解することによって断面がほぼＴ型形状の開口が形
成される。導電材料が開口を満たすように付着されて基
体上にＴ型形状のゲートが形成される。多層レジスト構
造とその上に付着された金属が除去された後、このゲー
トの周囲の前記表面を覆ってゲートと整列してゲートの
幅よりも広い開口を有するマスク層が形成され、そのマ
スク層の開口はゲートの断面における上部部分の両端と
開口の隣接する縁部との間で第１および第２の横方向間
隔を規定している。
導電材料を開口の前記第１および第２の横方向間隔の部
分の下方の前記半導体層表面上に付着させてソースおよ
びドレイン金属電極が形成される。
金属電極はゲートと自己整列し、金属付着中のゲートの
マスク効果によってゲートから間隔を隔てられる。ゲー
トは非対称の上部部分とすることもでき、それはゲート
・ソース電極間よりもゲート・ドレイン？ｌ５ｔｊ間で
大きい間隔を与え、装置の破壊電圧を増加させることが
できる。ゲートの側面に酸化物絶縁側壁を形成すること
もできる。
［発明の効果〕 この発明により得られる装置は非常に高い周波数応答特
性を有しており、高速周波数分割器のようなマイクロ波
およびデジタルの応用に適している。それは０．４　ミ
クロン以下のソース・ドレイン間隔と、０．１５ミクロ
ン程度の短いゲート長との組み合わせによって高いトレ
イン電流と、２００　Ｇ　ｉｔ　ｚ以上のｆｌと、約０
．３ボルトの低いニー電圧が得られる。これは結果的に
低いミリメートル波ノイズフィギュアと、高い利得と、
減少した電圧スイングによる低い電力消費を伴った迅速
なスイッチング速度をもたらす。
この発明の自己整列ゲート処理（ＳＡＧ）は１０００オ
ングストローム程度のソース・ゲートおよびゲート・ド
レイン分離を可能にし、それはゲートの脚部の側方に張
出しているＴ方ゲートの上部部分の大きさである。ゲー
トはソースおよびトレインの金属電極の画定に使用され
るためゲート金属はオーム金属の厚さに等しい量の金属
によって厚くされている。これは２５乃至５０％もゲー
ト抵抗を減少させる。
［実施例］ 以下本発明を添付図面を参照にして説明する。
第１図を参照にして説明すると、本発明の製造プロセス
の１１の工程は基体１０の準備である。本発明はドープ
されたドナー層が半絶縁性ウェハ上のドープされないチ
ャンネル層上に形成されているＧａＡｓまたはＩｎＰを
使用するＨＥＭＴの製造に特に適しているが、それのみ
に限定されるものではない。本発明は例えばＭＥＳＦＥ
Ｔのような他のトランジスタ構造の製造にも使用するこ
とができる。ＭＥＳＦＥＴにおいては基体ｌｏはＳｔ。
Ｇｅ、ＧａＡｓ、或いはその他の類似した半導体材料の
単一ウェハで構成される。しかしながら、１ｎＰ材料を
使用するＨＥＭＴの製造のための本発明の好ましい実施
例においては、基体ｌＯはＩｎＰの基体またはベース層
１２を含み、それは少なくとも半絶縁性であり、この基
体層１２上に形成されたエピタキシャル層１４は以下説
明するようにドープされないチャンネル層上のドープさ
れたドナー層を備えている。
第１図において、フォトレジストマスク１６はフォトリ
ソグラフその他の手段によって本発明により能動素子の
トランジスタが形成されるエピタキシャル層１４の表面
１４ａ上に形成される。図面では説明を簡単にするため
にただ一つのマスクのみが示されているが、実際の装置
の製造ではウェハは多数のトランジスタ装置に加えて少
くとも１つの整列マークおよび“エッチ”ＦＥＴをそれ
ぞれ含む多数のユニットセルに分割される。整列マーク
は製造処理中装置の要素層の一致を容易にするために設
けられ、“エッチ”ＦＥＴは以下説明する任意の後続処
理段階における凹部のエツチングを制御するために設け
られる。
マスク１Ｂのパターンが定められた後、表面１４ａはイ
オン注入にさらされ、それはマスク１６によって覆われ
ていない区域の層１４を電気的に絶縁性にする。この工
程の目的は基体ｌＯ上のトランジスタ装置を電気的に分
離することである。所望の分離を行うための好ましいイ
オンの種類には酸素および硼素が含まれる。イオン注入
後、第２図に示すようにエピタキシャル層ｉ４はマスク
ｔａによって覆われてイオン注入から遮蔽された内側区
域１４ｂと、イオン注入によって絶縁性にされた外側区
域１４ｃとを含んでいる。ＨＥＭＴその他のトランジス
タ装置のような能動電子素子は本発明によって内側区域
１４ｂに形成される。さらに本発明の技術的範囲内にお
いて装置の電気的分離は、能動区域を囲む非導電性層ま
たは半絶縁基体ｌＯのいずれか間でエピタキシャル層１
４をエツチングすることによって行われることもできる
。
さらに第２図に示されるようにマスクｌＢは除去され、
例えばＳＬＯから形成された誘電体層１８が活性領域１
４ｂの横方向外側の表面１４ａの所望の部分を覆うよう
に付着される。誘電体層１８をもうけることは任意であ
り、ゲートおよび後で表面に付着差せる金属の絶縁領域
１４ｃに対する付着性が満足するようなものでないとき
に下地として使用される。誘電体層１８の材料はエピタ
キシャル層１４および１４ｃに強力に付着するようなも
のが選択され、また以下詳細に説明するように処理にお
いて使用する金属に強力に付着するように選択される。
第３図乃至第８図に示された処理工程は、はぼＴ型の導
電材料ゲートを電子ビームリソグラフ技術を使用して形
成する状態を示す。この方法は非常に高い分解能が可能
であるために好ましいが、この発明は、装置が高電力を
要求する場合や、寸法や間隔が大きい場合には光学リソ
グラフ技術のような別の処理法を使用して実現すること
もできる。
第３図に示された処理工程において第１のレジスト層２
２と第２のレジスト層２４を含むレジスト層構造２０の
形態のマスク層が表面１４ａおよび誘電体層１８（存在
するならば）上に形成される。レジスト層２２はポリメ
チルメタクリレート　（ＰＭＭＡ）のような材料を含み
、レジスト層２４はＰＭＭＡとメチルメタクリレート（
ＭＭＡ）との混合物のような材料を含み、ＭＭＡは純粋
のＰＭＭＡよりも電子ビーム照射に敏感である。
禎４図の工程においてフィリップスビームライター（商
品名）のような電子ビームリソグラフ装置が使用されて
矢印２８で示されたように電子ビームｅによってレジス
ト層構造２０の選択された区域２Ｇが照射される。電子
ビームによる書込みは図の平面に垂直に延在する２以上
の平行な通路で行われることが好ましいが、１つの通路
で行うことも可能である。電子ビームにより照射された
区域２６は幅が狭い層２２の下方の区域２８ａを含み、
上方の層２４の区域２８ｂは区域２８ａよりも幅が広い
。
第５図に示すようにエツチング剤または溶媒が供給され
て電子ビームによって照射された区域をエツチングまた
は溶解して電子ビームによって形成された潜像を現像す
る。図示のようにエツチングまたは現像工程によって負
のりエンドラント角を有するほぼＴ形状の断面のゲート
開口３０が生じる。所望ならばゲート開口３０は第６図
に示すように任意の第２のエツチング工程にさらされ、
所望の深さまでエピタキシャル層１４中に開口３０の底
部を深く人込ませてもよい。このエツチング工程中に前
述のように形成されたエツチングＦＥＴ（図示せず）が
エピタキシャル層１４を通って流れる電流を監視するた
めに使用され、それによってエツチングの深さを選択さ
れたレベルに正確に制御することができる。
第７図に示す次の工程においては、チタニウム、プラチ
ナ、および金の層を含むことが好ましい多層金属構造の
形態の導電材料が表面１４ａ上に付着される。金属は図
に３２で示すようにレジスト層構造２０の表面上に付着
され、またＴ型ゲート３４の形態で開口３０の内部に付
着される。レジスト層構造２０およびその上の金属はそ
の後リフトオフによって除去され、第８図に示す構造が
生成される。
Ｔ型ゲート３４は開口３０の形状に一致し、脚部を形成
する幅の狭いベースまたは底部３４ａと、以下説明する
ようにソースおよびドレインの金属電極の自己整列マス
クとして機能する幅の広い上部部分３４ｂとを含む断面
形状を有する。上部部分３４ｂの幅と底部３４ａの幅と
の比は４：１程度である。
電子ビームリソグラフを使用する実際の装置の製造では
、底部３４ａを約０．１ミクロン程度に、また上部部分
３４ｂの幅を約０．４　ミクロン程度にすることが可能
で＼ある。Ｔ型ゲート３４は図の紙面と垂直方向ニ約５
０ミクロンの長さで延在し、高さが約３７５０オングス
トロームの細長い形態で形成されることが好ましい。
第９図および第１０図はＴ型ゲート３４に誘電体側壁を
形成するための任意の工程を示している。
このような側壁は一般的にＩｎＰ系材系材酸使用する必
要はない。しかしながらＧａＡｓ系材料が使用される場
合には、材料は次の処理工程において形成されたソース
およびドレインの金属電極から金属電極間の部分および
Ｔ型ゲート３４中に拡散しその間の抵抗を不所望に減少
させる。誘電体側壁はこの効果を阻止するＶ４壁として
作用する。
第９図に示すようにＳｉＯ２またはＳｉ、Ｎ。
のような誘電体材料の層３６が表面１４ａおよびＴ型ゲ
ート３４上に付着される。第１０図において反応性イオ
ンエツチング（ＲＩ　Ｅ）のような垂直エツチング処理
が行われて垂直方向でマスクされない全ての区域の層３
６が除去される。好ましい形態では、Ｔ型ゲート３４の
上部部分３４ｂは自己整列マスクとして機能して、この
上部部分３４ｂの下方のＴ型ゲート３４の側壁と表面１
４ａの部分の層３６のエツチングを阻止する。このエツ
チング工程の結果として第１０図に３８で示されるよう
な所望の誘電体側壁が形成される。
第１１図を参照すると、マスクまたはフォトレジスト層
４０が表面１４ａおよびＴ型ゲート３４を覆って付着さ
れる。例えばクロムでパターンを描いた水晶のマスクプ
レート４２がＴ型ゲート３４と整列して層４０の上部に
接触して位置される。それから紫外線の照射が行われて
マスクでカバーされた中央区域の横の外側のフォトレジ
スト層４０の露光が矢印で示されるように行われる。マ
スク４２は除かれ画像反転現像処理により構造は露出さ
れた区域が硬化され、覆われた区域が選択されたエツチ
ング剤でエツチングできるように軟化される。したがっ
てエツチング剤によってこのマスク４２によって覆われ
た区域はエツチングにより除去され、開口４４が形成さ
れる。
第１３図に示すように合金された金およびゲルマニウム
、ニッケル、および金の各層を含むことが好ましい導電
材料４Ｂがフォトレジスト４０および表面１４ａのマス
クされていない区域に付着される。
表面１４ａに付着される材料４６はソースオームコンタ
クトまたは金属電極４８およびドレインオームコンタク
トまたは金属電極５０を形成する。この発明の自己整列
の特徴によりマスク４２の幅は図面で見て第１の横方向
間隔５２がＴ型ゲート３４の断面の上部左端と開口４４
のそれに隣接する縁部との間で決定され、第２の横方向
間隔５４がＴ型ゲート３４の断面の上部右端と開口４４
のそれに隣接する縁部との間で決定される。金属電極４
８および５０はそれぞれ間隔５２および５４の下方の区
域で表面１４ａに付着される。
Ｔ型ゲート３４の上部部分３４ｂは同様に第１０図の誘
電体側壁形成工程においてマスクとして機能し、上部部
分３４ｂの垂直下方の区域の表面１４ａに金属の付着す
るのを阻止する。Ｔ型ゲート３４の幅はＨＥＭＴその他
のトランジスタ装置のチャンネル幅を定め、チャンネル
幅を非常に短くすることができる。金属電極４８および
５０はＴ型ゲート３４の底部３４ａから上部部分３４ｂ
の張出した部分の長さだけ距離を隔てられている。短い
ソース・ゲート間隔およびゲート・ドレイン間隔と短い
チャンネル長さの組み合わせによって、非常に高い周波
数で動作することのできるトランジスタを得ることがで
きる。第１４図はフォトレジスト４０およびその上の金
属材料４６をリフトオフで除去した後の構造を示してい
る。
Ｔ型ゲート３４の幅の広い上部部分３４ｂはさらに電流
に対して増加された断面を与えることによって装置のゲ
ート抵抗を減少させる好ましい効果を有する。さらに導
電材料４６のキャップ６０が第１３図の工程において金
属電極４８および５０の形成と同時にＴ型ゲート３４の
上面に付着される。このキャップ６０は装置のゲート抵
抗をさらに約２５乃至５０％減少させる。
第１５図乃至第１８図は外部回路にソースおよびドレイ
ン金属電極４８および５０を接続するための上部金属層
の製造工程を示している。上部金属層の材料がエピタキ
シャル層１４の材料に付着してはならない場合には、上
記の方法で形成された誘電体層１８が表面１４ａの区域
に設けられ、その上に上部金属層が形成される。
第１５図に示すようにマスクまたはフォトレジスト層６
２が構造上に付着され、例えば水晶で作られたクロムの
パターンを有するマスク６４がフォトレジスト層６２上
に置かれる。フォトレジスト層６２はマスクＢ４によっ
て覆われていない区域を軟化させるために矢印で示され
るように紫外線で照射される。エツチング剤で層６２の
マスクで覆われなかった区域が溶解されて第１６図に示
す構造が得られる。この工程は誘電体層１８、金属電極
４Ｂおよび５０、およびそれらの間の区域の上方に開口
６Ｂを生成する。第１７図の工程において、チタニウム
、プラチナ、および金の層を含むことが好ましい導電材
料の層６８が構造上に付着される。開口６６の底部の覆
われていない区域に付着されたこの導電材料の層６８は
ソースおよびドレイン金属電極４８および５０とオーム
接触するソースおよびドレイン導電層７０および７２を
形成する。第１８図の最終工程においてフォトレジスト
層８２およびその上の導電材料の層６８は除去され、図
示のような構造が形成される。
この発明の方法によって製造された自己整列Ｔ型ゲー）
ＨＥＭＴは第１９図に拡大された断面図で示され、全体
を８０で示されており、第１図乃至第１８図と同じ素子
には同じ参照符号が付けられている。エピタキシ、ヤル
層構造１４はＡ　Ｉ　Ｉ　ｎＡｓバッファ層８２および
このバッファ層８２上に形成された約４００乃至５００
オングストロームの厚さのドープされないＧａＡｓチャ
ンネル層８４を含んでいる。約１５オングストロームの
厚さのドープされないＡ１１ｎＡｓスペ一サ層８Ｂが層
８４上に形成される。約３５オングストロームの厚さの
ＡｌＩｎＡｓの負にドープされたドナー層８８が層８６
上に形成される。約１５０乃至３００オングストローム
の厚さのドープされないＡｌＩｎＡｓ層９０Ａｓ−ト漏
洩電流を減少させるために１１８ｇ上に形成される。約
２０オングストロームの厚さのＧａ　Ｉ　ｎＡｓキャッ
プ層９２が層９０上に形成される。Ａｕ：Ｇｅ／Ｎｉ／
Ａｕ金属電極４８および５０ならびにキャップ６０は約
１０００オングストロームの厚さである。
第２０図はこの発明の方法により製造された変形された
ＨＥＭＴを示す。図において変形した素子は同じ符号に
ダッシュを付けて示している。Ｔ型ゲート３４′の上部
３４ｂ゛は装置の破壊電圧を増加させるために非対称に
作られている。さらに詳しく説明すると、上部３４ｂ°
は底部３４ａからソース金属電極４８の方向に第１の距
離だけ延在している第１の部分９４と、底部３４ａから
ドレイン金属電極５０の方向に第１の距離より大きい第
２の距離だけ延在している第２の部分９６とを備えてい
る。第２の部分９６の大きい延長部分によってＴ型ゲー
ト３４とドレイン金属電極５０との間隔はＴ型ゲート３
４゜とソース金属電極４８との間隔より大きくなり、そ
のためＨＥＭＴ８０’の破壊電圧は増加される。
以上本発明をその特定の実施例と関連して説明したが、
当業者には本発明の技術的範囲を逸脱することなく多く
の変形変更を行うことが可能である。したがって本発明
は特定の実施例に限定されるものではない。種々の変形
変更は特許請求の範囲に定められた本発明の技術的範含
まれるべきものである。
【図面の簡単な説明】 第１図乃至第１８図は、本発明の１実施例のＨＥＭＴそ
の他のトランジスタ装置の製造のための自己整列処理方
法の工程における簡単化した断面である。 第１９図は、本発明により製造されたＴ型ゲートを示す
拡大断面図である。 第２０図は、第１９図と類似した本発明により製造され
た非対称Ｔ型ゲートを示す拡大断面図である。

Claims (12)

    【特許請求の範囲】
  1. （１）（ａ）半導体層を設け、 （ｂ）前記半導体層の表面上にほぼＴ型の断面形状を有
    する導電性ゲートを形成し、 （ｃ）このゲートの周囲の前記表面を覆ってゲートと整
    列してゲートの幅よりも広い開口を有するマスク層を形
    成し、そのマスク層の開口はゲートの断面における上部
    部分の両端とそれに隣接する開口の縁部との間で第１お
    よび第２の横方向間隔を規定しており、 （ｄ）導電材料を開口の前記第１および第２の横方向間
    隔の部分の下方の前記半導体層表面上に付着させて第１
    および第２の導電性コンタクトを形成することを特徴と
    するトランジスタ装置の製造方法。
  2. （２）前記工程（ｄ）に続いて、マスク層およびその上
    にある導電材料を除去する工程を含む請求項１記載の製
    造方法。
  3. （３）前記工程（ｂ）は、 （ｅ）前記半導体層の表面上にゲートマスク層を形成し
    、 （ｆ）前記ゲートの断面に対応するほぼＴ型の断面を有
    するゲート開口をゲートマスク層を通って形成し、 （ｇ）ゲート開口を実質上満たすように導電性ゲート材
    料を付着させ、 （ｈ）ゲートマスク層およびその上に付着された導電性
    ゲート材料を除去する工程を含む請求項１記載の製造方
    法。
  4. （４）前記工程（ｅ）はレジスト層構造としてゲートマ
    スク層を形成する工程を含み、 前記工程（ｆ）は、 （ｉ）電子ビームを使用してゲート開口に対応するレジ
    スト層構造の区域を照射し、 （ｉｉ）エッチング剤を供給して前記照射区域中のレジ
    スト層構造をエッチングして除去する工程を含む請求項
    ３記載の製造方法。
  5. （５）前記工程（ｅ）は前記半導体層の表面を覆って形
    成された第１のレジスト層とこの第１のレジスト層を覆
    って形成された第２のレジスト層とを含むレジスト層構
    造としてゲートマスク層を形成する工程を含み、第２の
    レジスト層は第１のレジスト層よりも電子ビームに対す
    る感度が高いものである請求項４記載の製造方法。
  6. （６）前記工程（ｆ）の工程（ｉ）は前記ゲート開口の
    断面に垂直な方向に延在する複数の平行な通路を使用し
    てレジスト層構造の区域を照射する工程を含む請求項５
    記載の製造方法。
  7. （７）前記工程（ｃ）は、 （ｊ）前記開口に対応する区域を含む前記表面を覆うレ
    ジスト層としてマスク層を形成し、 （ｋ）前記開口に対応するレジスト層の区域を覆ってマ
    スクを設け、 （ｌ）マスクの外側のレジスト層を硬化させるように照
    射し、 （ｍ）マスクを除去し、 （ｎ）エッチング剤を供給して前記工程（ｌ）における
    マスクによって覆われた未硬化区域のレジスト層をエッ
    チングにより除去する工程を含む請求項１記載の製造方
    法。
  8. （８）前記工程（ｂ）と（ｃ）との間において、（ｐ）
    前記表面およびゲートを覆って電気絶縁層を形成し、こ
    の電気絶縁層に対して垂直エッチングを行うことによっ
    てゲートに電気絶縁側壁を形成する工程を含む請求項１
    記載の製造方法。
  9. （９）前記半導体層はドープされていないチャンネル層
    を覆って形成されたドープされたドナー層を有する層構
    造の一部であり、前記第１および第２の導電性コンタク
    トはそれぞれソースおよびドレインコンタクトである請
    求項１乃至８のいずれか１項記載のＴ型ゲートＨＥＭＴ
    の製造方法。
  10. （１０）前記ドナー層はＡｌＧａＡｓからなり、チャン
    ネル層はＧａＡｓからなる請求項９記載の製造方法。
  11. （１１）前記ドナー層はＡｌＩｎＡｓからなり、チャン
    ネル層はＧａＩｎＡｓからなる請求項９記載の製造方法
    。
  12. （１２）前記ゲートはベース部分と、このベース部分よ
    りも幅の広い上部部分とを備え、上部部分はベース部分
    からソースコンタクトの方向に第１の距離だけ横方向に
    張出している第１の部分と、ベース部分からドレインコ
    ンタクトの方向に第１の距離より大きい第２の距離だけ
    横方向に張出している第２の部分とを備えている請求項
    ９記載の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014116638A (ja) * 2006-11-14 2014-06-26 Northrop Grumman Systems Corp 高電子移動度トランジスタ半導体デバイスおよびその製造方法

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155054A (en) * 1989-09-28 1992-10-13 Oki Electric Industry Co., Ltd. Method of manufacturing a semiconductor MOSFET having a projection T-shaped semiconductor portion
JPH04130619A (ja) * 1990-09-20 1992-05-01 Mitsubishi Electric Corp 半導体装置の製造方法
US5185278A (en) * 1990-10-22 1993-02-09 Motorola, Inc. Method of making self-aligned gate providing improved breakdown voltage
US5550068A (en) * 1990-11-05 1996-08-27 Nippon Telegraph And Telephone Corporation Process of fabricating a circuit element for transmitting microwave signals
JPH04342142A (ja) * 1991-05-17 1992-11-27 Sony Corp 高電子移動度電界効果型トランジスタ
US5155053A (en) * 1991-05-28 1992-10-13 Hughes Aircraft Company Method of forming t-gate structure on microelectronic device substrate
JPH0575139A (ja) * 1991-09-12 1993-03-26 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5334542A (en) * 1991-11-27 1994-08-02 Oki Electric Industry Co., Ltd. Method of forming T-shaped electrode
DE69321184T2 (de) * 1992-08-19 1999-05-20 Mitsubishi Electric Corp Verfahren zur Herstellung eines Feldeffekttransistors
DE4228836A1 (de) * 1992-08-29 1994-03-03 Daimler Benz Ag Selbstjustierendes Verfahren zur Herstellung von Feldeffekttransistoren
US5288660A (en) * 1993-02-01 1994-02-22 Avantek, Inc. Method for forming self-aligned t-shaped transistor electrode
JP2560993B2 (ja) * 1993-09-07 1996-12-04 日本電気株式会社 化合物半導体装置の製造方法
US5486483A (en) * 1994-09-27 1996-01-23 Trw Inc. Method of forming closely spaced metal electrodes in a semiconductor device
KR0135024B1 (en) * 1994-11-15 1998-04-20 Korea Electronics Telecomm Fabrication method of self-aligned t-gare gaas metal semiconductor field effect transistor
US5554865A (en) * 1995-06-07 1996-09-10 Hughes Aircraft Company Integrated transmit/receive switch/low noise amplifier with dissimilar semiconductor devices
US5620909A (en) * 1995-12-04 1997-04-15 Lucent Technologies Inc. Method of depositing thin passivating film on microminiature semiconductor devices
US5854086A (en) * 1996-08-21 1998-12-29 Hughes Electronics Corporation Method for manufacturing planar field effect transistors and planar high electron mobility transistors
DE19717363C2 (de) * 1997-04-24 2001-09-06 Siemens Ag Herstellverfahren für eine Platinmetall-Struktur mittels eines Lift-off-Prozesses und Verwendung des Herstellverfahrens
KR100262940B1 (ko) * 1998-05-29 2000-09-01 이계철 절연막 리프트 오프를 이용한 화합물 반도체 소자 제조 방법
US6524937B1 (en) * 2000-08-23 2003-02-25 Tyco Electronics Corp. Selective T-gate process
DE10101825B4 (de) * 2001-01-17 2006-12-14 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiter-Bauelements mit einer T-förmigen Kontaktelektrode
JP2003209124A (ja) * 2001-11-06 2003-07-25 Sony Corp 電界効果半導体素子の製造方法及び電界効果半導体素子
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
EP1335418B1 (en) * 2002-02-05 2005-09-07 Bernd E. Dr. Maile Method of fabricating a T-shaped electrode
US6982204B2 (en) * 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7901994B2 (en) * 2004-01-16 2011-03-08 Cree, Inc. Methods of manufacturing group III nitride semiconductor devices with silicon nitride layers
US7612390B2 (en) * 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
US7170111B2 (en) * 2004-02-05 2007-01-30 Cree, Inc. Nitride heterojunction transistors having charge-transfer induced energy barriers and methods of fabricating the same
US7573078B2 (en) * 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
US7550783B2 (en) * 2004-05-11 2009-06-23 Cree, Inc. Wide bandgap HEMTs with source connected field plates
US9773877B2 (en) * 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
US7432142B2 (en) * 2004-05-20 2008-10-07 Cree, Inc. Methods of fabricating nitride-based transistors having regrown ohmic contact regions
US7084441B2 (en) 2004-05-20 2006-08-01 Cree, Inc. Semiconductor devices having a hybrid channel layer, current aperture transistors and methods of fabricating same
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US20060017064A1 (en) * 2004-07-26 2006-01-26 Saxler Adam W Nitride-based transistors having laterally grown active region and methods of fabricating same
US7709859B2 (en) * 2004-11-23 2010-05-04 Cree, Inc. Cap layers including aluminum nitride for nitride-based transistors
US7456443B2 (en) * 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
US7355215B2 (en) * 2004-12-06 2008-04-08 Cree, Inc. Field effect transistors (FETs) having multi-watt output power at millimeter-wave frequencies
US7161194B2 (en) * 2004-12-06 2007-01-09 Cree, Inc. High power density and/or linearity transistors
US11791385B2 (en) * 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
US7465967B2 (en) * 2005-03-15 2008-12-16 Cree, Inc. Group III nitride field effect transistors (FETS) capable of withstanding high temperature reverse bias test conditions
US7626217B2 (en) * 2005-04-11 2009-12-01 Cree, Inc. Composite substrates of conductive and insulating or semi-insulating group III-nitrides for group III-nitride devices
US8575651B2 (en) 2005-04-11 2013-11-05 Cree, Inc. Devices having thick semi-insulating epitaxial gallium nitride layer
US7615774B2 (en) * 2005-04-29 2009-11-10 Cree.Inc. Aluminum free group III-nitride based high electron mobility transistors
US7544963B2 (en) * 2005-04-29 2009-06-09 Cree, Inc. Binary group III-nitride based high electron mobility transistors
US9331192B2 (en) * 2005-06-29 2016-05-03 Cree, Inc. Low dislocation density group III nitride layers on silicon carbide substrates and methods of making the same
US20070018198A1 (en) * 2005-07-20 2007-01-25 Brandes George R High electron mobility electronic device structures comprising native substrates and methods for making the same
US7592211B2 (en) 2006-01-17 2009-09-22 Cree, Inc. Methods of fabricating transistors including supported gate electrodes
US7709269B2 (en) 2006-01-17 2010-05-04 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes
US7608497B1 (en) 2006-09-08 2009-10-27 Ivan Milosavljevic Passivated tiered gate structure transistor and fabrication method
US7534672B1 (en) * 2006-09-08 2009-05-19 Hrl Laboratories, Llc Tiered gate device with source and drain extensions
US8823057B2 (en) 2006-11-06 2014-09-02 Cree, Inc. Semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices
JP5105160B2 (ja) * 2006-11-13 2012-12-19 クリー インコーポレイテッド トランジスタ
US8420978B2 (en) * 2007-01-18 2013-04-16 The Board Of Trustees Of The University Of Illinois High throughput, low cost dual-mode patterning method for large area substrates
US8003300B2 (en) * 2007-04-12 2011-08-23 The Board Of Trustees Of The University Of Illinois Methods for fabricating complex micro and nanoscale structures and electronic devices and components made by the same
US8652763B2 (en) * 2007-07-16 2014-02-18 The Board Of Trustees Of The University Of Illinois Method for fabricating dual damascene profiles using sub pixel-voting lithography and devices made by same
US7750370B2 (en) * 2007-12-20 2010-07-06 Northrop Grumman Space & Mission Systems Corp. High electron mobility transistor having self-aligned miniature field mitigating plate on a protective dielectric layer
US8264048B2 (en) * 2008-02-15 2012-09-11 Intel Corporation Multi-gate device having a T-shaped gate structure
US8546067B2 (en) * 2008-03-21 2013-10-01 The Board Of Trustees Of The University Of Illinois Material assisted laser ablation
US8187795B2 (en) * 2008-12-09 2012-05-29 The Board Of Trustees Of The University Of Illinois Patterning methods for stretchable structures
CN102361010B (zh) * 2011-11-01 2015-06-10 中国科学院微电子研究所 一种t型栅hemt器件及其制作方法
US8698230B2 (en) * 2012-02-22 2014-04-15 Eastman Kodak Company Circuit including vertical transistors with a conductive stack having reentrant profile
US9099433B2 (en) * 2012-04-23 2015-08-04 Freescale Semiconductor, Inc. High speed gallium nitride transistor devices
US9847411B2 (en) 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
US9679981B2 (en) 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
CN104319237B (zh) * 2014-10-11 2018-05-22 中国科学院微电子研究所 通过自对准工艺制备石墨烯顶栅场效应晶体管器件的方法
DE102016122399A1 (de) 2016-11-21 2018-05-24 Forschungsverbund Berlin E.V. Gate-Struktur und Verfahren zu dessen Herstellung
DE102017127182A1 (de) 2017-11-17 2019-05-23 Forschungsverbund Berlin E.V. Gate-Struktur und Verfahren zu deren Herstellung
CN109935630B (zh) * 2017-12-15 2021-04-23 苏州能讯高能半导体有限公司 半导体器件及其制造方法
US10325982B1 (en) 2018-05-17 2019-06-18 Northrop Grumman Systems Corporation Drain ledge for self-aligned gate and independent channel region and drain-side ridges for SLCFET

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55105326A (en) * 1979-02-07 1980-08-12 Matsushita Electronics Corp Manufacturing method of electrode of semiconductor device
JPS586179A (ja) * 1981-07-03 1983-01-13 Nec Corp 電界郊果トランジスタの製造方法
JPS5851570A (ja) * 1981-09-24 1983-03-26 Hitachi Ltd 半導体装置
JPS6155969A (ja) * 1984-08-27 1986-03-20 Nec Corp 半導体装置およびその製造方法
JPS6177370A (ja) * 1984-09-21 1986-04-19 Fujitsu Ltd パタ−ン形成方法
JPS6215861A (ja) * 1985-07-12 1987-01-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS62186568A (ja) * 1986-02-12 1987-08-14 Fujitsu Ltd 半導体装置の製造方法
JPS62190773A (ja) * 1986-02-17 1987-08-20 Sumitomo Electric Ind Ltd 電界効果トランジスタとその製造方法
JPS62245679A (ja) * 1986-04-17 1987-10-26 Mitsubishi Electric Corp 短チヤネル・シヨツトキ−形電界効果トランジスタ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5950567A (ja) * 1982-09-16 1984-03-23 Hitachi Ltd 電界効果トランジスタの製造方法
US4916498A (en) * 1985-09-15 1990-04-10 Trw Inc. High electron mobility power transistor
US4670090A (en) * 1986-01-23 1987-06-02 Rockwell International Corporation Method for producing a field effect transistor
JPH0793429B2 (ja) * 1986-06-19 1995-10-09 富士通株式会社 半導体装置の製造方法
US4700462A (en) * 1986-10-08 1987-10-20 Hughes Aircraft Company Process for making a T-gated transistor
JPS63174374A (ja) * 1987-01-14 1988-07-18 Fujitsu Ltd 電界効果型半導体装置の製造方法
JPS63276267A (ja) * 1987-05-08 1988-11-14 Fujitsu Ltd 半導体装置の製造方法
JPS6444681A (en) * 1987-08-12 1989-02-17 Fuji Photo Film Co Ltd Dot screen forming method
JPH0236658A (ja) * 1988-07-26 1990-02-06 Nec Corp 音声蓄積装置間のメッセージ転送方式

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55105326A (en) * 1979-02-07 1980-08-12 Matsushita Electronics Corp Manufacturing method of electrode of semiconductor device
JPS586179A (ja) * 1981-07-03 1983-01-13 Nec Corp 電界郊果トランジスタの製造方法
JPS5851570A (ja) * 1981-09-24 1983-03-26 Hitachi Ltd 半導体装置
JPS6155969A (ja) * 1984-08-27 1986-03-20 Nec Corp 半導体装置およびその製造方法
JPS6177370A (ja) * 1984-09-21 1986-04-19 Fujitsu Ltd パタ−ン形成方法
JPS6215861A (ja) * 1985-07-12 1987-01-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS62186568A (ja) * 1986-02-12 1987-08-14 Fujitsu Ltd 半導体装置の製造方法
JPS62190773A (ja) * 1986-02-17 1987-08-20 Sumitomo Electric Ind Ltd 電界効果トランジスタとその製造方法
JPS62245679A (ja) * 1986-04-17 1987-10-26 Mitsubishi Electric Corp 短チヤネル・シヨツトキ−形電界効果トランジスタ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014116638A (ja) * 2006-11-14 2014-06-26 Northrop Grumman Systems Corp 高電子移動度トランジスタ半導体デバイスおよびその製造方法
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