JPS61290777A - シヨツトキ−ゲ−ト電極を製造する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明はマイクロ技手導体装置の製造に関する。特に、
この発明は低抵抗、低容量ショットキー障壁ゲート電極
を製造するための新しい方法に関する。

従来技術の説明 ガリウムヒ素（ＧａＡｓ　）は半導体装置技術の将来に
おいて重要な役割を果すと思われる。（ポテンシャル材
料の間でシリコンに比較し）高キヤリア移動度のために
、ＧａＡｓは特に低雑音マイクロ波の用途で好都合であ
る。ＧａＡｓ装置により提供される別の利点は低電力消
費、高回路密度、広範囲の動作温度及び高度のラジエー
ション・ハードニスである。これらの多くの利点は特に
軍用に役立つ。しかしながら、潜在的に有用な用途範囲
は非常に広い（「ガリウム　アーセナイドチップス　エ
マージフロＡす“ラフ“Ｊ　（ＧａｌｌｉｕｍＡｒｓｅ
ｎｉｄｅ　Ｃｈｉｐｓ　Ｅｍｅｒｇｅ　ｆｒｏｍ　ｔｈ
ｅ　Ｌａｂ　）　）、バイテクノロジー（Ｈｉｇｈ　Ｔ
ｅｃｈｎｏｌｏｇｙ）Ｖｏｌ、　４Ａ７（，１９８４年
７月））。

基本的なＧａＡｓ装置の形状はＭＥＳＦＥＴ（金属半導
体ＦＥＴ）であるが、非ＦＥＴバイポーラ及び何らかの
絶縁ゲート設計が将来現われる可能性がある。この基本
構成はソース領域とドレイン領域との間に置かれた狭い
金属ゲート電極からなる。一般的に、２つのイオン注入
ドーピング一段階が使用される。その１つはゲート電極
のすぐ下に浅い（０，１０ないし０．１５ミクロン）注
入をしてソース−ドレン電流のための領域（「チャネル
」）を形成することであシ、そして、他の段階はバルク
ＧａＡｓウェーハにソース領域とドレイン領域をより深
く形成することである。ソース、ドレイン、及び金属ゲ
ート電極に対する金属接点はこの装置を隣接するＦＥＴ
に接続してＧａＡｓチップの機能回路網を完成させる。

その金属ゲート電極は介在する絶縁膜を使用せずにＧａ
Ａｓウェーハの表面と直接接触して、チャネル領域を流
れる電流を制御するためのショットキー接合部を形成す
る。

ショットキー障壁領域のゲート長によりＭＥＳＦＥＴの
上限周波数が決定される。サブミクロンのチャネル長は
、約８ＧＨｚＪ：、９高い周波数で動作することができ
る多数の現存の及び考えられる装置に必要でるる。これ
らの装置の製造は現在サブミクロン長のゲート電極を製
造する場合に遭遇している問題により複雑化する。

サブミクロン長のゲートを製造するための１つの現在の
事実はＧａＡｓウェーハの上に存在するホトレジスト層
のサブミクロンの穴を介するゲート金属化部の被着に関
する。この技術はオモリ（Ｏｍｏｒｉ　）他による「ロ
ウ−レジスタンス、ファイソーライン　セミコンダクタ
　デバイス　アンド　ザ　メンツト　フォー　イツツ　
マヌファクチャ（Ｌｏｗ−ｒｅｓｉｓｔａｎｃｅ。

Ｆｉｎｅ−１ｉｎｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｄ
ｅｖｉｃｅ　ａｎｄ　ｔｈｅＭｅｔｈｏｄ　ｆｏｒ　ｉ
ｔｓ　Ｍａｎｕｆａｃｔｕｒｅ　）　Ｊ　　の名称の米
国特許第４．２１３．８４０号に開示されている。

上記の仕方でサブミクロン長のショットキー・ゲートの
製造は現在避けることができないフォトレジストの予想
可能な過度の現像量により複雑化している。そのサブミ
クロン線を形成する露光したホトレジスト材料の全ての
除去を確保するためになされる１、ホトレジスト層の過
度の現像により、このような仕方で形成されるゲートの
サブミクロン長を制御することが過度に困難になってい
る。更に、サブミクロンの開口の近くのフォトレジスト
の上面での引き続く金属化部分の除去はホトレジスト層
が比較的「薄い」（約５０００オングストローム）もの
でなければ明確には生じ得ない。この条件によりこの段
階で適用される金属化層の厚さくしたがって導電率）が
制限される。

「プロセス　フォー　マヌファクチャリング　セミコン
ダクタ　デバイス（Ｐｒｏｃｅｓｓｆｏｒ　Ｍａｎｕｆ
ａｃｔｕｒｉｎｇ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｄｅ
ｖｉｃｅｓ　）　Ｊの名称のブイヤテイ（Ｂｕｉａｔｔ
ｉ　）よる米国特許第４．０４８．７１２号はＭＥＳＦ
≧Ｔ用のゲートを製造するための化学的不足エツチング
法を開示している。この特許で教示されるように、１な
いし２ミクロンの不足エツチングは約３震長のゲート電
極を製造するためになし得る。

発明の概要 この発明は平面の半導体ウェーハ上にショットキー・ゲ
ート電極を形成するための新しい方法を提供することに
よって従来技術の上記及び他の欠点を克服する。この形
成方法は平面の半導体ウェーハの上面に直接第１のホト
レジスト層を付着することによって始められる。その後
、所定の厚さのほぼ垂直な線が上記ホトレジスト層内に
写真平版法で形成され、そして、そのホトレジストノー
の残シは除去され、それにより、ホトレジストのほぼ垂
直な線が半導体ウェーハの所定領域上に“形成される。

次に、絶縁層が被着される。更に続いて、そのホト、レ
ジストのほぼ垂直な線がそ・の上の絶縁層の部分と共に
除去され、それにより、上記半導体ウェーハ層の上面の
所定領域はその絶縁層の開口を弁して露出される。

次に正の第２のホトレジスト層が被着される。

次に、その半導体ウェーハの所定領域の上を覆う第２の
ホトレジスト層のほぼ垂直な領域が形成され、そして、
その領域は除去されて前記第２のホトレジスト層に拡大
された穴が形成される。半導体ウェーハの表面の所定領
域は次にエツチングされる。そして、金属層が付着され
る。最後に、第２のホトレジスト層の残シとその上の金
属層の部分が除去されてショットキー・ゲート電極が形
成される。

この発明の上記及び他の利点及び特徴は以下の詳細な説
明から明かになる。この明＃ｌｆｌ曹には１組の図面が
添付されており、この図面及び記載された詳細な説明に
用いられる類似の数字はこの明細曹及び図面にわたシこ
の発明の類似の特徴に対応するものである。

詳細な説明 次に図面を見ると、ショットキー・ゲートＦＥＴを製造
するための本発明の方法が第１ａ図ないし第１ｇ図に順
次に示されている。理解されるように、ゲートは金属構
造を有し、この金属構造はその下に存在するＧａＡｓ材
料のウェーハ１０に接触している。ゲート及びその上に
存在する他の構造の形成前にウェーハ１０はその中に電
気的な機能領域を形成するためのいくつかの処理段階を
受けることができる。エピタキシャル層成長などを含む
（これのみに限定きれるものではないが）方法を使用す
ることができる。ここでは、ウェーハ１０／′ｉ、製造
されると、導゛域率が変化するいくつかの領域を含むこ
とができる。すなわち、その最も内側の部分は半絶縁基
板よりなる。これに隣接して、未ドープの高抵抗率のバ
ッファ領域があシ、この上に、ｎ型活性領域がある。高
ドープのオニミック接触層はウェーハ１０全体を覆う。

この後者の領域の各々は分子ビーム・エピタキシャル成
長法により形成することができる。

ウェーハ１０の製造に続いて、正の第１のホトレジスト
層１２がウェーハ１ｏの上面に付着またはスピンされる
。この第１のホトレジスト層１２は約８０ｏＯオングス
トロームの厚さを有していて、ウェーハ１０の所定（チ
ャネル）領域の上に存在するほぼ垂直なサブミクロンの
厚さの「線」（約５０００オングストローム）を形成す
るために、密着印刷のような従来の写真平版技術により
露光される。

第１のホトレジスト層１２の露光部分は次に除去されて
第１ｂ図に示したようにウェーハ１０の上にサブミクロ
ンの厚さのほぼ垂直な線１４を残す。（図面は説明を容
易にするためだいぶ誇張されている。）米国特許第４，
２１３、８４０号の方法のような従来技術の方法とは異
なシ、第１のホトレジスト層の線１４のサブミクロンの
幅は確実に従来の写真平版法により容易に形成され、そ
して、サブミクロンの部分をホトレジスト層から除去す
る段階の内の過度の露光及び過度の現像段階から生ずる
問題を蒙らない。

次に、Ｐ縁盾１６はウェーハ１０の上面及びホトレジス
トのほぼ垂直な線１４の上に付着される。絶縁層１６は
、なるべくなら、約１０００オングストロームの厚さの
ものが良く、酸化アルミニウム、酸化シリコン等よジな
るものとすることができる。？！縁層１６は従来の低圧
（０，００００００１ないし０．０００００００１Ｔｏ
ｒｒ　）　　のＥビーム蒸着法によりほぼ付着すること
ができる。その酸化物の付着速度（１秒間当シ約１．２
ないし１．５オングストローム）はウェーハ１０の表面
における温度が摂氏９０度以上にならないように制御さ
れる。次にウェーハ１０はそのホトレジスト材料と侵す
７セトン浴に入れられる。そして、このホトレジスト材
料はその上の絶縁ノーと共に除去されてウェーハ１０の
上に絶縁層１６を残し、ウェーハ１０にはサブミクロン
の広さの穴１８が形成さ°れる。、この穴１８は（即ち
ウェーハ１０の表面の露出部分）はウェーハ１０の所定
のＦＥＴショットキー障壁領域の上に存在する。

正の第２のホトレジスト層２０が次に与えられる。この
第２のホトレジスト層２ｏは第１のホトレジスト層より
厚ぐ約１．５ミクロンである。この付加的な第２のホト
レジスト層２０の厚さにより、Ｊ４込金金属層の次の除
去が可能となシ、請来として生ずるゲート電極構造の電
気抵抗が極小化される。

穴２２は従来の光学的石版印刷により第２のホトレジス
ト層２０に形成される。この穴は絶縁層１６の穴１８に
比較して拡大されておシ（約１ミクロンの広さ）、そし
て、この穴１８を覆っている。したがって、その穴はウ
ェーハ１０の所定のショットキー障壁領域の上に存在す
る。

第１ｅ図に示したように、第２のホトレジスト層２０の
現像のためのアルカリ浴液からウェーハ１０を取シ出し
た後、ウェーハ１０の表面は水酸化アンモニウム、過酸
化水素及び水よりなる混合物、リン酸、過塩素酸のよう
な適切なＧａＡｓエツチング剤により約５００オングス
トロームの深さまでエツチングされる。絶縁層１６はこ
の凹部エツチングのためのマスクとなる。その結果、ウ
ェーハ１０の表面に生じる凹部２４はＦＥＴのゲートー
トレイン破壊電圧を減少するに役立つ。

次に金属化層がその構造体の上に付着される。第１ｆ図
に見られるように、その金属化部分２６はウニｉハ１０
の上面に位置していてこのウェーハ１０と直接接触して
いるが、その両側の部分２８と３０は今年連続となって
いる第２のホトレジスト層２０の上に存在する。

この好適な実施例では、その金属化層は連続するＥビー
ム蒸着法により形成されるチタニウム、プラチナ及び金
の層よりなる。そのチタニウムの層は、数１００オング
ストロームの厚さであって、ウェーハ１０に接触してお
り、それと共にゲートの基部にショットキー障壁を形成
する。タングステン、モリブデン、プラチナ、パラジウ
ム、アルミニウム、クロミウム、ハフニウム及びこれら
の材料から選択されたものの合金を含む数多くの他の材
料が好都合にもこのために使用することができる。

プラチナはそのチタニウムの上面に数１００オングスト
ロームの深さまで４１着される。これはゲート内で障壁
層として動作する。最後に、合成の金属化層の厚さが約
５０００７ングストロームになるように金がそのプラチ
ナの上に付着される。絶縁層１６の場合のように、Ｅビ
ーム蒸着法が、約９０℃以上でウェーハ１０の表面を加
熱せずに良好な付着品質が可能となる速度で約０．００
０００１ないし０．０００００００１　Ｔｏｒｒ　　の
直空で行われる。この条件は１秒間当り３ないし５オン
グストローム（チタニウム）、１ないし２オングストロ
ーム（プラチナ）及゛び４ないし５オングストローム（
金）の速度により満足された。

ウェーハ１０は再び未現像のフォトレジストを侵すアセ
トン浴に浸され、このホトレジストは除去段階で上に存
在する金属化部２８と３０と共に除去される。第１ｇ図
に示したように、金属化層のいくぶんＹ字型の部分２６
は残ってウェーハ１０にショットキー障壁ゲート電極を
形成する。ゲート電極２６のサブミクロン長のＹ字型の
狭い基部はウェーハ１０に接触してそれと共にショット
キー障壁全形成する。約５００オングストロームの高さ
を持つゲート電極２６はゲート抵抗を極小化するために
高い比率で高導電性の金を有している。ゲート抵抗は更
にそのゲートのｙ字型またはｔ字型の断面形状により極
小化され、この断面形状により、ウェーハ１０に接触す
るゲート電極２６の長さのサブミクロン部分の上に比較
的大きな断面積が形成ぢれてゲート電極２６の導電率が
増大される。

第２図は本発明により形成されるゲート電極２６の他に
ドレイン電極３２とソース電極３４を含む、ＧａＡｓ−
ＦＥＴの断面斜視図である。第１８図ないし第１ｇ図に
用いられた数字に対応する数字はその順序で開示された
要素を示す。ゲート電極２６はソース電極３４及びドレ
イン電極３２と共に、第２図表示の深さにより示される
ように、およそ、数１００ミクロンの幅の゛条片よりな
るものとすることができる。第１ａ図ないし第１ｇ図の
場合のように、第２図の表示は一定の拡大比率で示した
ものではない。本発明の方法はソース電極３４及びドレ
イン電極３２それぞれのための金属上層４４及び４６を
提供し、それにより、完成されたＦＥＴのこれらの要素
の電気抵抗を減少するために使用することができる。

第２図に見られるように、ＦＥＴは、適切な材料を次々
に被着することに伴う光学的石版印刷のような公知の技
術によりゲート電極２６の形成前に形成されるソース電
極３４及びドレイン電極３２のオーミック接触金属化部
４０及び４２を有している。ホトレジストを除去して合
金を加熱し金属化部４０及び４２を焼きなました後、そ
れらはその高ドープノーの選択的なエツチングのための
マスクを形成し、オーミック接触３６と３８を残す。

又第１ａ図ないし第１ｇ図に示した本発明の−達の段階
に戻夛、それを第２図の構造に適応すると、ドレイン電
極及びソース電極の金属上層４４と４６はゲート電極２
６が形成される時に容易に形成される。第１のホトレジ
スト層１２はウェーハ１０のチャネル領域の他に両金属
化部４０と４２を横切る。第１のホトレジスト層１２は
、丁度、はぼ垂直な線１４を形成するようにパターン化
されているので、ソース金属化部４０とドレイン金属化
部４２の上におけるその縁の所が同様にパターン化され
る。こうして、第１のホトレジスト層１２が現像される
と、ホトレジストの乗片は、丁度、線１４がウェーハ１
ｕの上に残ってこのウェーハ１０と直接接触するように
、それらの金属化部分の上に残る。絶縁層１６が次に被
着されると、この絶縁層１６の縁部は金属化部４０と４
２の露出した「肩」と、その金属部４０と４２の残シを
覆う第１のホトレジスト層１２の部分を直接覆う。この
後者のホトレジスト及び絶縁層は第１ｄ図の除去段階で
除去される。次に第２のホトレジスト２０層が与えられ
て、第１のホトレジスト層の露光のために使用されたマ
スキングとは逆の極性のマスキングで露光されて除去さ
れる。（第１ｅ図に対応する）この後者の段階により、
絶縁層１６で覆われていない金属化部４０と４２は、穴
２２が第２のホトレジスト層２０に開かれると同時に露
光される。

金属化部４０と４２の上面の露出部分は第ｌｆ図に示す
ようにゲート電極の金属化期間中に形成される。第２の
ホトレジスト層２０の除去の後、金属上層４４と４６は
それぞれソース金属化ｆ１５−４０とドレイン金属化部
４２の上に残る。第１ｅ図を参照すると、金属上層４４
はゲートの金属化部２８から形成され、そして、金属上
層４６はその金属化層の部分３０から形成されるという
ことがわかる。第２図の表示は、例えば、大いに誇張さ
ｎた電極間隔を含めて一定の拡大比率で描いたものでは
ないが、ソース電極３２とドレイン電極３４はこの発明
によるゲート電極の形成中に容易に形成することができ
るとｈうことがわかる。

したがって、マイクロ反半導体形成ゴ支術にはショット
キー障壁ゲート電極を製造するための新しい方法がもた
らされたということがわかる。この発明の方法を使用す
ることにより望ましくない容量を極小化し上限周波数を
高める低抵抗サブミクロンゲート長を容易且つ確実に達
成することができる。

この発明はその現在の好適°な実施例に関して記載され
たが、決してそれに限定されるものではない。

【図面の簡単な説明】

第１８図ないし第１ｇ図はこれらを含めて本発明による
ＦＥＴのゲート電極の一連の形成段階の断面図であり、
そして、 第２図は本発明の方法により製造されたＦＥＴのソース
、ゲート及びドレイン構造の断面斜視図である。 〔主要部分の符号の説明〕 ウェーハ・・・１０、正の第１のホトレジスト層・・・
１２、サブミクロンの厚さの線・・・１４、絶縁層・・
・１６、穴・・・１８、正の第２のホトレジスト層・・
・２０、穴２２、凹部・・・２４．７字形の金属化部（
ゲート電極）・・・２６、金属化部・・・２８．３０、
ドレイン電極・・・３２、ソース電極・・・３４、オー
ミック接触・・・３６．３８、金属化部・・・４０，４
２、金属上ノー・・・４４．４６゜ｙ句、ｌｒ

Claims (1)

1. 【特許請求の範囲】 １、ａ）平面の半導体ウェーハの上面に直接第１のホト
   レジスト層を被着し、次に ｂ）前記第１のホトレジスト層内に所定厚 さのほぼ垂直な線を写真平版で形成し、 そして前記第１のホトレジスト層の残り を除去し、それにより前記半導体ウェー ハの所定領域の上に前記ホトレジストの ほぼ垂直な線が存在するようにし、次に ｃ）絶縁層を被着し、次に ｄ）前記のホトレジストのほぼ垂直な線と その上の前記絶縁層の部分を除去して前 記半導体ウェーハの上面の前記所定領域 を前記絶縁層内の開口を介して露出させ、 次に ｅ）第２のホトレジスト層を被着し、次に ｆ）前記所定領域を覆う前記第２のホトレ ジスト層のほぼ垂直な領域を写真平板で 形成し、そして、その形成された領域を 除去して前記第２のホトレジスト層に拡 大された穴を形成し、次に ｇ）前記所定領域にある前記ウェーハの表 面をエッチングし、次に ｈ）金属層を被着し、そして次に ｉ）前記第２のホトレジスト層の残り及び この層の上の金属部分を除去することを 特徴とする平坦な半導体ウェーハにショ ットキー・ゲート電極を形成する方法。 ２、特許請求の範囲第１項に記載の方法であつて、前記
   第２のホトレジスト層は前記第 １のホトレジスト層より厚いことを特徴と する半導体ウェーハにショットキー・ゲー ト電極を形成する方法。 ３、特許請求の範囲第２項に記載の方法であつて、前記
   のホトレジストのほぼ垂直な線 は１ミクロンより薄い厚さであることを特 徴とする半導体ウェーハにショットキ・ゲ ート電極を形成する方法。 ４、特許請求の範囲第３項に記載の方法であつて、前記
   エッチング段階は、更に、その ためのマスクとして前記絶縁層を使用する ことを特徴とする半導体ウェーハにショッ トキー・ゲート電極を形成する方法。 ５、特許請求の範囲第４項に記載の方法であつて、前記
   絶縁層はＥビーム被着法により 付着されることを特徴とする半導体ウェー ハにショットキー・ゲート電極を形成する 方法。 ６、特許請求の範囲第５項に記載の方法であつて、前記
   金属層はＥビーム被着法により 付着されることを特徴とする半導体ウェー ハにショットキー・ゲート電極を形成する 方法。 ７、特許請求の範囲第１項に記載の方法であつて、前記
   金属層はほぼ５０００オングス トロームの厚さであることを特徴とする半 導体ウェーハにショットキー・ゲート電極 を形成する方法。 ８、特許請求の範囲第１項に記載の方法であつて、前記
   拡大された穴はほぼ１ミクロン の広さであることを特徴とする半導体ウェ ーハにショットキー・ゲート電極を形成す る方法。 ９、特許請求の範囲第１項の方法により形成されたゲー
   ト電極。 １０、特許請求の範囲第１項に記載のゲート電極であつ
   て、前記ゲート電極と前記ウェー ハの間の接触領域が１ミクロンより小さい ことを更に特徴とするゲート電極。