JP2003031594A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】電子線直接描画装置を用いることなく、０．２
μｍ以下の微細ゲートを有する電界効果トランジスタ
を、回路内のゲート本数によらず高いスループットで製
造することができる半導体装置の製造方法を提供する。 【解決手段】基板１１上に第１のゲート開口部用層２１
を形成し、第１のゲート開口部用層２１上に、ゲート開
口部の一端部を決定するパターンを有するレジスト膜Ｒ
を形成し、レジスト膜Ｒをマスクとして、第１のゲート
開口部用層２１をパターニングし、ゲート開口部の他端
部を決定するパターンとなるように、少なくとも基板１
１の面内方向にレジスト膜Ｒを膨張させ、少なくとも基
板１１上に第２のゲート開口部用層２２を形成し、レジ
スト膜Ｒを除去して、第１および第２のゲート開口部用
層２１，２２の間にゲート開口部を露出させ、ゲート開
口部に露出した基板１１上にゲート電極を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、基板に形
成されたチャネルを流れる電流を制御するゲート電極を
有する半導体装置の製造方法に関する。

【０００２】

【従来の技術】ミリ波帯無線伝送や、１０Ｇｂｐｓを超
える光通信用のドライバーアンプなどを、電界効果トラ
ンジスタで構成する場合、これらの高い周波数で高い利
得や低いノイズフィギュア（ＮＦ:Noise Figure ）を維
持するために、０．２μｍ以下のゲート長が必要とな
る。このような短いゲート長を、ｉ線やｇ線を用いた光
学露光で直接開口することはできないため、主に電子線
直接描画技術が用いられてきた。

【０００３】この電子線直接描画技術によるゲート開口
部の形成においては、まず、半導体基板上に誘電体層を
形成し、当該誘電体層上に例えばポジ型のレジスト膜を
塗布する。

【０００４】次に、塗布されたポジ型のレジスト膜に、
細く絞った電子線をゲートに沿って照射し、照射された
領域のレジスト膜を除去することにより、上記の寸法の
ゲート開口部をレジスト膜に形成する。

【０００５】最後に、上記のレジスト膜をマスクとして
エッチングすることで、誘電体層にゲート開口部を形成
し、ゲートメタルを蒸着しパターニングすることによ
り、上記の開口寸法をゲート長とするゲート電極が形成
されることとなる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
電子線直接描画技術により微細ゲート電極を形成する方
法では、微細パターンを容易に形成できる反面、描画時
間がゲート面積に比例するため、ゲート本数が多いとス
ループットが低下し、生産能力が低下するという問題が
あった。また、電子線直接描画技術を実施するには、高
額の設備も必要であるため、上記の低スループットと合
わせてコストがかかるという問題があった。

【０００７】本発明は上記の事情に鑑みてなされたもの
であり、その目的は、電子線直接描画装置を用いること
なく、０．２μｍ以下の微細ゲートを有する電界効果ト
ランジスタを、回路内のゲート本数によらず高いスルー
プットで製造することができる半導体装置の製造方法を
提供することにある。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、所定のゲート開
口部を有するゲート開口部用層を形成し、前記ゲート開
口部の寸法をゲート長とするゲート電極を形成する半導
体装置の製造方法であって、基板上に第１のゲート開口
部用層を形成する工程と、前記第１のゲート開口部用層
上に、前記ゲート開口部の一端部を決定するパターンを
有するレジスト膜を形成する工程と、前記レジスト膜を
マスクとして、前記第１のゲート開口部用層をパターニ
ングする工程と、前記ゲート開口部の他端部を決定する
パターンとなるように、少なくとも前記基板の面内方向
に前記レジスト膜を膨張させる工程と、少なくとも前記
基板上に第２のゲート開口部用層を形成する工程と、前
記レジスト膜を除去して、前記第１および第２のゲート
開口部用層の間に前記ゲート開口部を露出させる工程
と、前記ゲート開口部に露出した前記基板上に前記ゲー
ト電極を形成する工程とを有する。

【０００９】前記第１のゲート開口部用層を形成する工
程の前に、前記基板上に誘電体層を形成する工程をさら
に有し、前記第１および第２のゲート開口部用層を形成
する工程において、前記誘電体層上に前記第１および第
２のゲート開口部用層を形成し、前記レジスト膜を除去
する工程の後、前記ゲート電極を形成する工程の前に、
前記ゲート開口部に露出した前記誘電体層部分を除去し
て前記基板を露出させる工程をさらに有する。

【００１０】前記ゲート電極を形成する工程の後、少な
くとも前記第１のゲート開口部用層あるいは前記第２の
ゲート開口部用層のいずれかを除去する工程をさらに有
する。

【００１１】例えば、前記第１のゲート開口部用層を形
成する工程において、誘電体からなる前記第１のゲート
開口部用層を形成する。例えば、前記第２のゲート開口
部用層を形成する工程において、誘電体からなる前記第
２のゲート開口部用層を形成する。

【００１２】例えば、前記第１のゲート開口部用層を形
成する工程において、レジスト膜からなる前記第１のゲ
ート開口部用層を形成し、前記ゲート電極を形成する工
程の後に、前記第１のゲート開口部用層を除去する工程
をさらに有する。

【００１３】例えば、前記第２のゲート開口部用層を形
成する工程において、前記第１のゲート開口部用層とは
異なる材料により前記第２のゲート開口部用層を形成す
る。例えば、前記第２のゲート開口部用層を形成する工
程において、前記第１のゲート開口部用層とは異なる膜
厚の前記第２のゲート開口部用層を形成する。

【００１４】前記第２のゲート開口部用層を形成する工
程において、前記基板および前記レジスト膜上に前記第
２のゲート開口部用層を形成し、前記レジスト膜上に形
成された前記第２のゲート開口部用層を除去する工程を
さらに有する。例えば、前記レジスト膜上に形成された
前記第２のゲート開口部用層と、前記レジスト膜とを同
時に除去する。

【００１５】上記の本発明の半導体装置の製造方法で
は、膨張前のレジスト端部でゲート開口部の１端部を定
めて第１のゲート開口部用層をパターニングすることに
より、ゲート開口部の一端部を決定するパターンを有す
る第１のゲート開口部用層が形成される。次に、レジス
ト膜を膨張させて、レジスト膜の端部を微小距離だけ延
伸させ、延伸した後のレジスト端部でゲート開口部の他
端部を定めた後、基板上に第２のゲート開口部用層を形
成する。このとき、レジスト膜の膨張幅だけ、第１およ
び第２のゲート開口部用層にも被覆されていない領域、
すなわち、ゲート開口部が形成されることとなる。次
に、レジスト膜を除去することにより、第１および第２
のゲート開口部用層に被覆されていない領域であるゲー
ト開口部が露出されることとなり、当該ゲート開口部に
露出した基板上にゲート電極を形成することにより、レ
ジスト膜の寸法変化量だけのゲート長を有するゲート電
極が製造される。

【００１６】

【発明の実施の形態】以下に、本発明の半導体装置の製
造方法の実施の形態について、図面を参照して説明す
る。

【００１７】第１実施形態 図１〜図４は、本実施形態に係る半導体装置の製造方法
の製造工程を示した工程断面図、図５〜図７は、図１〜
図４の各段階に対応した上面図である。なお、図１〜図
４は、図５〜図７に示すＡ−Ａ’線における断面を表し
ている。

【００１８】まず、図１（ａ）に示すように、半導体基
板１１の表面にチャネル層１２を形成する。ここで、半
導体基板１１は、シリコンであっても、ＧａＡｓなどの
化合物半導体であってもよい。チャネル層１２は、例え
ば、イオン注入法によって形成したイオン注入層であっ
てもよいし、また、エピタキシャル成長法によってＡｌ
ＧａＡｓを形成し、ヘテロ接合により形成される２次元
電子ガス層であってもよい。

【００１９】次に、図１（ｂ）に示すように、基板１１
上に、例えば、プラズマＣＶＤ（Chemical Vapor Depos
ition)法により、酸化シリコン（ＳｉＯ₂ ）を１００〜
２００ｎｍ程度堆積させて、第１の誘電体層（第１のゲ
ート開口部用層）２１を形成する。

【００２０】次に、図１（ｃ）に示すように、第１の誘
電体層２１上に、レジストを塗布して、レジスト膜Ｒを
形成する。このレジスト膜としては、例えば、従来のエ
キシマレーザ露光用のポジ型レジスト材料を用いる。

【００２１】次に、図２（ｄ）に示すように、上記のレ
ジスト膜Ｒを、ゲート形成領域の一端に沿って側面が現
れるように光学リソグラフィー技術で加工する。続い
て、レジスト膜Ｒをマスクとして、第１の誘電体層２１
をエッチングし、基板１１を露出させる。第１の誘電体
層２１が酸化シリコンの場合には、当該エッチングに
は、ＣＦ₄ を反応ガスとしたＲＩＥ（Reactive Ion Etc
hing) 法で行う。なお、本工程において、基板の上面図
は、例えば、図５（ｄ）に示すように、矩形形状にレジ
スト膜Ｒがパターニングされており、当該レジスト膜Ｒ
下に第１の誘電体層２１が存在している。

【００２２】次に、図２（ｅ）に示すように、レジスト
膜Ｒを膨張させ、パターンの各辺を法線方向に０．１μ
ｍ程度拡大する。この膨張にはシュリンク剤を用いる。
ここで、シュリンク剤とは、誘電体層に微細な径を有す
るコンタクトを形成する際に、レジストにコンタクト開
口部をパターン形成した後に、シュリンク剤を用いてレ
ジストを膨張させてコンタクト開口部を狭め、当該コン
タクト開口部に露出した誘電体層をエッチング除去し
て、導電性材料を埋め込むことで微細な径のコンタクト
を形成する際に用いられるものである。このように、レ
ジストを膨張させてコンタクト開口部を狭めることか
ら、シュリンク剤と一般に称されている。

【００２３】以下に、上記のシュリンク剤を用いたレジ
ストパターンを膨張させる方法について、説明する。ま
ず、上記の基板１１の全面に、シュリンク剤をスピンコ
ートする。そして、基板１１をソフトベークする。この
ソフトベークの温度範囲と時間は、使用するシュリンク
剤に応じて選び、例えば、温度が８０℃〜９０℃で、時
間が６０秒から９０秒とする。続いて、基板１１をミキ
シングベークし、レジスト膜Ｒとシュリンク剤との界面
に硬化層Ｒ’を形成する。このミキシングベークの温度
範囲と時間は、使用するシュリンク剤に応じて選び、例
えば、温度が８５℃〜１１５℃で、時間が１秒から１２
０秒とする。続いて、基板１１を現像液に浸漬させ、不
要なシュリンク剤を除去する。このとき、現像液は、シ
ュリンク剤に応じて選び、例えば、２０〜３０秒間パド
ル現像を行う。続いて、基板１１をポストベークする。
このポストベークは、例えば、温度が１１０℃とし、時
間は１２０秒とする。以上のようにして、図２（ｅ）に
示すように、レジスト膜Ｒを膨張させることができる。
上記のレジスト膜の膨張幅ｄは、使用するシュリンク剤
や、上述したミキシングベークの温度で決定される。こ
れにより、本工程後において、基板の上面図は、図５
（ｅ）に示すように、矩形形状のレジスト膜Ｒが硬化層
Ｒ’の幅ｄだけ膨張されているものとなる。

【００２４】次に、図２（ｆ）に示すように、レジスト
膜Ｒ，Ｒ’を残したまま、基板１１の全面に、例えば、
ＣＶＤ法により酸化シリコン（ＳｉＯ₂ ）を堆積させ、
第２の誘電体層（第２のゲート開口部用層）２２を形成
する。本工程後において、基板の上面図は、図６（ｆ）
に示すように、基板全面に第２の誘電体層２２が形成さ
れているものとなる。この第２の誘電体層２２の形成の
際には、レジスト膜Ｒ，Ｒ’の側面に酸化シリコンが堆
積しないよう、例えば、電子線加熱蒸着を用い、酸化シ
リコンが基板１１に垂直に入射するように基板１１と蒸
着源の位置関係を定めて行う。

【００２５】次に、図３（ｇ）に示すように、基板１１
をアセトンなどの有機溶剤に浸漬させ、上記レジスト膜
Ｒ，Ｒ’を溶解し、レジスト膜Ｒ，Ｒ’上に堆積した第
２の誘電体層２２をリフトオフして除去する。これによ
り、膨張前のレジスト膜Ｒによりパターン加工された第
１の誘電体層２１の端部と、膨張後のレジスト膜Ｒ，
Ｒ’によりパターン加工された第２の誘電体層２２の端
部との間に、ゲート開口部Ｃが形成される（図６（ｇ）
参照）。

【００２６】次に、図３（ｈ）に示すように、ゲートメ
タル３０ａを基板１１全面に堆積した後、ゲート電極パ
ターンを有するレジスト膜ＲＧをゲートメタル３０ａ上
に形成する。ここで、ゲートメタル３０ａは、基板１１
にＧａＡｓ等の化合物半導体を用いた場合には、例え
ば、Ｔｉ／Ｐｔ／Ａｕの３層膜とし、膜厚は、それぞれ
３０ｎｍ／５０ｎｍ／２００ｎｍとする。また、例え
ば、基板１１にシリコンを用いた場合には、例えば、Ａ
ｌにより形成する。

【００２７】次に、図３（ｉ）に示すように、ゲートメ
タル３０ａにＴｉ／Ｐｔ／Ａｕを用いた場合には、レジ
スト膜ＲＧをマスクにゲートメタル３０ａをイオンミリ
ング法により除去し、ゲート電極３０を形成する。この
とき、例えば、櫛型形状のパターンのゲート電極３０を
形成する。なお、ゲートメタル３０ａにＡｌを用いた場
合には、レジスト膜ＲＧをマスクにＲＩＥにより除去す
る。

【００２８】次に、図４（ｊ）に示すように、レジスト
膜ＲＧを酸素プラズマを用いたアッシングおよび剥離剤
で除去する。このとき、基板の上面図は、図７（ｊ）に
示すように、例えば、先の工程において櫛型形状にパタ
ーン加工されたゲート電極３０がゲート開口部Ｃを被覆
して形成されているものとなる。

【００２９】最後に、図４（ｋ）に示すように、ソース
・ドレイン開口部を有する不図示のレジストパターンを
形成し、当該ソース・ドレイン開口部内の第１および第
２の誘電体層２１，２２をエッチングにより除去した
後、全面に、例えばソース・ドレイン電極用の金属層を
形成し、リフトオフ法によりレジストパターンとともに
不要部分の金属層を除去して、ソース・ドレイン開口部
にのみ金属層を残すことで、ソース電極３１およびドレ
イン電極３２を形成する。ここで、ソース・ドレイン電
極３１，３２は、基板１１にＧａＡｓ等の化合物半導体
を用いた場合には、例えば、金ゲルマニウム合金ＡｕＧ
ｅおよびニッケルＮｉの２層膜により形成し、基板１１
にシリコンを用いた場合には、例えば、Ａｌにより形成
する。

【００３０】以上のようにして、本実施形態に係る半導
体装置が製造される。

【００３１】上記の本実施形態に係る半導体装置の製造
方法では、図２（ｅ）に示す工程でレジスト膜Ｒの膨張
幅ｄにより、ゲート開口部Ｃの寸法が決定され、この膨
張幅ｄは基板面内において同じであることから、基板面
内の全てのゲートで同時に、かつ、同じ寸法のゲート開
口部Ｃが得られる。そして、上記の方法を用いた場合の
スループットは、ゲート数やゲート面積に依存せず、ま
た、ゲート寸法は、シュリンク剤の種類やミキシングベ
ークの温度等の膨張条件によって精度よく制御すること
が可能である。従って、電子線直接描画装置を用いるこ
となく、０．１μｍ程度の尺度で寸法精度のよいゲート
を、ゲート面積やゲート本数によらず、高いスループッ
トで製造することができる。

【００３２】また、ゲート開口部Ｃのソース側とドレイ
ン側の誘電体層２１，２２を別々の工程で成膜するよう
にしたことにより、ゲート開口部Ｃのソース側とドレイ
ン側の誘電体層２１，２２を、異なる材料、異なる膜厚
の誘電体で形成することができる。これにより、例え
ば、ドレイン側の誘電体層２１を厚く形成することで、
パワーアンプの利得低下の原因となるゲート−ドレイン
間容量Ｃｇｄを低減することができる。

【００３３】第２実施形態 図８〜図１２は、本実施形態に係る半導体装置の製造方
法の製造工程を示した工程断面図である。本実施形態に
係る半導体装置の製造方法について、図８〜図１２を参
照して説明する。

【００３４】まず、図８（ａ）に示すように、半導体基
板１１の表面にチャネル層１２を形成する。ここで、半
導体基板１１は、シリコンであっても、ＧａＡｓなどの
化合物半導体であってもよい。チャネル層１２は、イオ
ン注入法によって形成したイオン注入層であってもよい
し、また、エピタキシャル成長法によってＡｌＧａＡｓ
を形成し、ヘテロ接合により形成される２次元電子ガス
層でもよい。

【００３５】次に、図８（ｂ）に示すように、基板１１
上に、例えば、ＣＶＤ法により、窒化シリコン（Ｓｉ
Ｎ）を１００〜３００ｎｍ程度堆積させて、下層誘電体
層２０を形成する。

【００３６】次に、図８（ｃ）に示すように、基板１１
上に、例えば、プラズマＣＶＤ法により、酸化シリコン
（ＳｉＯ₂ ）を１００〜２００ｎｍ程度堆積させて、第
１の誘電体層（第１のゲート開口部用層）２１を形成す
る。

【００３７】次に、図９（ｄ）に示すように、第１の誘
電体層２１上に、レジストを塗布して、レジスト膜Ｒを
形成する。このレジスト膜としては、例えば、従来のエ
キシマレーザ露光用のポジ型レジスト材料を用いる。

【００３８】次に、図９（ｅ）に示すように、上記のレ
ジスト膜Ｒを、ゲート形成領域の一端に沿って側面が現
れるように光学リソグラフィー技術で加工する。続い
て、レジスト膜Ｒをマスクとして、第１の誘電体層２１
をエッチングし、下層誘電体層２０を露出させる。第１
の誘電体層２１が酸化シリコンの場合には、当該エッチ
ングには、ＣＦ₄ を反応ガスとしたＲＩＥ法で行う。

【００３９】次に、図９（ｆ）に示すように、レジスト
膜Ｒを膨張させ、パターンの各辺を法線方向に０．１μ
ｍ程度拡大する。この膨張にはシュリンク剤を用いる。
ここで、上記のシュリンク剤を用いたレジストパターン
を膨張させる方法については、第１実施形態と同様であ
るため、その説明は省略する。このようにして、レジス
ト膜Ｒが、形成される硬化層Ｒ’の幅ｄだけ膨張する。

【００４０】次に、図１０（ｇ）に示すように、レジス
ト膜Ｒ，Ｒ’を残したまま、基板１１の全面に、例え
ば、ＣＶＤ法により酸化シリコン（ＳｉＯ₂ ）を堆積さ
せ、第２の誘電体層（第２のゲート開口部用層）２２を
形成する。この第２の誘電体層２２の形成の際には、レ
ジスト膜Ｒ，Ｒ’の側面に酸化シリコンが堆積しないよ
う、例えば、電子線加熱蒸着を用い、酸化シリコンが基
板１１に垂直に入射するように基板１１と蒸着源の位置
関係を定めて行う。

【００４１】次に、図１０（ｈ）に示すように、基板１
１をアセトンなどの有機溶剤に浸漬させ、上記レジスト
膜Ｒ，Ｒ’を溶解し、レジスト膜Ｒ，Ｒ’上に堆積した
第２の誘電体層２２をリフトオフして除去する。これに
より、膨張前のレジスト膜Ｒによりパターン加工された
第１の誘電体層２１の端部と、膨張後のレジスト膜Ｒ，
Ｒ’によりパターン加工された第２の誘電体層２２の端
部との間に、ゲート開口部Ｃが形成される。

【００４２】次に、図１０（ｉ）に示すように、ＲＩＥ
などの異方性エッチングにより、ゲート開口部Ｃ内に露
出した下層誘電体層２０を除去し、ゲート開口部Ｃ内に
基板１１を露出させる。ここで、下層誘電体層２０とし
て、窒化シリコンを用いた場合には、当該エッチングに
は、ＣＦ₄ を反応ガスに含むＲＩＥにより、窒化シリコ
ンを垂直にエッチングする。

【００４３】次に、図１１（ｊ）に示すように、ゲート
メタル３０ａを基板１１全面に堆積した後、ゲート電極
パターンを有するレジスト膜ＲＧをゲートメタル３０ａ
上に形成する。ここで、ゲートメタル３０ａは、基板１
１にＧａＡｓ等の化合物半導体を用いた場合には、例え
ば、Ｔｉ／Ｐｔ／Ａｕの３層膜とし、膜厚は、それぞれ
３０ｎｍ／５０ｎｍ／２００ｎｍとする。また、例え
ば、基板１１にシリコンを用いた場合には、例えば、Ａ
ｌにより形成する。

【００４４】次に、図１１（ｋ）に示すように、ゲート
メタル３０ａにＴｉ／Ｐｔ／Ａｕを用いた場合には、レ
ジスト膜ＲＧをマスクにゲートメタル３０ａをイオンミ
リング法により除去し、ゲート電極３０を形成する。こ
のとき、ゲート電極３０は、第１実施形態と同様、例え
ば、櫛型形状にパターニングされる。なお、ゲートメタ
ル３０ａにＡｌを用いた場合には、レジスト膜ＲＧをマ
スクにＲＩＥにより除去する。

【００４５】次に、図１１（ｌ）に示すように、レジス
ト膜ＲＧを酸素プラズマを用いたアッシングおよび剥離
剤で除去する。

【００４６】次に、図１２（ｍ）に示すように、第１お
よび第２の誘電体層２１，２２をエッチングにより除去
する。本工程において、例えば、第１および第２の誘電
体層２１，２２として、酸化シリコンを用いた場合に
は、基板１１をＣＦ₄ を反応ガスに含むプラズマに曝
し、酸化シリコンを除去することにより、ゲート電極３
０周囲の酸化シリコンが除去され、ゲート電極３０と下
層誘電体層２０との間が空洞となる。

【００４７】最後に、図１２（ｎ）に示すように、ソー
ス・ドレイン開口部を有する不図示のレジストパターン
を形成し、当該ソース・ドレイン開口部内の下層誘電体
層２０をエッチングにより除去した後、全面に、例えば
ソース・ドレイン電極用の金属層を形成し、リフトオフ
法によりレジストパターンとともに不要部分の金属層を
除去して、ソース・ドレイン開口部にのみ金属層を残す
ことで、ソース電極３１およびドレイン電極３２を形成
する。ここで、ソース・ドレイン電極３１，３２は、基
板１１にＧａＡｓ等の化合物半導体を用いた場合には、
例えば、金ゲルマニウム合金ＡｕＧｅおよびニッケルＮ
ｉの２層膜により形成し、例えば、基板１１にシリコン
を用いた場合には、例えば、Ａｌにより形成する。

【００４８】以上のようにして、本実施形態に係る半導
体装置が製造される。

【００４９】上記の本実施形態に係る半導体装置の製造
方法では、第１実施形態と同様の効果に加え、さらに以
下の効果を有する。すなわち、本実施形態においては、
ゲート開口部Ｃを設ける層を、下層誘電体層２０と、第
１および第２の誘電体層２１，２２の２層で構成し、ゲ
ート電極形成後に上層膜である第１および第２の誘電体
層２１，２２を除去して、ゲート電極３０の上部とチャ
ネル層１２との間に空洞を形成している。従って、ゲー
ト長の寸法精度を損なうことなく、ゲート−ドレイン間
容量Ｃｇｄが低減されて、パワーアンプの高周波におけ
る利得を向上させることができる。また、ゲート−ソー
ス間容量Ｃｇｓをも低減することができるため、低雑音
アンプ（ＬＮＡ）を構成する場合のノイズフィギュア
（ＮＦ）を小さくすることができる。

【００５０】本発明の半導体装置の製造方法は、レジス
トの膨潤寸法でゲート長が決まる構成としたことが本質
である。したがって、本発明は、上記の実施の形態で述
べた内容に限定されるものではない。

【００５１】例えば、第１および第２実施形態における
第１の誘電体層２１の代わりに、レジスト膜を採用して
もよい。例えば、レジスト膜Ｒをポジ型レジストで形成
する場合には、上記の第１の誘電体層２１の代わりのレ
ジスト膜をネガ型レジストで形成し、ゲート開口部にゲ
ート電極を形成した後に、ネガ型レジストを除去するこ
とで、ゲート−ドレイン間容量Ｃｇｄを低減させること
ができる。

【００５２】また、第１実施形態において、第１および
第２の誘電体層２１，２２をゲート電極の周囲に残す必
要はなく、例えば、ドレイン側の第１の誘電体層２１を
ゲート電極形成後に除去して、ゲート−ドレイン間容量
Ｃｇｄを低減させることもできる。

【００５３】さらに、例えば、レジスト膜Ｒ上に堆積し
た第２の誘電体層の除去を、実施の形態ではリフトオフ
によって行ったが、これを次のように行っても良い。す
なわち、レジスト膜Ｒ上に堆積した第２の誘電体層を覆
うように基板全面をレジストで被覆および平坦化した
後、レジストをエッチバックして、基板上に直接堆積し
た第２の誘電体層をレジストに埋め込んだまま、レジス
ト膜Ｒ上に堆積した第２の誘電体層を露出させ、ＣＦ₄
を含むＲＩＥでこの酸化シリコンからなる第２の誘電体
層を除去した後、酸素プラズマを用いたアッシングによ
りレジストを除去してもよい。その他、本発明の要旨を
逸脱しない範囲で、種々の変更が可能である。

【００５４】

【発明の効果】本発明の半導体装置の製造方法によれ
ば、ゲート長がレジスト膜の膨張幅で決まる構成とした
ことにより、高電子線直接描画装置を用いることなく、
０．１μｍ程度の尺度で寸法精度のよいゲートを、ゲー
ト面積やゲート本数によらず、高いスループットで製造
することができる。さらに、ゲート開口部を設けるため
に、誘電体層と第１および第２のゲート開口部用層の２
層を形成し、ゲート電極形成後に上層膜である第１およ
び第２のゲート開口部用層を除去することで、ゲート長
の寸法精度を損なうことなく、ゲート寄生容量を低減さ
せることができる。

【図面の簡単な説明】

【図１】第１実施形態に係る半導体装置の製造におい
て、レジスト膜の形成後の断面図である。

【図２】図１に続く、膨張後のレジスト膜を有する基板
に第２の誘電体層を形成した後の断面図である。

【図３】図２に続く、ゲート電極のパターン加工後の断
面図である。

【図４】図３に続く、ソース電極およびドレイン電極の
形成後の断面図である。

【図５】図１〜７に示す各製造工程に対応する上面図で
ある。

【図６】図１〜７に示す各製造工程に対応する上面図で
ある。

【図７】図１〜７に示す各製造工程に対応する上面図で
ある。

【図８】第２実施形態に係る半導体装置の製造におい
て、第１の誘電体層の形成後の断面図である。

【図９】図８に続く、レジスト膜の膨張後の断面図であ
る。

【図１０】図９に続く、ゲート開口部の形成後の断面図
である。

【図１１】図１０に続く、ゲート電極のパターン加工後
の断面図である。

【図１２】図１１に続く、ソース電極およびドレイン電
極の形成後の断面図である。

【符号の説明】

１１…半導体基板、１２…チャネル層、２０…下層誘電
体層、２１…第１の誘電体層、２２…第２の誘電体層、
３０…ゲート電極、３１…ソース電極、３２…ドレイン
電極、Ｒ…レジスト膜、Ｒ’…硬化層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 29/62 Ｚ 29/812 Ｆターム(参考） 4M104 AA01 AA05 BB02 BB10 BB15 CC00 DD07 DD16 DD17 DD65 DD68 EE01 EE14 EE17 EE20 FF17 FF22 GG12 HH14 HH18 5F102 FA00 GB01 GC01 GD01 GJ03 GJ05 GL04 GR11 GS02 GS04 GT01 GT03 GV07 GV08 HC11 HC16 HC19 HC21

Claims (10)

【特許請求の範囲】
1. 【請求項１】所定のゲート開口部を有するゲート開口部
   用層を形成し、前記ゲート開口部の寸法をゲート長とす
   るゲート電極を形成する半導体装置の製造方法であっ
   て、 基板上に第１のゲート開口部用層を形成する工程と、 前記第１のゲート開口部用層上に、前記ゲート開口部の
   一端部を決定するパターンを有するレジスト膜を形成す
   る工程と、 前記レジスト膜をマスクとして、前記第１のゲート開口
   部用層をパターニングする工程と、 前記ゲート開口部の他端部を決定するパターンとなるよ
   うに、少なくとも前記基板の面内方向に前記レジスト膜
   を膨張させる工程と、 少なくとも前記基板上に第２のゲート開口部用層を形成
   する工程と、 前記レジスト膜を除去して、前記第１および第２のゲー
   ト開口部用層の間に前記ゲート開口部を露出させる工程
   と、 前記ゲート開口部に露出した前記基板上に前記ゲート電
   極を形成する工程とを有する半導体装置の製造方法。
2. 【請求項２】前記第１のゲート開口部用層を形成する工
   程の前に、前記基板上に誘電体層を形成する工程をさら
   に有し、 前記第１および第２のゲート開口部用層を形成する工程
   において、前記誘電体層上に前記第１および第２のゲー
   ト開口部用層を形成し、 前記レジスト膜を除去する工程の後、前記ゲート電極を
   形成する工程の前に、前記ゲート開口部に露出した前記
   誘電体層部分を除去して前記基板を露出させる工程をさ
   らに有する請求項１記載の半導体装置の製造方法。
3. 【請求項３】前記ゲート電極を形成する工程の後、少な
   くとも前記第１のゲート開口部用層あるいは前記第２の
   ゲート開口部用層のいずれかを除去する工程をさらに有
   する請求項２記載の半導体装置の製造方法。
4. 【請求項４】前記第１のゲート開口部用層を形成する工
   程において、誘電体からなる前記第１のゲート開口部用
   層を形成する請求項１記載の半導体装置の製造方法。
5. 【請求項５】前記第２のゲート開口部用層を形成する工
   程において、誘電体からなる前記第２のゲート開口部用
   層を形成する請求項１記載の半導体装置の製造方法。
6. 【請求項６】前記第１のゲート開口部用層を形成する工
   程において、レジスト膜からなる前記第１のゲート開口
   部用層を形成し、 前記ゲート電極を形成する工程の後に、前記第１のゲー
   ト開口部用層を除去する工程をさらに有する請求項１記
   載の半導体装置の製造方法。
7. 【請求項７】前記第２のゲート開口部用層を形成する工
   程において、前記第１のゲート開口部用層とは異なる材
   料により前記第２のゲート開口部用層を形成する請求項
   １記載の半導体装置の製造方法。
8. 【請求項８】前記第２のゲート開口部用層を形成する工
   程において、前記第１のゲート開口部用層とは異なる膜
   厚の前記第２のゲート開口部用層を形成する請求項１記
   載の半導体装置の製造方法。
9. 【請求項９】前記第２のゲート開口部用層を形成する工
   程において、前記基板および前記レジスト膜上に前記第
   ２のゲート開口部用層を形成し、 前記レジスト膜上に形成された前記第２のゲート開口部
   用層を除去する工程をさらに有する請求項１記載の半導
   体装置の製造方法。
10. 【請求項１０】前記レジスト膜上に形成された前記第２
    のゲート開口部用層と、前記レジスト膜とを同時に除去
    する請求項９記載の半導体装置の製造方法。