JP3393237B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、例えば、電界効果トランジスタの製造に適用
して好適なものである。 【０００２】 【従来の技術】従来、半導体装置の製造においては、一
般に、一連の工程の最初の工程においてリソグラフィー
により形成されたレジストマスクを用いて半導体基板を
エッチングすることによりアライメントマークを形成
し、このアライメントマークを基準マークとして用いて
以降のパターン形成のためのリソグラフィーにおけるマ
スク合わせを行っている。 【０００３】このような従来の半導体装置の製造方法の
一例としてＭＥＳＦＥＴ（金属−半導体ＦＥＴ）の製造
方法を図２に示す。 【０００４】この従来のＭＥＳＦＥＴの製造方法におい
ては、図２Ａに示すように、まず、半導体基板１０１上
にアライメントマーク形成部に対応する部分が開口した
レジストマスク１０２をリソグラフィーにより形成す
る。 【０００５】次に、図２Ｂに示すように、このレジスト
マスク１０２を用いて半導体基板１０１をエッチングす
ることにより凹部から成るアライメントマーク１０３を
形成する。 【０００６】次に、レジストマスク１０２を除去した
後、図２Ｃに示すように、半導体基板１０１中にｎ型チ
ャンネル層１０４、ｎ+ 型のソース領域１０５およびド
レイン領域１０６を形成するとともに、ソース領域１０
５およびドレイン領域１０６上にはそれぞれソース電極
１０７およびドレイン電極１０８を形成し、ｎ型チャン
ネル層１０４上にはゲート電極１０９を形成し、目的と
するＭＥＳＦＥＴを完成させる。ここで、これらのパタ
ーン形成のためのリソグラフィーにおけるマスク合わせ
は、アライメントマーク１０３を基準マークとして用い
て行う。 【０００７】なお、このＭＥＳＦＥＴにおいて、ソース
領域１０５およびドレイン領域１０６は、ソース・ゲー
ト間の抵抗を減少させ、ＦＥＴの特性（相互コンダクタ
ンス（ｇm ）、雑音指数（ＮＦ）、利得（Ｇa ）など）
を向上させる目的で設けられているもので、ゲート電極
１０９と接触しない限り、このゲート電極１０９にでき
るだけ近接して設けるのが、性能上好ましい。 【０００８】 【発明が解決しようとする課題】しかしながら、上述の
従来の半導体装置の製造方法は、本来のパターンの形成
のためのリソグラフィー以外にアライメントマークを形
成するためだけのリソグラフィーが別に必要であること
から、その分だけリソグラフィーの回数が多く、製造工
程の増加をもたらしていた。 【０００９】また、上述の従来のＭＥＳＦＥＴの製造方
法においては、ソース領域１０５およびドレイン領域１
０６を形成するためのリソグラフィーにおけるマスク合
わせとゲート電極１０９を形成するためのリソグラフィ
ーにおけるマスク合わせとをそれぞれアライメントマー
ク１０３を基準マークとして用いて行っているので、ゲ
ート電極１０９とソース領域１０５およびドレイン領域
１０６との位置合わせのばらつきは、ソース領域１０５
およびドレイン領域１０６とアライメントマーク１０３
との位置合わせのばらつきとゲート電極１０９とアライ
メントマーク１０３との位置合わせのばらつきとを加え
たものになる。このため、ゲート電極１０９とソース領
域１０５およびドレイン領域１０６との間の距離をあま
り短縮することができず、ＦＥＴの性能を十分に引き出
すことができなかった。さらに、ゲート電極１０９とソ
ース領域１０５およびドレイン領域１０６との間の距離
がばらつくことにより、ＦＥＴの特性がばらついてしま
うという問題もあった。 【００１０】従って、この発明の目的は、アライメント
マークを形成するためだけのリソグラフィーが不要にな
ることにより製造工程の簡略化を図ることができる半導
体装置の製造方法を提供することにある。 【００１１】この発明の他の目的は、電界効果トランジ
スタにおけるゲート電極とソース領域およびドレイン領
域との位置合わせ精度の向上によりゲート電極とソース
領域およびドレイン領域との間の距離の短縮を図ること
ができる半導体装置の製造方法を提供することにある。 【００１２】 【課題を解決するための手段】上記目的を達成するため
に、この発明による半導体装置の製造方法は、ソース領
域およびドレイン領域形成部とアライメントマーク形成
部とに対応する部分が開口したマスク（２）を半導体基
板（１）上に形成する工程と、マスク（２）を用いて半
導体基板（１）を所定深さまでエッチングすることによ
りアライメントマーク形成部における半導体基板（１）
に凹部から成るアライメントマーク（３）を形成すると
ともに、ソース領域およびドレイン領域形成部における
半導体基板（１）に凹部（４）を形成する工程と、マス
ク（２）を用いて半導体基板（１）中に不純物を選択的
に導入することにより半導体基板（１）中にソース領域
（５）およびドレイン領域（６）を形成する工程と、ソ
ース領域（５）およびドレイン領域（６）を形成した後
の他のパターンを形成するためのリソグラフィーにおけ
るマスク合わせをアライメントマーク（３）を基準マー
クとして用いて行う工程とを有し、 上記所定深さは０．
０５〜０．２０μｍであり、 上記他のパターンを形成す
るためのリソグラフィーにはゲート電極（１１）を形成
するためのリソグラフィーが含まれることを特徴とする
ものである。 【００１３】ここで、半導体基板は、基本的にはどのよ
うな種類の材料から成るものであってもよいが、いくつ
かの例を挙げると、ＧａＡｓ、ＩｎＰ、Ｓｉなどから成
る半導体基板である。 【００１４】半導体基板中に半導体領域を形成するため
の不純物の導入方法としては、イオン注入法や熱拡散法
を用いることができる。この半導体領域が例えばｎ型で
ある場合、このｎ型の半導体領域を形成するための不純
物としては、半導体基板がＧａＡｓまたはＩｎＰから成
る場合には例えばＳｉ、Ｓ、Ｓｅ、Ｔｅなどであり、半
導体基板がＳｉから成る場合には例えばＰ、Ａｓなどで
ある。 【００１５】また、半導体基板上に形成されるマスク
は、半導体領域を形成するための不純物の導入にイオン
注入法を用いる場合、その注入エネルギーが低いときに
は典型的にはレジストにより形成され、その注入エネル
ギーが高いときには例えばＳｉＮ膜やＳｉＯ2 膜のよう
な絶縁膜やその上にレジストを形成したものなどにより
形成される。さらに、半導体基板上に形成されるマスク
は、半導体領域を形成するための不純物の導入に熱拡散
法を用いる場合、典型的にはＳｉＯ2 膜のような絶縁膜
である。 【００１６】この発明の典型的な一実施形態において
は、半導体装置は電界効果トランジスタであり、具体的
には、例えばＭＥＳＦＥＴ（金属−半導体ＦＥＴ）やＪ
ＦＥＴ（接合型ＪＦＥＴ）である。この場合、半導体領
域はソース領域およびドレイン領域であり、典型的には
ｎ+ 型である。 【００１７】この発明の一実施形態においては、他のパ
ターンを形成するためのリソグラフィーにはゲート電極
を形成するためのリソグラフィーが含まれる。 【００１８】この発明は、基本的には、その製造工程に
おける最初のパターン形成工程においてイオン注入法や
熱拡散法により半導体基板中に不純物を選択的に導入す
ることにより半導体領域を形成するタイプの半導体装置
の製造に適用することができる。 【００１９】 【作用】上述のように構成されたこの発明による半導体
装置の製造方法によれば、半導体基板中に不純物を選択
的に導入することにより半導体領域を形成するために用
いられるマスクが半導体基板をエッチングすることによ
りアライメントマークを形成するためのマスクを兼用し
ているので、従来の半導体装置の製造方法において必要
であったアライメントマークを形成するためだけのリソ
グラフィーが不要となり、従ってその分だけ製造工程の
簡略化を図ることができる。 【００２０】また、半導体装置がＭＥＳＦＥＴやＪＦＥ
Ｔなどの電界効果トランジスタであり、半導体領域がソ
ース領域およびドレイン領域であり、これらのソース領
域およびドレイン領域を形成した後にゲート電極を形成
する場合には、このゲート電極を形成するためのリソグ
ラフィーにおけるマスク合わせを上記のアライメントマ
ークを基準マークとして用いて行うことにより、従来の
ように一連の工程の最初の工程において専用のリソグラ
フィーによりアライメントマークを形成し、その後のソ
ース領域およびドレイン領域を形成する工程のリソグラ
フィーおよびゲート電極を形成する工程のリソグラフィ
ーにおいてこのアライメントマークを基準マークとして
用いてそれぞれマスク合わせを行う場合に比べて、ゲー
ト電極とソース領域およびドレイン領域との位置合わせ
のばらつきを少なくすることができ、従ってゲート電極
とソース領域およびドレイン領域との位置合わせ精度を
向上させることができる。このため、ゲート電極とソー
ス領域およびドレイン領域との間の距離を十分に短縮す
ることができ、これによって電界効果トランジスタの特
性の向上を図ることができるとともに、特性のばらつき
を防止することができる。 【００２１】 【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。図１はこの発明の一実施例による
ＭＥＳＦＥＴの製造方法を示す。 【００２２】この実施例によるＭＥＳＦＥＴの製造方法
においては、図１Ａに示すように、まず、例えば半絶縁
性ＧａＡｓ基板のような半導体基板１上にマスク２を形
成する。このマスク２は、ソース領域およびドレイン領
域形成部とアライメントマーク形成部とに対応する部分
が開口した形状を有する。このマスク２は、後述のエッ
チングやイオン注入に耐えられる材料から成るものであ
れば、基本的にはどのような材料を用いて形成してもよ
い。具体的には、このマスク２は、後述のソース領域お
よびドレイン領域形成用のイオン注入を低エネルギーで
行う場合には通常レジストにより形成され、このイオン
注入を高エネルギーで行う場合にはＳｉＮ膜やＳｉＯ2
膜のような絶縁膜やその上にレジストを形成したものな
どにより形成される。 【００２３】次に、図１Ｂに示すように、マスク２を用
いて半導体基板１を例えば反応性イオンエッチング（Ｒ
ＩＥ）法により所定深さだけエッチングする。このエッ
チングによって、アライメントマーク形成部における半
導体基板１に凹部から成るアライメントマーク３が形成
されるとともに、ソース領域およびドレイン領域形成部
における半導体基板１に凹部４が形成される。このエッ
チング深さは、後工程のリソグラフィーにおけるマスク
合わせ時にアライメントマーク３を視認可能な範囲で小
さい方が好ましい。このエッチング深さは通常、０．０
５〜０．２０μｍであり、典型的には例えば０．１μｍ
程度である。 【００２４】次に、図１Ｃに示すように、マスク２を用
いて半導体基板１中にドナー不純物として例えばＳｉを
イオン注入する。これによって、ソース領域およびドレ
イン領域形成部における半導体基板１中にこれと同一形
状にｎ+ 型のソース領域５およびドレイン領域６が形成
されるとともに、アライメントマーク３の部分における
半導体基板１中にこれと同一形状のｎ+ 型半導体領域７
が形成される。このイオン注入のドーズ量は例えば（１
〜５）×１０13ｃｍ-2である。また、これらのソース領
域５、ドレイン領域６およびｎ+ 型半導体領域７の深さ
は例えば０．３〜０．６μｍである。 【００２５】次に、マスク２を除去した後、図１Ｄに示
すように、ソース領域５とドレイン領域６との間の部分
における半導体基板１中に例えばＳｉをイオン注入する
ことによりｎ型チャンネル層８を形成し、ソース領域５
およびドレイン領域６上にそれぞれソース電極９および
ドレイン電極１０を形成し、さらにｎ型チャンネル層８
上にゲート電極１１を形成し、目的とするＭＥＳＦＥＴ
を完成させる。これらのパターン形成のためのリソグラ
フィーにおいては、アライメントマーク３を基準マーク
として用いてマスク合わせを行う。この場合、これらの
リソグラフィーにおける露光を縮小投影露光装置（いわ
ゆるステッパ）を用いて行うと、良好な位置合わせ精度
を得る上で効果的である。なお、ｎ型チャンネル層８を
形成するためのイオン注入のドーズ量は例えば（１〜
５）×１０12ｃｍ-2であり、ｎ型チャンネル層８の深さ
は例えば０．１〜０．２μｍである。 【００２６】以上のように、この実施例によれば、ソー
ス領域およびドレイン領域形成部とアライメントマーク
形成部とに対応する部分が開口したマスク２を半導体基
板１上に形成し、このマスク２を用いてまず半導体基板
１をエッチングすることによりアライメントマーク３を
形成した後、このマスク２を用いて半導体基板１中にド
ナー不純物をイオン注入することによりソース領域５お
よびドレイン領域６を形成するようにしている。すなわ
ち、ソース領域５およびドレイン領域６を形成するため
のマスク２がアライメントマーク３を形成するためのマ
スクを兼用している。このため、従来必要であったアラ
イメントマーク形成のためだけのリソグラフィーが不要
となり、従ってその分だけＭＥＳＦＥＴの製造工程の簡
略化を図ることができる。 【００２７】また、アライメントマーク３とソース領域
５およびドレイン領域６とは同一のマスク２を用いて形
成されたものであるため、ゲート電極１１を形成するた
めのリソグラフィーにおけるマスク合わせをこのアライ
メントマーク３を基準マークとして用いて行ったときの
このゲート電極１１とソース領域５およびドレイン領域
６との位置合わせ精度は、従来に比べて大幅に向上す
る。このため、ゲート電極１１とソース領域５およびド
レイン領域６との間の距離を十分に短縮することがで
き、ＭＥＳＦＥＴの性能を十分に引き出すことができ
る。そして、ソース・ゲート間の抵抗の減少によりＦＥ
Ｔの特性（ｇm 、ＮＦ、Ｇa など）の向上を図ることが
できるとともに、特性のばらつきを防止することができ
る。 【００２８】以上、この発明の一実施例について具体的
に説明したが、この発明は、上述の実施例に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。 【００２９】 【発明の効果】以上述べたように、この発明によれば、
アライメントマークを形成するためだけのリソグラフィ
ーが不要となることにより、その分だけ製造工程の簡略
化を図ることができる。また、特に、半導体装置が電界
効果トランジスタであり、半導体領域がソース領域およ
びドレイン領域である場合には、ゲート電極とソース領
域およびドレイン領域との位置合わせ精度の向上によ
り、ゲート電極とソース領域およびドレイン領域との間
の距離の短縮を図ることができる。
法に関し、例えば、電界効果トランジスタの製造に適用
して好適なものである。 【０００２】 【従来の技術】従来、半導体装置の製造においては、一
般に、一連の工程の最初の工程においてリソグラフィー
により形成されたレジストマスクを用いて半導体基板を
エッチングすることによりアライメントマークを形成
し、このアライメントマークを基準マークとして用いて
以降のパターン形成のためのリソグラフィーにおけるマ
スク合わせを行っている。 【０００３】このような従来の半導体装置の製造方法の
一例としてＭＥＳＦＥＴ（金属−半導体ＦＥＴ）の製造
方法を図２に示す。 【０００４】この従来のＭＥＳＦＥＴの製造方法におい
ては、図２Ａに示すように、まず、半導体基板１０１上
にアライメントマーク形成部に対応する部分が開口した
レジストマスク１０２をリソグラフィーにより形成す
る。 【０００５】次に、図２Ｂに示すように、このレジスト
マスク１０２を用いて半導体基板１０１をエッチングす
ることにより凹部から成るアライメントマーク１０３を
形成する。 【０００６】次に、レジストマスク１０２を除去した
後、図２Ｃに示すように、半導体基板１０１中にｎ型チ
ャンネル層１０４、ｎ+ 型のソース領域１０５およびド
レイン領域１０６を形成するとともに、ソース領域１０
５およびドレイン領域１０６上にはそれぞれソース電極
１０７およびドレイン電極１０８を形成し、ｎ型チャン
ネル層１０４上にはゲート電極１０９を形成し、目的と
するＭＥＳＦＥＴを完成させる。ここで、これらのパタ
ーン形成のためのリソグラフィーにおけるマスク合わせ
は、アライメントマーク１０３を基準マークとして用い
て行う。 【０００７】なお、このＭＥＳＦＥＴにおいて、ソース
領域１０５およびドレイン領域１０６は、ソース・ゲー
ト間の抵抗を減少させ、ＦＥＴの特性（相互コンダクタ
ンス（ｇm ）、雑音指数（ＮＦ）、利得（Ｇa ）など）
を向上させる目的で設けられているもので、ゲート電極
１０９と接触しない限り、このゲート電極１０９にでき
るだけ近接して設けるのが、性能上好ましい。 【０００８】 【発明が解決しようとする課題】しかしながら、上述の
従来の半導体装置の製造方法は、本来のパターンの形成
のためのリソグラフィー以外にアライメントマークを形
成するためだけのリソグラフィーが別に必要であること
から、その分だけリソグラフィーの回数が多く、製造工
程の増加をもたらしていた。 【０００９】また、上述の従来のＭＥＳＦＥＴの製造方
法においては、ソース領域１０５およびドレイン領域１
０６を形成するためのリソグラフィーにおけるマスク合
わせとゲート電極１０９を形成するためのリソグラフィ
ーにおけるマスク合わせとをそれぞれアライメントマー
ク１０３を基準マークとして用いて行っているので、ゲ
ート電極１０９とソース領域１０５およびドレイン領域
１０６との位置合わせのばらつきは、ソース領域１０５
およびドレイン領域１０６とアライメントマーク１０３
との位置合わせのばらつきとゲート電極１０９とアライ
メントマーク１０３との位置合わせのばらつきとを加え
たものになる。このため、ゲート電極１０９とソース領
域１０５およびドレイン領域１０６との間の距離をあま
り短縮することができず、ＦＥＴの性能を十分に引き出
すことができなかった。さらに、ゲート電極１０９とソ
ース領域１０５およびドレイン領域１０６との間の距離
がばらつくことにより、ＦＥＴの特性がばらついてしま
うという問題もあった。 【００１０】従って、この発明の目的は、アライメント
マークを形成するためだけのリソグラフィーが不要にな
ることにより製造工程の簡略化を図ることができる半導
体装置の製造方法を提供することにある。 【００１１】この発明の他の目的は、電界効果トランジ
スタにおけるゲート電極とソース領域およびドレイン領
域との位置合わせ精度の向上によりゲート電極とソース
領域およびドレイン領域との間の距離の短縮を図ること
ができる半導体装置の製造方法を提供することにある。 【００１２】 【課題を解決するための手段】上記目的を達成するため
に、この発明による半導体装置の製造方法は、ソース領
域およびドレイン領域形成部とアライメントマーク形成
部とに対応する部分が開口したマスク（２）を半導体基
板（１）上に形成する工程と、マスク（２）を用いて半
導体基板（１）を所定深さまでエッチングすることによ
りアライメントマーク形成部における半導体基板（１）
に凹部から成るアライメントマーク（３）を形成すると
ともに、ソース領域およびドレイン領域形成部における
半導体基板（１）に凹部（４）を形成する工程と、マス
ク（２）を用いて半導体基板（１）中に不純物を選択的
に導入することにより半導体基板（１）中にソース領域
（５）およびドレイン領域（６）を形成する工程と、ソ
ース領域（５）およびドレイン領域（６）を形成した後
の他のパターンを形成するためのリソグラフィーにおけ
るマスク合わせをアライメントマーク（３）を基準マー
クとして用いて行う工程とを有し、 上記所定深さは０．
０５〜０．２０μｍであり、 上記他のパターンを形成す
るためのリソグラフィーにはゲート電極（１１）を形成
するためのリソグラフィーが含まれることを特徴とする
ものである。 【００１３】ここで、半導体基板は、基本的にはどのよ
うな種類の材料から成るものであってもよいが、いくつ
かの例を挙げると、ＧａＡｓ、ＩｎＰ、Ｓｉなどから成
る半導体基板である。 【００１４】半導体基板中に半導体領域を形成するため
の不純物の導入方法としては、イオン注入法や熱拡散法
を用いることができる。この半導体領域が例えばｎ型で
ある場合、このｎ型の半導体領域を形成するための不純
物としては、半導体基板がＧａＡｓまたはＩｎＰから成
る場合には例えばＳｉ、Ｓ、Ｓｅ、Ｔｅなどであり、半
導体基板がＳｉから成る場合には例えばＰ、Ａｓなどで
ある。 【００１５】また、半導体基板上に形成されるマスク
は、半導体領域を形成するための不純物の導入にイオン
注入法を用いる場合、その注入エネルギーが低いときに
は典型的にはレジストにより形成され、その注入エネル
ギーが高いときには例えばＳｉＮ膜やＳｉＯ2 膜のよう
な絶縁膜やその上にレジストを形成したものなどにより
形成される。さらに、半導体基板上に形成されるマスク
は、半導体領域を形成するための不純物の導入に熱拡散
法を用いる場合、典型的にはＳｉＯ2 膜のような絶縁膜
である。 【００１６】この発明の典型的な一実施形態において
は、半導体装置は電界効果トランジスタであり、具体的
には、例えばＭＥＳＦＥＴ（金属−半導体ＦＥＴ）やＪ
ＦＥＴ（接合型ＪＦＥＴ）である。この場合、半導体領
域はソース領域およびドレイン領域であり、典型的には
ｎ+ 型である。 【００１７】この発明の一実施形態においては、他のパ
ターンを形成するためのリソグラフィーにはゲート電極
を形成するためのリソグラフィーが含まれる。 【００１８】この発明は、基本的には、その製造工程に
おける最初のパターン形成工程においてイオン注入法や
熱拡散法により半導体基板中に不純物を選択的に導入す
ることにより半導体領域を形成するタイプの半導体装置
の製造に適用することができる。 【００１９】 【作用】上述のように構成されたこの発明による半導体
装置の製造方法によれば、半導体基板中に不純物を選択
的に導入することにより半導体領域を形成するために用
いられるマスクが半導体基板をエッチングすることによ
りアライメントマークを形成するためのマスクを兼用し
ているので、従来の半導体装置の製造方法において必要
であったアライメントマークを形成するためだけのリソ
グラフィーが不要となり、従ってその分だけ製造工程の
簡略化を図ることができる。 【００２０】また、半導体装置がＭＥＳＦＥＴやＪＦＥ
Ｔなどの電界効果トランジスタであり、半導体領域がソ
ース領域およびドレイン領域であり、これらのソース領
域およびドレイン領域を形成した後にゲート電極を形成
する場合には、このゲート電極を形成するためのリソグ
ラフィーにおけるマスク合わせを上記のアライメントマ
ークを基準マークとして用いて行うことにより、従来の
ように一連の工程の最初の工程において専用のリソグラ
フィーによりアライメントマークを形成し、その後のソ
ース領域およびドレイン領域を形成する工程のリソグラ
フィーおよびゲート電極を形成する工程のリソグラフィ
ーにおいてこのアライメントマークを基準マークとして
用いてそれぞれマスク合わせを行う場合に比べて、ゲー
ト電極とソース領域およびドレイン領域との位置合わせ
のばらつきを少なくすることができ、従ってゲート電極
とソース領域およびドレイン領域との位置合わせ精度を
向上させることができる。このため、ゲート電極とソー
ス領域およびドレイン領域との間の距離を十分に短縮す
ることができ、これによって電界効果トランジスタの特
性の向上を図ることができるとともに、特性のばらつき
を防止することができる。 【００２１】 【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。図１はこの発明の一実施例による
ＭＥＳＦＥＴの製造方法を示す。 【００２２】この実施例によるＭＥＳＦＥＴの製造方法
においては、図１Ａに示すように、まず、例えば半絶縁
性ＧａＡｓ基板のような半導体基板１上にマスク２を形
成する。このマスク２は、ソース領域およびドレイン領
域形成部とアライメントマーク形成部とに対応する部分
が開口した形状を有する。このマスク２は、後述のエッ
チングやイオン注入に耐えられる材料から成るものであ
れば、基本的にはどのような材料を用いて形成してもよ
い。具体的には、このマスク２は、後述のソース領域お
よびドレイン領域形成用のイオン注入を低エネルギーで
行う場合には通常レジストにより形成され、このイオン
注入を高エネルギーで行う場合にはＳｉＮ膜やＳｉＯ2
膜のような絶縁膜やその上にレジストを形成したものな
どにより形成される。 【００２３】次に、図１Ｂに示すように、マスク２を用
いて半導体基板１を例えば反応性イオンエッチング（Ｒ
ＩＥ）法により所定深さだけエッチングする。このエッ
チングによって、アライメントマーク形成部における半
導体基板１に凹部から成るアライメントマーク３が形成
されるとともに、ソース領域およびドレイン領域形成部
における半導体基板１に凹部４が形成される。このエッ
チング深さは、後工程のリソグラフィーにおけるマスク
合わせ時にアライメントマーク３を視認可能な範囲で小
さい方が好ましい。このエッチング深さは通常、０．０
５〜０．２０μｍであり、典型的には例えば０．１μｍ
程度である。 【００２４】次に、図１Ｃに示すように、マスク２を用
いて半導体基板１中にドナー不純物として例えばＳｉを
イオン注入する。これによって、ソース領域およびドレ
イン領域形成部における半導体基板１中にこれと同一形
状にｎ+ 型のソース領域５およびドレイン領域６が形成
されるとともに、アライメントマーク３の部分における
半導体基板１中にこれと同一形状のｎ+ 型半導体領域７
が形成される。このイオン注入のドーズ量は例えば（１
〜５）×１０13ｃｍ-2である。また、これらのソース領
域５、ドレイン領域６およびｎ+ 型半導体領域７の深さ
は例えば０．３〜０．６μｍである。 【００２５】次に、マスク２を除去した後、図１Ｄに示
すように、ソース領域５とドレイン領域６との間の部分
における半導体基板１中に例えばＳｉをイオン注入する
ことによりｎ型チャンネル層８を形成し、ソース領域５
およびドレイン領域６上にそれぞれソース電極９および
ドレイン電極１０を形成し、さらにｎ型チャンネル層８
上にゲート電極１１を形成し、目的とするＭＥＳＦＥＴ
を完成させる。これらのパターン形成のためのリソグラ
フィーにおいては、アライメントマーク３を基準マーク
として用いてマスク合わせを行う。この場合、これらの
リソグラフィーにおける露光を縮小投影露光装置（いわ
ゆるステッパ）を用いて行うと、良好な位置合わせ精度
を得る上で効果的である。なお、ｎ型チャンネル層８を
形成するためのイオン注入のドーズ量は例えば（１〜
５）×１０12ｃｍ-2であり、ｎ型チャンネル層８の深さ
は例えば０．１〜０．２μｍである。 【００２６】以上のように、この実施例によれば、ソー
ス領域およびドレイン領域形成部とアライメントマーク
形成部とに対応する部分が開口したマスク２を半導体基
板１上に形成し、このマスク２を用いてまず半導体基板
１をエッチングすることによりアライメントマーク３を
形成した後、このマスク２を用いて半導体基板１中にド
ナー不純物をイオン注入することによりソース領域５お
よびドレイン領域６を形成するようにしている。すなわ
ち、ソース領域５およびドレイン領域６を形成するため
のマスク２がアライメントマーク３を形成するためのマ
スクを兼用している。このため、従来必要であったアラ
イメントマーク形成のためだけのリソグラフィーが不要
となり、従ってその分だけＭＥＳＦＥＴの製造工程の簡
略化を図ることができる。 【００２７】また、アライメントマーク３とソース領域
５およびドレイン領域６とは同一のマスク２を用いて形
成されたものであるため、ゲート電極１１を形成するた
めのリソグラフィーにおけるマスク合わせをこのアライ
メントマーク３を基準マークとして用いて行ったときの
このゲート電極１１とソース領域５およびドレイン領域
６との位置合わせ精度は、従来に比べて大幅に向上す
る。このため、ゲート電極１１とソース領域５およびド
レイン領域６との間の距離を十分に短縮することがで
き、ＭＥＳＦＥＴの性能を十分に引き出すことができ
る。そして、ソース・ゲート間の抵抗の減少によりＦＥ
Ｔの特性（ｇm 、ＮＦ、Ｇa など）の向上を図ることが
できるとともに、特性のばらつきを防止することができ
る。 【００２８】以上、この発明の一実施例について具体的
に説明したが、この発明は、上述の実施例に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。 【００２９】 【発明の効果】以上述べたように、この発明によれば、
アライメントマークを形成するためだけのリソグラフィ
ーが不要となることにより、その分だけ製造工程の簡略
化を図ることができる。また、特に、半導体装置が電界
効果トランジスタであり、半導体領域がソース領域およ
びドレイン領域である場合には、ゲート電極とソース領
域およびドレイン領域との位置合わせ精度の向上によ
り、ゲート電極とソース領域およびドレイン領域との間
の距離の短縮を図ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例によるＭＥＳＦＥＴの製造
方法を説明するための断面図である。 【図２】従来のＭＥＳＦＥＴの製造方法を説明するため
の断面図である。 【符号の説明】 １ 半導体基板 ２ マスク ３ アライメントマーク ４ 凹部 ５ ソース領域 ６ ドレイン領域 ７ ｎ+ 型半導体領域 ８ ｎ型チャンネル層 ９ ソース電極 １０ ドレイン電極 １１ ゲート電極
方法を説明するための断面図である。 【図２】従来のＭＥＳＦＥＴの製造方法を説明するため
の断面図である。 【符号の説明】 １ 半導体基板 ２ マスク ３ アライメントマーク ４ 凹部 ５ ソース領域 ６ ドレイン領域 ７ ｎ+ 型半導体領域 ８ ｎ型チャンネル層 ９ ソース電極 １０ ドレイン電極 １１ ゲート電極
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/027
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ソース領域およびドレイン領域形成部と
アライメントマーク形成部とに対応する部分が開口した
マスクを半導体基板上に形成する工程と、 上記マスクを用いて上記半導体基板を所定深さまでエッ
チングすることにより上記アライメントマーク形成部に
おける上記半導体基板に凹部から成るアライメントマー
クを形成するとともに、上記ソース領域およびドレイン
領域形成部における半導体基板に凹部を形成する工程
と、 上記マスクを用いて上記半導体基板中に不純物を選択的
に導入することにより上記半導体基板中にソース領域お
よびドレイン領域を形成する工程と、 上記ソース領域および上記ドレイン領域を形成した後の
他のパターンを形成するためのリソグラフィーにおける
マスク合わせを上記アライメントマークを基準マークと
して用いて行う工程とを有し、 上記所定深さは０．０５〜０．２０μｍであり、 上記他のパターンを形成するためのリソグラフィーには
ゲート電極を形成するためのリソグラフィーが含まれる
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26463094A JP3393237B2 (ja) | 1994-10-04 | 1994-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26463094A JP3393237B2 (ja) | 1994-10-04 | 1994-10-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08107064A JPH08107064A (ja) | 1996-04-23 |
| JP3393237B2 true JP3393237B2 (ja) | 2003-04-07 |
Family
ID=17406018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26463094A Expired - Fee Related JP3393237B2 (ja) | 1994-10-04 | 1994-10-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3393237B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891227B2 (en) * | 2002-03-20 | 2005-05-10 | International Business Machines Corporation | Self-aligned nanotube field effect transistor and method of fabricating same |
| JP3959032B2 (ja) | 2003-01-08 | 2007-08-15 | 松下電器産業株式会社 | 固体撮像装置の製造方法 |
| US7180107B2 (en) | 2004-05-25 | 2007-02-20 | International Business Machines Corporation | Method of fabricating a tunneling nanotube field effect transistor |
| US8193591B2 (en) * | 2006-04-13 | 2012-06-05 | Freescale Semiconductor, Inc. | Transistor and method with dual layer passivation |
| JP5601848B2 (ja) * | 2010-02-09 | 2014-10-08 | 三菱電機株式会社 | ＳｉＣ半導体装置の製造方法 |
-
1994
- 1994-10-04 JP JP26463094A patent/JP3393237B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08107064A (ja) | 1996-04-23 |
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