JPH02162737A - Ｍｏｓ型半導体集積回路装置の製造方法 - Google Patents
Ｍｏｓ型半導体集積回路装置の製造方法Info
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- JPH02162737A JPH02162737A JP31621588A JP31621588A JPH02162737A JP H02162737 A JPH02162737 A JP H02162737A JP 31621588 A JP31621588 A JP 31621588A JP 31621588 A JP31621588 A JP 31621588A JP H02162737 A JPH02162737 A JP H02162737A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯ８型集積回路装置の製造方法に関し、と（
にドレインに高濃度領域と低濃度領域とを備えたいわゆ
るＬＤＤ構造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄｌ）ｒａｉ
ｎ）をもつＭＯＳ）ランジスタの製造方法に関する。
にドレインに高濃度領域と低濃度領域とを備えたいわゆ
るＬＤＤ構造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄｌ）ｒａｉ
ｎ）をもつＭＯＳ）ランジスタの製造方法に関する。
半導体集積回路装置の集積度を向上するためにＭＯＳ）
ランジスタを短チヤネル化すると、ホットエレクトロン
の注入現象が顕著になりしきい値電圧の変動を生じる。
ランジスタを短チヤネル化すると、ホットエレクトロン
の注入現象が顕著になりしきい値電圧の変動を生じる。
このためドレイン近傍での電界を緩和することによって
このホットエレクトロンの発生を抑える方法として、ゲ
ート近傍の接合深さを浅（しかも不純物濃度をドレイン
より低くするＬＤＤ構造が用いられている。このＬ Ｄ
Ｄ構造はドレインを低い不純物濃度と高い不純物濃度
との二重構造にして、ドレインの空乏層をチャネル領域
のみならず、低い不純物張度領域にも広げることによっ
て、ドレイン近傍での電界を弱めるものである。このＬ
ＤＤ構造はたとえば特開昭５１−６８７７６号公報にて
提案されている。
このホットエレクトロンの発生を抑える方法として、ゲ
ート近傍の接合深さを浅（しかも不純物濃度をドレイン
より低くするＬＤＤ構造が用いられている。このＬ Ｄ
Ｄ構造はドレインを低い不純物濃度と高い不純物濃度
との二重構造にして、ドレインの空乏層をチャネル領域
のみならず、低い不純物張度領域にも広げることによっ
て、ドレイン近傍での電界を弱めるものである。このＬ
ＤＤ構造はたとえば特開昭５１−６８７７６号公報にて
提案されている。
ＬＤＤ構造を備えたＭＯＳ）ランジスタの製造方法とし
ては、例えば特開昭５７−１０７０７０号公報に記載の
方法がある。この従来例におけるＬＤＤ構造を備えたＭ
ＯＳ）ランジスタの製造方法を第２図を用いて説明する
。
ては、例えば特開昭５７−１０７０７０号公報に記載の
方法がある。この従来例におけるＬＤＤ構造を備えたＭ
ＯＳ）ランジスタの製造方法を第２図を用いて説明する
。
まず第２図［ａ）に示すように、半導体基板１２上にゲ
ート電極４６を形成し、このゲート電極４６をマスクに
して、半導体基板１２の導電型と逆導電型の不純物を半
導体基板１２に導入して低濃度領域３０を形成する。
ート電極４６を形成し、このゲート電極４６をマスクに
して、半導体基板１２の導電型と逆導電型の不純物を半
導体基板１２に導入して低濃度領域３０を形成する。
次に第２図（ｂｌに示すように、化学気相成長法（以下
ＣＶＤ法と記す）により絶縁膜４２を全面に形成する。
ＣＶＤ法と記す）により絶縁膜４２を全面に形成する。
次に第２図ｔｅｌに示すように、絶縁膜４２を異方性イ
オンエツチングすることにより、ゲート電極４６の側壁
に絶縁膜４２からなる側壁膜４４を形成する。その後こ
の側壁膜４４とゲート電極４６とをマスクにして、半導
体基板１２の導電型と逆導電型の不純物を半導体基板１
２に導入して高濃度領域２８を形成し、ソース３２およ
びドレイン３４に高濃度領域２Ｂと低濃度領域６０とを
形成し、ＬＤＤ構造を備えたＭＯＳ）ランジスタを得る
。
オンエツチングすることにより、ゲート電極４６の側壁
に絶縁膜４２からなる側壁膜４４を形成する。その後こ
の側壁膜４４とゲート電極４６とをマスクにして、半導
体基板１２の導電型と逆導電型の不純物を半導体基板１
２に導入して高濃度領域２８を形成し、ソース３２およ
びドレイン３４に高濃度領域２Ｂと低濃度領域６０とを
形成し、ＬＤＤ構造を備えたＭＯＳ）ランジスタを得る
。
従来技術におけるゲート電極は、ゲート材料上に感光性
樹脂を形成し、ホトマスクを用いて露光装置にて露光を
行ない、さらに現像処理を行ないこの感光性樹脂をゲー
ト電極形状にパターニングし、その後このパターニング
した感光性樹脂をマスクにして乾式あるいは湿式エツチ
ングにより、ゲート材料をエツチングして所定形状を有
するゲート電極を形成している。このため感光性樹脂の
解像限界を越える大きさのゲート電極は形成できない。
樹脂を形成し、ホトマスクを用いて露光装置にて露光を
行ない、さらに現像処理を行ないこの感光性樹脂をゲー
ト電極形状にパターニングし、その後このパターニング
した感光性樹脂をマスクにして乾式あるいは湿式エツチ
ングにより、ゲート材料をエツチングして所定形状を有
するゲート電極を形成している。このため感光性樹脂の
解像限界を越える大きさのゲート電極は形成できない。
たとえば露光装置の光源として紫外線を用いた感光性樹
脂のパターニングにおいては、０．８μｍ−１，Ｑμｍ
程度以下の大きさの感光性樹脂は形成できず、したがっ
てこれ以下の大きさのゲート電極は形成できない。
脂のパターニングにおいては、０．８μｍ−１，Ｑμｍ
程度以下の大きさの感光性樹脂は形成できず、したがっ
てこれ以下の大きさのゲート電極は形成できない。
上記課題を解決して感光性樹脂における解像限界を越え
る大きさのゲート電極を備えたＬＤＤ構造Ｍ ＯＳ ）
ランジスタの形成方法を提供することが、本発明の目的
である。
る大きさのゲート電極を備えたＬＤＤ構造Ｍ ＯＳ ）
ランジスタの形成方法を提供することが、本発明の目的
である。
上記目的を達成するため本発明におけるＬＤＤ構造を備
えたＭＯＳトランジスタは、下記記載の方法により製造
する。
えたＭＯＳトランジスタは、下記記載の方法により製造
する。
第１の導電型を有する半導体基板上の全面にマスク膜を
形成しホトエツチングによりこのマスク膜に開口部を形
成する工程と、この開口部内の半導体基板にゲート絶縁
膜を形成しさらに全面にゲート材料と表面がほぼ平坦な
塗布膜とを形成する工程と、このゲート材料が露出する
まで塗布膜をエツチングする工程と、マスク膜が露出す
るまでゲート材料をエツチングすることにより開口部内
にゲート材料を埋込み第１のゲートを形成する工程と、
マスク膜を除去しさらＫこの第１のゲートをマスクとし
てイオン注入により第２の導電型を有する不純物を半導
体基板に導入することにより高濃度領域を形成する工程
と、第１のゲート上の塗布膜をマスクとして第１のゲー
トをエツチングして第１のゲートより小さい第２のゲー
トを形成しさらにこの第２のゲートをマスクとして第２
の導電型を有する不純物をイオン注入により半導体基板
に導入することにより低濃度領域を形成する工程と、中
間絶縁膜を形成しこの中間絶縁膜に接続穴を形成しさら
に配線を形成する工程とを有する。
形成しホトエツチングによりこのマスク膜に開口部を形
成する工程と、この開口部内の半導体基板にゲート絶縁
膜を形成しさらに全面にゲート材料と表面がほぼ平坦な
塗布膜とを形成する工程と、このゲート材料が露出する
まで塗布膜をエツチングする工程と、マスク膜が露出す
るまでゲート材料をエツチングすることにより開口部内
にゲート材料を埋込み第１のゲートを形成する工程と、
マスク膜を除去しさらＫこの第１のゲートをマスクとし
てイオン注入により第２の導電型を有する不純物を半導
体基板に導入することにより高濃度領域を形成する工程
と、第１のゲート上の塗布膜をマスクとして第１のゲー
トをエツチングして第１のゲートより小さい第２のゲー
トを形成しさらにこの第２のゲートをマスクとして第２
の導電型を有する不純物をイオン注入により半導体基板
に導入することにより低濃度領域を形成する工程と、中
間絶縁膜を形成しこの中間絶縁膜に接続穴を形成しさら
に配線を形成する工程とを有する。
以下図面を用いて本発明の詳細な説明する。
第１図（ａ）〜（鱒は本発明の実施例におけるＬＤＤ構
造を備えたＭＯＳトランジスタの製造方法を工程順に示
す断面図である。以下ＮチャネルＭＯ３トランジスタを
製造する例で説明する。
造を備えたＭＯＳトランジスタの製造方法を工程順に示
す断面図である。以下ＮチャネルＭＯ３トランジスタを
製造する例で説明する。
まず第１図（ａ）に示すように、不純物濃度が２Ｘ １
０” ａｔｏｍｓ ／ （−１７ｔ 程度の低不純物
濃度を有するＰ型の半導体基板１２上の全面に、モノシ
ランと酸素とを反応ガスとしたＣＶＤ法により、酸化シ
リコン膜からなる厚さ４００ｎｍのマスク膜１４を形成
する。その後このマスク膜１４上の全面に感光性樹脂を
塗布し、ホトマスクを用いて露光し、現像を行なうこと
により）くターニングされた感光性樹脂（図示せず）を
形成する。その後このバターニングされた感光性樹脂を
エツチングマスクにしてマスク膜１４をエツチングして
、開口部１６を形成する。その後硫酸と過酸化水素との
混合溶液中で、エツチングマスクとして用いた感光性樹
脂を除去する。
０” ａｔｏｍｓ ／ （−１７ｔ 程度の低不純物
濃度を有するＰ型の半導体基板１２上の全面に、モノシ
ランと酸素とを反応ガスとしたＣＶＤ法により、酸化シ
リコン膜からなる厚さ４００ｎｍのマスク膜１４を形成
する。その後このマスク膜１４上の全面に感光性樹脂を
塗布し、ホトマスクを用いて露光し、現像を行なうこと
により）くターニングされた感光性樹脂（図示せず）を
形成する。その後このバターニングされた感光性樹脂を
エツチングマスクにしてマスク膜１４をエツチングして
、開口部１６を形成する。その後硫酸と過酸化水素との
混合溶液中で、エツチングマスクとして用いた感光性樹
脂を除去する。
次に第１図（ｂ）に示すように、酸化処理を行なうこと
により開口部１６内の半導体基板１２表面に酸化シリコ
ン膜からなる膜厚２Ｑｎｍのゲート絶縁膜１８を形成す
る。その後モノシランを反応ガスとしたＣＶＤ法により
、膜厚４００ｎｍの多結晶シリコン膜からなるゲート材
料２０を形成する。
により開口部１６内の半導体基板１２表面に酸化シリコ
ン膜からなる膜厚２Ｑｎｍのゲート絶縁膜１８を形成す
る。その後モノシランを反応ガスとしたＣＶＤ法により
、膜厚４００ｎｍの多結晶シリコン膜からなるゲート材
料２０を形成する。
この多結晶シリコン膜からなるゲート材料２０をＣＶＤ
法により形成する際、不純物ガスを導入して多結晶シリ
コン膜中に不純物を導入する。その後このゲート材料２
０上にポリメチルメタアクリレートを塗布することによ
り、表面がほぼ平坦なポリメチルメタアクリレートから
なる塗布膜２２を形成する。
法により形成する際、不純物ガスを導入して多結晶シリ
コン膜中に不純物を導入する。その後このゲート材料２
０上にポリメチルメタアクリレートを塗布することによ
り、表面がほぼ平坦なポリメチルメタアクリレートから
なる塗布膜２２を形成する。
次に第１図（Ｃ）に示すように、酸素を反応ガスとした
異方性イオンエツチングにより、ゲート材料２０の一部
が露出するまで塗布膜２２をエツチングする。
異方性イオンエツチングにより、ゲート材料２０の一部
が露出するまで塗布膜２２をエツチングする。
次に第１図１ｄ）に示すように、六フッ化イオウを反応
ガスとした異方性イオンエツチングにより、マスク膜１
４が露出するまでゲート材料２０をエツチングする。こ
のエツチングによりマスク膜１４の開口部１６内に、ゲ
ート材料２０からなる第１のゲート２４を埋込むように
形成する。この第１のゲート２４上には、第１のゲート
２４より小さなパターン寸法を有する塗布膜２２がエッ
チソゲされずに残る。
ガスとした異方性イオンエツチングにより、マスク膜１
４が露出するまでゲート材料２０をエツチングする。こ
のエツチングによりマスク膜１４の開口部１６内に、ゲ
ート材料２０からなる第１のゲート２４を埋込むように
形成する。この第１のゲート２４上には、第１のゲート
２４より小さなパターン寸法を有する塗布膜２２がエッ
チソゲされずに残る。
次に第１図（ｅ）に示すよりに、第１のゲート２４をマ
スクにして、砒素を加速エネルギー５０ｋｅＶ。
スクにして、砒素を加速エネルギー５０ｋｅＶ。
イオン注入量５Ｘ １０ ＋ｏｎｓ ／ ７の条件に
てイオン注入を行ない、半導体基板１２の導電型と逆導
電型を有する高濃度領域２８を形成する。
てイオン注入を行ない、半導体基板１２の導電型と逆導
電型を有する高濃度領域２８を形成する。
次に第１図げ）に示すように、第１のゲート２４上に残
存する塗布膜２２をエツチングマスクにして、六フッ化
イオウを反応ガスとした異方性イオンエツチングにより
第１のゲート２４をエツチングして、第１のゲート２４
より小さなパターン寸法を有する第２のゲート２６を形
成する。その後この第２のゲート２６をマスクとして燐
を加速エネルギー５０ｋｅ■、イオン注入量ｌＸｌ０
ｔｏｎｓ／ ｃｎｉの条件にてイオン注入を行ない、
半導体基板１２の導電型と逆導電型を有する低ａｉ領域
６０を形成して、ソース６２およびドレイン６４に高濃
度領域２８と低濃度領域６０とを形成する。
存する塗布膜２２をエツチングマスクにして、六フッ化
イオウを反応ガスとした異方性イオンエツチングにより
第１のゲート２４をエツチングして、第１のゲート２４
より小さなパターン寸法を有する第２のゲート２６を形
成する。その後この第２のゲート２６をマスクとして燐
を加速エネルギー５０ｋｅ■、イオン注入量ｌＸｌ０
ｔｏｎｓ／ ｃｎｉの条件にてイオン注入を行ない、
半導体基板１２の導電型と逆導電型を有する低ａｉ領域
６０を形成して、ソース６２およびドレイン６４に高濃
度領域２８と低濃度領域６０とを形成する。
次に第１図（ｇ）に示すように、第２のゲート２６上の
塗布膜２２を除去後、ＣＶＤ法により燐を添加した酸化
シリコン膜からなる中間絶縁膜３６を形成する。その後
温度ｔｏｏｏ℃の窒素雰囲気中で、時間３０分間の熱処
理を行な５゜その後ホトエツチングにより中間絶縁膜６
６に接続穴６８を形成した後、スパッタリング法により
アルミニウムシリコン合金からなる配線材料を全面に形
成し、ホトエツチングにより配線４０を形成して。
塗布膜２２を除去後、ＣＶＤ法により燐を添加した酸化
シリコン膜からなる中間絶縁膜３６を形成する。その後
温度ｔｏｏｏ℃の窒素雰囲気中で、時間３０分間の熱処
理を行な５゜その後ホトエツチングにより中間絶縁膜６
６に接続穴６８を形成した後、スパッタリング法により
アルミニウムシリコン合金からなる配線材料を全面に形
成し、ホトエツチングにより配線４０を形成して。
ＬＤＤ構造を備えたＭＯＳ）ランジスタを得る。
本発明においては、マスク膜１４の開口部１６内にゲー
ト材料２０を埋込むように形成し第１のゲート２４とし
、この第１のゲート２４をマスクに高濃度領域２８を形
成し、さらにこの第１のゲート２４上のゲート材料２０
の膜厚分だけ片側で縮小されたパターン寸法を持つ塗布
膜２２をマスクとして第１のゲート２４をエツチングし
て第２のゲート２６を形成し、この第２のゲート２６を
マスクに低濃度領域６０を形成している。したがってマ
スク膜１４の開口部１６０大きさより、片側でゲート材
料２０の膜厚分だけ縮小された第２のゲート２６を有す
るＬＤＤ構造を備えたＭＯ３トランジスタが得られる。
ト材料２０を埋込むように形成し第１のゲート２４とし
、この第１のゲート２４をマスクに高濃度領域２８を形
成し、さらにこの第１のゲート２４上のゲート材料２０
の膜厚分だけ片側で縮小されたパターン寸法を持つ塗布
膜２２をマスクとして第１のゲート２４をエツチングし
て第２のゲート２６を形成し、この第２のゲート２６を
マスクに低濃度領域６０を形成している。したがってマ
スク膜１４の開口部１６０大きさより、片側でゲート材
料２０の膜厚分だけ縮小された第２のゲート２６を有す
るＬＤＤ構造を備えたＭＯ３トランジスタが得られる。
なお以上の実施例においては、マスク膜１４として酸化
シリコン膜を用いたが、ゲート材料２０と異なる材料を
用いればマスク膜１４として使用可能である。また塗布
膜２２としてはポリメヂルメタアクリレート以外にも、
その他の有機高分子、感光性樹脂、スピンオングラスな
ど表面がほぼ平坦な形状で形成できる材料であれば塗布
膜２２として適用できる。
シリコン膜を用いたが、ゲート材料２０と異なる材料を
用いればマスク膜１４として使用可能である。また塗布
膜２２としてはポリメヂルメタアクリレート以外にも、
その他の有機高分子、感光性樹脂、スピンオングラスな
ど表面がほぼ平坦な形状で形成できる材料であれば塗布
膜２２として適用できる。
以上の説明で明らかなように、本発明のＬＤＤ構造を有
するＭＯ３型半導体集積回路装置の製造方法においては
、開口部内に形成するゲート材料の膜厚分だけ片側で縮
小されたゲートが得られ。
するＭＯ３型半導体集積回路装置の製造方法においては
、開口部内に形成するゲート材料の膜厚分だけ片側で縮
小されたゲートが得られ。
感光性樹脂の解像限界を越えた大きさのゲートを備えた
ＭＯＳトランジスタを形成することができ、さらにマス
ク膜の開口部内に形成した第１のゲートと、この第１の
ゲートより縮小したパターン寸法を有する第２のゲート
とを用いて高濃度領域と低濃度領域とを形成することに
よって、ＬＤＤ構造を備えるＭＯＳ）ランジスタが得ら
れる。
ＭＯＳトランジスタを形成することができ、さらにマス
ク膜の開口部内に形成した第１のゲートと、この第１の
ゲートより縮小したパターン寸法を有する第２のゲート
とを用いて高濃度領域と低濃度領域とを形成することに
よって、ＬＤＤ構造を備えるＭＯＳ）ランジスタが得ら
れる。
第１図［ａ）〜［ｇ）は本発明の実施例におけるＭＯＳ
型半導体集積回路装置の製造方法を工程順に示す断面図
、第２図［ａ）〜（Ｃ）は従来例におけるＭＯＳ型半導
体集積回路装置の製造方法を工程順に示す断面図である
。 １４・・・・・・マスク膜、 １６・・・・・・開口部、 ２０・・・・・・ゲート材料。 ２２・・・・・・塗布膜、 ２４・・・・・・第１のゲート、 ２６・・・・・・第２のゲート、 ２８・・・・・・高濃度領域。 ３０・・・・・・低濃度領域。
型半導体集積回路装置の製造方法を工程順に示す断面図
、第２図［ａ）〜（Ｃ）は従来例におけるＭＯＳ型半導
体集積回路装置の製造方法を工程順に示す断面図である
。 １４・・・・・・マスク膜、 １６・・・・・・開口部、 ２０・・・・・・ゲート材料。 ２２・・・・・・塗布膜、 ２４・・・・・・第１のゲート、 ２６・・・・・・第２のゲート、 ２８・・・・・・高濃度領域。 ３０・・・・・・低濃度領域。
Claims (1)
- 第１の導電型を有する半導体基板上の全面にマスク膜を
形成しホトエッチングにより該マスク膜に開口部を形成
する工程と、該開口部内の該半導体基板にゲート絶縁膜
を形成しさらに全面にゲート材料と表面がほぼ平坦な塗
布膜とを形成する工程と、該ゲート材料が露出するまで
該塗布膜をエッチングする工程と、前記マスク膜が露出
するまで前記ゲート材料をエッチングすることにより前
記開口部内に前記ゲート材料を埋込み第１のゲートを形
成する工程と、前記マスク膜を除去しさらに該第１のゲ
ートをマスクとしてイオン注入により第２の導電型を有
する不純物を前記半導体基板に導入することにより高濃
度領域を形成する工程と、前記第１のゲート上の前記塗
布膜をマスクとして前記第１のゲートをエッチングし前
記第１のゲートより小さい第２のゲートを形成しさらに
該第２のゲートをマスクとして第２の導電型を有する不
純物を前記半導体基板に導入することにより低濃度領域
を形成する工程と、中間絶縁膜を形成し該中間絶縁膜に
接続穴を形成しさらに配線を形成する工程とを有するこ
とを特徴とするＭＯＳ型半導体集積回路装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31621588A JPH02162737A (ja) | 1988-12-16 | 1988-12-16 | Ｍｏｓ型半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31621588A JPH02162737A (ja) | 1988-12-16 | 1988-12-16 | Ｍｏｓ型半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02162737A true JPH02162737A (ja) | 1990-06-22 |
Family
ID=18074584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31621588A Pending JPH02162737A (ja) | 1988-12-16 | 1988-12-16 | Ｍｏｓ型半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02162737A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604138A (en) * | 1993-12-16 | 1997-02-18 | Goldstar Electron Co., Ltd. | Process for making a semiconductor MOS transistor |
-
1988
- 1988-12-16 JP JP31621588A patent/JPH02162737A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604138A (en) * | 1993-12-16 | 1997-02-18 | Goldstar Electron Co., Ltd. | Process for making a semiconductor MOS transistor |
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