JPH0286134A - Ｍｏｓ型半導体集積回路装置の製造方法 - Google Patents
Ｍｏｓ型半導体集積回路装置の製造方法Info
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- JPH0286134A JPH0286134A JP23758588A JP23758588A JPH0286134A JP H0286134 A JPH0286134 A JP H0286134A JP 23758588 A JP23758588 A JP 23758588A JP 23758588 A JP23758588 A JP 23758588A JP H0286134 A JPH0286134 A JP H0286134A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はドレインに高不純物濃度領域および低不純物濃
度領域を備えた、いわゆるＬＤＤ構造（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ １）ｒａｉｎ ）をもつＭＯＳトランジ
スタの製造方法に関し、とくに微細パターンのゲートを
有するＭＯＳトランジスタの製造方法に関する。
度領域を備えた、いわゆるＬＤＤ構造（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ １）ｒａｉｎ ）をもつＭＯＳトランジ
スタの製造方法に関し、とくに微細パターンのゲートを
有するＭＯＳトランジスタの製造方法に関する。
半導体集積回路の集積度を向上するためＭＯＳトランジ
スタを短チヤネル化すると、ホットエレクトロン注入現
象が顕著になりしきい値電圧の変動が生じる。このため
ドレイン近傍での電界を緩和することによってホットエ
レクトロンの発生を抑える方法として、ゲート近傍の接
合深さを浅くしかも不純物濃度をドレインより低くする
ＬＤＤ構造が用いられる。これはドレインを低不純物濃
度領域と高不純物濃度領域の二重構造にして、ドレイン
の空乏層をチャネル領域のみならず低不純物濃度領域に
も広げることによって、ドレイン電界を弱めるものであ
る。このＬＤＤ構造は例えば特開昭５１−６８７７６号
公報にて提案されている。
スタを短チヤネル化すると、ホットエレクトロン注入現
象が顕著になりしきい値電圧の変動が生じる。このため
ドレイン近傍での電界を緩和することによってホットエ
レクトロンの発生を抑える方法として、ゲート近傍の接
合深さを浅くしかも不純物濃度をドレインより低くする
ＬＤＤ構造が用いられる。これはドレインを低不純物濃
度領域と高不純物濃度領域の二重構造にして、ドレイン
の空乏層をチャネル領域のみならず低不純物濃度領域に
も広げることによって、ドレイン電界を弱めるものであ
る。このＬＤＤ構造は例えば特開昭５１−６８７７６号
公報にて提案されている。
ＬＤＤ構造を有するＭＯＳトランジスタの製造方法とし
ては、例えば特を昭５７−１０７０７０号公報に記載の
方法がある。この従来例におけるＬＤＤ構造を有するＭ
ＯＳ）ランジスタの製造方法を、第２図を用いて説明す
る。
ては、例えば特を昭５７−１０７０７０号公報に記載の
方法がある。この従来例におけるＬＤＤ構造を有するＭ
ＯＳ）ランジスタの製造方法を、第２図を用いて説明す
る。
まず第２図（ａ）に示すように、半導体基板１２上にゲ
ート３２を形成し、このゲート３２をマスクとして、半
導体基板１２の導電型と逆導電型の不純物を半導体基板
１２に導入して、低不純物濃度領域６４を形成する。
ート３２を形成し、このゲート３２をマスクとして、半
導体基板１２の導電型と逆導電型の不純物を半導体基板
１２に導入して、低不純物濃度領域６４を形成する。
次に第２図（ｂ）に示すように、化学気相成長法（以下
ＣＶＤ法と記す）により絶縁膜２０を全面に形成する。
ＣＶＤ法と記す）により絶縁膜２０を全面に形成する。
次に第２図（Ｃ）に示すように、絶縁膜２０を異方性イ
オンエツチングすることにより、ゲート６２の側壁部に
絶縁膜２０からなる側壁膜２２を形成する。その後この
側壁膜２２とゲート６２とをマスクとして、半導体基板
１２の導電型と逆導電型の不純物を半導体基板１２に導
入して高不純物濃度領域３６を形成し、ソース６８およ
びドレイン４０に低不純物濃度領域６４と高不純物濃度
領域６６とを形成し、ＬＤＤ構造を有するＭＯＳ）ラン
ジスタを得る。
オンエツチングすることにより、ゲート６２の側壁部に
絶縁膜２０からなる側壁膜２２を形成する。その後この
側壁膜２２とゲート６２とをマスクとして、半導体基板
１２の導電型と逆導電型の不純物を半導体基板１２に導
入して高不純物濃度領域３６を形成し、ソース６８およ
びドレイン４０に低不純物濃度領域６４と高不純物濃度
領域６６とを形成し、ＬＤＤ構造を有するＭＯＳ）ラン
ジスタを得る。
従来技術におけるゲートは、ゲート材料上に感光性樹脂
を形成し、フォトマスクを用いて露光装置にて露光を行
ない、さらに現像処理を行ないこの感光性樹脂をゲート
形状にパターニングして、その後このパターニングされ
た感光性樹脂をエツチングマスクとして乾式あるいは湿
式エツチングにより、ゲート材料をエツチングして所定
形状を有するゲートを形成している。このため感光性樹
脂の解像限界以下の大きさは形成できない。例えば露光
装置の光源として紫外線を用いた感光性樹脂のパターニ
ングでは、０．８μｍ〜１．０μｍ程度以下の大きさの
感光性樹脂は形成できず、したがってこれ以下の大きさ
のゲートは形成できない。
を形成し、フォトマスクを用いて露光装置にて露光を行
ない、さらに現像処理を行ないこの感光性樹脂をゲート
形状にパターニングして、その後このパターニングされ
た感光性樹脂をエツチングマスクとして乾式あるいは湿
式エツチングにより、ゲート材料をエツチングして所定
形状を有するゲートを形成している。このため感光性樹
脂の解像限界以下の大きさは形成できない。例えば露光
装置の光源として紫外線を用いた感光性樹脂のパターニ
ングでは、０．８μｍ〜１．０μｍ程度以下の大きさの
感光性樹脂は形成できず、したがってこれ以下の大きさ
のゲートは形成できない。
上記課題を解決して感光性樹脂における解像限界以下の
大きさのゲートを備えたＬＤＤ構造ＭｏＳトランジスタ
の形成方法を提供することが、本発明の目的である。
大きさのゲートを備えたＬＤＤ構造ＭｏＳトランジスタ
の形成方法を提供することが、本発明の目的である。
上記目的を達成するため本発明におけるＬＤＤ構造を備
えたＭＯＳ）ランジスタは、下記記載の方法により製造
する。
えたＭＯＳ）ランジスタは、下記記載の方法により製造
する。
第１導電型を有する半導体基板上の全面にマスク膜を形
成しフォトエツチングによりこのマスク膜に第１の開口
部を形成する工程と、全面に絶縁膜を形成する工程と、
この絶縁膜を異方性イオンエツチングによりエツチング
してマスク膜の側壁に絶縁膜からなる側壁膜を形成し第
１の開口部より縮小された第２の開口部を形成する工程
と、この第２の開口部内の半導体基板にゲート絶縁膜を
形成する工程と、全面にゲート材料と表面がほぼ平坦な
塗布膜とを形成する工程と、このゲート材料が露出する
までこの塗布膜をエツチングする工程と、マスク膜と側
壁膜とが露出するまでゲート材料をエツチングすること
により第２の開口部内にゲート材料を埋込みゲートを形
成する工程と、塗布膜とマスク膜とを除去する工程と、
ゲートと側壁膜とをマスクとして第２導電型を有する不
純物を半導体基板に導入することにより高不純物濃度領
域を形成する工程と、側壁膜を除去する工程と、ゲート
をマスクとして第２導電型を有する不純物を半導体基板
に導入することにより低不純物濃度領域を形成する工程
と、中間絶縁膜を形成する工程と、熱処理を行なうこと
により不純物を活性化する工程と、フォトエツチングに
よりこの中間絶縁膜に接続穴を形成する工程と、配線を
形成する工程とを有する。
成しフォトエツチングによりこのマスク膜に第１の開口
部を形成する工程と、全面に絶縁膜を形成する工程と、
この絶縁膜を異方性イオンエツチングによりエツチング
してマスク膜の側壁に絶縁膜からなる側壁膜を形成し第
１の開口部より縮小された第２の開口部を形成する工程
と、この第２の開口部内の半導体基板にゲート絶縁膜を
形成する工程と、全面にゲート材料と表面がほぼ平坦な
塗布膜とを形成する工程と、このゲート材料が露出する
までこの塗布膜をエツチングする工程と、マスク膜と側
壁膜とが露出するまでゲート材料をエツチングすること
により第２の開口部内にゲート材料を埋込みゲートを形
成する工程と、塗布膜とマスク膜とを除去する工程と、
ゲートと側壁膜とをマスクとして第２導電型を有する不
純物を半導体基板に導入することにより高不純物濃度領
域を形成する工程と、側壁膜を除去する工程と、ゲート
をマスクとして第２導電型を有する不純物を半導体基板
に導入することにより低不純物濃度領域を形成する工程
と、中間絶縁膜を形成する工程と、熱処理を行なうこと
により不純物を活性化する工程と、フォトエツチングに
よりこの中間絶縁膜に接続穴を形成する工程と、配線を
形成する工程とを有する。
以下図面を用いて本発明の詳細な説明する。
第１図（ａ）〜（ｈ）は本発明の実施例におけるＬＤＤ
構造を備えたＭＯＳトランジスタの製造方法を工程順に
示す断面図である、以下Ｎチ、、？ネルＭＯＳトランジ
スタを製造する例で説明する。
構造を備えたＭＯＳトランジスタの製造方法を工程順に
示す断面図である、以下Ｎチ、、？ネルＭＯＳトランジ
スタを製造する例で説明する。
まず第１図（ａ）に示すように、不純物濃度が２ Ｘ
１０” ａ ｔ ｏｍｓ／ｆｆｌ程度の低不純物濃度を
有するＰ型の半導体基板１２上の全面に、モノシランと
酸素とを反応ガスとしたＣＶＤ法により、酸化シリコン
膜からなる膜厚４ＱＱｎｍのマスク膜１４を形成する。
１０” ａ ｔ ｏｍｓ／ｆｆｌ程度の低不純物濃度を
有するＰ型の半導体基板１２上の全面に、モノシランと
酸素とを反応ガスとしたＣＶＤ法により、酸化シリコン
膜からなる膜厚４ＱＱｎｍのマスク膜１４を形成する。
その後感光性樹脂を全面に塗布し、フォトマスクを用い
て露光し、現像を行なうことによりパターニングされた
感光性樹脂（図示せず）を形成する。このパターニング
された感光性樹脂をエツチングマスクとしてマスク膜１
４をエツチングして、第１の開口部１６を形成する。そ
の後硫酸と過酸化水素との混合溶液中で感光性樹脂を除
去する。さらにその後アンモニアとモノシランとを反応
ガスとしたＣＶＤ法により、膜厚４００ｎｍの窒化シリ
コン膜からなる絶縁膜２０を形成する。
て露光し、現像を行なうことによりパターニングされた
感光性樹脂（図示せず）を形成する。このパターニング
された感光性樹脂をエツチングマスクとしてマスク膜１
４をエツチングして、第１の開口部１６を形成する。そ
の後硫酸と過酸化水素との混合溶液中で感光性樹脂を除
去する。さらにその後アンモニアとモノシランとを反応
ガスとしたＣＶＤ法により、膜厚４００ｎｍの窒化シリ
コン膜からなる絶縁膜２０を形成する。
次に第１図（ｂ）に示すように、トリフロロメタンを反
応ガスとした異方性イオンエツチング装置を用いて、窒
化シリコン膜からなる絶縁膜２０を異方性イオンエツチ
ングして、マスク膜１４の側壁に絶縁膜２０かもなる側
壁膜２２を形成する。この異方性イオンエツチングにお
いては、エツチング反応を引き起こすイオンが、半導体
基板１２に対して垂直方向に加速されながら反応するの
で、絶縁膜２０は半導体基板１２の垂直方向にの＆エツ
チングされ、第１図（ｂ）に示すようにマスク膜１４の
側壁に側壁膜２２が形成される。マスク膜１４側壁から
側壁膜２２端までの側壁膜の長さ２４は、前述のように
イオンの加速方向にのみ絶縁膜２０がエツチングされる
ので、絶縁膜２０の堆積膜厚がそのまま側壁膜の長さ２
４となる。すなわち絶縁膜２０の堆積膜厚により側壁膜
の長さ２４を制御することができる。したがって第１図
（ａ）に示す第１の開口部１６は、上述の絶縁膜２０が
４００ｎｍの膜厚においては、側壁膜の長さ２４分、す
なわち片側で４００ｎｍずつ縮小され、全体で８００ｎ
ｍ縮小された第２の開口部１８となる。
応ガスとした異方性イオンエツチング装置を用いて、窒
化シリコン膜からなる絶縁膜２０を異方性イオンエツチ
ングして、マスク膜１４の側壁に絶縁膜２０かもなる側
壁膜２２を形成する。この異方性イオンエツチングにお
いては、エツチング反応を引き起こすイオンが、半導体
基板１２に対して垂直方向に加速されながら反応するの
で、絶縁膜２０は半導体基板１２の垂直方向にの＆エツ
チングされ、第１図（ｂ）に示すようにマスク膜１４の
側壁に側壁膜２２が形成される。マスク膜１４側壁から
側壁膜２２端までの側壁膜の長さ２４は、前述のように
イオンの加速方向にのみ絶縁膜２０がエツチングされる
ので、絶縁膜２０の堆積膜厚がそのまま側壁膜の長さ２
４となる。すなわち絶縁膜２０の堆積膜厚により側壁膜
の長さ２４を制御することができる。したがって第１図
（ａ）に示す第１の開口部１６は、上述の絶縁膜２０が
４００ｎｍの膜厚においては、側壁膜の長さ２４分、す
なわち片側で４００ｎｍずつ縮小され、全体で８００ｎ
ｍ縮小された第２の開口部１８となる。
次に第１図（Ｃ）に示すように、酸化処理を行なうこと
により、第２の開口部１８内の半導体基板１２表面に酸
化シリコン膜からなる膜厚２０ｎｍのゲート絶縁膜２６
を形成する。その後モノシランを反応ガスとしたＣＶＤ
法により、膜厚４００ｎｍの多結晶シリコン膜からなる
ゲート材料２８を形成する。さらにこのゲート材料２８
上にポリメチルメタアクリレートを塗布することにより
、表面がほぼ平坦なポリメチルメタアクリレートからな
る塗布膜６０を形成する。
により、第２の開口部１８内の半導体基板１２表面に酸
化シリコン膜からなる膜厚２０ｎｍのゲート絶縁膜２６
を形成する。その後モノシランを反応ガスとしたＣＶＤ
法により、膜厚４００ｎｍの多結晶シリコン膜からなる
ゲート材料２８を形成する。さらにこのゲート材料２８
上にポリメチルメタアクリレートを塗布することにより
、表面がほぼ平坦なポリメチルメタアクリレートからな
る塗布膜６０を形成する。
次に第１図（ｄ）に示すように、酸素を反応ガスとした
異方性イオンエツチングにより、ゲート材料２８の一部
が露出するまで塗布膜６０をエツチングする。
異方性イオンエツチングにより、ゲート材料２８の一部
が露出するまで塗布膜６０をエツチングする。
次に第１図（ｅ）に示すように、六フッ化イオウな反応
ガスとした異方性イオンエツチングにより、マスク膜１
４と側壁膜２２とが露出するまでゲート材料２８をエツ
チングする。このエツチングにより第２の開口部１８内
にゲート材料２８からなるゲート６２を埋込むように形
成する。
ガスとした異方性イオンエツチングにより、マスク膜１
４と側壁膜２２とが露出するまでゲート材料２８をエツ
チングする。このエツチングにより第２の開口部１８内
にゲート材料２８からなるゲート６２を埋込むように形
成する。
次に第１図（ｆ）に示すように、塗布膜６０を硫酸と過
酸化水素との混合溶液中で、マスク膜１４をフッ化水素
溶液中でそれぞれ除去して、側壁部に側壁膜２２を備え
たゲート６２を得る。その後この側壁膜２２とゲート６
２とをマスクとして、砒素を加速エネルギー５０ ｋｅ
Ｖ、イオン注入量５ Ｘ １０１５ａｔｏｍｓ ／ ｃ
！Ｌの条件にてイオン注入を行ない、半導体基板１２の
導電型と逆導電型の不純物を有する高不純物濃度領域６
６を形成する。
酸化水素との混合溶液中で、マスク膜１４をフッ化水素
溶液中でそれぞれ除去して、側壁部に側壁膜２２を備え
たゲート６２を得る。その後この側壁膜２２とゲート６
２とをマスクとして、砒素を加速エネルギー５０ ｋｅ
Ｖ、イオン注入量５ Ｘ １０１５ａｔｏｍｓ ／ ｃ
！Ｌの条件にてイオン注入を行ない、半導体基板１２の
導電型と逆導電型の不純物を有する高不純物濃度領域６
６を形成する。
次に第１図（ｇ）に示すように、側壁膜２２をリン酸溶
液中で除去する。その後ゲート６２をマスクとして燐を
加速エネルギー５０ｋｅＶ、イオン注入量Ｉ Ｘ １０
１３ａｔｏｍｓ ／ （ｙｄの条件にてイオン注入を行
ない、半導体基板１２と逆導電型を有する低不純物濃度
領域３４を形成して、ソース６８およびドレイン４０に
低不純物濃度領域６４を高不純物濃度領域３６とを形成
する。
液中で除去する。その後ゲート６２をマスクとして燐を
加速エネルギー５０ｋｅＶ、イオン注入量Ｉ Ｘ １０
１３ａｔｏｍｓ ／ （ｙｄの条件にてイオン注入を行
ない、半導体基板１２と逆導電型を有する低不純物濃度
領域３４を形成して、ソース６８およびドレイン４０に
低不純物濃度領域６４を高不純物濃度領域３６とを形成
する。
次に第１図（ｈ）に示すように、ＣＶＤ法により燐を添
加した酸化シリコン膜からなる中間絶縁膜４２を形成す
る。その後温度１０００℃の窒素雰囲気中で、時間３０
分間の熱処理を行なうことにより、イオン注入にて半導
体基板１２に導入した不純物を活性化する。その後フォ
トエツチングにより中間絶縁膜４２に接続窓４４を形成
した後、スパッタリング法によりアルミシリコン合金か
らなる配線材料を全面に形成し、フォトエツチングによ
り配線４６を形成して、ＬＤＤ構造を備えたＭＯＳトラ
ンジスタを得る。
加した酸化シリコン膜からなる中間絶縁膜４２を形成す
る。その後温度１０００℃の窒素雰囲気中で、時間３０
分間の熱処理を行なうことにより、イオン注入にて半導
体基板１２に導入した不純物を活性化する。その後フォ
トエツチングにより中間絶縁膜４２に接続窓４４を形成
した後、スパッタリング法によりアルミシリコン合金か
らなる配線材料を全面に形成し、フォトエツチングによ
り配線４６を形成して、ＬＤＤ構造を備えたＭＯＳトラ
ンジスタを得る。
本発明においては、第１の開口部１６を形成したマスク
膜１４側壁に、絶縁膜２０堆積膜厚と同一寸法の側壁膜
の長さ２４を有する側壁膜２２を形成して第２の開口部
１８とし、この第２の開口部１８内にゲート６２を埋込
むように形成し、さらにこの側壁膜２２を用いて低不純
物濃度領域３４と高不純物濃度領域６６とを形成してい
る。
膜１４側壁に、絶縁膜２０堆積膜厚と同一寸法の側壁膜
の長さ２４を有する側壁膜２２を形成して第２の開口部
１８とし、この第２の開口部１８内にゲート６２を埋込
むように形成し、さらにこの側壁膜２２を用いて低不純
物濃度領域３４と高不純物濃度領域６６とを形成してい
る。
したがりて第１の開口部１６より片側で側壁膜の長さ２
４だけ縮小されたゲート６２を備えたＬＤＤ構造を有す
るＭＯＳトランジスタが得られる。
４だけ縮小されたゲート６２を備えたＬＤＤ構造を有す
るＭＯＳトランジスタが得られる。
なお以上の実施例においては、マスク膜１４として酸化
シリコン膜、絶縁膜２０として窒化シリコン膜を用いた
が、ゲート材料２８と異なる材料を用いれば、マスク膜
１４および絶縁膜２０として使用可能である。また塗布
膜６０としては、ポリメチルメタアクリレート以外にも
、その他の有機高分子、感光性樹脂、スピンオンガラス
など表面がほぼ平坦な形状で形成できる材料であれば、
塗布膜３０として適用できる。
シリコン膜、絶縁膜２０として窒化シリコン膜を用いた
が、ゲート材料２８と異なる材料を用いれば、マスク膜
１４および絶縁膜２０として使用可能である。また塗布
膜６０としては、ポリメチルメタアクリレート以外にも
、その他の有機高分子、感光性樹脂、スピンオンガラス
など表面がほぼ平坦な形状で形成できる材料であれば、
塗布膜３０として適用できる。
以上の説明で明らかなように、本発明のＬＤＤ構造を有
するＭＯＳ型半導体集積回路装置の製造方法においては
、第１の開口部側壁に形成する側壁膜の長さ分だけ片側
で縮小されたゲートが得られ、感光性樹脂の解像限界以
下の大きさのゲートを有するＭｏＳトランジスタを形成
することができ、さらにこの側壁膜を用いて低不純物濃
度領域と高不純物濃度領域とを形成することによって、
ＬＤＤ構造を備えたＭＯＳＩ−ランジスタが得られる。
するＭＯＳ型半導体集積回路装置の製造方法においては
、第１の開口部側壁に形成する側壁膜の長さ分だけ片側
で縮小されたゲートが得られ、感光性樹脂の解像限界以
下の大きさのゲートを有するＭｏＳトランジスタを形成
することができ、さらにこの側壁膜を用いて低不純物濃
度領域と高不純物濃度領域とを形成することによって、
ＬＤＤ構造を備えたＭＯＳＩ−ランジスタが得られる。
第１図（ａ）〜（ｈ）は本発明の実施例におけるＭＯＳ
型半導体集積回路装置の製造方法を工程順に示す断面図
、第２図（ａ）〜（Ｃ）は従来例におけるＭＯＳ型半導
体集積回路装置の製造方法を示す断面図である。 ４・・・・・・マスク膜、１６・・・・・・第１の開口
部、８・・・・・・第２の開口部、２２・・・・・・側
壁膜、６・・・・・・ゲート絶縁膜、６２・・・・・・
ゲート、４・・・・・・低不純物濃度領域、 ６・・・・・・高不純物濃度領域。 筑ユは ／ヤ― 第１図 第２阿 ３６゜ 高不粍＊４度傾塊
型半導体集積回路装置の製造方法を工程順に示す断面図
、第２図（ａ）〜（Ｃ）は従来例におけるＭＯＳ型半導
体集積回路装置の製造方法を示す断面図である。 ４・・・・・・マスク膜、１６・・・・・・第１の開口
部、８・・・・・・第２の開口部、２２・・・・・・側
壁膜、６・・・・・・ゲート絶縁膜、６２・・・・・・
ゲート、４・・・・・・低不純物濃度領域、 ６・・・・・・高不純物濃度領域。 筑ユは ／ヤ― 第１図 第２阿 ３６゜ 高不粍＊４度傾塊
Claims (1)
- 第１導電型を有する半導体基板上の全面にマスク膜を形
成しフォトエッチングにより該マスク膜に第１の開口部
を形成する工程と、全面に絶縁膜を形成する工程と、該
絶縁膜を異方性イオンエッチングによりエッチングして
前記マスク膜の側壁に前記絶縁膜からなる側壁膜を形成
し前記第１の開口部より縮小された第２の開口部を形成
する工程と、該第２の開口部内の前記半導体基板にゲー
ト絶縁膜を形成する工程と、全面にゲート材料と表面が
ほぼ平坦な塗布膜とを形成する工程と、該ゲート材料が
露出するまで該塗布膜をエッチングする工程と、前記マ
スク膜と前記側壁膜とが露出するまで前記ゲート材料を
エッチングすることにより前記第２の開口部内に前記ゲ
ート材料を埋込みゲートを形成する工程と、前記塗布膜
と前記マスク膜とを除去する工程と、前記ゲートと前記
側壁膜とをマスクとして第２導電型を有する不純物を前
記半導体基板に導入することにより高不純物濃度領域を
形成する工程と、前記側壁膜を除去する工程と、前記ゲ
ートをマスクとして第２導電型を有する不純物を前記半
導体基板に導入することにより低不純物濃度領域を形成
する工程と、中間絶縁膜を形成する工程と、熱処理を行
なうことにより不純物を活性化する工程と、フォトエッ
チングにより前記中間絶縁膜に接続穴を形成する工程と
、配線を形成する工程を有することを特徴とするＭＯＳ
型半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23758588A JPH0286134A (ja) | 1988-09-22 | 1988-09-22 | Ｍｏｓ型半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23758588A JPH0286134A (ja) | 1988-09-22 | 1988-09-22 | Ｍｏｓ型半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0286134A true JPH0286134A (ja) | 1990-03-27 |
Family
ID=17017499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23758588A Pending JPH0286134A (ja) | 1988-09-22 | 1988-09-22 | Ｍｏｓ型半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0286134A (ja) |
-
1988
- 1988-09-22 JP JP23758588A patent/JPH0286134A/ja active Pending
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