JP3270187B2 - 半導体集積回路装置における素子分離膜の形成方法 - Google Patents
半導体集積回路装置における素子分離膜の形成方法Info
- Publication number
- JP3270187B2 JP3270187B2 JP09729493A JP9729493A JP3270187B2 JP 3270187 B2 JP3270187 B2 JP 3270187B2 JP 09729493 A JP09729493 A JP 09729493A JP 9729493 A JP9729493 A JP 9729493A JP 3270187 B2 JP3270187 B2 JP 3270187B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- polycrystalline silicon
- element isolation
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置にお
ける素子分離膜の形成方法に関し、とくにメモリトラン
ジスタを有する半導体集積回路装置における選択酸化処
理により形成する素子分離膜の形成方法に関する。
ける素子分離膜の形成方法に関し、とくにメモリトラン
ジスタを有する半導体集積回路装置における選択酸化処
理により形成する素子分離膜の形成方法に関する。
【０００２】
【従来の技術】従来技術におけるメモリトランジスタを
有する半導体集積回路装置における素子分離膜の形成方
法を、図７と図８との断面図を用いて説明する。
有する半導体集積回路装置における素子分離膜の形成方
法を、図７と図８との断面図を用いて説明する。
【０００３】まず図７に示すように、半導体基板１１に
パッド酸化膜１３と耐酸化膜１５とを形成し、フォトエ
ッチング技術により素子領域上に耐酸化膜１５とパッド
酸化膜１３とを形成するように、パターニングする。
パッド酸化膜１３と耐酸化膜１５とを形成し、フォトエ
ッチング技術により素子領域上に耐酸化膜１５とパッド
酸化膜１３とを形成するように、パターニングする。
【０００４】その後、耐酸化膜１５とパッド酸化膜１３
との整合した領域の半導体基板１１に、この半導体基板
１１と同じ導電型の不純物を導入して、チャネルストッ
プ領域２３を形成する。
との整合した領域の半導体基板１１に、この半導体基板
１１と同じ導電型の不純物を導入して、チャネルストッ
プ領域２３を形成する。
【０００５】つぎに図８に示すように、耐酸化膜１５を
酸化防止膜として用いて酸化処理を行う選択酸化処理に
より、素子分離領域に素子分離膜２５を形成する。
酸化防止膜として用いて酸化処理を行う選択酸化処理に
より、素子分離領域に素子分離膜２５を形成する。
【０００６】その後、耐酸化膜１５とパッド酸化膜１３
とを除去し、酸化シリコン膜と窒化シリコン膜と酸化シ
リコン膜とからなるメモリ絶縁膜２７を形成する。
とを除去し、酸化シリコン膜と窒化シリコン膜と酸化シ
リコン膜とからなるメモリ絶縁膜２７を形成する。
【０００７】その後さらに、メモリ絶縁膜２７上にメモ
リゲート電極２９を形成し、メモリトランジスタを得
る。
リゲート電極２９を形成し、メモリトランジスタを得
る。
【０００８】しかしながら、図７と図８とを用いて説明
した素子分離膜の形成方法においては、素子領域と素子
分離領域との境界領域の素子分離膜２５に形成されるバ
ーズビーク領域４５には、チャネルストップ領域２３の
不純物は形成されない。
した素子分離膜の形成方法においては、素子領域と素子
分離領域との境界領域の素子分離膜２５に形成されるバ
ーズビーク領域４５には、チャネルストップ領域２３の
不純物は形成されない。
【０００９】このため、このバーズビーク領域４５に
は、しきい値電圧が低い寄生トランジスタが形成される
ことになる。
は、しきい値電圧が低い寄生トランジスタが形成される
ことになる。
【００１０】この寄生トランジスタが形成されると、メ
モリトランジスタの電流−電圧特性において、本来は図
１７のグラフに示すような特性になるはずが、図１８の
グラフに示すような特性になってしまう。
モリトランジスタの電流−電圧特性において、本来は図
１７のグラフに示すような特性になるはずが、図１８の
グラフに示すような特性になってしまう。
【００１１】すなわちメモリトランジスタの「０」状態
において、しきい値電圧が低い寄生トランジスタが先に
オンするために、図１８に示すような、テイル領域５１
が生じるような特性を示す。
において、しきい値電圧が低い寄生トランジスタが先に
オンするために、図１８に示すような、テイル領域５１
が生じるような特性を示す。
【００１２】この図１８に示すようなテイル領域５１が
メモリトランジスタの電流−電圧特性において発生する
と、メモリトランジスタは実効的なメモリウインドウ幅
が狭くなるという問題が発生する。
メモリトランジスタの電流−電圧特性において発生する
と、メモリトランジスタは実効的なメモリウインドウ幅
が狭くなるという問題が発生する。
【００１３】そこでこのメモリトランジスタにおける寄
生トランジスタの発生を抑えるための素子分離膜の形成
方法として、たとえば特開平４−２８７９４７号公報に
記載の方法が提案されている。この公報に記載の素子分
離膜の形成方法を図９から図１６の工程断面図を用いて
説明する。
生トランジスタの発生を抑えるための素子分離膜の形成
方法として、たとえば特開平４−２８７９４７号公報に
記載の方法が提案されている。この公報に記載の素子分
離膜の形成方法を図９から図１６の工程断面図を用いて
説明する。
【００１４】まず図９に示すように、半導体基板１１に
第１のシリコン酸化膜３１と、第１のポリシリコン膜３
３と、化学量論組成よりシリコンを過剰に含むシリコン
リッチ窒化シリコン膜３５と、第２のポリシリコン膜３
９と、第２のシリコン酸化膜４１とを順次形成する。
第１のシリコン酸化膜３１と、第１のポリシリコン膜３
３と、化学量論組成よりシリコンを過剰に含むシリコン
リッチ窒化シリコン膜３５と、第２のポリシリコン膜３
９と、第２のシリコン酸化膜４１とを順次形成する。
【００１５】その後、第２のシリコン酸化膜４１上で、
かつ素子領域に対応するように感光性樹脂１９を形成す
る。
かつ素子領域に対応するように感光性樹脂１９を形成す
る。
【００１６】その後、半導体基板１１と同じ導電型の不
純物をイオン注入法により、半導体基板１１に導入し
て、第１のチャネルストップ層４７を形成する。このと
き、感光性樹脂１９はイオン注入の阻止膜として働く。
純物をイオン注入法により、半導体基板１１に導入し
て、第１のチャネルストップ層４７を形成する。このと
き、感光性樹脂１９はイオン注入の阻止膜として働く。
【００１７】つぎに図１０に示すように、感光性樹脂１
９をエッチングマスクに用いて、第２のシリコン酸化膜
４１と第２のポリシリコン膜３９とを、異方性エッチン
グと等方性エッチングとで行い、第２のシリコン酸化膜
４１と第２のポリシリコン膜３９とをパターニングす
る。
９をエッチングマスクに用いて、第２のシリコン酸化膜
４１と第２のポリシリコン膜３９とを、異方性エッチン
グと等方性エッチングとで行い、第２のシリコン酸化膜
４１と第２のポリシリコン膜３９とをパターニングす
る。
【００１８】この結果、第２のシリコン酸化膜４１のパ
ターン寸法より小さなパターン寸法を有する第２のポリ
シリコン膜３９を形成する。
ターン寸法より小さなパターン寸法を有する第２のポリ
シリコン膜３９を形成する。
【００１９】その後、窒素イオンを第２のポリシリコン
膜３９に整合した領域のシリコンリッチ窒化シリコン膜
３５に導入して、第２のポリシリコン膜３９に整合した
領域を化学量論組成窒化シリコン膜３７に変換する。
膜３９に整合した領域のシリコンリッチ窒化シリコン膜
３５に導入して、第２のポリシリコン膜３９に整合した
領域を化学量論組成窒化シリコン膜３７に変換する。
【００２０】つぎに図１１に示すように、第２のシリコ
ン酸化膜４１をエッチングマスクに用いて、化学量論組
成窒化シリコン膜３７と第１のポリシリコン膜３３とを
エッチングする。
ン酸化膜４１をエッチングマスクに用いて、化学量論組
成窒化シリコン膜３７と第１のポリシリコン膜３３とを
エッチングする。
【００２１】つぎに図１２に示すように、第２のシリコ
ン酸化膜４１と第２のポリシリコン膜３９とを除去す
る。
ン酸化膜４１と第２のポリシリコン膜３９とを除去す
る。
【００２２】つぎに図１３に示すように、選択酸化処理
を行い、素子分離領域に素子分離膜２５を形成する。
を行い、素子分離領域に素子分離膜２５を形成する。
【００２３】この選択酸化処理によって、素子分離膜２
５の下に第１のチャネルストップ層４７が形成される。
５の下に第１のチャネルストップ層４７が形成される。
【００２４】しかしながらこの第１のチャネルストップ
層４７は、図１３に示すように、バーズビーク領域４５
には形成されない。
層４７は、図１３に示すように、バーズビーク領域４５
には形成されない。
【００２５】さらにこの選択酸化処理により、シリコン
リッチ窒化シリコン膜３５と化学量論組成窒化シリコン
膜３７上にも、二酸化シリコン膜４３が形成される。
リッチ窒化シリコン膜３５と化学量論組成窒化シリコン
膜３７上にも、二酸化シリコン膜４３が形成される。
【００２６】この二酸化シリコン膜４３は、化学量論組
成窒化シリコン膜３７上より、シリコンリッチ窒化シリ
コン膜３５上のほうが膜厚は厚くなる。
成窒化シリコン膜３７上より、シリコンリッチ窒化シリ
コン膜３５上のほうが膜厚は厚くなる。
【００２７】つぎに図１４に示すように、シリコンリッ
チ窒化シリコン膜３５上の二酸化シリコン膜４３だけ
を、二酸化シリコン膜４３の膜厚差を利用して除去し、
化学量論組成窒化シリコン膜３７を露出させる。
チ窒化シリコン膜３５上の二酸化シリコン膜４３だけ
を、二酸化シリコン膜４３の膜厚差を利用して除去し、
化学量論組成窒化シリコン膜３７を露出させる。
【００２８】つぎに図１５に示すように、シリコンリッ
チ窒化シリコン膜３５上の二酸化シリコン膜４３をエッ
チングマスクに用いて、化学量論組成窒化シリコン膜３
７と第１のポリシリコン酸化膜３３とをエッチングす
る。
チ窒化シリコン膜３５上の二酸化シリコン膜４３をエッ
チングマスクに用いて、化学量論組成窒化シリコン膜３
７と第１のポリシリコン酸化膜３３とをエッチングす
る。
【００２９】この結果、素子領域上にのみ第１のポリシ
リコン酸化膜３３と、シリコンリッチ窒化シリコン膜３
５と、二酸化シリコン膜４３とを形成することができ
る。
リコン酸化膜３３と、シリコンリッチ窒化シリコン膜３
５と、二酸化シリコン膜４３とを形成することができ
る。
【００３０】その後、この第１のポリシリコン酸化膜３
３とシリコンリッチ窒化シリコン膜３５と二酸化シリコ
ン膜４３とをイオン注入阻止膜として用いて、半導体基
板１１と同じ導電型の不純物をバーズビーク領域４５に
導入して、第２のチャネルストップ層４９を形成する。
３とシリコンリッチ窒化シリコン膜３５と二酸化シリコ
ン膜４３とをイオン注入阻止膜として用いて、半導体基
板１１と同じ導電型の不純物をバーズビーク領域４５に
導入して、第２のチャネルストップ層４９を形成する。
【００３１】つぎに図１６に示すように、二酸化シリコ
ン膜４３とシリコンリッチ窒化シリコン膜３５と第１の
ポリシリコン酸化膜３３とを除去する。
ン膜４３とシリコンリッチ窒化シリコン膜３５と第１の
ポリシリコン酸化膜３３とを除去する。
【００３２】その後、メモリ絶縁膜２７とメモリゲート
電極２９とを形成し、メモリトランジスタが完成する。
電極２９とを形成し、メモリトランジスタが完成する。
【００３３】
【発明が解決しようとする課題】図９から図１６を用い
て説明した素子分離膜の形成方法においては、バーズビ
ーク領域４５に第２のチャネルストップ層４９を形成す
ることができるので、バーズビーク領域４５の寄生トラ
ンジスタのしきい値電圧はエンハンスメント側に変化す
る。
て説明した素子分離膜の形成方法においては、バーズビ
ーク領域４５に第２のチャネルストップ層４９を形成す
ることができるので、バーズビーク領域４５の寄生トラ
ンジスタのしきい値電圧はエンハンスメント側に変化す
る。
【００３４】この結果、メモリトランジスタの電流−電
圧特性は、図１７のグラフに示すような正常な特性を示
すようになるという効果を有する。
圧特性は、図１７のグラフに示すような正常な特性を示
すようになるという効果を有する。
【００３５】しかしながら、図９から図１６を用いて説
明した素子分離膜の形成方法においては、第１のチャネ
ルストップ層４７と、第２のチャネルストップ層４９
と、シリコンリッチ窒化シリコン膜３５を選択的に化学
量論組成窒化シリコン膜３７に変換するための窒素イオ
ン注入との３回のイオン注入工程を必要とする課題を有
する。
明した素子分離膜の形成方法においては、第１のチャネ
ルストップ層４７と、第２のチャネルストップ層４９
と、シリコンリッチ窒化シリコン膜３５を選択的に化学
量論組成窒化シリコン膜３７に変換するための窒素イオ
ン注入との３回のイオン注入工程を必要とする課題を有
する。
【００３６】本発明の目的は、上記課題を解決して、１
回のイオン注入工程で素子分離膜の下にチャネルストッ
プ領域を形成することが可能な素子分離膜の形成方法を
提供することである。
回のイオン注入工程で素子分離膜の下にチャネルストッ
プ領域を形成することが可能な素子分離膜の形成方法を
提供することである。
【００３７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の素子分離膜の形成方法においては、下記記
載の工程を採用する。
に、本発明の素子分離膜の形成方法においては、下記記
載の工程を採用する。
【００３８】本発明の素子分離膜の形成方法は、半導体
基板にパッド酸化膜と耐酸化膜と多結晶シリコン膜とを
順次形成する工程と、多結晶シリコン膜上に感光性樹脂
を形成し、感光性樹脂をエッチングマスクに用いて多結
晶シリコン膜をパターニングする工程と、多結晶シリコ
ン膜を酸化して多結晶シリコン膜の表面に酸化シリコン
膜を形成する工程と、酸化シリコン膜をエッチングマス
クに用いて耐酸化膜をパターニングする工程と、酸化シ
リコン膜を除去し、多結晶シリコン膜の整合した領域に
イオン注入法によりチャネルストップ領域を形成する工
程と、選択酸化を行い素子分離膜を形成する工程とを有
することを特徴とする。
基板にパッド酸化膜と耐酸化膜と多結晶シリコン膜とを
順次形成する工程と、多結晶シリコン膜上に感光性樹脂
を形成し、感光性樹脂をエッチングマスクに用いて多結
晶シリコン膜をパターニングする工程と、多結晶シリコ
ン膜を酸化して多結晶シリコン膜の表面に酸化シリコン
膜を形成する工程と、酸化シリコン膜をエッチングマス
クに用いて耐酸化膜をパターニングする工程と、酸化シ
リコン膜を除去し、多結晶シリコン膜の整合した領域に
イオン注入法によりチャネルストップ領域を形成する工
程と、選択酸化を行い素子分離膜を形成する工程とを有
することを特徴とする。
【００３９】本発明の素子分離膜の形成方法は、半導体
基板にパッド酸化膜とポリシリコン膜と耐酸化膜と多結
晶シリコン膜とを順次形成する工程と、多結晶シリコン
膜上に感光性樹脂を形成し、感光性樹脂をエッチングマ
スクに用いて多結晶シリコン膜をパターニングする工程
と、多結晶シリコン膜を酸化して多結晶シリコン膜の表
面に酸化シリコン膜を形成する工程と、酸化シリコン膜
をエッチングマスクに用いて耐酸化膜とポリシリコン膜
とをパターニングする工程と、酸化シリコン膜を除去
し、多結晶シリコン膜の整合した領域にイオン注入法に
よりチャネルストップ領域を形成する工程と、選択酸化
を行い素子分離膜を形成する工程とを有することを特徴
とする。
基板にパッド酸化膜とポリシリコン膜と耐酸化膜と多結
晶シリコン膜とを順次形成する工程と、多結晶シリコン
膜上に感光性樹脂を形成し、感光性樹脂をエッチングマ
スクに用いて多結晶シリコン膜をパターニングする工程
と、多結晶シリコン膜を酸化して多結晶シリコン膜の表
面に酸化シリコン膜を形成する工程と、酸化シリコン膜
をエッチングマスクに用いて耐酸化膜とポリシリコン膜
とをパターニングする工程と、酸化シリコン膜を除去
し、多結晶シリコン膜の整合した領域にイオン注入法に
よりチャネルストップ領域を形成する工程と、選択酸化
を行い素子分離膜を形成する工程とを有することを特徴
とする。
【００４０】
【実施例】以下図面を用いて本発明の実施例における素
子分離膜の形成方法を説明する。
子分離膜の形成方法を説明する。
【００４１】まず図１に示すように、導電型がＰ型の半
導体基板１１を、酸素ガス雰囲気中で温度１０００℃、
時間５０分の酸化処理を行い、膜厚が３０ｎｍの酸化シ
リコン膜からなるパッド酸化膜１３を形成する。
導体基板１１を、酸素ガス雰囲気中で温度１０００℃、
時間５０分の酸化処理を行い、膜厚が３０ｎｍの酸化シ
リコン膜からなるパッド酸化膜１３を形成する。
【００４２】その後、ジクロルシラン（ＳｉＨ2 Ｃｌ
2 ）とアンモニア（ＮＨ3 ）とを反応ガスとして用いる
化学気相成長法によって、膜厚が５０ｎｍの窒化シリコ
ン膜からなる耐酸化膜１５を形成する。
2 ）とアンモニア（ＮＨ3 ）とを反応ガスとして用いる
化学気相成長法によって、膜厚が５０ｎｍの窒化シリコ
ン膜からなる耐酸化膜１５を形成する。
【００４３】さらにその後、反応ガスとしてモノシラン
（ＳｉＨ4 ）を用いる化学気相成長法により、膜厚が４
００ｎｍの多結晶シリコン膜１７を形成する。
（ＳｉＨ4 ）を用いる化学気相成長法により、膜厚が４
００ｎｍの多結晶シリコン膜１７を形成する。
【００４４】つぎに図２に示すように、多結晶シリコン
膜１７上の全面に回転塗布法により感光性樹脂１９を形
成する。
膜１７上の全面に回転塗布法により感光性樹脂１９を形
成する。
【００４５】その後、所定のフォトマスクを用いて露
光、および現像処理を行い、感光性樹脂１９をパターニ
ングする。
光、および現像処理を行い、感光性樹脂１９をパターニ
ングする。
【００４６】その後、このパターニングした感光性樹脂
１９をエッチングマスクに用いて、多結晶シリコン膜１
７をエッチングする。
１９をエッチングマスクに用いて、多結晶シリコン膜１
７をエッチングする。
【００４７】この多結晶シリコン膜１７のエッチング
は、反応性イオンエッチング装置を用いて、エッチング
ガスとして六フッ化イオウ（ＳＦ6 ）と酸素との混合ガ
スを用いて行う。
は、反応性イオンエッチング装置を用いて、エッチング
ガスとして六フッ化イオウ（ＳＦ6 ）と酸素との混合ガ
スを用いて行う。
【００４８】つぎに図３に示すように、多結晶シリコン
膜１７上の感光性樹脂１９を除去する。
膜１７上の感光性樹脂１９を除去する。
【００４９】その後、酸化処理を行い、多結晶シリコン
膜１７の表面に酸化シリコン膜２１を形成する。この多
結晶シリコン膜１７表面に酸化シリコン膜２１を形成す
るための酸化処理条件は、水蒸気酸化雰囲気中で温度８
００℃で行う。
膜１７の表面に酸化シリコン膜２１を形成する。この多
結晶シリコン膜１７表面に酸化シリコン膜２１を形成す
るための酸化処理条件は、水蒸気酸化雰囲気中で温度８
００℃で行う。
【００５０】表面に酸化シリコン膜２１を形成した多結
晶シリコン膜１７と酸化シリコン膜２１とのパターン寸
法は、多結晶シリコン膜１７を酸化処理した結果、図２
に示す多結晶シリコン膜１７のパターン寸法より大きく
なる。このパターン寸法差は多結晶シリコン膜１７の酸
化処理時間により制御するすることができる。
晶シリコン膜１７と酸化シリコン膜２１とのパターン寸
法は、多結晶シリコン膜１７を酸化処理した結果、図２
に示す多結晶シリコン膜１７のパターン寸法より大きく
なる。このパターン寸法差は多結晶シリコン膜１７の酸
化処理時間により制御するすることができる。
【００５１】つぎに図４に示すように、酸化シリコン膜
２１をエッチングマスクに用いて、耐酸化膜１５をエッ
チングする。この窒化シリコン膜からなる耐酸化膜１５
のエッチングは、加熱したリン酸を用いて行う、ウエッ
トエッチングにより行う。
２１をエッチングマスクに用いて、耐酸化膜１５をエッ
チングする。この窒化シリコン膜からなる耐酸化膜１５
のエッチングは、加熱したリン酸を用いて行う、ウエッ
トエッチングにより行う。
【００５２】つぎに図５に示すように、多結晶シリコン
膜１７表面の酸化シリコン膜２１を除去する。この酸化
シリコン膜２１のエッチングは、フッ酸系のエッチング
液を用いて行う、ウエットエッチングにより行う。
膜１７表面の酸化シリコン膜２１を除去する。この酸化
シリコン膜２１のエッチングは、フッ酸系のエッチング
液を用いて行う、ウエットエッチングにより行う。
【００５３】なお酸化シリコン膜２１のエッチングによ
り、耐酸化膜１５が形成されていない領域の半導体基板
１１上のパッド酸化膜１３も除去される。
り、耐酸化膜１５が形成されていない領域の半導体基板
１１上のパッド酸化膜１３も除去される。
【００５４】その後、イオン注入法を用いて、半導体基
板１１と同じ導電型の不純物であるボロンを、イオン注
入量が２×１０13ｃｍ-2程度のイオン注入量で、多結晶
シリコン膜１７の整合した領域の半導体基板１１に導入
して、チャネルストップ領域２３を形成する。
板１１と同じ導電型の不純物であるボロンを、イオン注
入量が２×１０13ｃｍ-2程度のイオン注入量で、多結晶
シリコン膜１７の整合した領域の半導体基板１１に導入
して、チャネルストップ領域２３を形成する。
【００５５】このチャネルストップ領域２３を形成する
ための不純物であるボロンは、耐酸化膜１５とパッド酸
化膜１３とを貫通する注入エネルギーを選択してイオン
注入を行い、半導体基板１１に導入する。
ための不純物であるボロンは、耐酸化膜１５とパッド酸
化膜１３とを貫通する注入エネルギーを選択してイオン
注入を行い、半導体基板１１に導入する。
【００５６】そして多結晶シリコン膜１７のパターン寸
法と、耐酸化膜１５のパターン寸法とのパターン差１６
が、バーズビーク領域の長さとほぼ同じになるように設
定する。
法と、耐酸化膜１５のパターン寸法とのパターン差１６
が、バーズビーク領域の長さとほぼ同じになるように設
定する。
【００５７】このパターン差１６は前述のように、多結
晶シリコン膜１７を酸化シリコン膜２１に変換するため
の酸化時間により制御する。
晶シリコン膜１７を酸化シリコン膜２１に変換するため
の酸化時間により制御する。
【００５８】つぎに図６に示すように、耐酸化膜１５を
酸化防止膜として用いる選択酸化処理により、素子分離
領域に酸化シリコン膜からなる素子分離膜２５を７５０
ｎｍの膜厚で形成する。
酸化防止膜として用いる選択酸化処理により、素子分離
領域に酸化シリコン膜からなる素子分離膜２５を７５０
ｎｍの膜厚で形成する。
【００５９】この素子分離膜２５を形成するための選択
酸化処理条件は、水蒸気酸化雰囲気中で、温度１０００
℃で、時間１６０分の条件でおこなう。
酸化処理条件は、水蒸気酸化雰囲気中で、温度１０００
℃で、時間１６０分の条件でおこなう。
【００６０】選択酸化においては、耐酸化膜１５の端面
部から酸化剤が侵入して、耐酸化膜１５に食い込むよう
にバーズビーク領域４５が形成される。
部から酸化剤が侵入して、耐酸化膜１５に食い込むよう
にバーズビーク領域４５が形成される。
【００６１】本発明においては、バーズビーク領域４５
にまでチャネルストップ領域２３の不純物が導入されて
いるので、素子分離膜２５下の領域とバーズビーク領域
４５下の領域とに、チャネルストップ領域２３を形成す
ることができる。
にまでチャネルストップ領域２３の不純物が導入されて
いるので、素子分離膜２５下の領域とバーズビーク領域
４５下の領域とに、チャネルストップ領域２３を形成す
ることができる。
【００６２】したがってバーズビーク領域４５上に形成
される寄生トランジスタのしきい値電圧はエンハスメン
ト側に変化し、メモリトランジスタの電流−電圧特性
は、図１７に示すような正常な特性を示す。
される寄生トランジスタのしきい値電圧はエンハスメン
ト側に変化し、メモリトランジスタの電流−電圧特性
は、図１７に示すような正常な特性を示す。
【００６３】その後の工程は図示しないが、耐酸化膜１
５とパッド酸化膜１３を除去する。さらにその後、膜厚
が２ｎｍの酸化シリコン膜と、膜厚が１１ｎｍの窒化シ
リコン膜と、この窒化シリコン膜を酸化して形成する膜
厚が５ｎｍの酸化シリコン膜とからなるメモリ絶縁膜を
形成する。
５とパッド酸化膜１３を除去する。さらにその後、膜厚
が２ｎｍの酸化シリコン膜と、膜厚が１１ｎｍの窒化シ
リコン膜と、この窒化シリコン膜を酸化して形成する膜
厚が５ｎｍの酸化シリコン膜とからなるメモリ絶縁膜を
形成する。
【００６４】その後さらに、多結晶シリコン膜からなる
メモリゲート電極を形成して、メモリトランジスタを得
る。
メモリゲート電極を形成して、メモリトランジスタを得
る。
【００６５】以上の説明においては、パッド酸化膜上に
直接耐酸化膜を形成したが、パッド酸化膜と耐酸化膜と
の間にポリシリコン膜を形成しても良い。
直接耐酸化膜を形成したが、パッド酸化膜と耐酸化膜と
の間にポリシリコン膜を形成しても良い。
【００６６】このポリシリコン膜を形成することによ
り、選択酸化処理時に、半導体基板へのストレスを緩和
することが可能となり、半導体基板への結晶欠陥の発生
を防止することができる。
り、選択酸化処理時に、半導体基板へのストレスを緩和
することが可能となり、半導体基板への結晶欠陥の発生
を防止することができる。
【００６７】
【発明の効果】以上の説明で明らかなように、本発明の
製造方法においては、１回のイオン注入により、素子分
離膜下とバーズビーク領域下とにチャネルストップ領域
を形成することが可能となる。
製造方法においては、１回のイオン注入により、素子分
離膜下とバーズビーク領域下とにチャネルストップ領域
を形成することが可能となる。
【００６８】したがって、バーズビーク領域下に形成す
るチャネルストップ領域によって、寄生トランジスタの
しきい値電圧がエンハスメント側に変化し、メモリトラ
ンジスタの電流−電圧特性におけるテイル領域の発生を
抑えることができる。
るチャネルストップ領域によって、寄生トランジスタの
しきい値電圧がエンハスメント側に変化し、メモリトラ
ンジスタの電流−電圧特性におけるテイル領域の発生を
抑えることができる。
【００６９】この結果、従来の問題点であるメモリウイ
ンドウ幅が狭くなるという現象は発生せず、メモリ特性
が良好なメモリトランジスタを形成することが可能とな
るという効果を有する。
ンドウ幅が狭くなるという現象は発生せず、メモリ特性
が良好なメモリトランジスタを形成することが可能とな
るという効果を有する。
【図１】本発明の実施例の半導体集積回路装置における
素子分離膜の形成方法を示す断面図である。
素子分離膜の形成方法を示す断面図である。
【図２】本発明の実施例の半導体集積回路装置における
素子分離膜の形成方法を示す断面図である。
素子分離膜の形成方法を示す断面図である。
【図３】本発明の実施例の半導体集積回路装置における
素子分離膜の形成方法を示す断面図である。
素子分離膜の形成方法を示す断面図である。
【図４】本発明の実施例の半導体集積回路装置における
素子分離膜の形成方法を示す断面図である。
素子分離膜の形成方法を示す断面図である。
【図５】本発明の実施例の半導体集積回路装置における
素子分離膜の形成方法を示す断面図である。
素子分離膜の形成方法を示す断面図である。
【図６】本発明の実施例の半導体集積回路装置における
素子分離膜の形成方法を示す断面図である。
素子分離膜の形成方法を示す断面図である。
【図７】従来例の半導体集積回路装置における素子分離
膜の形成方法を示す断面図である。
膜の形成方法を示す断面図である。
【図８】従来例の半導体集積回路装置における素子分離
膜の形成方法を示す断面図である。
膜の形成方法を示す断面図である。
【図９】従来例の半導体集積回路装置における素子分離
膜の形成方法を示す断面図である。
膜の形成方法を示す断面図である。
【図１０】従来例の半導体集積回路装置における素子分
離膜の形成方法を示す断面図である。
離膜の形成方法を示す断面図である。
【図１１】従来例の半導体集積回路装置における素子分
離膜の形成方法を示す断面図である。
離膜の形成方法を示す断面図である。
【図１２】従来例の半導体集積回路装置における素子分
離膜の形成方法を示す断面図である。
離膜の形成方法を示す断面図である。
【図１３】従来例の半導体集積回路装置における素子分
離膜の形成方法を示す断面図である。
離膜の形成方法を示す断面図である。
【図１４】従来例の半導体集積回路装置における素子分
離膜の形成方法を示す断面図である。
離膜の形成方法を示す断面図である。
【図１５】従来例の半導体集積回路装置における素子分
離膜の形成方法を示す断面図である。
離膜の形成方法を示す断面図である。
【図１６】従来例の半導体集積回路装置における素子分
離膜の形成方法を示す断面図である。
離膜の形成方法を示す断面図である。
【図１７】メモリトランジスタの電流−電圧特性を示す
グラフである。
グラフである。
【図１８】メモリトランジスタにおける従来技術の課題
点を説明するための電流−電圧特性を示すグラフであ
る。
点を説明するための電流−電圧特性を示すグラフであ
る。
１３ パッド酸化膜 １５ 耐酸化膜 １７ 多結晶シリコン膜 ２１ 酸化シリコン膜 ２３ チャネルストップ領域 ２５ 素子分離膜 ２７ メモリ絶縁膜 ２９ メモリゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 - 21/764 H01L 21/316
Claims (2)
- 【請求項１】 半導体基板にパッド酸化膜と耐酸化膜と
多結晶シリコン膜とを順次形成する工程と、多結晶シリ
コン膜上に感光性樹脂を形成し、感光性樹脂をエッチン
グマスクに用いて多結晶シリコン膜をパターニングする
工程と、多結晶シリコン膜を酸化して多結晶シリコン膜
の表面に酸化シリコン膜を形成する工程と、酸化シリコ
ン膜をエッチングマスクに用いて耐酸化膜をパターニン
グする工程と、酸化シリコン膜を除去し、多結晶シリコ
ン膜の整合した領域にイオン注入法によりチャネルスト
ップ領域を形成する工程と、選択酸化を行い素子分離膜
を形成する工程とを有することを特徴とする半導体集積
回路装置における素子分離膜の形成方法。 - 【請求項２】 半導体基板にパッド酸化膜とポリシリコ
ン膜と耐酸化膜と多結晶シリコン膜とを順次形成する工
程と、多結晶シリコン膜上に感光性樹脂を形成し、感光
性樹脂をエッチングマスクに用いて多結晶シリコン膜を
パターニングする工程と、多結晶シリコン膜を酸化して
多結晶シリコン膜の表面に酸化シリコン膜を形成する工
程と、酸化シリコン膜をエッチングマスクに用いて耐酸
化膜とポリシリコン膜とをパターニングする工程と、酸
化シリコン膜を除去し、多結晶シリコン膜の整合した領
域にイオン注入法によりチャネルストップ領域を形成す
る工程と、選択酸化を行い素子分離膜を形成する工程と
を有することを特徴とする半導体集積回路装置における
素子分離膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09729493A JP3270187B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体集積回路装置における素子分離膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09729493A JP3270187B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体集積回路装置における素子分離膜の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291183A JPH06291183A (ja) | 1994-10-18 |
| JP3270187B2 true JP3270187B2 (ja) | 2002-04-02 |
Family
ID=14188485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09729493A Expired - Fee Related JP3270187B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体集積回路装置における素子分離膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3270187B2 (ja) |
-
1993
- 1993-03-31 JP JP09729493A patent/JP3270187B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06291183A (ja) | 1994-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6541823B1 (en) | Semiconductor device including multiple field effect transistors and manufacturing method thereof | |
| KR100266525B1 (ko) | 반도체장치의제조방법 | |
| US5895252A (en) | Field oxidation by implanted oxygen (FIMOX) | |
| JP4093855B2 (ja) | 半導体素子の製造方法 | |
| JP2802600B2 (ja) | 半導体装置の製造方法 | |
| JPH0748491B2 (ja) | 集積回路半導体デバイスの製造方法 | |
| JP3270187B2 (ja) | 半導体集積回路装置における素子分離膜の形成方法 | |
| US5763316A (en) | Substrate isolation process to minimize junction leakage | |
| KR100223736B1 (ko) | 반도체 소자 제조 방법 | |
| KR0170436B1 (ko) | 모스트랜지스터 제조방법 | |
| JP3436315B2 (ja) | Ｍｏｎｏｓ型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 | |
| JP2663946B2 (ja) | 半導体装置の製造方法 | |
| KR0162138B1 (ko) | 반도체 장치의 소자 분리방법 | |
| JP3395740B2 (ja) | 半導体装置及びその製造方法 | |
| JP2707901B2 (ja) | 半導体装置の製造方法 | |
| JP3376305B2 (ja) | 半導体装置の製造方法 | |
| JP3313300B2 (ja) | サイドウォールスペーサの形成方法及び半導体装置の製造方法 | |
| JP3419956B2 (ja) | 半導体装置の製造方法 | |
| JPH06151834A (ja) | 半導体装置の製造方法 | |
| JP3311810B2 (ja) | 半導体不揮発性記憶装置の製造方法 | |
| JP3113391B2 (ja) | 半導体不揮発性記憶素子の製造方法 | |
| JPH06181219A (ja) | 半導体装置の製造方法 | |
| KR0167231B1 (ko) | 반도체장치의 격리방법 | |
| JP2685493B2 (ja) | 半導体装置の製造方法 | |
| KR930006731B1 (ko) | 반도체장치의 소자 분리방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |