KR0162138B1 - 반도체 장치의 소자 분리방법 - Google Patents

반도체 장치의 소자 분리방법 Download PDF

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Abstract

본 발명은 반도체 장치의 소자 분리방법에 관한 것으로, 특히 소자분리영역을 최소화하여 활성영역을 충분히 확보할 수 있는 소자 분리방법으로 이와 같은 본 발명은 실리콘 기판 사에 제1열산화막, 제1폴리실리콘막, 및 질화막을 적층시킨 후, 상기 질화막을 과도식각하여 제1폴리실리콘막을 노출시키는 소자분리영역 형성 단계; 상기 소자분리영역에 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막을 비등방성 식각하여 질화막의 측벽에 폴리실리콘막 스페이서를 형성하는 단계; 상기 폴리실리콘을 열산화시켜 제2열산화막을 형성하는 단계; 상기 제2열산화막을 에치백하여 두께를 조절한 후, 채널저지이온을 주입하는 단계; 상기 에치백된 제2열산화막의 상부에 제3열산화막을 형성하는 단계; 상기 제3열산화막의 상부에 감광막을 매립하여 경화시킨 후, 이 감광막을 마스크로 노출된 질화막, 제1폴리 실리콘막, 및 제1,2열산화막을 제거하여 실리콘 기판을 노출시키는 단계; 상기 감광막을 제거하는 단계; 및, 상기 노출된 실리콘 기판 부분을 단결정 성장시켜 최종의 필드 산화막을 형성하는 단계로 구성된다.

Description

반도체 장치의 소자 분리방법
제1도는 종래기술에 의한 소자 분리구조를 보인 단면도.
제2(a)도 내지 제2(g)는 본 발명의 소자 분리방법을 설명하기 위한 공정도.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 실리콘 기판 2 : 열산화막
3 : 폴리실리콘막 4,14 : 질화막
5 : 필드산화막 12 : 제1열산화막
13 : 제1폴리실리콘막 15 : 제2폴리실리콘막
16 : 폴리실리콘막 스페이서 17 : 제2열산화막
18 : 제3열산화막 19 : 감광막
20 : 단결정 애피택셜 실리콘층 B : 버드비크
H : 요홈부
본 발명은 반도체 장치의 소자 분리방법에 관한 것으로, 특히 소자분리영역을 최소화하여 활성영역을 충분히 확보할 수 있는 반도체 장치의 소자 분리방법에 관한 것이다.
최근 반도체 제조 기술의 발달과 메모리 소자의 응용분야가 확장되어감에 따라 대용량의 메모리 소자 개발이 진척되고 있는데, 이러한 메모리 소자의 대용량화는 각 세대마다 2배로 진행하는 미세 프로세스 기술을 기본으로한 메모리셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자분리영역의 축소는 메모리 소자의 미세화 기술에 있어서 중요한 항목 중의 하나이다.
현재 반도체 소자 분리를 위해 가장 널리 알려진 기술은 소위 선택산화법에 의한 로코스(LOCOS; local oxidation of silicon)법과 이의 개량기술이다. 로코스법을 개략적으로 설명하면 패드 산화막, 실리콘 질화막 및 기타 막을 마스크로 사용하여 실리콘 기판을 선택적으로 산화시켜 비활성 영역인 필드산화막을 형성시키는 기술이다. 여기서 비활성 영역에 대한 활성 영역은 필드산화막간의, 이를테면 소망의 반도체 소자 형성영역을 의미하고, 각각의 소자는 분리된 영역을 경계로 전기적으로 분리된다.
소자 분리라는 중대한 목적 하에 이미 확립된 로코스 공정에 대해 제1도를 참조하여 설명하면 다음과 같다:
도면은 로코스 공정에 의한 소자분리구조를 보인 단면도이다.
공정의 수순을 구체적으로 도식화하지는 않았으나, 로코스 공정의 제1단계는 준비된 실리콘 기판(1) 상에 열산화막(2), 폴리실리콘막(3) 및 질화막(4)을 순차적으로 적층시킨 후, 소자분리영역 또는 비활성 영역을 정의하기 위해 사진식각공정을 사용하여 개구부를 형성하는 단계이다. 이때 식각되는 층은 폴리실리콘막(3) 및 질화막(4)이다. 그런 다음, 개구된 영역을 통해 필드 인버젼의 방지를 위하여 반도체 기판의 도전형과 동일 도전형의 이온 주입을 행하여 채널저지층을 형성한다. 이어서, 선택적 산화에 의한 열산화 공정으로 산화층을 침적시킴으로써 필드산화막(5)을 형성한다. 이와 같은 방법으로 필드산화막(5)을 형성하여 소자를 분리하는 것이다.
그러나, 상기한 바와 같은 종래 로코스 기술에 의한 소자 분리방법은 다음과 같은 문제점을 안고 있다.
즉, 질화막(4)의 하부로 필드산화막(5)이 침투하면서 버드 비크(bird beak)를 발생하는 문제가 있고, 또, 상기와 같은 버드 비크의 발생과 열산화 공정을 위한 고온처리로 주입된 이온층의 이온들이 활성화됨과 아울러 기판 내로 확산을 일으키게 되어 필드산화막(5), 즉, 소자분리영역과 기판실리콘과의 경계면에서 불순물 농도를 높게 유지시킬 수 없다는 문제가 지적되었으며, 더욱이, 선택적 열산화 공정에 따라 실리콘 기판에 기계적인 스트레스가 가해지는 문제가 지적되었다. 따라서, 비교적 저밀도 집적회로 형성시 상기 기술은 만족스럽게 적용되겠지만, 점차 고집적화되는 반도체 장치의 제조경향에 따라서 협소한 면적에 소자를 형성해야 되고, 이는 소자분리영역간 활성영역의 축소를 의미한다. 협소해진 활성영역으로의 버드 비크 침식은 소망하는 반도체 장치의 실현이 어렵게 되고, 형성하더라도 요구되는 전기적 특성을 얻을 수 없게 되며, 또한, 채널저지 이온의 공정 중 확산에 의해 소자의 전기적 특성이 악화된다.
또한, 종래의 소자 분리방법은 상기한 문제 이외에도, 이온주입시 마스크로 작용했던 열산화막(2) 및 질화막(4)이 제거되면서, 소자분리영역이 형성되는데, 이때 열산화막(2)의 식각용액에 의한 과다 식각으로 기판과 필드산화막(4)과의 표면 경계에서 함몰부가 형성되는 문제를 안고 있어, 고집적화된 반도체 장치의 실현에 있어 소자의 전기적인 특성을 저하시키는 요인이 된다.
이러한 많은 문제점을 안고 있는 종래의 로코스법은 고집적화된 반도체 장치의 실현에 있어 적용할 수 없기 때문에, 근자에는 개선된 로코스(즉, ALOCOS) 방법이 개발되고 있다.
상기한 개선된 로코스 기술은 선택 산화와 달리 버퍼 폴리실리콘막(3)을 질화막(4)과 열산화막(4)간에 다결정 실리콘층을 넣어 기판을 산화하는 대신 그 결정 실리콘층을 산화하여 필드산화막으로 하는 것을 주요지로 하고 있는 것으로써, 언급한 문제를 해결하지 못한다.
본 발명은 상기와 같은 로코스 기술이 가지는 제반 문제점을 해결하기 위하여 창안된 것으로, 버드 비크의 침식이 없어 충분한 활성영역을 확보할 수 있고, 또한, 채널저지층의 농도를 유지하여 고집적화의 반도체 장치에 유리하게 적용할 수 있는 반도체 장치의 소자 분리방법을 제공하는데 그 주된 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명은 실리콘 기판상에 제1열산화막, 제1폴리실리콘막, 및 질화막을 적층시킨 후, 상기 질화막을 과도식각하여 제1폴리실리콘막을 노출시키는 소자분리영역 형성 단계; 상기 소자분리영역에 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막을 비등방성 식각하여 질화막의 측벽에 폴리실리콘막 스페이서를 형성하는 단계; 상기 폴리실리콘을 열산화시켜 제2열산화막을 형성하는 단계; 상기 제2열산화막을 에치백하여 두께를 조절한 후, 채널저지이온을 주입하는 단계; 상기 에치백된 제2열산화막의 상부에 제3열산화막을 형성하는 단계; 상기 제3열산화막의 상부에 감광막을 매립하여 경화시킨 후, 이 감광막을 마스크로 노출된 질화막, 제1폴리 실리콘막, 및 제1,2열산화막을 제거하여 실리콘 기판을 노출시키는 단계; 상기 감광막을 제거하는 단계; 및, 상기 노출된 실리콘 기판 부분을 단결정 성장시켜 최종의 필드 산화막을 형성하는 단계로 구성함을 특징으로 한다.
여기서, 상기 제1열산화막은 약 100~200Å의 두께로, 상기 제1폴리실리콘막은 약 700~1,500Å의 두께로, 상기 질화막은 약 1,000~2,000Å의 두께로 순차적으로 형성함이 바람직하며, 이후, 사진식각공정에 의해 상기 질화막을 과도식각하여 제1폴리실리콘막을 노출시킴으로써 소자 분리영역을 형성한다. 그런 다음, 전체 구조의 상부에 상기 제2폴리실리콘막을 약 1,000~2,000Å의 두께로 형성함이 바람직하다. 그리고, 제2폴리실리콘막은 이방성 과소식각하여 상기 질화막의 상부에 약 100~300Å정도가 남게되도록 하고, 아울러, 질화막의 측벽에는 폴리실리콘막 스페이서가 형성되도록 한다. 이어서, 열산화 공정으로 소정 두께의 제2열산화막을 형성하는 단계를 수행하는 바, 상기 열산화 공정은 약 950~1,200℃의 범위에서 실시하여 필드산화막인 약 3,00~5,000Å 두께의 제2열산화막을 형성한다. 그런 다음, 상기 질화막을 식각마스크로 하여 제2열산화막을 에치백(etch back)함으로써, 약 800~1,00Å 정도가 되도록 형성한 후, 상기 노출된 제2열산화막 상부에 채널 저지 이온, 예를 들어 B 또는 BF2와 같은 불순물을 약 30~80KeV, 1 x 1012~1 x 1017원자/cm2의 조건으로 이온주입한다. 상기 제2열산화막 상부에 제3열산화막을 재형성하기 위하여 열산화공정을 실시하고, 상기 질화막의 요홈부에 감광막을 매립한다. 이후, 상기 감광막을 베이크하는 단계를 실시하는 바, 상기 감광막의 베이크는 오븐, 자외선조사, 또는 적외선조사 등에 의해 실시할 수 있다. 상기 베이크공정에 의해 감광막을 경화시킨 다음, 노출된 상기 질화막은 인산(H3PO4) 용액을 사용하여 제거하고, 상기 제1폴리실리콘막은 염소(Cl2)가스 및 브롬화수소(HBr)가스를 이용하여 건식 식각하고, 상기 제1,2열산화막은 사불화탄소(CF4), 플루오르화탄소(CHF3), 및 아르곤(Ar)가스에 의한 건식 식각법으로 각각 제거하여 실리콘기판을 노출시킨다. 상기 제2열산화막 상부의 감광막을 제거한 다음, 상기 노출된 실리콘기판 상부에 단결정 에피택셜 실리콘층을 형성한다.
이하, 상기한 바와 같은 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
첨부한 제2(a)(g)도는 본 발명에 따른 소자 분리방법의 공정도이다.
도시한 바와 같이, 본 발명의 일 실시예에 의한 반도체 장치의 소자 분리방법은 먼저, 실리콘기판(11)상에 소정 두께의 제1열산화막(12), 제1폴리실리콘막(13), 및 질화막(14)을 순차적으로 적층한다. 여기서, 상기 제1열산화막(12)의 두께는 100~200Å, 상기 제1폴리실리콘막(13)은 700~1,500Å의 두께로, 상기 질화막(14)은 1,000~2,000Å의 두께로 순차적으로 형성함이 바람직하다. 이때, 상기한 박막을 형성함에 있어서는, 예를 들어, CVD 법 등에 의한다. 이후, 사진식각공정에 의해 상기 질화막(14)을 과도식각하여 제1폴리실리콘막(13)을 노출시킴으로써 소자분리영역을 형성한다. 이와 같은 소자분리영역 구축단계를 제1(a)도에 도시하였다. 이와 같은 소자분리영역의 형성 후에는 전체 구조의 상부에 제2폴리실리콘막(15)을 약 1,000~2,000Å의 두께로 형성한다.
그런 다음, 제2(b)도와 같이 상기 제2폴리실리콘막(15)을 이방성 과소식각하여 상기 질화막(14)의 상부에 100~300Å 정도가 남게 되도록 하고, 아울러, 질화막 측벽에는 폴리실리콘막 스페이서(16)를 형성한다. 이어서, 열산화공정으로 소정 두께의 제2열산화막(17)을 형성하는 단계를 수행하는 바, 제2(c)도에 도시된 바와 같이, 상기 열산화공정을 950~1,200℃의 범위에서 실시하여 필드산화막인 3,000~5,000Å 두께의 제2열산화막(17)을 형성한다. 이때, 상기 제2열산화막(17)은 반도체 박막을 증착하는 어떠한 종류의 장치를 이용하여 형성할 수 있다.
이후, 제2(d)도에 도시된 바와 같이, 상기 질화막(14)을 식각마스크로 하여 제2열산화막(17)을 에치백공정에 의해 가장 얇은 부위의 두께가 800~1,000Å 정도(도면 주'a'로 표시)가 되도록 형성한 후, 상기 노출된 제2열산화막(17) 상부에 붕소(B) 또는 불화붕소(BF2) 불순물을 30~80KeV, 1 x 1012~1 x 1017원자/cm2의 조건으로 이온주입한다.
그런 다음, 상기 제2열산화막(17) 상부에 제3열산화막(18)을 재형성하기 위하여 열산화공정을 실시하고, 상기 질화막(14)의 요홈부(H)에 감광막(19)을 매립한다. 이때의 도면을 제2(e)도에 도시하였다.
상기한 바와 같이 감광막(19)을 매립한 후, 제2(f)도에 도시된 바와 같이 상기 감광막(19)을 오븐에서 베이크하여 경화시킨 다음, 그 감광막(19)을 식각마스크로 하여, 상기 노출된 질화막(14)은 인산 용액을 이용하여 제거하고, 상기 제1폴리실리콘막(13)은 염소(Cl2)가스, 브롬화수소(HBr)가스를 이용하여 건식 식각하고, 상기 제1,2열산화막(12,18)은 사불화탄소(CF4), 플루오르화탄소(CHF3), 및 아르곤(Ar)가스에 의한 건식 식각법으로 각각 제거하여 실리콘기판(11)을 노출시킨다.
상기한 바와 같은 실리콘기판(11)의 노출 후에는 제2(g)도와 같이, 상기 감광막(19)을 제거한 후, 이방성 식각에 의해 노출된 실리콘기판(11) 부분을 성장시켜 단결정 에피택셜 실리콘층(20)을 형성하는 바, 이때, 단결정 에피택셜 실리콘층(20)은 상기 제3열산화막(18)을 성장 장벽으로 하여 상기 노출된 실리콘기판(11) 부분에 1,000~2,000Å 두께로 형성한다.
이와 같은 공정을 통하여 도면과 같이 버드 비크의 침식이 없으며, 실리콘기판과 필드산화막(제3열산화막)과의 단차가 없는 소자분리구조를 얻는 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의하면, 버드 비크 및 단차 없는 소자분리구조가 가능하게 되므로 활성영역을 충분히 확보할 수 있고, 이에 따른 소자의 전기적 특성 및 신뢰성 향상의 효과를 얻을 수 있으며, 이에 따른 소자의 전기적 특성 및 신뢰성 향상의 효과를 얻을 수 있으며, 또한 본 발명은 점차 고집적화되어 가고 있는 반도체 장치의 제조에 매우 유리하게 작용되어 디바이스의 경박단소형화에 기여하는 효과도 있다.

Claims (13)

  1. 실리콘기판상에 제1열산화막, 제1폴리실리콘막, 및 질화막을 적층시킨 후, 상기 질화막을 과도식각하여 상기 제1폴리실리콘막을 노출시키는 소자 분리영역을 형성하는 단계; 상기 소자분리영역에 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막을 비등방성 식각하여 질화막의 측벽에 폴리실리콘막 스페이서를 형성하는 단계; 상기 폴리실리콘을 열산화시켜 제2열산화막을 형성하는 단계; 상기 제2열산화막을 에치백하여 두께를 조절한 후, 채널저지이온을 주입하는 단계; 상기 에치백된 제2열산화막의 상부에 제3열산화막을 형성하는 단계; 상기 제3열산화막의 상부에 감광막을 매립하여 경화시킨 후, 이 감광막을 마스크로 노출된 질화막, 제1폴리 실리콘막, 및 제1,2열산화막을 제거하여 실리콘 기판을 노출시키는 단계; 상기 감광막을 제거하는 단계; 및, 상기 노출된 실리콘 기판 부분을 단결정 성장시켜 최종의 필드 산화막을 형성하는 단계로 구성함을 특징으로 하는 반도체 장치의 소자 분리방법.
  2. 제1항에 있어서, 상기 제1열산화막은 100~200Å, 제1폴리실리콘막은 700~1500Å, 질화막은 1000~2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리방법.
  3. 제1항 또는 제2항에 있어서, 상기 제2폴리실리콘막은 1000~2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리방법.
  4. 제1항에 있어서, 상기 제2폴리실리콘막을 비등방성 과소식각하여 질화막의 상부에 100~300Å 정도의 제2폴리실리콘막이 남도록 하는 것을 특징으로 하는 반도체 장치의 소자 분리방법.
  5. 제1항에 있어서, 상기 제2열산화막은 950~1200℃의 온도범위에서 3000~5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리방법.
  6. 제1항에 있어서, 상기 제2열산화막의 에치백 공정시 가장 얇은 부위의 두께가 800~1000Å정도가 되도록 함을 특징으로 하는 반도체 장치의 소자 분리방법.
  7. 제1항에 있어서, 상기 채널저지 이온은 붕소 또는 불화붕소인 것을 특징으로 하는 반도체 장치의 소자 분리방법.
  8. 제7항에 있어서, 상기 붕소 또는 불화붕소의 주입조건은 30~80KeV, 1 x 1012~1 x 1017원자/cm2의 조건인 것을 특징으로 하는 반도체 장치의 소자 분리방법.
  9. 제1항에 있어서, 상기 감광막을 오븐, 자외선 조사, 또는 적외선 조사에 의해 베이크함을 특징으로 하는 반도체 장치의 소자 분리방법.
  10. 제1항에 있어서, 상기 노출된 질화막을 인산 용액을 이용, 습식 식각하여 제거함을 특징으로 하는 반도체 장치의 소자 분리방법.
  11. 제1항에 있어서, 상기 제1폴리실리콘막은 염소가스, 브롬화수소가스를 이용, 건식 식각하여 제거하는 것을 특징으로 하는 반도체 장치의 소자 분리방법.
  12. 제1항에 있어서, 상기 제1,2열산화막은 사불화탄소, 플루오르화탄소, 및 아르곤 가스에 의한 건식식각법으로 각각 제거하여 실리콘기판을 노출시키는 것을 특징으로 하는 반도체 장치의 소자 분리방법.
  13. 제1항에 있어서, 상기 노출된 실리콘기판의 단결정 성장시의 두께는 1000~2000Å 정도인 것을 특징으로 하는 반도체 장치의 소자 분리방법.
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* Cited by examiner, † Cited by third party
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KR100923764B1 (ko) * 2002-12-30 2009-10-27 매그나칩 반도체 유한회사 Ｓｔｉ 에지 모트 방지방법

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