JP3063705B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、高密度半導体集積
回路を実現する微細なＭＯＳ型半導体装置の製造方法に
関し、特に０．３５μｍル―ル以下の微細デバイスの素
子分離方法であるシャロートレンチ分離技術に関するも
のである。
回路を実現する微細なＭＯＳ型半導体装置の製造方法に
関し、特に０．３５μｍル―ル以下の微細デバイスの素
子分離方法であるシャロートレンチ分離技術に関するも
のである。
【０００２】
【従来の技術】各種電子装置のダウンサイジングが絶え
間なく進む中、その主役となる半導体集積回路には半導
体素子の更なる高集積化、高密度化が絶えず要求されて
きた。半導体素子の高集積化、高密度化のためには、半
導体素子自体及び半導体素子を収容する半導体素子領域
を縮小しなくてはならないが、特に半導体素子領域を縮
小するためには、半導体素子がその半導体素子領域内で
有効に動作できる領域、即ち、有効半導体素子領域がで
きる限り広くなければならない。
間なく進む中、その主役となる半導体集積回路には半導
体素子の更なる高集積化、高密度化が絶えず要求されて
きた。半導体素子の高集積化、高密度化のためには、半
導体素子自体及び半導体素子を収容する半導体素子領域
を縮小しなくてはならないが、特に半導体素子領域を縮
小するためには、半導体素子がその半導体素子領域内で
有効に動作できる領域、即ち、有効半導体素子領域がで
きる限り広くなければならない。
【０００３】ところで、高密度ＭＯＳ型半導体集積回路
においては、トランジスタの素子領域は酸化膜からなる
素子分離領域で決まるが、トランジスタの設計ルールが
０．３５μｍを超えるＭＯＳ型半導体集積回路において
は、半導体素子分離領域の形成方法は熱酸化法を用いた
ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆＳ
ｉ１ｉｃｏｎの略称、以下ＬＯＣＯＳと称する）技術、
もしくは改良ＬＯＣＯＳ技術により形成されていた。し
かし、この熱酸化法を用いる従来のＬＯＣＯＳ技術で
は、酸化の際、素子領域となる領域を覆う窒化膜が、そ
の周辺部においてめくれあがる欠点があった。即ち、窒
化膜周辺の下の薄い熱酸化膜が高温・長時間の熱酸化に
より酸化される結果、窒化膜周辺の下に酸化膜のバーズ
ビーク（断面形状が鳥の嘴状になるために、このように
称している）が生じる。この為、バーズビークの部分及
びバーズビークの周辺部には素子が形成できず、半導体
素子領域の縮小化の妨げとなっていた。
においては、トランジスタの素子領域は酸化膜からなる
素子分離領域で決まるが、トランジスタの設計ルールが
０．３５μｍを超えるＭＯＳ型半導体集積回路において
は、半導体素子分離領域の形成方法は熱酸化法を用いた
ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆＳ
ｉ１ｉｃｏｎの略称、以下ＬＯＣＯＳと称する）技術、
もしくは改良ＬＯＣＯＳ技術により形成されていた。し
かし、この熱酸化法を用いる従来のＬＯＣＯＳ技術で
は、酸化の際、素子領域となる領域を覆う窒化膜が、そ
の周辺部においてめくれあがる欠点があった。即ち、窒
化膜周辺の下の薄い熱酸化膜が高温・長時間の熱酸化に
より酸化される結果、窒化膜周辺の下に酸化膜のバーズ
ビーク（断面形状が鳥の嘴状になるために、このように
称している）が生じる。この為、バーズビークの部分及
びバーズビークの周辺部には素子が形成できず、半導体
素子領域の縮小化の妨げとなっていた。
【０００４】ＬＯＣＯＳ技術の欠点を解決するために、
０．３５μｍルール以下の微細デバイスを収容する半導
体素子領域の形成に際しては、シャロートレンチ分離
（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ１ａｔｉｏ
ｎ）技術が導入される。このシャロートレンチの形成方
法を図４（ａ）〜（ｄ）及び図５（ａ）、（ｂ）を用い
て説明する。
０．３５μｍルール以下の微細デバイスを収容する半導
体素子領域の形成に際しては、シャロートレンチ分離
（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ１ａｔｉｏ
ｎ）技術が導入される。このシャロートレンチの形成方
法を図４（ａ）〜（ｄ）及び図５（ａ）、（ｂ）を用い
て説明する。
【０００５】図４（ａ）は、半導体基板１を熱酸化して
パッド酸化膜２を形成し、更にプラズマ化学気相成長
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ、以下ＣＶＤという）法によってＣＶＤ窒化膜３を堆
積した図である。パッド酸化膜２は１０乃至２０ｎｍ、
ＣＶＤ窒化膜３は１５０乃至２００ｎｍ程度の膜厚とす
る。このＣＶＤ窒化膜３の膜厚は、ＣＶＤ窒化膜３の上
にＣＶＤ法により堆積するＣＶＤ酸化膜６の化学的機械
研磨（Ｃｈｅｍｉｃａｌ ＭｅｃｈａｎｉｃａｌＰｏｌ
ｉｓｈｉｎｇ、以下ＣＭＰという）の際のストッパーと
なり得る厚さの膜厚とする。次に、フォトリソグラフィ
ーによってフォトレジスト４をパターニングし、フォト
レジスト４をマスクとして素子分離領域になる領域のＣ
ＶＤ窒化膜３とパッド酸化膜２を図４（ｂ）のようにエ
ッチングする。更に、素子分離領域となる領域の半導体
基板１をエッチングしてトレンチ溝５を図４（ｃ）のよ
うに形成する。このトレンチ溝５の深さは３００乃至４
００ｎｍとし、傾斜角度が７５乃至８０度となるように
エッチングする。次に、フォトレジスト４を剥離した
後、トレンチ溝５のコーナー部の丸めのためのトレンチ
内壁の酸化を１０ｎｍ程度行う。その後で、ＣＶＤ法に
よってＣＶＤ酸化膜６を５００乃至７００ｎｍの厚さに
堆積し、トレンチ内部を図４（ｄ）のように埋め込む
（図中では内壁部の酸化膜は薄いため省略している）。
パッド酸化膜２を形成し、更にプラズマ化学気相成長
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ、以下ＣＶＤという）法によってＣＶＤ窒化膜３を堆
積した図である。パッド酸化膜２は１０乃至２０ｎｍ、
ＣＶＤ窒化膜３は１５０乃至２００ｎｍ程度の膜厚とす
る。このＣＶＤ窒化膜３の膜厚は、ＣＶＤ窒化膜３の上
にＣＶＤ法により堆積するＣＶＤ酸化膜６の化学的機械
研磨（Ｃｈｅｍｉｃａｌ ＭｅｃｈａｎｉｃａｌＰｏｌ
ｉｓｈｉｎｇ、以下ＣＭＰという）の際のストッパーと
なり得る厚さの膜厚とする。次に、フォトリソグラフィ
ーによってフォトレジスト４をパターニングし、フォト
レジスト４をマスクとして素子分離領域になる領域のＣ
ＶＤ窒化膜３とパッド酸化膜２を図４（ｂ）のようにエ
ッチングする。更に、素子分離領域となる領域の半導体
基板１をエッチングしてトレンチ溝５を図４（ｃ）のよ
うに形成する。このトレンチ溝５の深さは３００乃至４
００ｎｍとし、傾斜角度が７５乃至８０度となるように
エッチングする。次に、フォトレジスト４を剥離した
後、トレンチ溝５のコーナー部の丸めのためのトレンチ
内壁の酸化を１０ｎｍ程度行う。その後で、ＣＶＤ法に
よってＣＶＤ酸化膜６を５００乃至７００ｎｍの厚さに
堆積し、トレンチ内部を図４（ｄ）のように埋め込む
（図中では内壁部の酸化膜は薄いため省略している）。
【０００６】更に、ＣＭＰ法によってストッパーとなる
ＣＶＤ窒化膜３が顕れるまで図５（ａ）のように平坦化
し、最後にストッパーのＣＶＤ窒化膜３をリン酸系のエ
ッチング液で、パッド酸化膜２をふっ酸系のエッチング
液で除去すると、ＣＶＤ酸化膜６でできた半導体素子分
離領域７が図５（ｂ）のように形成される。この後は、
通常の半導体素子形成の工程が続く。即ち、イオン注
入、熱処理によって半導体基板にウェル及びチャネル領
域のための不純物が導入され、熱酸化によってゲート酸
化膜が形成され、ＣＶＤ法によるポリシリコン膜をエッ
チングしてゲート電極とポリシリコン配線を兼ねるポリ
シリコン１１が形成され、更には、半導体素子接続のた
めの多層配線が形成される。
ＣＶＤ窒化膜３が顕れるまで図５（ａ）のように平坦化
し、最後にストッパーのＣＶＤ窒化膜３をリン酸系のエ
ッチング液で、パッド酸化膜２をふっ酸系のエッチング
液で除去すると、ＣＶＤ酸化膜６でできた半導体素子分
離領域７が図５（ｂ）のように形成される。この後は、
通常の半導体素子形成の工程が続く。即ち、イオン注
入、熱処理によって半導体基板にウェル及びチャネル領
域のための不純物が導入され、熱酸化によってゲート酸
化膜が形成され、ＣＶＤ法によるポリシリコン膜をエッ
チングしてゲート電極とポリシリコン配線を兼ねるポリ
シリコン１１が形成され、更には、半導体素子接続のた
めの多層配線が形成される。
【０００７】
【発明が解決しようとする課題】以上のようにしてトレ
ンチ溝５に形成された半導体素子分離領域７は、元々Ｃ
ＶＤ酸化膜６でできているため、ふっ酸系のウェットエ
ッチング液にさらされると熱酸化膜に比べて非常に早い
エッチングレートでエッチングされる。従って、半導体
素子分離領域７は、それが形成される際（パッド酸化膜
２のエッチング時）にふっ酸系のエッチング液にさらさ
れ、図５（ｂ）の如くトレンチ溝５の肩部でＣＶＤ酸化
膜６の膜減り部分８が生じる。
ンチ溝５に形成された半導体素子分離領域７は、元々Ｃ
ＶＤ酸化膜６でできているため、ふっ酸系のウェットエ
ッチング液にさらされると熱酸化膜に比べて非常に早い
エッチングレートでエッチングされる。従って、半導体
素子分離領域７は、それが形成される際（パッド酸化膜
２のエッチング時）にふっ酸系のエッチング液にさらさ
れ、図５（ｂ）の如くトレンチ溝５の肩部でＣＶＤ酸化
膜６の膜減り部分８が生じる。
【０００８】又、半導体素子分離領域７の形成後に続く
工程、例えば、ウェルやチャネル領域の不純物導入のた
めのイオン注入のためのスルー酸化膜のエッチングにお
いてもふっ酸系のエッチング液にさらされ、その形状に
大きな影響を受ける。この様子を示したものが図５
（ｃ）である。この図は、スルー酸化膜のエッチングの
際の半導体素子分離領域７の膜減り部分９の状況を示し
ている。このような膜減り部分９が生じると、トレンチ
の肩部１２において電界集中が生じ易く、トランジスタ
の性能を劣化させてしまう。即ち、図５（ｄ）のよう
に、後工程のゲート酸化膜１０の形成とゲート電極及び
ポリシリコン配線を兼ねるポリシリコン１１の形成によ
って、このトレンチの肩部１２にもゲート電極構造が形
成されてサイドチャネルが生じ易くなり、トランジスタ
のオフリーク電流が増加する、という弊害が生じる。
工程、例えば、ウェルやチャネル領域の不純物導入のた
めのイオン注入のためのスルー酸化膜のエッチングにお
いてもふっ酸系のエッチング液にさらされ、その形状に
大きな影響を受ける。この様子を示したものが図５
（ｃ）である。この図は、スルー酸化膜のエッチングの
際の半導体素子分離領域７の膜減り部分９の状況を示し
ている。このような膜減り部分９が生じると、トレンチ
の肩部１２において電界集中が生じ易く、トランジスタ
の性能を劣化させてしまう。即ち、図５（ｄ）のよう
に、後工程のゲート酸化膜１０の形成とゲート電極及び
ポリシリコン配線を兼ねるポリシリコン１１の形成によ
って、このトレンチの肩部１２にもゲート電極構造が形
成されてサイドチャネルが生じ易くなり、トランジスタ
のオフリーク電流が増加する、という弊害が生じる。
【０００９】尚、このふっ酸系のウェットエッチング液
に替えてプラズマによる異方性エッチングを用いれば、
トレンチの肩部での膜減りは低減できるが、トランジス
タが形成されるチャネル領域に対するプラズマのダメー
ジがトランジスタ特性を劣化させるという問題が生じ
る。従って、上述したトランジスタのオフリーク電流を
最小限に抑えるために、半導体素子分離領域７の形成時
と後工程でのふっ酸系のウェットエッチング液によるエ
ッチング時の半導体素子分離領域７の膜減りを低減する
ことが必須となっている。
に替えてプラズマによる異方性エッチングを用いれば、
トレンチの肩部での膜減りは低減できるが、トランジス
タが形成されるチャネル領域に対するプラズマのダメー
ジがトランジスタ特性を劣化させるという問題が生じ
る。従って、上述したトランジスタのオフリーク電流を
最小限に抑えるために、半導体素子分離領域７の形成時
と後工程でのふっ酸系のウェットエッチング液によるエ
ッチング時の半導体素子分離領域７の膜減りを低減する
ことが必須となっている。
【００１０】このような問題に対しては、例えば、特願
平３−２６３３５２公報に示すように、図６の断面図の
ような半導体装置がある。これは、トレンチ溝をポリシ
リコン１８で埋め、しかもそれを最終的には耐ふっ酸性
の材料であるＣＶＤ窒化膜１９で覆ってしまうことで、
後工程におけるトレンチ溝内の充填物質（この場合はポ
リシリコン１８）のエッチングを抑制している。しか
し、この方法では今まで説明してきた半導体素子分離領
域形成までに、多くの工程が必要とされる。即ち、トレ
ンチ溝５形成後、熱酸化による内壁酸化膜１５（本発明
は、この工程は含んでいる）、後工程での酸化防止用の
ＣＶＤ窒化膜１６、ポリシリコン１８のＣＭＰ研磨時の
ストッパーとなるＣＶＤ酸化膜１７、トレンチ溝内の充
填物質のポリシリコン１８（本発明の場合のＣＶＤ酸化
膜６に相当する）、後工程におけるトレンチ溝内の充填
物質のエッチングを抑制するＣＶＤ窒化膜１９、が形成
される。このように、この製造方法は、本発明の場合に
比べ、少なくともＣＶＤ窒化膜１６、ＣＶＤ酸化膜１
７、ＣＶＤ窒化膜１９が余分に付加されている。従っ
て、この製造方法では、本発明のトレンチ分離方法に比
べて工程が多くなり、拡散工期が長く、チップコストも
高くなる、といった好ましくない問題が生じる。
平３−２６３３５２公報に示すように、図６の断面図の
ような半導体装置がある。これは、トレンチ溝をポリシ
リコン１８で埋め、しかもそれを最終的には耐ふっ酸性
の材料であるＣＶＤ窒化膜１９で覆ってしまうことで、
後工程におけるトレンチ溝内の充填物質（この場合はポ
リシリコン１８）のエッチングを抑制している。しか
し、この方法では今まで説明してきた半導体素子分離領
域形成までに、多くの工程が必要とされる。即ち、トレ
ンチ溝５形成後、熱酸化による内壁酸化膜１５（本発明
は、この工程は含んでいる）、後工程での酸化防止用の
ＣＶＤ窒化膜１６、ポリシリコン１８のＣＭＰ研磨時の
ストッパーとなるＣＶＤ酸化膜１７、トレンチ溝内の充
填物質のポリシリコン１８（本発明の場合のＣＶＤ酸化
膜６に相当する）、後工程におけるトレンチ溝内の充填
物質のエッチングを抑制するＣＶＤ窒化膜１９、が形成
される。このように、この製造方法は、本発明の場合に
比べ、少なくともＣＶＤ窒化膜１６、ＣＶＤ酸化膜１
７、ＣＶＤ窒化膜１９が余分に付加されている。従っ
て、この製造方法では、本発明のトレンチ分離方法に比
べて工程が多くなり、拡散工期が長く、チップコストも
高くなる、といった好ましくない問題が生じる。
【００１１】本発明の目的は、シャロートレンチ分離を
用いた半導体素子分離領域の製造工程において、最小限
のプロセスを追加することにより、半導体素子分離領域
形成時及びそれに続く工程でのトレンチ溝の酸化膜の膜
減りを抑制し、半導体素子分離領域の完全平坦化と半導
体素子領域の縮小化を実現する半導体装置の製造方法を
提供することにある。
用いた半導体素子分離領域の製造工程において、最小限
のプロセスを追加することにより、半導体素子分離領域
形成時及びそれに続く工程でのトレンチ溝の酸化膜の膜
減りを抑制し、半導体素子分離領域の完全平坦化と半導
体素子領域の縮小化を実現する半導体装置の製造方法を
提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に第１、第２、第３の絶縁膜を
順次形成する第１の工程と、前記第３の絶縁膜の所定領
域を開口し、前記第３の絶縁膜をマスクとして前記第
２、第１の絶縁膜を順次除去し、さらに前記第３、第
２、第１の絶縁膜をマスクとして前記半導体基板を所定
の深さまで掘削し素子分離用溝を形成する第２の工程
と、前記第３の絶縁膜を除去する第３の工程と、前記第
１、第２の絶縁膜を含む前記半導体基板上に第４の絶縁
膜を前記素子分離用溝を完全に埋め尽くす厚さに形成す
る第４の工程と、前記第４の絶縁膜を前記第２の絶縁膜
の表面が露出するまで除去する第５の工程と、前記第２
の絶縁膜を除去する第６の工程と、前記第１の絶縁膜を
除去する第７の工程とからなる半導体装置の製造方法に
おいて、前記第５の工程と前記第７の工程との間に、少
なくとも、前記基板全体にイオン注入する第８の工程
と、前記基板全体を熱処理する第９の工程とを含むこと
を特徴とする。
造方法は、半導体基板上に第１、第２、第３の絶縁膜を
順次形成する第１の工程と、前記第３の絶縁膜の所定領
域を開口し、前記第３の絶縁膜をマスクとして前記第
２、第１の絶縁膜を順次除去し、さらに前記第３、第
２、第１の絶縁膜をマスクとして前記半導体基板を所定
の深さまで掘削し素子分離用溝を形成する第２の工程
と、前記第３の絶縁膜を除去する第３の工程と、前記第
１、第２の絶縁膜を含む前記半導体基板上に第４の絶縁
膜を前記素子分離用溝を完全に埋め尽くす厚さに形成す
る第４の工程と、前記第４の絶縁膜を前記第２の絶縁膜
の表面が露出するまで除去する第５の工程と、前記第２
の絶縁膜を除去する第６の工程と、前記第１の絶縁膜を
除去する第７の工程とからなる半導体装置の製造方法に
おいて、前記第５の工程と前記第７の工程との間に、少
なくとも、前記基板全体にイオン注入する第８の工程
と、前記基板全体を熱処理する第９の工程とを含むこと
を特徴とする。
【００１３】
【発明の実施の形態】本発明の第１の実施形態につき、
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）を用いて説
明する。図１（ａ）は半導体基板１上にパッド酸化膜２
及びＣＭＰのストッパーとなるＣＶＤ窒化膜３を形成し
たところの図である。パッド酸化膜２は、熱酸化によっ
て１０乃至２０ｎｍ、ＣＶＤ窒化膜３は１５０乃至２０
０ｎｍの膜厚で堆積するものとする。その後、フォトレ
ジスト４を基板全面に塗布し、フォトリソグラフィー技
術によって半導体素子分離領域となる領域以外にフォト
レジスト４を残すようにパターニングする。続いて、異
方性エッチングによってフォトレジスト４をマスクとし
て、図１（ｂ）のようにＣＶＤ窒化膜３及びパッド酸化
膜２をエッチングする。更に、半導体基板１にトレンチ
溝５をエッチングによって、その傾斜角度が７０乃至８
５度になるように図１（ｃ）の如く形成する。その後、
フォトレジスト４を剥離して、熱酸化によってトレンチ
溝５の内壁を酸化し、更にＣＶＤ法によってＣＶＤ酸化
膜６を５００乃至７００ｎｍの厚さに堆積して、トレン
チ溝５の内部にＣＶＤ酸化膜６を埋め込む（図１
（ｄ）、図中では内壁部の酸化膜はＣＶＤ酸化膜６の膜
厚に比し薄いため、省略している）。
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）を用いて説
明する。図１（ａ）は半導体基板１上にパッド酸化膜２
及びＣＭＰのストッパーとなるＣＶＤ窒化膜３を形成し
たところの図である。パッド酸化膜２は、熱酸化によっ
て１０乃至２０ｎｍ、ＣＶＤ窒化膜３は１５０乃至２０
０ｎｍの膜厚で堆積するものとする。その後、フォトレ
ジスト４を基板全面に塗布し、フォトリソグラフィー技
術によって半導体素子分離領域となる領域以外にフォト
レジスト４を残すようにパターニングする。続いて、異
方性エッチングによってフォトレジスト４をマスクとし
て、図１（ｂ）のようにＣＶＤ窒化膜３及びパッド酸化
膜２をエッチングする。更に、半導体基板１にトレンチ
溝５をエッチングによって、その傾斜角度が７０乃至８
５度になるように図１（ｃ）の如く形成する。その後、
フォトレジスト４を剥離して、熱酸化によってトレンチ
溝５の内壁を酸化し、更にＣＶＤ法によってＣＶＤ酸化
膜６を５００乃至７００ｎｍの厚さに堆積して、トレン
チ溝５の内部にＣＶＤ酸化膜６を埋め込む（図１
（ｄ）、図中では内壁部の酸化膜はＣＶＤ酸化膜６の膜
厚に比し薄いため、省略している）。
【００１４】ＣＶＤ酸化膜６をトレンチ溝５の内部に埋
め込んだ後、ＣＭＰ法によって、ＣＶＤ酸化膜６をスト
ッパーであるＣＶＤ窒化膜３が顕われるまで平坦化する
（図２（ａ））。この後、基板全面にシリコンをドーズ
量４×１０14乃至９×１０l5ａｔｏｍｓ／ｃｍ2で、注
入エネルギーは１０乃至３０ｋｅＶでイオン注入する。
シリコンイオン注入は酸化膜中でのシリコン濃度が％オ
ーダーになる程度注入する。尚、この条件でのシリコン
イオン注入によって、ＣＶＤ酸化膜６中にその表面から
およそ３０乃至８０ｎｍの厚さに渡って、シリコンを１
乃至１０％過剰に含むシリコン注入層８が形成される
（図２（ｂ））。続いて、ストッパーであったＣＶＤ窒
化膜３をリン酸系のエッチング液で剥離する（図２
（ｃ））。
め込んだ後、ＣＭＰ法によって、ＣＶＤ酸化膜６をスト
ッパーであるＣＶＤ窒化膜３が顕われるまで平坦化する
（図２（ａ））。この後、基板全面にシリコンをドーズ
量４×１０14乃至９×１０l5ａｔｏｍｓ／ｃｍ2で、注
入エネルギーは１０乃至３０ｋｅＶでイオン注入する。
シリコンイオン注入は酸化膜中でのシリコン濃度が％オ
ーダーになる程度注入する。尚、この条件でのシリコン
イオン注入によって、ＣＶＤ酸化膜６中にその表面から
およそ３０乃至８０ｎｍの厚さに渡って、シリコンを１
乃至１０％過剰に含むシリコン注入層８が形成される
（図２（ｂ））。続いて、ストッパーであったＣＶＤ窒
化膜３をリン酸系のエッチング液で剥離する（図２
（ｃ））。
【００１５】この状態で、基板全体を温度９００℃の窒
素雰囲気中で、１０乃至６０分間程度の熱処理を行う。
この熱処理は、トレンチ溝５内のＣＶＤ酸化膜６中にイ
オン注入されたシリコンのＣＶＤ酸化膜６の中での結合
を確実にする目的で行う。又、この熱処理は９００乃至
１０００℃の温度範囲内で、前述した窒素雰囲気以外の
不活性雰囲気、例えば水素を含む窒素（フォーミングガ
ス）やアルゴン等の雰囲気でもよい。この後、ふっ酸系
のエッチング液でパッド酸化膜２を除去するが、この
時、トレンチ溝５内のＣＶＤ酸化膜６は、その表面にシ
リコン注入ＣＶＤ酸化膜層８があるため、ふっ酸系のエ
ッチング液に対するエッチングレートが小さくなり、従
来の製造方法で問題となっていたトレンチの肩部でのＣ
ＶＤ酸化膜６の膜減りを防ぐことができる（図２
（ｄ））。
素雰囲気中で、１０乃至６０分間程度の熱処理を行う。
この熱処理は、トレンチ溝５内のＣＶＤ酸化膜６中にイ
オン注入されたシリコンのＣＶＤ酸化膜６の中での結合
を確実にする目的で行う。又、この熱処理は９００乃至
１０００℃の温度範囲内で、前述した窒素雰囲気以外の
不活性雰囲気、例えば水素を含む窒素（フォーミングガ
ス）やアルゴン等の雰囲気でもよい。この後、ふっ酸系
のエッチング液でパッド酸化膜２を除去するが、この
時、トレンチ溝５内のＣＶＤ酸化膜６は、その表面にシ
リコン注入ＣＶＤ酸化膜層８があるため、ふっ酸系のエ
ッチング液に対するエッチングレートが小さくなり、従
来の製造方法で問題となっていたトレンチの肩部でのＣ
ＶＤ酸化膜６の膜減りを防ぐことができる（図２
（ｄ））。
【００１６】又、トレンチ溝５内のＣＶＤ酸化膜６は、
更にその後のトランジスタの製造工程において、ウェル
領域やトランジスタのチャネル領域形成の際にイオン注
入時のコンタミネーション防止用として形成されるスル
ー酸化膜を除去するふっ酸系のエッチング液にさらされ
るが、従来この工程で起きていたトレンチ溝５内のＣＶ
Ｄ酸化膜６のふっ酸系のエッチング液による膜減りを、
同様にして抑制することができる。この工程以降の、ゲ
ート酸化膜形成工程を含む半導体素子を形成する工程は
従来の工程と同じである。
更にその後のトランジスタの製造工程において、ウェル
領域やトランジスタのチャネル領域形成の際にイオン注
入時のコンタミネーション防止用として形成されるスル
ー酸化膜を除去するふっ酸系のエッチング液にさらされ
るが、従来この工程で起きていたトレンチ溝５内のＣＶ
Ｄ酸化膜６のふっ酸系のエッチング液による膜減りを、
同様にして抑制することができる。この工程以降の、ゲ
ート酸化膜形成工程を含む半導体素子を形成する工程は
従来の工程と同じである。
【００１７】次に、本発明の第２の実施形態につき図３
（ａ）〜（ｃ）を用いて説明する。半導体基板１に設け
られたトレンチ溝５にＣＶＤ酸化膜６を埋め込み、ＣＶ
Ｄ酸化膜６をＣＶＤ窒化膜３の表面が顕われるまでエッ
チングする工程までは、第１の実施形態と全く同じであ
る（図１（ａ）〜（ｄ）及び図２（ａ））ので、詳細な
説明は省略する。図２（ａ）の如くＣＶＤ酸化膜６をＣ
ＶＤ窒化膜３の表面が顕われるまでエッチングした後、
ストッパーであるＣＶＤ窒化膜３をリン酸系のエッチン
グ液で剥離する。この状態で基板全面にシリコンをドー
ズ量４×１０l4乃至９×１０l5ａｔｏｍｓ／ｃｍ2、注
入エネルギー１０乃至３０ｋｅＶでイオン注入する（図
３（ａ））。
（ａ）〜（ｃ）を用いて説明する。半導体基板１に設け
られたトレンチ溝５にＣＶＤ酸化膜６を埋め込み、ＣＶ
Ｄ酸化膜６をＣＶＤ窒化膜３の表面が顕われるまでエッ
チングする工程までは、第１の実施形態と全く同じであ
る（図１（ａ）〜（ｄ）及び図２（ａ））ので、詳細な
説明は省略する。図２（ａ）の如くＣＶＤ酸化膜６をＣ
ＶＤ窒化膜３の表面が顕われるまでエッチングした後、
ストッパーであるＣＶＤ窒化膜３をリン酸系のエッチン
グ液で剥離する。この状態で基板全面にシリコンをドー
ズ量４×１０l4乃至９×１０l5ａｔｏｍｓ／ｃｍ2、注
入エネルギー１０乃至３０ｋｅＶでイオン注入する（図
３（ａ））。
【００１８】このシリコンイオンはＣＶＤ酸化膜６の表
面で、シリコン濃度が％オ―ダーになる程度注入する。
尚、この条件でのシリコンイオン注入によって、ＣＶＤ
酸化膜６の表面のおよそ３０乃至８０ｎｍの領域にシリ
コンを１乃至１０％過剰に含むシリコン注入層１３が形
成される。その後、基板全体を窒素雰囲気中で９００
℃、１０乃至６０分間程度の熱処理を行う。この熱処理
は、トレンチ溝５内のＣＶＤ酸化膜６の表面に形成され
たシリコン注入層１３内のシリコンを、ＣＶＤ酸化膜６
の中での結合を確実にするために行う。この熱処理は９
００乃至１０００℃の温度範囲内で、前述した窒素雰囲
気以外にも不活性な雰囲気、例えば水素を合む窒素（フ
ォーミングガス）やアルゴン等の雰囲気でもよい。
面で、シリコン濃度が％オ―ダーになる程度注入する。
尚、この条件でのシリコンイオン注入によって、ＣＶＤ
酸化膜６の表面のおよそ３０乃至８０ｎｍの領域にシリ
コンを１乃至１０％過剰に含むシリコン注入層１３が形
成される。その後、基板全体を窒素雰囲気中で９００
℃、１０乃至６０分間程度の熱処理を行う。この熱処理
は、トレンチ溝５内のＣＶＤ酸化膜６の表面に形成され
たシリコン注入層１３内のシリコンを、ＣＶＤ酸化膜６
の中での結合を確実にするために行う。この熱処理は９
００乃至１０００℃の温度範囲内で、前述した窒素雰囲
気以外にも不活性な雰囲気、例えば水素を合む窒素（フ
ォーミングガス）やアルゴン等の雰囲気でもよい。
【００１９】尚、この熱処理は同時に、図３（ｂ）に示
すように、シリコンイオン注入時に薄いパッド酸化膜２
を突き抜けて半導体基板１の表面にまで注入されたシリ
コンイオンが、半導体基板１の表面にダメージ層１４を
生起させてしまうため、このダメージ層１４を除去する
という役割をも果たす。この後、ふっ酸系のエッチング
液でパッド酸化膜２を図３（ｃ）のように剥離するが、
この際、トレンチ溝５内のＣＶＤ酸化膜６の表面に形成
されたシリコン注入層１３は、そこに注入されたシリコ
ンが前述の熱処理によって、ＣＶＤ酸化膜６内での結合
を強くしているため、ふっ酸系のエッチング液に対する
エッチングレートが小さく、即ち、熱酸化膜のエッチン
グ液に対するエッチングレートとの相違が小さくなり、
これまで問題となっていた膜減りを防ぐことができる。
この後の工程におけるふっ酸系のエッチング液に対する
効果は、第１の実施形態と同様である。
すように、シリコンイオン注入時に薄いパッド酸化膜２
を突き抜けて半導体基板１の表面にまで注入されたシリ
コンイオンが、半導体基板１の表面にダメージ層１４を
生起させてしまうため、このダメージ層１４を除去する
という役割をも果たす。この後、ふっ酸系のエッチング
液でパッド酸化膜２を図３（ｃ）のように剥離するが、
この際、トレンチ溝５内のＣＶＤ酸化膜６の表面に形成
されたシリコン注入層１３は、そこに注入されたシリコ
ンが前述の熱処理によって、ＣＶＤ酸化膜６内での結合
を強くしているため、ふっ酸系のエッチング液に対する
エッチングレートが小さく、即ち、熱酸化膜のエッチン
グ液に対するエッチングレートとの相違が小さくなり、
これまで問題となっていた膜減りを防ぐことができる。
この後の工程におけるふっ酸系のエッチング液に対する
効果は、第１の実施形態と同様である。
【００２０】尚、第２の実施形態は、第１の実施形態に
比べて半導体基板１の表面にシリコンイオン注入による
ダメージを与えるという欠点を有するが、逆に、ＣＶＤ
窒化膜３を除去してからシリコンをイオン注入するた
め、ＣＶＤ酸化膜６の側面部にもシリコン注入層１３の
ようにシリコンがイオン注入され、第１の実施形態に比
べてＣＶＤ酸化膜６の側面部におけるふっ酸系のエッチ
ング液に対するエッチングレートを小さくすることがで
き、トレンチの肩部でのＣＶＤ酸化膜６の膜減り防止の
効果は大きい。
比べて半導体基板１の表面にシリコンイオン注入による
ダメージを与えるという欠点を有するが、逆に、ＣＶＤ
窒化膜３を除去してからシリコンをイオン注入するた
め、ＣＶＤ酸化膜６の側面部にもシリコン注入層１３の
ようにシリコンがイオン注入され、第１の実施形態に比
べてＣＶＤ酸化膜６の側面部におけるふっ酸系のエッチ
ング液に対するエッチングレートを小さくすることがで
き、トレンチの肩部でのＣＶＤ酸化膜６の膜減り防止の
効果は大きい。
【００２１】
【発明の効果】以上述べてきたように、本発明の半導体
装置の製造方法によれば、トレンチ溝内のＣＶＤ酸化膜
の表面にシリコン注入層を形成することで、ふっ酸系の
エッチング液に対する低エッチングレートの半導体素子
分離領域を形成することができ、素子領域の完全平坦化
と共にオフリーク電流の小さいトランジスタを実現する
ことができる。
装置の製造方法によれば、トレンチ溝内のＣＶＤ酸化膜
の表面にシリコン注入層を形成することで、ふっ酸系の
エッチング液に対する低エッチングレートの半導体素子
分離領域を形成することができ、素子領域の完全平坦化
と共にオフリーク電流の小さいトランジスタを実現する
ことができる。
【図１】本発明の第１の実施形態を工程順に説明する半
導体装置の断面図である。
導体装置の断面図である。
【図２】図１の後の工程説明する断面図である。
【図３】本発明の第２の実施形態を工程順に説明する半
導体装置の断面図である。
導体装置の断面図である。
【図４】従来の半導体装置の製造方法を工程順に示した
断面図である。
断面図である。
【図５】従来の半導体装置の製造方法を断面図で示した
ものである。
ものである。
【図６】特願平３−２６３３５２公報に示された半導体
装置の製造方法により形成された半導体素子分離領域の
断面図である。
装置の製造方法により形成された半導体素子分離領域の
断面図である。
１ 半導体基板 ２ パッド酸化膜 ３ ＣＶＤ窒化膜 ４ フォトレジスト ５ トレンチ溝 ６ ＣＶＤ酸化膜 ７ 半導体素子分離領域 ８、９ 膜減り部分 １０ ゲート酸化膜 １１ ポリシリコン １２ トレンチの肩部 １３ シリコン注入層 １４ ダメージ層 １５ 内壁酸化膜 １６ ＣＶＤ窒化膜 １７ ＣＶＤ酸化膜 １８ ポリシリコン １９ ＣＶＤ窒化膜
Claims (6)
- 【請求項１】 半導体基板上に第１、第２、第３の絶縁
膜を順次形成する第１の工程と、前記第３の絶縁膜の所
定領域を開口し、前記第３の絶縁膜をマスクとして前記
第２、第１の絶縁膜を順次除去し、さらに前記第３、第
２、第１の絶縁膜をマスクとして前記半導体基板を所定
の深さまで掘削し素子分離用溝を形成する第２の工程
と、前記第３の絶縁膜を除去する第３の工程と、前記第
１、第２の絶縁膜を含む前記半導体基板上に第４の絶縁
膜を前記素子分離用溝を完全に埋め尽くす厚さに形成す
る第４の工程と、前記第４の絶縁膜を前記第２の絶縁膜
の表面が露出するまで除去する第５の工程と、前記第２
の絶縁膜を除去する第６の工程と、前記第１の絶縁膜を
除去する第７の工程とからなる半導体装置の製造方法に
おいて、前記第５の工程と前記第７の工程との間に、少
なくとも、前記基板全体にイオン注入する第８の工程
と、前記基板全体を熱処理する第９の工程とが含まれる
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第５の工程の後に前記第８の工程
と、前記第８の工程の後に前記第６の工程と、前記第６
の工程の後に前記第９の工程と、前記第９の工程の後に
前記第７の工程とを含む請求項１記載の半導体装置の製
造方法。 - 【請求項３】 前記イオン注入は、注入イオンがシリコ
ンで、エネルギーが１０乃至３０ＫｅＶ、ドーズ量が４
×１０14乃至１×１０16ａｔｏｍｓ／ｃｍ2である請求
項２記載の半導体装置の製造方法。 - 【請求項４】 前記第５の工程の後に前記第６の工程
と、前記第６の工程の後に前記第８の工程と、前記第８
の工程の後に前記第９の工程と、前記第９の工程の後に
前記第７の工程とを含む請求項１記載の半導体装置の製
造方法。 - 【請求項５】 前記イオン注入は、注入イオンがシリコ
ンで、エネルギーが１０乃至３０ＫｅＶでドーズ量が１
×１０15乃至１×１０16ａｔｏｍｓ／ｃｍ2である請求
項４記載の半導体装置の製造方法。 - 【請求項６】 前記熱処理は、窒素、水素を含む窒素、
アルゴンのいずれかの雰囲気中で、温度が９００乃至１
０００℃で処理時間が１０乃至６０分である請求項２又
は請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9280421A JP3063705B2 (ja) | 1997-10-14 | 1997-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9280421A JP3063705B2 (ja) | 1997-10-14 | 1997-10-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11121607A JPH11121607A (ja) | 1999-04-30 |
| JP3063705B2 true JP3063705B2 (ja) | 2000-07-12 |
Family
ID=17624819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9280421A Expired - Fee Related JP3063705B2 (ja) | 1997-10-14 | 1997-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063705B2 (ja) |
Families Citing this family (11)
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|---|---|---|---|---|
| KR20010001064A (ko) * | 1999-06-01 | 2001-01-05 | 김영환 | 반도체 장치의 분리구조 제조방법 |
| JP4651172B2 (ja) * | 1999-11-25 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100355865B1 (ko) * | 1999-12-31 | 2002-10-12 | 아남반도체 주식회사 | 반도체 소자용 절연막의 평탄화 방법 및 이에 사용되는연마제 |
| JP3344397B2 (ja) | 2000-01-21 | 2002-11-11 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4867171B2 (ja) * | 2005-01-21 | 2012-02-01 | 富士電機株式会社 | 半導体装置の製造方法 |
| KR100632640B1 (ko) * | 2005-03-10 | 2006-10-12 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| JP2007134492A (ja) * | 2005-11-10 | 2007-05-31 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US20070132056A1 (en) * | 2005-12-09 | 2007-06-14 | Advanced Analogic Technologies, Inc. | Isolation structures for semiconductor integrated circuit substrates and methods of forming the same |
| JP5130677B2 (ja) * | 2006-08-16 | 2013-01-30 | ヤマハ株式会社 | 半導体装置の製法 |
| CN108352357B (zh) * | 2015-10-23 | 2023-02-17 | 应用材料公司 | 用于先进cmp及凹槽流的间隙填充膜改性 |
| US10535550B2 (en) * | 2017-08-28 | 2020-01-14 | International Business Machines Corporation | Protection of low temperature isolation fill |
-
1997
- 1997-10-14 JP JP9280421A patent/JP3063705B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11121607A (ja) | 1999-04-30 |
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