JP3344397B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3344397B2 JP3344397B2 JP2000013430A JP2000013430A JP3344397B2 JP 3344397 B2 JP3344397 B2 JP 3344397B2 JP 2000013430 A JP2000013430 A JP 2000013430A JP 2000013430 A JP2000013430 A JP 2000013430A JP 3344397 B2 JP3344397 B2 JP 3344397B2
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、ＳＴＩ（ｓｈａｌｌｏｗ−ｔｒｅｎｃ
ｈ−ｉｓｏｌａｔｉｏｎ）構造の素子分離領域の形成方
法に関する。
法に関し、特に、ＳＴＩ（ｓｈａｌｌｏｗ−ｔｒｅｎｃ
ｈ−ｉｓｏｌａｔｉｏｎ）構造の素子分離領域の形成方
法に関する。
【０００２】
【従来の技術】近年の半導体装置の高集積化では、素子
分離領域の面積の縮小も必須になっている。このため、
素子分離領域は、ＬＯＣＯＳ法に代って、ＳＴＩ構造の
ものが採用され始めている。しかしながら、ＳＴＩ構造
の素子分離領域では、（溝形成後に全面に絶縁膜を形成
し）溝を充填する絶縁膜のエッチバックに伴なって、溝
上端部近傍における半導体基板表面と充填絶縁膜との段
差による凹部が形成されて、これの存在によるゲート電
極材料の溝上端部に沿ったエッチング残り，逆狭チャネ
ル効果の発生等が問題になりつつある。
分離領域の面積の縮小も必須になっている。このため、
素子分離領域は、ＬＯＣＯＳ法に代って、ＳＴＩ構造の
ものが採用され始めている。しかしながら、ＳＴＩ構造
の素子分離領域では、（溝形成後に全面に絶縁膜を形成
し）溝を充填する絶縁膜のエッチバックに伴なって、溝
上端部近傍における半導体基板表面と充填絶縁膜との段
差による凹部が形成されて、これの存在によるゲート電
極材料の溝上端部に沿ったエッチング残り，逆狭チャネ
ル効果の発生等が問題になりつつある。
【０００３】この問題に対しての代表的な対策技術が、
特開平１０−５０８２２号公報に開示されている。
特開平１０−５０８２２号公報に開示されている。
【０００４】半導体装置の素子分離領域の製造工程の断
面模式図である図７を参照すると、上記公開公報に記載
されたＳＴＩ構造の素子分離領域は、以下のとおりに形
成される。
面模式図である図７を参照すると、上記公開公報に記載
されたＳＴＩ構造の素子分離領域は、以下のとおりに形
成される。
【０００５】まず、シリコン基板３０１の表面に熱酸化
によりパッド酸化膜３０２が形成され、続いて、ＣＶＤ
により窒化シリコン膜３２１が全面に形成される。窒化
シリコン膜３２１の表面上にフォトレジスト膜パターン
３２２が形成される。フォトレジスト膜パターン３２２
をマスクにして、窒化シリコン膜３２１，パッド酸化膜
３０２およびシリコン基板３０１が順次異方性エッチン
グされて、シリコン基板３０１の表面に溝３０３が形成
される〔図７（ａ）〕。
によりパッド酸化膜３０２が形成され、続いて、ＣＶＤ
により窒化シリコン膜３２１が全面に形成される。窒化
シリコン膜３２１の表面上にフォトレジスト膜パターン
３２２が形成される。フォトレジスト膜パターン３２２
をマスクにして、窒化シリコン膜３２１，パッド酸化膜
３０２およびシリコン基板３０１が順次異方性エッチン
グされて、シリコン基板３０１の表面に溝３０３が形成
される〔図７（ａ）〕。
【０００６】次に、フォトレジスト膜パターン３２２が
除去される。その後、全面に酸化シリコン系の絶縁膜が
形成される。窒化シリコン膜３２１をストッパとして、
第１回目のＣＭＰが行なわれ、溝３０３を充填する姿態
を有して絶縁膜３０５が残置形成される〔図７
（ｂ）〕。
除去される。その後、全面に酸化シリコン系の絶縁膜が
形成される。窒化シリコン膜３２１をストッパとして、
第１回目のＣＭＰが行なわれ、溝３０３を充填する姿態
を有して絶縁膜３０５が残置形成される〔図７
（ｂ）〕。
【０００７】続いて、窒化シリコン膜３２１が選択的に
除去される〔図７（ｃ）〕。
除去される〔図７（ｃ）〕。
【０００８】引き続いて、シリコン基板３０１をストッ
パとして、第２回目のＣＭＰが行なわれ、絶縁膜３０５
およびパッド酸化膜３０２が除去され、溝３０３を充填
する姿態を有した絶縁膜３０５ａが残置形成される。こ
れにより、ＳＴＩ構造の素子分離領域３１３が形成され
る〔図７（ｄ）〕。
パとして、第２回目のＣＭＰが行なわれ、絶縁膜３０５
およびパッド酸化膜３０２が除去され、溝３０３を充填
する姿態を有した絶縁膜３０５ａが残置形成される。こ
れにより、ＳＴＩ構造の素子分離領域３１３が形成され
る〔図７（ｄ）〕。
【０００９】上記公開公報記載の素子分離領域の形成方
法によれば、溝３０３の上端において、絶縁膜３０５ａ
の上面とシリコン基板３０１の表面とは概ね一致して、
上記凹部の形成は回避される。その結果、ゲート電極材
料の溝上端部に沿ったエッチング残り，逆狭チャネル効
果の発生等の問題は解決される。
法によれば、溝３０３の上端において、絶縁膜３０５ａ
の上面とシリコン基板３０１の表面とは概ね一致して、
上記凹部の形成は回避される。その結果、ゲート電極材
料の溝上端部に沿ったエッチング残り，逆狭チャネル効
果の発生等の問題は解決される。
【００１０】
【発明が解決しようとする課題】しかしながら上記特開
平１０−５０８２２号公報記載の製造方法では、第２回
目のＣＭＰがシリコン基板をストッパにして行なわれて
いることから、シリコン基板の表面の活性領域となる部
分がこのＣＭＰに晒されることになる。このため、ＣＭ
Ｐに使用されるスリラー中の金属イオンによりこの活性
領域が汚染されて、シリコン基板表面に形成する半導体
装置の電気特性に悪影響を与えるという問題が生じる。
さらには、この活性領域をなすシリコン基板表面が荒れ
ることになり、この表面有れを回復するための新たな平
坦化工程が必要になる。
平１０−５０８２２号公報記載の製造方法では、第２回
目のＣＭＰがシリコン基板をストッパにして行なわれて
いることから、シリコン基板の表面の活性領域となる部
分がこのＣＭＰに晒されることになる。このため、ＣＭ
Ｐに使用されるスリラー中の金属イオンによりこの活性
領域が汚染されて、シリコン基板表面に形成する半導体
装置の電気特性に悪影響を与えるという問題が生じる。
さらには、この活性領域をなすシリコン基板表面が荒れ
ることになり、この表面有れを回復するための新たな平
坦化工程が必要になる。
【００１１】したがって本発明の目的は、電気特性を損
なわず，新たな平坦化工程を必要としないＳＴＩ構造の
素子分離領域の形成方法を提供することにある。
なわず，新たな平坦化工程を必要としないＳＴＩ構造の
素子分離領域の形成方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法の第１の態様は、シリコン基板の表面に第１の熱
酸化によりパッド酸化膜を形成し、全面に窒化シリコン
膜を形成し、この窒化シリコン膜の表面に形成したフォ
トレジスト膜パターンをマスクにして、この窒化シリコ
ン膜およびパッド酸化膜を異方性エッチングし、さら
に、このシリコン基板の表面を所定の深さだけテーパー
・エッチングして溝を形成する工程と、第２の熱酸化に
より、上記溝の表面に所要の膜厚を有した表面保護酸化
膜を形成する工程と、全面に第１の酸化シリコン膜を形
成し、上記窒化シリコン膜の上面が露出するまでこの第
１の酸化シリコン膜に第１のＣＭＰを行なう工程と、上
記窒化シリコン膜を選択的に除去し、ＬＰＣＶＤにより
全面に所望の膜厚を有したＨＴＯ膜を形成し、さらに、
全面に第２の酸化シリコン膜を形成する工程と、上記シ
リコン基板の表面の全面が上記パッド酸化膜の少なくと
も一部に覆われた姿態を有して、第２のＣＭＰによる平
坦化を行なう工程と、上記シリコン基板の表面が露出す
るまで、弗酸系のエッチング液でウェット・エッチング
を行なう工程とを有することを特徴とする。
造方法の第１の態様は、シリコン基板の表面に第１の熱
酸化によりパッド酸化膜を形成し、全面に窒化シリコン
膜を形成し、この窒化シリコン膜の表面に形成したフォ
トレジスト膜パターンをマスクにして、この窒化シリコ
ン膜およびパッド酸化膜を異方性エッチングし、さら
に、このシリコン基板の表面を所定の深さだけテーパー
・エッチングして溝を形成する工程と、第２の熱酸化に
より、上記溝の表面に所要の膜厚を有した表面保護酸化
膜を形成する工程と、全面に第１の酸化シリコン膜を形
成し、上記窒化シリコン膜の上面が露出するまでこの第
１の酸化シリコン膜に第１のＣＭＰを行なう工程と、上
記窒化シリコン膜を選択的に除去し、ＬＰＣＶＤにより
全面に所望の膜厚を有したＨＴＯ膜を形成し、さらに、
全面に第２の酸化シリコン膜を形成する工程と、上記シ
リコン基板の表面の全面が上記パッド酸化膜の少なくと
も一部に覆われた姿態を有して、第２のＣＭＰによる平
坦化を行なう工程と、上記シリコン基板の表面が露出す
るまで、弗酸系のエッチング液でウェット・エッチング
を行なう工程とを有することを特徴とする。
【００１３】好ましくは、上記第１の酸化シリコン膜が
ＨＤ−ＰＥＣＶＤにより形成される。上記第２の酸化シ
リコン膜はＨＤ−ＰＥＣＶＤにより形成される。また
は、上記第２の酸化シリコン膜は、オゾンとＴＥＯＳと
を原料として２．７×１０ ４ Ｐａ程度の準常圧化学気相
成長法により形成された酸化シリコン膜，もしくは，水
素化無機ＳＯＧ膜からなり、上記第２のＣＭＰの前に上
記第２の酸化シリコン膜を酸化雰囲気で熱処理する工程
を有する。
ＨＤ−ＰＥＣＶＤにより形成される。上記第２の酸化シ
リコン膜はＨＤ−ＰＥＣＶＤにより形成される。また
は、上記第２の酸化シリコン膜は、オゾンとＴＥＯＳと
を原料として２．７×１０ ４ Ｐａ程度の準常圧化学気相
成長法により形成された酸化シリコン膜，もしくは，水
素化無機ＳＯＧ膜からなり、上記第２のＣＭＰの前に上
記第２の酸化シリコン膜を酸化雰囲気で熱処理する工程
を有する。
【００１４】あるいは、上記第１の酸化シリコン膜はオ
ゾンとＴＥＯＳとを原料として準常圧化学気相成長法に
より形成された酸化シリコン膜，もしくは，水素化無機
ＳＯＧ膜からなり、上記第１のＣＭＰと上記窒化シリコ
ン膜の選択除去との間に、上記第１の酸化シリコン膜を
酸化雰囲気で熱処理する工程を有し、上記第２の酸化シ
リコン膜が、オゾンとＴＥＯＳとを原料として準常圧化
学気相成長法により形成された酸化シリコン膜，もしく
は，水素化無機ＳＯＧ膜からなり、上記第２のＣＭＰの
前に、上記第２の酸化シリコン膜を酸化雰囲気で熱処理
する工程を有する。
ゾンとＴＥＯＳとを原料として準常圧化学気相成長法に
より形成された酸化シリコン膜，もしくは，水素化無機
ＳＯＧ膜からなり、上記第１のＣＭＰと上記窒化シリコ
ン膜の選択除去との間に、上記第１の酸化シリコン膜を
酸化雰囲気で熱処理する工程を有し、上記第２の酸化シ
リコン膜が、オゾンとＴＥＯＳとを原料として準常圧化
学気相成長法により形成された酸化シリコン膜，もしく
は，水素化無機ＳＯＧ膜からなり、上記第２のＣＭＰの
前に、上記第２の酸化シリコン膜を酸化雰囲気で熱処理
する工程を有する。
【００１５】本発明の半導体装置の製造方法の第２の態
様は、シリコン基板の表面に第１の熱酸化によりパッド
酸化膜を形成し、全面に窒化シリコン膜を形成し、この
窒化シリコン膜の表面に形成したフォトレジスト膜パタ
ーンをマスクにして、この窒化シリコン膜およびパッド
酸化膜を異方性エッチングし、さらに、このシリコン基
板の表面を所定の深さだけテーパー・エッチングして溝
を形成する工程と、第２の熱酸化により、上記溝の表面
に所要の膜厚を有した表面保護酸化膜を形成する工程
と、全面に第１の酸化シリコン膜を形成し、上記窒化シ
リコン膜の上面が露出するまでこの第１の酸化シリコン
膜に第１のＣＭＰを行なう工程と、上記窒化シリコン膜
を選択的に除去し、熱酸化により上記パッド酸化膜を所
要の膜厚の熱酸化膜に変換する工程と、全面に第２の酸
化シリコン膜を形成する工程と、上記シリコン基板の表
面の全面が上記熱酸化膜の少なくとも一部に覆われた姿
態を有して、第２のＣＭＰによる平坦化を行なう工程
と、上記シリコン基板の表面が露出するまで、弗酸系の
エッチング液でウェット・エッチングを行なう工程とを
有することを特徴とする。
様は、シリコン基板の表面に第１の熱酸化によりパッド
酸化膜を形成し、全面に窒化シリコン膜を形成し、この
窒化シリコン膜の表面に形成したフォトレジスト膜パタ
ーンをマスクにして、この窒化シリコン膜およびパッド
酸化膜を異方性エッチングし、さらに、このシリコン基
板の表面を所定の深さだけテーパー・エッチングして溝
を形成する工程と、第２の熱酸化により、上記溝の表面
に所要の膜厚を有した表面保護酸化膜を形成する工程
と、全面に第１の酸化シリコン膜を形成し、上記窒化シ
リコン膜の上面が露出するまでこの第１の酸化シリコン
膜に第１のＣＭＰを行なう工程と、上記窒化シリコン膜
を選択的に除去し、熱酸化により上記パッド酸化膜を所
要の膜厚の熱酸化膜に変換する工程と、全面に第２の酸
化シリコン膜を形成する工程と、上記シリコン基板の表
面の全面が上記熱酸化膜の少なくとも一部に覆われた姿
態を有して、第２のＣＭＰによる平坦化を行なう工程
と、上記シリコン基板の表面が露出するまで、弗酸系の
エッチング液でウェット・エッチングを行なう工程とを
有することを特徴とする。
【００１６】好ましくは、上記第１の酸化シリコン膜は
ＨＤ−ＰＥＣＶＤにより形成される。上記第２の酸化シ
リコン膜はＨＤ−ＰＥＣＶＤにより形成される。また
は、上記第２の酸化シリコン膜は、オゾンとＴＥＯＳと
を原料として準常圧化学気相成長法により形成された酸
化シリコン膜，もしくは，水素化無機ＳＯＧ膜からな
り、上記第２のＣＭＰの前に、上記第２の酸化シリコン
膜を酸化雰囲気で熱処理する工程を有する。
ＨＤ−ＰＥＣＶＤにより形成される。上記第２の酸化シ
リコン膜はＨＤ−ＰＥＣＶＤにより形成される。また
は、上記第２の酸化シリコン膜は、オゾンとＴＥＯＳと
を原料として準常圧化学気相成長法により形成された酸
化シリコン膜，もしくは，水素化無機ＳＯＧ膜からな
り、上記第２のＣＭＰの前に、上記第２の酸化シリコン
膜を酸化雰囲気で熱処理する工程を有する。
【００１７】あるいは、上記第１の酸化シリコン膜は、
オゾンとＴＥＯＳとを原料として準常圧化学気相成長法
により形成された酸化シリコン膜，もしくは，水素化無
機ＳＯＧ膜からなり、上記第２の酸化シリコン膜は、オ
ゾンとＴＥＯＳとを原料として準常圧化学気相成長法に
より形成された酸化シリコン膜，もしくは，水素化無機
ＳＯＧ膜からなり、上記第２のＣＭＰの前に、上記第２
の酸化シリコン膜を酸化雰囲気で熱処理する工程を有す
ることを特徴とする。
オゾンとＴＥＯＳとを原料として準常圧化学気相成長法
により形成された酸化シリコン膜，もしくは，水素化無
機ＳＯＧ膜からなり、上記第２の酸化シリコン膜は、オ
ゾンとＴＥＯＳとを原料として準常圧化学気相成長法に
より形成された酸化シリコン膜，もしくは，水素化無機
ＳＯＧ膜からなり、上記第２のＣＭＰの前に、上記第２
の酸化シリコン膜を酸化雰囲気で熱処理する工程を有す
ることを特徴とする。
【００１８】
【発明の実施の形態】次に、図面を参照して本発明につ
いて説明する。
いて説明する。
【００１９】半導体装置の素子分離領域の製造工程の断
面模式図である図１を参照すると、本発明の第１の実施
の形態の第１の実施例によるＳＴＩ構造の素子分離領域
は、以下のとおりに形成される。
面模式図である図１を参照すると、本発明の第１の実施
の形態の第１の実施例によるＳＴＩ構造の素子分離領域
は、以下のとおりに形成される。
【００２０】まず、シリコン基板１０１の表面に、熱酸
化によりパッド酸化膜１０２が形成される。パッド酸化
膜１０２の膜厚は、８ｎｍ〜１６ｎｍ程度である。ＣＶ
Ｄにより、全面に膜厚５０ｎｍ〜２００ｎｍ程度の窒化
シリコン膜１２１が形成される。パッド酸化膜１０２を
設けるのは、後工程で行なう熱処理時を含めての応力緩
和のためであり、さらには、窒化シリコン膜１２２をウ
ェット・エッチングで除去する場合には、エッチング・
ストッパとして機能するとともに，活性領域となるシリ
コン基板１０１の表面を保護するためである。
化によりパッド酸化膜１０２が形成される。パッド酸化
膜１０２の膜厚は、８ｎｍ〜１６ｎｍ程度である。ＣＶ
Ｄにより、全面に膜厚５０ｎｍ〜２００ｎｍ程度の窒化
シリコン膜１２１が形成される。パッド酸化膜１０２を
設けるのは、後工程で行なう熱処理時を含めての応力緩
和のためであり、さらには、窒化シリコン膜１２２をウ
ェット・エッチングで除去する場合には、エッチング・
ストッパとして機能するとともに，活性領域となるシリ
コン基板１０１の表面を保護するためである。
【００２１】次に、窒化シリコン膜１２１の表面上に
は、フォトレジスト膜パターン１２２が形成される。フ
ォトレジスト膜パターン１２２をマスクにして、窒化シ
リコン膜１２２，パッド酸化膜１０２が順次異方性エッ
チングされる。さらに引き続いて、フォトレジスト膜パ
ターン１２２をマスクにして、シリコン基板１０１が例
えばＣｌ2 ＋Ｏ2 （＋ＨＢｒ）の混合ガスによる異方性
エッチングによりテーパー・エッチングされて、シリコ
ン基板１０１の表面に溝１０３が形成される。溝１０３
のテーパー角度，最小幅および深さは、それぞれ８０°
〜８５°程度，０．１μｍ〜０．２５μｍ程度および１
５０ｎｍ〜５００ｎｍ程度である〔図１（ａ）〕。
は、フォトレジスト膜パターン１２２が形成される。フ
ォトレジスト膜パターン１２２をマスクにして、窒化シ
リコン膜１２２，パッド酸化膜１０２が順次異方性エッ
チングされる。さらに引き続いて、フォトレジスト膜パ
ターン１２２をマスクにして、シリコン基板１０１が例
えばＣｌ2 ＋Ｏ2 （＋ＨＢｒ）の混合ガスによる異方性
エッチングによりテーパー・エッチングされて、シリコ
ン基板１０１の表面に溝１０３が形成される。溝１０３
のテーパー角度，最小幅および深さは、それぞれ８０°
〜８５°程度，０．１μｍ〜０．２５μｍ程度および１
５０ｎｍ〜５００ｎｍ程度である〔図１（ａ）〕。
【００２２】上記フォトレジスト膜パターン１２２が除
去された後、熱酸化により、溝１０３の表面に、表面保
護酸化膜１０４ａが形成される。表面保護酸化膜１０４
ａの膜厚は、少なくとも３０ｎｍであり，好ましくは４
０ｎｍ程度である。
去された後、熱酸化により、溝１０３の表面に、表面保
護酸化膜１０４ａが形成される。表面保護酸化膜１０４
ａの膜厚は、少なくとも３０ｎｍであり，好ましくは４
０ｎｍ程度である。
【００２３】本第１の実施例において、表面保護酸化膜
１０４ａを形成する目的は、溝１０３の上端をまるめる
ことと、後工程でのバイアス・スパッタリンクを伴なっ
た高密度プラズマ励起気相成長法（ＨＤ−ＰＥＣＶＤ）
による第１の酸化シリコン膜の形成の際に，このＨＤ−
ＰＥＣＶＤによる溝１０３表面のシリコン基板１０１を
アタックから保護するためである。このアタックからの
保護のために、表面保護酸化膜１０４ａの膜厚は、少な
くとも３０ｎｍ程度必要である。しかしながら、表面保
護酸化膜１０４ａの膜厚が厚すぎると、溝１０３上端に
おけるバーズ・ビーク部が増大して活性領域の面積が目
的とする値より縮小（に伴なうチャネル幅の縮小）され
るとともに、ストレス等の増大が生じる。
１０４ａを形成する目的は、溝１０３の上端をまるめる
ことと、後工程でのバイアス・スパッタリンクを伴なっ
た高密度プラズマ励起気相成長法（ＨＤ−ＰＥＣＶＤ）
による第１の酸化シリコン膜の形成の際に，このＨＤ−
ＰＥＣＶＤによる溝１０３表面のシリコン基板１０１を
アタックから保護するためである。このアタックからの
保護のために、表面保護酸化膜１０４ａの膜厚は、少な
くとも３０ｎｍ程度必要である。しかしながら、表面保
護酸化膜１０４ａの膜厚が厚すぎると、溝１０３上端に
おけるバーズ・ビーク部が増大して活性領域の面積が目
的とする値より縮小（に伴なうチャネル幅の縮小）され
るとともに、ストレス等の増大が生じる。
【００２４】次に、バイアス・スパッタリンクを伴なっ
たＨＤ−ＰＥＣＶＤにより、溝１０３を充填し，かつ，
窒化シリコン膜１２１の表面を覆う姿態を有して、第１
の酸化シリコン膜（図に明示せず）が形成される。この
第１の酸化シリコン膜は、熱酸化により形成された酸化
シリコン膜の特性に近い特性を有している。ＨＤ−ＰＥ
ＣＶＤとしては、ＥＣＲ−ＰＥＣＶＤ，ＩＣＰ（Ｉｎｄ
ｕｃｔｉｖｅｌｙ−Ｃｏｕｐｌｅｄ−Ｐｌａｓｍａ）に
よるＣＶＤ，ヘリコン波ＰＥＣＶＤ等がある。続いて、
窒化シリコン膜１２１をストッパとして、第１回目のＣ
ＭＰが行なわれ、溝１０３（並びに窒化シリコン膜１２
１の空隙部）を充填する（第１の）酸化シリコン膜１０
５ａが残置形成される〔図１（ｂ）〕。
たＨＤ−ＰＥＣＶＤにより、溝１０３を充填し，かつ，
窒化シリコン膜１２１の表面を覆う姿態を有して、第１
の酸化シリコン膜（図に明示せず）が形成される。この
第１の酸化シリコン膜は、熱酸化により形成された酸化
シリコン膜の特性に近い特性を有している。ＨＤ−ＰＥ
ＣＶＤとしては、ＥＣＲ−ＰＥＣＶＤ，ＩＣＰ（Ｉｎｄ
ｕｃｔｉｖｅｌｙ−Ｃｏｕｐｌｅｄ−Ｐｌａｓｍａ）に
よるＣＶＤ，ヘリコン波ＰＥＣＶＤ等がある。続いて、
窒化シリコン膜１２１をストッパとして、第１回目のＣ
ＭＰが行なわれ、溝１０３（並びに窒化シリコン膜１２
１の空隙部）を充填する（第１の）酸化シリコン膜１０
５ａが残置形成される〔図１（ｂ）〕。
【００２５】次に、（熱燐酸を用いた）ウェット・エッ
チングもしくは、ドライ・エッチングにより、窒化シリ
コン膜１２１が選択的に除去される。ＳｉＨ4 ＋Ｎ2 Ｏ
あるいはＳｉＨ2 Ｃｌ2 ＋Ｎ2 Ｏからなる混合ガスを用
いた減圧気相成長法（ＬＰＣＶＤ）により、全面に所望
の膜厚を有した高温酸化膜（ＨＴＯ膜）１０７ａが形成
される。ＨＴＯ膜１０７ａの所望の膜厚としては、これ
とパッド酸化膜１０２との合計膜厚が少なくとも３０ｎ
ｍ程度あればよい。このＨＴＯ膜１０７ａは、表面保護
酸化膜１０４ａと同じ理由で形成される。続いて、ＨＤ
−ＰＥＣＶＤにより、全面に第２の酸化シリコン膜１０
８ａが形成される〔図１（ｃ）〕。
チングもしくは、ドライ・エッチングにより、窒化シリ
コン膜１２１が選択的に除去される。ＳｉＨ4 ＋Ｎ2 Ｏ
あるいはＳｉＨ2 Ｃｌ2 ＋Ｎ2 Ｏからなる混合ガスを用
いた減圧気相成長法（ＬＰＣＶＤ）により、全面に所望
の膜厚を有した高温酸化膜（ＨＴＯ膜）１０７ａが形成
される。ＨＴＯ膜１０７ａの所望の膜厚としては、これ
とパッド酸化膜１０２との合計膜厚が少なくとも３０ｎ
ｍ程度あればよい。このＨＴＯ膜１０７ａは、表面保護
酸化膜１０４ａと同じ理由で形成される。続いて、ＨＤ
−ＰＥＣＶＤにより、全面に第２の酸化シリコン膜１０
８ａが形成される〔図１（ｃ）〕。
【００２６】次に、第２回目のＣＭＰが行なわれて、例
えば酸化シリコン膜１０８ａａ，ＨＴＯ膜１０７ａａ，
酸化シリコン膜１０５ａａが残置する〔図１（ｄ）〕。
このＣＭＰは、シリコン基板１０１の表面がパッド酸化
膜１０２（の少なくとも一部）により覆われた状態（シ
リコン基板１０１の表面が露出しない状態）で、停止さ
れることが好ましい。これは、次工程におけるウェット
・エッチングを、目的とする精度で行なうためである。
この第２回目のＣＭＰ中でのシリコン基板１０１の表面
上での残膜の膜厚測定は、静電容量法，光学的計測法等
により行なわれる。
えば酸化シリコン膜１０８ａａ，ＨＴＯ膜１０７ａａ，
酸化シリコン膜１０５ａａが残置する〔図１（ｄ）〕。
このＣＭＰは、シリコン基板１０１の表面がパッド酸化
膜１０２（の少なくとも一部）により覆われた状態（シ
リコン基板１０１の表面が露出しない状態）で、停止さ
れることが好ましい。これは、次工程におけるウェット
・エッチングを、目的とする精度で行なうためである。
この第２回目のＣＭＰ中でのシリコン基板１０１の表面
上での残膜の膜厚測定は、静電容量法，光学的計測法等
により行なわれる。
【００２７】次に、バッファード弗酸あるいは稀弗酸に
よるウェット・エッチングが、シリコン基板１０１表面
の露出するまで行なわれて、溝１０３に表面保護酸化膜
１０４ａａ，酸化シリコン膜１０５ａｂが残置形成され
てなるＳＴＩ構造の素子分離領域１１３ａが、形成され
る〔図１（ｅ）〕。
よるウェット・エッチングが、シリコン基板１０１表面
の露出するまで行なわれて、溝１０３に表面保護酸化膜
１０４ａａ，酸化シリコン膜１０５ａｂが残置形成され
てなるＳＴＩ構造の素子分離領域１１３ａが、形成され
る〔図１（ｅ）〕。
【００２８】本第１の実施の形態の本第１の実施例にお
いて、第２回目のＣＭＰの後にウェット・エッチングに
よりシリコン基板１０１の表面が露出されることから、
ＣＭＰによるの活性領域の汚染，表面の荒れの形成は解
消され、新たな平坦化工程を必要としない。さらに、本
第１の実施例によれば、素子分離領域１１３ａを充填す
る表面保護酸化膜１０４ａａ並びに酸化シリコン膜１０
５ａｂの上面と、シリコン基板１０１表面との段差を２
０ｎｍ以下に制御することは容易なことから、逆狭チャ
ネル効果の発生の抑制も容易になるとともに、例えばゲ
ート電極形成時におけるゲート電極材料の溝上端部に沿
った残留の回避も容易になる。
いて、第２回目のＣＭＰの後にウェット・エッチングに
よりシリコン基板１０１の表面が露出されることから、
ＣＭＰによるの活性領域の汚染，表面の荒れの形成は解
消され、新たな平坦化工程を必要としない。さらに、本
第１の実施例によれば、素子分離領域１１３ａを充填す
る表面保護酸化膜１０４ａａ並びに酸化シリコン膜１０
５ａｂの上面と、シリコン基板１０１表面との段差を２
０ｎｍ以下に制御することは容易なことから、逆狭チャ
ネル効果の発生の抑制も容易になるとともに、例えばゲ
ート電極形成時におけるゲート電極材料の溝上端部に沿
った残留の回避も容易になる。
【００２９】半導体装置の素子分離領域の主要製造工程
の断面模式図である図２を参照すると、本第１の実施の
形態の第２の実施例によるＳＴＩ構造の素子分離領域
は、以下のとおりに形成される。
の断面模式図である図２を参照すると、本第１の実施の
形態の第２の実施例によるＳＴＩ構造の素子分離領域
は、以下のとおりに形成される。
【００３０】まず、上記第１の実施例と同様に、シリコ
ン基板１０１の表面に、熱酸化によりパッド酸化膜１０
２が形成される。パッド酸化膜１０２の膜厚は、８ｎｍ
〜１６ｎｍ程度である。ＣＶＤにより、全面に膜厚５０
ｎｍ〜２００ｎｍ程度の窒化シリコン膜（図示せず）が
形成される。窒化シリコン膜の表面上にフォトレジスト
膜パターン（図示せず）が形成された後、このフォトレ
ジスト膜パターンをマスクにして窒化シリコン膜，パッ
ド酸化膜１０２およびシリコン基板１０１が順次異方性
エッチングされて、シリコン基板１０１の表面にはテー
パーを有した溝１０３が形成される。上記フォトレジス
ト膜パターンが除去された後、表面保護酸化膜１０４ｂ
が溝１０３の表面に熱酸化により形成される。この表面
保護酸化膜１０４ｂの膜厚も、少なくとも３０ｎｍであ
り，好ましくは４０ｎｍ程度である。
ン基板１０１の表面に、熱酸化によりパッド酸化膜１０
２が形成される。パッド酸化膜１０２の膜厚は、８ｎｍ
〜１６ｎｍ程度である。ＣＶＤにより、全面に膜厚５０
ｎｍ〜２００ｎｍ程度の窒化シリコン膜（図示せず）が
形成される。窒化シリコン膜の表面上にフォトレジスト
膜パターン（図示せず）が形成された後、このフォトレ
ジスト膜パターンをマスクにして窒化シリコン膜，パッ
ド酸化膜１０２およびシリコン基板１０１が順次異方性
エッチングされて、シリコン基板１０１の表面にはテー
パーを有した溝１０３が形成される。上記フォトレジス
ト膜パターンが除去された後、表面保護酸化膜１０４ｂ
が溝１０３の表面に熱酸化により形成される。この表面
保護酸化膜１０４ｂの膜厚も、少なくとも３０ｎｍであ
り，好ましくは４０ｎｍ程度である。
【００３１】次に、上記第１の実施例と同様に、バイア
ス・スパッタリンクを伴なったＨＤ−ＰＥＣＶＤによ
り、溝１０３を充填し，かつ，上記窒化シリコン膜の表
面を覆う姿態を有して、第１の酸化シリコン膜（図に明
示せず）が形成される。続いて、上記窒化シリコン膜を
ストッパとして、第１回目のＣＭＰが行なわれ、溝１０
３（並びに上記窒化シリコン膜の空隙部）を充填する
（第１の）酸化シリコン膜１０５ｂが残置形成される。
上記窒化シリコン膜が選択的に除去される。ＬＰＣＶＤ
により、全面に所望の膜厚を有したＨＴＯ膜１０７ｂが
形成される。ＨＴＯ膜１０７ｂとパッド酸化膜１０２と
の合計膜厚も、少なくとも３０ｎｍ程度あればよい。
ス・スパッタリンクを伴なったＨＤ−ＰＥＣＶＤによ
り、溝１０３を充填し，かつ，上記窒化シリコン膜の表
面を覆う姿態を有して、第１の酸化シリコン膜（図に明
示せず）が形成される。続いて、上記窒化シリコン膜を
ストッパとして、第１回目のＣＭＰが行なわれ、溝１０
３（並びに上記窒化シリコン膜の空隙部）を充填する
（第１の）酸化シリコン膜１０５ｂが残置形成される。
上記窒化シリコン膜が選択的に除去される。ＬＰＣＶＤ
により、全面に所望の膜厚を有したＨＴＯ膜１０７ｂが
形成される。ＨＴＯ膜１０７ｂとパッド酸化膜１０２と
の合計膜厚も、少なくとも３０ｎｍ程度あればよい。
【００３２】次に、上記第１の実施例と相違した成膜方
法により、第２の酸化シリコン膜１０９ｂが形成される
〔図２（ａ）〕。酸化シリコン膜１０９ｂは、オゾン
（Ｏ3）＋ＴＥＯＳを原料とした（２．７×１０4 Ｐａ
程度，４００℃〜５００℃での）準常圧気相成長法、あ
るいは、水素化無機ＳＯＧ膜の塗布，ベークにより形成
される。水素化無機ＳＯＧ膜は、カーボン・フリーのＳ
ＯＧ膜であり、他の無機ＳＯＧ膜と相違してベークによ
る体積収縮が極めて少なく、（ＨＳｉＯ3/2 ）nを原料
として形成される。
法により、第２の酸化シリコン膜１０９ｂが形成される
〔図２（ａ）〕。酸化シリコン膜１０９ｂは、オゾン
（Ｏ3）＋ＴＥＯＳを原料とした（２．７×１０4 Ｐａ
程度，４００℃〜５００℃での）準常圧気相成長法、あ
るいは、水素化無機ＳＯＧ膜の塗布，ベークにより形成
される。水素化無機ＳＯＧ膜は、カーボン・フリーのＳ
ＯＧ膜であり、他の無機ＳＯＧ膜と相違してベークによ
る体積収縮が極めて少なく、（ＨＳｉＯ3/2 ）nを原料
として形成される。
【００３３】続いて、８００℃〜１０００℃の酸素雰囲
気で熱処理が施されて、酸化シリコン膜１０９ｂが、緻
密化された酸化シリコン膜１０９ｂａに変化される〔図
２（ｂ）〕。この処理が必要なのは、第２回目のＣＭＰ
において、下地の酸化シリコン膜とこの第２の酸化シリ
コン膜との研磨速度の差を減らしておくためである。ま
た、ＨＴＯ膜１０７ｂとパッド酸化膜１０２との合計膜
厚を少なくとも３０ｎｍ程度に設定するのは、この熱処
理に際して、活性領域となるシリコン基板１０１表面
へ、第２の酸化シリコン膜から水分等の不純物が侵入す
るのを防ぐためである。
気で熱処理が施されて、酸化シリコン膜１０９ｂが、緻
密化された酸化シリコン膜１０９ｂａに変化される〔図
２（ｂ）〕。この処理が必要なのは、第２回目のＣＭＰ
において、下地の酸化シリコン膜とこの第２の酸化シリ
コン膜との研磨速度の差を減らしておくためである。ま
た、ＨＴＯ膜１０７ｂとパッド酸化膜１０２との合計膜
厚を少なくとも３０ｎｍ程度に設定するのは、この熱処
理に際して、活性領域となるシリコン基板１０１表面
へ、第２の酸化シリコン膜から水分等の不純物が侵入す
るのを防ぐためである。
【００３４】その後、上記第１の実施例と同様に、第２
回目のＣＭＰが行なわれて、例えば酸化シリコン膜１０
９ｂｂ，ＨＴＯ膜１０７ｂａ，酸化シリコン膜１０５ｂ
ａが残置する〔図２（ｃ）〕。
回目のＣＭＰが行なわれて、例えば酸化シリコン膜１０
９ｂｂ，ＨＴＯ膜１０７ｂａ，酸化シリコン膜１０５ｂ
ａが残置する〔図２（ｃ）〕。
【００３５】次に、上記第１の実施例と同様に、バッフ
ァード弗酸あるいは稀弗酸によるウェット・エッチング
が、シリコン基板１０１表面の露出するまで行なわれ
て、溝１０３に表面保護酸化膜１０４ｂａ，酸化シリコ
ン膜１０５ｂｂが残置形成されてなるＳＴＩ構造の素子
分離領域１１３ｂが、形成される〔図２（ｄ）〕。
ァード弗酸あるいは稀弗酸によるウェット・エッチング
が、シリコン基板１０１表面の露出するまで行なわれ
て、溝１０３に表面保護酸化膜１０４ｂａ，酸化シリコ
ン膜１０５ｂｂが残置形成されてなるＳＴＩ構造の素子
分離領域１１３ｂが、形成される〔図２（ｄ）〕。
【００３６】本第２の実施例は、上記第１の実施例の有
した効果を有している。
した効果を有している。
【００３７】半導体装置の素子分離領域の主要製造工程
の断面模式図である図３を参照すると、本第１の実施の
形態の第３の実施例によるＳＴＩ構造の素子分離領域
は、以下のとおりに形成される。
の断面模式図である図３を参照すると、本第１の実施の
形態の第３の実施例によるＳＴＩ構造の素子分離領域
は、以下のとおりに形成される。
【００３８】まず、上記第１，２の実施例と同様に、シ
リコン基板１０１の表面に熱酸化によりパッド酸化膜１
０２が形成され、ＣＶＤにより全面に窒化シリコン膜１
２１が形成される。窒化シリコン膜１２１の表面上にフ
ォトレジスト膜パターン（図示せず）が形成された後、
このフォトレジスト膜パターンをマスクにして窒化シリ
コン膜１２１，パッド酸化膜１０２およびシリコン基板
１０１が順次異方性エッチングされて、シリコン基板１
０１の表面には、テーパーを有した溝１０３が形成され
る。上記フォトレジスト膜パターンが除去された後、表
面保護酸化膜１０４ｃが溝１０３の表面に熱酸化により
形成される。表面保護酸化膜１０４ｃの膜厚も、少なく
とも３０ｎｍであり，好ましくは４０ｎｍ程度である。
リコン基板１０１の表面に熱酸化によりパッド酸化膜１
０２が形成され、ＣＶＤにより全面に窒化シリコン膜１
２１が形成される。窒化シリコン膜１２１の表面上にフ
ォトレジスト膜パターン（図示せず）が形成された後、
このフォトレジスト膜パターンをマスクにして窒化シリ
コン膜１２１，パッド酸化膜１０２およびシリコン基板
１０１が順次異方性エッチングされて、シリコン基板１
０１の表面には、テーパーを有した溝１０３が形成され
る。上記フォトレジスト膜パターンが除去された後、表
面保護酸化膜１０４ｃが溝１０３の表面に熱酸化により
形成される。表面保護酸化膜１０４ｃの膜厚も、少なく
とも３０ｎｍであり，好ましくは４０ｎｍ程度である。
【００３９】次に、上記第１，２の実施例と相違して、
Ｏ3 ＋ＴＥＯＳを原料とした準常圧気相成長法、あるい
は、水素化無機ＳＯＧ膜の塗布，ベークにより、溝１０
３を充填し，かつ，窒化シリコン膜１２１の表面を覆う
姿態を有して、第１の酸化シリコン膜１０６が形成され
る〔図３（ａ）〕。
Ｏ3 ＋ＴＥＯＳを原料とした準常圧気相成長法、あるい
は、水素化無機ＳＯＧ膜の塗布，ベークにより、溝１０
３を充填し，かつ，窒化シリコン膜１２１の表面を覆う
姿態を有して、第１の酸化シリコン膜１０６が形成され
る〔図３（ａ）〕。
【００４０】続いて、窒化シリコン膜１２１をストッパ
として、第１回目のＣＭＰが行なわれ、溝１０３（並び
に窒化シリコン膜１２１の空隙部）を充填する（第１
の）酸化シリコン膜１０６ｃが残置形成される〔図３
（ｂ）〕。
として、第１回目のＣＭＰが行なわれ、溝１０３（並び
に窒化シリコン膜１２１の空隙部）を充填する（第１
の）酸化シリコン膜１０６ｃが残置形成される〔図３
（ｂ）〕。
【００４１】次に、８００℃〜１０００℃の酸素雰囲気
で熱処理が施されて、酸化シリコン膜１０６ｃが緻密化
された酸化シリコン膜１０６ｃａになる〔図３
（ｃ）〕。
で熱処理が施されて、酸化シリコン膜１０６ｃが緻密化
された酸化シリコン膜１０６ｃａになる〔図３
（ｃ）〕。
【００４２】続いて、窒化シリコン膜１２１が選択的に
除去される。ＬＰＣＶＤにより、全面に所望の膜厚を有
したＨＴＯ膜１０７ｃが形成される。ＨＴＯ膜１０７ｃ
とパッド酸化膜１０２との合計膜厚も、少なくとも３０
ｎｍ程度あればよい。次に、上記第２の実施例と同様の
方法により、第２の酸化シリコン膜１０９ｃが形成され
る〔図３（ｄ）〕。図示は省略するが、その後、上記第
２の実施例と同様の方法により、本第３の実施例による
ＳＴＩ構造の素子分離領域が形成される。
除去される。ＬＰＣＶＤにより、全面に所望の膜厚を有
したＨＴＯ膜１０７ｃが形成される。ＨＴＯ膜１０７ｃ
とパッド酸化膜１０２との合計膜厚も、少なくとも３０
ｎｍ程度あればよい。次に、上記第２の実施例と同様の
方法により、第２の酸化シリコン膜１０９ｃが形成され
る〔図３（ｄ）〕。図示は省略するが、その後、上記第
２の実施例と同様の方法により、本第３の実施例による
ＳＴＩ構造の素子分離領域が形成される。
【００４３】本第３の実施例も、上記第１，第２の実施
例の有した効果を有している。
例の有した効果を有している。
【００４４】上記第１の実施の形態では、第１のＣＭＰ
により溝に第１の酸化シリコン膜が残置形成され、窒化
シリコン膜が除去された後、全面にＨＴＯ膜が形成され
ている。本発明の半導体装置の製造方法は、これに限定
されるものではない。
により溝に第１の酸化シリコン膜が残置形成され、窒化
シリコン膜が除去された後、全面にＨＴＯ膜が形成され
ている。本発明の半導体装置の製造方法は、これに限定
されるものではない。
【００４５】半導体装置の素子分離領域の主要製造工程
の断面模式図である図４を参照すると、本発明の第２の
実施の形態の第１の実施例によるＳＴＩ構造の素子分離
領域は、以下のとおりに形成される。
の断面模式図である図４を参照すると、本発明の第２の
実施の形態の第１の実施例によるＳＴＩ構造の素子分離
領域は、以下のとおりに形成される。
【００４６】まず、シリコン基板２０１の表面に、熱酸
化によりパッド酸化膜２０２が形成される。パッド酸化
膜２０２の膜厚は、８ｎｍ〜１６ｎｍ程度である。ＣＶ
Ｄにより、全面に膜厚５０ｎｍ〜２００ｎｍ程度の窒化
シリコン膜（図示せず）が形成される。次に、上記窒化
シリコン膜の表面上には、フォトレジスト膜パターン
（図示せず）が形成される。このフォトレジスト膜パタ
ーンをマスクにして、上記窒化シリコン膜，パッド酸化
膜２０２が順次異方性エッチングされる。さらに引き続
いて、フォトレジスト膜パターンをマスクにして、シリ
コン基板２０１が例えばＣｌ2 ＋Ｏ2 （＋ＨＢｒ）の混
合ガスによる異方性エッチングによりテーパー・エッチ
ングされて、シリコン基板２０１の表面に溝２０３が形
成される。溝２０３のテーパー角度，最小幅および深さ
は、それぞれ８０°〜８５°程度，０．１μｍ〜０．２
５μｍ程度および１５０ｎｍ〜５００ｎｍ程度である。
上記フォトレジスト膜パターンが除去された後、熱酸化
により、表面保護酸化膜２０４ａが溝２０３の表面に形
成される。表面保護酸化膜１０４ａの膜厚は、少なくと
も３０ｎｍであり，好ましくは４０ｎｍ程度である。
化によりパッド酸化膜２０２が形成される。パッド酸化
膜２０２の膜厚は、８ｎｍ〜１６ｎｍ程度である。ＣＶ
Ｄにより、全面に膜厚５０ｎｍ〜２００ｎｍ程度の窒化
シリコン膜（図示せず）が形成される。次に、上記窒化
シリコン膜の表面上には、フォトレジスト膜パターン
（図示せず）が形成される。このフォトレジスト膜パタ
ーンをマスクにして、上記窒化シリコン膜，パッド酸化
膜２０２が順次異方性エッチングされる。さらに引き続
いて、フォトレジスト膜パターンをマスクにして、シリ
コン基板２０１が例えばＣｌ2 ＋Ｏ2 （＋ＨＢｒ）の混
合ガスによる異方性エッチングによりテーパー・エッチ
ングされて、シリコン基板２０１の表面に溝２０３が形
成される。溝２０３のテーパー角度，最小幅および深さ
は、それぞれ８０°〜８５°程度，０．１μｍ〜０．２
５μｍ程度および１５０ｎｍ〜５００ｎｍ程度である。
上記フォトレジスト膜パターンが除去された後、熱酸化
により、表面保護酸化膜２０４ａが溝２０３の表面に形
成される。表面保護酸化膜１０４ａの膜厚は、少なくと
も３０ｎｍであり，好ましくは４０ｎｍ程度である。
【００４７】次に、バイアス・スパッタリンクを伴なっ
たＨＤ−ＰＥＣＶＤにより、溝２０３を充填し，かつ，
上記窒化シリコン膜の表面を覆う姿態を有して、第１の
酸化シリコン膜（図に明示せず）が形成される。続い
て、上記窒化シリコン膜をストッパとして、第１回目の
ＣＭＰが行なわれ、溝２０３（並びに上記窒化シリコン
膜の空隙部）を充填する（第１の）酸化シリコン膜２０
５ａが残置形成される。次に、（熱燐酸を用いた）ウェ
ット・エッチングもしくは、ドライ・エッチングによ
り、上記窒化シリコン膜が選択的に除去される〔図４
（ａ）〕。
たＨＤ−ＰＥＣＶＤにより、溝２０３を充填し，かつ，
上記窒化シリコン膜の表面を覆う姿態を有して、第１の
酸化シリコン膜（図に明示せず）が形成される。続い
て、上記窒化シリコン膜をストッパとして、第１回目の
ＣＭＰが行なわれ、溝２０３（並びに上記窒化シリコン
膜の空隙部）を充填する（第１の）酸化シリコン膜２０
５ａが残置形成される。次に、（熱燐酸を用いた）ウェ
ット・エッチングもしくは、ドライ・エッチングによ
り、上記窒化シリコン膜が選択的に除去される〔図４
（ａ）〕。
【００４８】次に、上記第１の実施の形態と相違して、
熱酸化が施されて、パッド酸化膜２０２は、膜厚が少な
くとも３０ｎｍ程度の熱酸化膜２１２ａに変換される。
続いて、上記第１の実施の形態の上記第１の実施例と同
様に、ＨＤ−ＰＥＣＶＤにより、全面に第２の酸化シリ
コン膜２０８ａが形成される〔図４（ｂ）〕。
熱酸化が施されて、パッド酸化膜２０２は、膜厚が少な
くとも３０ｎｍ程度の熱酸化膜２１２ａに変換される。
続いて、上記第１の実施の形態の上記第１の実施例と同
様に、ＨＤ−ＰＥＣＶＤにより、全面に第２の酸化シリ
コン膜２０８ａが形成される〔図４（ｂ）〕。
【００４９】次に、上記第１の実施の形態の上記第１の
実施例と同様に、第２回目のＣＭＰが行なわれて、例え
ば酸化シリコン膜２０８ａａ，酸化シリコン膜２０５ａ
ａが残置する〔図４（ｃ）〕。このＣＭＰも、上記第１
の実施の形態の上記第１の実施例と同様に、シリコン基
板２０１の表面が熱酸化膜２１２ａ（の少なくとも一
部）により覆われた状態（シリコン基板２０１の表面が
露出しない状態）で、停止される。この第２回目のＣＭ
Ｐ中でのシリコン基板２０１の表面上での残膜の膜厚測
定は、例えば静電容量法，光学的計測法等により行なわ
れる。
実施例と同様に、第２回目のＣＭＰが行なわれて、例え
ば酸化シリコン膜２０８ａａ，酸化シリコン膜２０５ａ
ａが残置する〔図４（ｃ）〕。このＣＭＰも、上記第１
の実施の形態の上記第１の実施例と同様に、シリコン基
板２０１の表面が熱酸化膜２１２ａ（の少なくとも一
部）により覆われた状態（シリコン基板２０１の表面が
露出しない状態）で、停止される。この第２回目のＣＭ
Ｐ中でのシリコン基板２０１の表面上での残膜の膜厚測
定は、例えば静電容量法，光学的計測法等により行なわ
れる。
【００５０】次に、上記第１の実施の形態の上記第１の
実施例と同様に、バッファード弗酸あるいは稀弗酸によ
るウェット・エッチングが、シリコン基板２０１表面の
露出するまで行なわれて、溝２０３に表面保護酸化膜２
０４ａａ，酸化シリコン膜２０５ａｂが残置形成されて
なるＳＴＩ構造の素子分離領域２１３ａが、形成される
〔図４（ｄ）〕。
実施例と同様に、バッファード弗酸あるいは稀弗酸によ
るウェット・エッチングが、シリコン基板２０１表面の
露出するまで行なわれて、溝２０３に表面保護酸化膜２
０４ａａ，酸化シリコン膜２０５ａｂが残置形成されて
なるＳＴＩ構造の素子分離領域２１３ａが、形成される
〔図４（ｄ）〕。
【００５１】本第２の実施の形態の本第１の実施例も、
上記第１の実施の形態の上記第１の実施例の有したい効
果を有している。
上記第１の実施の形態の上記第１の実施例の有したい効
果を有している。
【００５２】半導体装置の素子分離領域の主要製造工程
の断面模式図である図５を参照すると、本第２の実施の
形態の第２の実施例によるＳＴＩ構造の素子分離領域
は、以下のとおりに形成される。
の断面模式図である図５を参照すると、本第２の実施の
形態の第２の実施例によるＳＴＩ構造の素子分離領域
は、以下のとおりに形成される。
【００５３】まず、本第２の実施の形態の上記第１の実
施例と同様に、シリコン基板２０１の表面に、熱酸化に
よりパッド酸化膜２０２が形成される。パッド酸化膜２
０２の膜厚は、８ｎｍ〜１６ｎｍ程度である。ＣＶＤに
より、全面に膜厚５０ｎｍ〜２００ｎｍ程度の窒化シリ
コン膜（図示せず）が形成される。窒化シリコン膜の表
面上にフォトレジスト膜パターン（図示せず）が形成さ
れた後、このフォトレジスト膜パターンをマスクにして
窒化シリコン膜，パッド酸化膜２０２およびシリコン基
板２０１が順次異方性エッチングされて、シリコン基板
２０１の表面にはテーパーを有した溝２０３が形成され
る。上記フォトレジスト膜パターンが除去された後、表
面保護酸化膜２０４ｂが溝２０３の表面に熱酸化により
形成される。表面保護酸化膜２０４ｂの膜厚も、少なく
とも３０ｎｍであり，好ましくは４０ｎｍ程度である。
施例と同様に、シリコン基板２０１の表面に、熱酸化に
よりパッド酸化膜２０２が形成される。パッド酸化膜２
０２の膜厚は、８ｎｍ〜１６ｎｍ程度である。ＣＶＤに
より、全面に膜厚５０ｎｍ〜２００ｎｍ程度の窒化シリ
コン膜（図示せず）が形成される。窒化シリコン膜の表
面上にフォトレジスト膜パターン（図示せず）が形成さ
れた後、このフォトレジスト膜パターンをマスクにして
窒化シリコン膜，パッド酸化膜２０２およびシリコン基
板２０１が順次異方性エッチングされて、シリコン基板
２０１の表面にはテーパーを有した溝２０３が形成され
る。上記フォトレジスト膜パターンが除去された後、表
面保護酸化膜２０４ｂが溝２０３の表面に熱酸化により
形成される。表面保護酸化膜２０４ｂの膜厚も、少なく
とも３０ｎｍであり，好ましくは４０ｎｍ程度である。
【００５４】次に、本第２の実施の形態の上記第１の実
施例と同様に、バイアス・スパッタリンクを伴なったＨ
Ｄ−ＰＥＣＶＤにより、溝２０３を充填し，かつ，上記
窒化シリコン膜の表面を覆う姿態を有して、第１の酸化
シリコン膜（図に明示せず）が形成される。続いて、上
記窒化シリコン膜をストッパとして、第１回目のＣＭＰ
が行なわれ、溝２０３（並びに上記窒化シリコン膜の空
隙部）を充填する（第１の）酸化シリコン膜２０５ｂが
残置形成される。上記窒化シリコン膜が選択的に除去さ
れる。
施例と同様に、バイアス・スパッタリンクを伴なったＨ
Ｄ−ＰＥＣＶＤにより、溝２０３を充填し，かつ，上記
窒化シリコン膜の表面を覆う姿態を有して、第１の酸化
シリコン膜（図に明示せず）が形成される。続いて、上
記窒化シリコン膜をストッパとして、第１回目のＣＭＰ
が行なわれ、溝２０３（並びに上記窒化シリコン膜の空
隙部）を充填する（第１の）酸化シリコン膜２０５ｂが
残置形成される。上記窒化シリコン膜が選択的に除去さ
れる。
【００５５】次に、本第１の実施の形態の上記第１の実
施例と同様に、熱酸化が施されて、パッド酸化膜２０２
は、膜厚が少なくとも３０ｎｍ程度の熱酸化膜２１２ｂ
に変換される。続いて、上記第１の実施の形態の上記第
２の実施例と同様に、Ｏ3 ＋ＴＥＯＳを原料とした準常
圧気相成長法、あるいは、水素化無機ＳＯＧ膜の塗布，
ベークにより、全面に第２の酸化シリコン膜２０９ｂが
形成される〔図５（ａ）〕。水素化無機ＳＯＧ膜は、カ
ーボン・フリーのＳＯＧ膜であり、他の無機ＳＯＧ膜と
相違してベークによる体積収縮が極めて少なく、（ＨＳ
ｉＯ3/2 ）n を原料として形成される。
施例と同様に、熱酸化が施されて、パッド酸化膜２０２
は、膜厚が少なくとも３０ｎｍ程度の熱酸化膜２１２ｂ
に変換される。続いて、上記第１の実施の形態の上記第
２の実施例と同様に、Ｏ3 ＋ＴＥＯＳを原料とした準常
圧気相成長法、あるいは、水素化無機ＳＯＧ膜の塗布，
ベークにより、全面に第２の酸化シリコン膜２０９ｂが
形成される〔図５（ａ）〕。水素化無機ＳＯＧ膜は、カ
ーボン・フリーのＳＯＧ膜であり、他の無機ＳＯＧ膜と
相違してベークによる体積収縮が極めて少なく、（ＨＳ
ｉＯ3/2 ）n を原料として形成される。
【００５６】続いて、８００℃〜１０００℃の酸素雰囲
気で熱処理が施されて、酸化シリコン膜２０９ｂが、緻
密化された酸化シリコン膜１０９ｂａに変化される〔図
５（ｂ）〕。この処理が必要なのは、第２回目のＣＭＰ
において、下地の酸化シリコン膜とこの第２の酸化シリ
コン膜との研磨速度の差を減らしておくためである。ま
た、熱酸化膜２１２ｂの膜厚を少なくとも３０ｎｍ程度
に設定するのは、この熱処理に際して、活性領域となる
シリコン基板２０１表面へ、第２の酸化シリコン膜から
水分等の不純物が侵入するのを防ぐためである。
気で熱処理が施されて、酸化シリコン膜２０９ｂが、緻
密化された酸化シリコン膜１０９ｂａに変化される〔図
５（ｂ）〕。この処理が必要なのは、第２回目のＣＭＰ
において、下地の酸化シリコン膜とこの第２の酸化シリ
コン膜との研磨速度の差を減らしておくためである。ま
た、熱酸化膜２１２ｂの膜厚を少なくとも３０ｎｍ程度
に設定するのは、この熱処理に際して、活性領域となる
シリコン基板２０１表面へ、第２の酸化シリコン膜から
水分等の不純物が侵入するのを防ぐためである。
【００５７】その後、本第２の実施の形態の上記第１の
実施例等と同様に、第２回目のＣＭＰが行なわれて、例
えば酸化シリコン膜２０９ｂｂ，酸化シリコン膜２０５
ｂａが残置する〔図５（ｃ）〕。
実施例等と同様に、第２回目のＣＭＰが行なわれて、例
えば酸化シリコン膜２０９ｂｂ，酸化シリコン膜２０５
ｂａが残置する〔図５（ｃ）〕。
【００５８】次に、本第２の実施の形態の上記第１の実
施例等と同様に、バッファード弗酸あるいは稀弗酸によ
るウェット・エッチングが、シリコン基板２０１表面の
露出するまで行なわれて、溝２０３に表面保護酸化膜２
０４ｂａ，酸化シリコン膜２０５ｂｂが残置形成されて
なるＳＴＩ構造の素子分離領域２１３ｂが、形成される
〔図５（ｄ）〕。
施例等と同様に、バッファード弗酸あるいは稀弗酸によ
るウェット・エッチングが、シリコン基板２０１表面の
露出するまで行なわれて、溝２０３に表面保護酸化膜２
０４ｂａ，酸化シリコン膜２０５ｂｂが残置形成されて
なるＳＴＩ構造の素子分離領域２１３ｂが、形成される
〔図５（ｄ）〕。
【００５９】本第２の実施の形態の本第２の実施例も、
本第２の実施の形態の上記第１の実施例の有した効果を
有している。
本第２の実施の形態の上記第１の実施例の有した効果を
有している。
【００６０】半導体装置の素子分離領域の主要製造工程
の断面模式図である図６を参照すると、本第２の実施の
形態の第３の実施例によるＳＴＩ構造の素子分離領域
は、以下のとおりに形成される。
の断面模式図である図６を参照すると、本第２の実施の
形態の第３の実施例によるＳＴＩ構造の素子分離領域
は、以下のとおりに形成される。
【００６１】まず、本第２の実施の形態の上記第１，２
の実施例と同様に、シリコン基板２０１の表面に熱酸化
によりパッド酸化膜２０２が形成され、ＣＶＤにより全
面に窒化シリコン膜（図示せず）が形成される。この窒
化シリコン膜の表面上にフォトレジスト膜パターン（図
示せず）が形成された後、このフォトレジスト膜パター
ンをマスクにしてこの窒化シリコン膜，パッド酸化膜２
０２およびシリコン基板２０１が順次異方性エッチング
されて、シリコン基板２０１の表面にはテーパーを有し
た溝２０３が形成される。上記フォトレジスト膜パター
ンが除去された後、表面保護酸化膜２０４ｃが溝２０３
の表面に熱酸化により形成される。表面保護酸化膜２０
４ｃの膜厚も、少なくとも３０ｎｍであり，好ましくは
４０ｎｍ程度である。
の実施例と同様に、シリコン基板２０１の表面に熱酸化
によりパッド酸化膜２０２が形成され、ＣＶＤにより全
面に窒化シリコン膜（図示せず）が形成される。この窒
化シリコン膜の表面上にフォトレジスト膜パターン（図
示せず）が形成された後、このフォトレジスト膜パター
ンをマスクにしてこの窒化シリコン膜，パッド酸化膜２
０２およびシリコン基板２０１が順次異方性エッチング
されて、シリコン基板２０１の表面にはテーパーを有し
た溝２０３が形成される。上記フォトレジスト膜パター
ンが除去された後、表面保護酸化膜２０４ｃが溝２０３
の表面に熱酸化により形成される。表面保護酸化膜２０
４ｃの膜厚も、少なくとも３０ｎｍであり，好ましくは
４０ｎｍ程度である。
【００６２】次に、上記第１の実施の形態の上記第３の
実施例と同様に、Ｏ3 ＋ＴＥＯＳを原料とした準常圧気
相成長法、あるいは、水素化無機ＳＯＧ膜の塗布，ベー
クにより、溝２０３を充填し，かつ，上記窒化シリコン
膜の表面を覆う姿態を有して、第１の酸化シリコン膜
（図示は省略する）が形成される。
実施例と同様に、Ｏ3 ＋ＴＥＯＳを原料とした準常圧気
相成長法、あるいは、水素化無機ＳＯＧ膜の塗布，ベー
クにより、溝２０３を充填し，かつ，上記窒化シリコン
膜の表面を覆う姿態を有して、第１の酸化シリコン膜
（図示は省略する）が形成される。
【００６３】次に、上記窒化シリコン膜をストッパとし
て、第１回目のＣＭＰが行なわれ、溝２０３（並びに上
記窒化シリコン膜の空隙部）を充填する（第１の）酸化
シリコン膜２０６ｃが、残置形成される。続いて、上記
第１の実施の形態の上記第３の実施例と同様に、上記窒
化シリコン膜が選択的に除去される〔図６（ａ）〕。
て、第１回目のＣＭＰが行なわれ、溝２０３（並びに上
記窒化シリコン膜の空隙部）を充填する（第１の）酸化
シリコン膜２０６ｃが、残置形成される。続いて、上記
第１の実施の形態の上記第３の実施例と同様に、上記窒
化シリコン膜が選択的に除去される〔図６（ａ）〕。
【００６４】次に、本第２の実施の形態の上記第１，２
の実施例と同様に、熱酸化が施されて、パッド酸化膜２
０２は、膜厚が少なくとも３０ｎｍ程度の熱酸化膜２１
２ｂに変換される。それと同時に、酸化シリコン膜２０
６ｃは緻密化された酸化シリコン膜２０６ｃａになる
〔図６（ｂ）〕。
の実施例と同様に、熱酸化が施されて、パッド酸化膜２
０２は、膜厚が少なくとも３０ｎｍ程度の熱酸化膜２１
２ｂに変換される。それと同時に、酸化シリコン膜２０
６ｃは緻密化された酸化シリコン膜２０６ｃａになる
〔図６（ｂ）〕。
【００６５】図示は省略するが、その後、本第２の実施
の形態の上記第２の実施例と同様の製法により、本第３
の実施例による素子分離領域が完成する。
の形態の上記第２の実施例と同様の製法により、本第３
の実施例による素子分離領域が完成する。
【００６６】本第２の実施の形態の本第３の実施例も、
本第２の実施の形態の上記第１，第２の実施例の有した
効果を有している。
本第２の実施の形態の上記第１，第２の実施例の有した
効果を有している。
【００６７】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法では、シリコン基板の表面にパッド酸化
膜，窒化シリコン膜を形成してから溝を形成し、熱酸化
により溝の表面に表面保護酸化膜を形成し、窒化シリコ
ン膜をストッパにして全面に形成した第１の酸化シリコ
ン膜に第１のＣＭＰを行ない、窒化シリコン膜を除去
し、ＨＴＯ膜の形成，もしくは，再酸化によりシリコン
基板表面の酸化膜の膜厚を増大させてから第２の酸化シ
リコン膜を形成し、シリコン基板表面が露出しない程度
に第２のＣＭＰを行ない、最後に弗酸系でのウェット・
エッチングを行なって、ＳＴＩ構造の素子分離領域を形
成している。
置の製造方法では、シリコン基板の表面にパッド酸化
膜，窒化シリコン膜を形成してから溝を形成し、熱酸化
により溝の表面に表面保護酸化膜を形成し、窒化シリコ
ン膜をストッパにして全面に形成した第１の酸化シリコ
ン膜に第１のＣＭＰを行ない、窒化シリコン膜を除去
し、ＨＴＯ膜の形成，もしくは，再酸化によりシリコン
基板表面の酸化膜の膜厚を増大させてから第２の酸化シ
リコン膜を形成し、シリコン基板表面が露出しない程度
に第２のＣＭＰを行ない、最後に弗酸系でのウェット・
エッチングを行なって、ＳＴＩ構造の素子分離領域を形
成している。
【００６８】このため、活性領域となるシリコン基板の
表面に新たな平坦化工程を加える必要がなく、（逆狭チ
ャネル効果の増大等の）電気特性の劣化を抑制したＳＴ
Ｉ構造の素子分離領域の形成が容易になるとともに、例
えばゲート電極形成時におけるゲート電極材料の溝上端
部に沿った残留の回避も容易になる。
表面に新たな平坦化工程を加える必要がなく、（逆狭チ
ャネル効果の増大等の）電気特性の劣化を抑制したＳＴ
Ｉ構造の素子分離領域の形成が容易になるとともに、例
えばゲート電極形成時におけるゲート電極材料の溝上端
部に沿った残留の回避も容易になる。
【図１】本発明の第１の実施の形態の第１の実施例の製
造工程の断面模式図である。
造工程の断面模式図である。
【図２】上記第１の実施の形態の第２の実施例の主要製
造工程の断面模式図である。
造工程の断面模式図である。
【図３】上記第１の実施の形態の第３の実施例の主要製
造工程の断面模式図である。
造工程の断面模式図である。
【図４】本発明の第２の実施の形態の第１の実施例の主
要製造工程の断面模式図である。
要製造工程の断面模式図である。
【図５】上記第２の実施の形態の第２の実施例の主要製
造工程の断面模式図である。
造工程の断面模式図である。
【図６】上記第２の実施の形態の第３の実施例の主要製
造工程の断面模式図である。
造工程の断面模式図である。
【図７】従来の半導体装置の製造方法を説明するための
断面模式図である。
断面模式図である。
１０１，２０１，３０１ シリコン基板 １０２，２０２，３０２ パッド酸化膜 １０３，２０３，３０３ 溝 １０４ａ，１０４ａａ，１０４ｂ，１０４ｂａ，１０４
ｃ，２０４ａ，２０４ａａ，２０４ｂ，２０４ｂａ，２
０４ｃ 表面保護酸化膜 １０５ａ，１０５ａａ，１０５ａｂ，１０５ｂ，１０５
ｂａ，１０５ｂｂ，１０６，１０６ｃ，１０６ｃａ，１
０８ａ，１０８ａａ，１０９ｂ，１０９ｂａ，１０９
ｃ，２０５ａ，２０５ａａ，２０５ａａ，２０５ｂ，２
０５ｂａ，２０５ｂｂ，２０６ｃ，２０６ｃａ，２０８
ｂ，２０８ｂａ，２０９ｂ，２０９ｂａ，２０９ｂｂ
酸化シリコン膜 １０７ａ，１０７ａａ，１０７ｂ，１０７ｂａ，１０７
ｃ ＨＴＯ膜 １１３ａ，１１３ｂ，２１３ａ，２１３ｂ，３１３
素子分離領域 １２１，３２１ 窒化シリコン膜 １２２，３２２ フォトレジスト膜パターン ２１２ａ，２１２ｂ 熱酸化膜
ｃ，２０４ａ，２０４ａａ，２０４ｂ，２０４ｂａ，２
０４ｃ 表面保護酸化膜 １０５ａ，１０５ａａ，１０５ａｂ，１０５ｂ，１０５
ｂａ，１０５ｂｂ，１０６，１０６ｃ，１０６ｃａ，１
０８ａ，１０８ａａ，１０９ｂ，１０９ｂａ，１０９
ｃ，２０５ａ，２０５ａａ，２０５ａａ，２０５ｂ，２
０５ｂａ，２０５ｂｂ，２０６ｃ，２０６ｃａ，２０８
ｂ，２０８ｂａ，２０９ｂ，２０９ｂａ，２０９ｂｂ
酸化シリコン膜 １０７ａ，１０７ａａ，１０７ｂ，１０７ｂａ，１０７
ｃ ＨＴＯ膜 １１３ａ，１１３ｂ，２１３ａ，２１３ｂ，３１３
素子分離領域 １２１，３２１ 窒化シリコン膜 １２２，３２２ フォトレジスト膜パターン ２１２ａ，２１２ｂ 熱酸化膜
Claims (10)
- 【請求項１】 シリコン基板の表面に第１の熱酸化によ
りパッド酸化膜を形成し、全面に窒化シリコン膜を形成
し、該窒化シリコン膜の表面に形成したフォトレジスト
膜パターンをマスクにして、該窒化シリコン膜およびパ
ッド酸化膜を異方性エッチングし、さらに、該シリコン
基板の表面を所定の深さだけテーパー・エッチングして
溝を形成する工程と、 第２の熱酸化により、前記溝の表面に所要の膜厚を有し
た表面保護酸化膜を形成する工程と、 全面に第１の酸化シリコン膜を形成し、前記窒化シリコ
ン膜の上面が露出するまで該第１の酸化シリコン膜に第
１の化学機械研磨（ＣＭＰ）を行なう工程と、 前記窒化シリコン膜を選択的に除去し、減圧気相成長法
（ＬＰＣＶＤ）により全面に所望の膜厚を有した高温酸
化膜（ＨＴＯ膜）を形成し、さらに、全面に第２の酸化
シリコン膜を形成する工程と、 前記シリコン基板の表面の全面が前記パッド酸化膜の少
なくとも一部に覆われた姿態を有して、第２のＣＭＰに
よる平坦化を行なう工程と、 前記シリコン基板の表面が露出するまで、弗酸系のエッ
チング液でウェット・エッチングを行なう工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の酸化シリコン膜が、高密度プ
ラズマ励起気相成長法（ＨＤ−ＰＥＣＶＤ）により形成
される請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第２の酸化シリコン膜が、ＨＤ−Ｐ
ＥＣＶＤにより形成される請求項２記載の半導体装置の
製造方法。 - 【請求項４】 前記第２の酸化シリコン膜が、オゾンと
ＴＥＯＳとを原料として２．７×１０ ４ Ｐａ程度の準常
圧化学気相成長法により形成された酸化シリコン膜，も
しくは，水素化無機ＳＯＧ膜からなり、 前記第２のＣＭＰの前に、前記第２の酸化シリコン膜を
酸化雰囲気で熱処理する工程を有する請求項２記載の半
導体装置の製造方法。 - 【請求項５】 前記第１の酸化シリコン膜が、オゾンと
ＴＥＯＳとを原料として２．７×１０ ４ Ｐａ程度の準常
圧化学気相成長法により形成された酸化シリコン膜，も
しくは，水素化無機ＳＯＧ膜からなり、 前記第１のＣＭＰと前記窒化シリコン膜の選択除去との
間に、前記第１の酸化シリコン膜を酸化雰囲気で熱処理
する工程を有し、 前記第２の酸化シリコン膜が、オゾンとＴＥＯＳとを原
料として準常圧化学気相成長法により形成された酸化シ
リコン膜，もしくは，水素化無機ＳＯＧ膜からなり、 前記第２のＣＭＰの前に、前記第２の酸化シリコン膜を
酸化雰囲気で熱処理する工程を有することを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項６】 シリコン基板の表面に第１の熱酸化によ
りパッド酸化膜を形成し、全面に窒化シリコン膜を形成
し、該窒化シリコン膜の表面に形成したフォトレジスト
膜パターンをマスクにして、該窒化シリコン膜およびパ
ッド酸化膜を異方性エッチングし、さらに、該シリコン
基板の表面を所定の深さだけテーパー・エッチングして
溝を形成する工程と、 第２の熱酸化により、前記溝の表面に所要の膜厚を有し
た表面保護酸化膜を形成する工程と、 全面に第１の酸化シリコン膜を形成し、前記窒化シリコ
ン膜の上面が露出するまで該第１の酸化シリコン膜に第
１のＣＭＰを行なう工程と、 前記窒化シリコン膜を選択的に除去し、熱酸化により前
記パッド酸化膜を所要の膜厚の熱酸化膜に変換する工程
と、 全面に第２の酸化シリコン膜を形成する工程と、 前記シリコン基板の表面の全面が前記熱酸化膜の少なく
とも一部に覆われた姿態を有して、第２のＣＭＰによる
平坦化を行なう工程と、 前記シリコン基板の表面が露出するまで、弗酸系のエッ
チング液でウェット・エッチングを行なう工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項７】 前記第１の酸化シリコン膜が、ＨＤ−Ｐ
ＥＣＶＤにより形成される請求項６記載の半導体装置の
製造方法。 - 【請求項８】 前記第２の酸化シリコン膜が、ＨＤ−Ｐ
ＥＣＶＤにより形成される請求項７記載の半導体装置の
製造方法。 - 【請求項９】 前記第２の酸化シリコン膜が、オゾンと
ＴＥＯＳとを原料として２．７×１０ ４ Ｐａ程度の準常
圧化学気相成長法により形成された酸化シリコン膜，も
しくは，水素化無機ＳＯＧ膜からなり、 前記第２のＣＭＰの前に、前記第２の酸化シリコン膜を
酸化雰囲気で熱処理する工程を有する請求項７記載の半
導体装置の製造方法。 - 【請求項１０】 前記第１の酸化シリコン膜が、オゾン
とＴＥＯＳとを原料として２．７×１０ ４ Ｐａ程度の準
常圧化学気相成長法により形成された酸化シリコン膜，
もしくは，水素化無機ＳＯＧ膜からなり、 前記第２の酸化シリコン膜が、オゾンとＴＥＯＳとを原
料として準常圧化学気相成長法により形成された酸化シ
リコン膜，もしくは，水素化無機ＳＯＧ膜からなり、 前記第２のＣＭＰの前に、前記第２の酸化シリコン膜を
酸化雰囲気で熱処理する工程を有することを特徴とする
請求項６記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000013430A JP3344397B2 (ja) | 2000-01-21 | 2000-01-21 | 半導体装置の製造方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000013430A JP3344397B2 (ja) | 2000-01-21 | 2000-01-21 | 半導体装置の製造方法 |
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000013430A Expired - Fee Related JP3344397B2 (ja) | 2000-01-21 | 2000-01-21 | 半導体装置の製造方法 |
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|---|---|
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| JP (1) | JP3344397B2 (ja) |
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| KR100701998B1 (ko) * | 2001-04-25 | 2007-03-30 | 삼성전자주식회사 | 소자분리막 형성방법 및 이를 이용한 반도체장치의 제조방법 |
| KR100802240B1 (ko) * | 2001-09-26 | 2008-02-11 | 주식회사 하이닉스반도체 | 역 선택비 슬러리를 이용한 반도체 소자의 소자분리 방법 |
| KR100857576B1 (ko) * | 2002-06-27 | 2008-09-09 | 매그나칩 반도체 유한회사 | 반도체소자의 스토리지 노드 형성방법 |
| US6703318B1 (en) * | 2002-10-29 | 2004-03-09 | Silicon Storage Technology, Inc. | Method of planarizing a semiconductor die |
| US6653204B1 (en) * | 2003-02-14 | 2003-11-25 | United Microelectronics Corp. | Method of forming a shallow trench isolation structure |
| JP2004273519A (ja) * | 2003-03-05 | 2004-09-30 | Clariant (Japan) Kk | トレンチ・アイソレーション構造の形成方法 |
| KR100557541B1 (ko) * | 2003-06-30 | 2006-03-03 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| US6949443B2 (en) * | 2003-10-10 | 2005-09-27 | Taiwan Semiconductor Manufacturing Company | High performance semiconductor devices fabricated with strain-induced processes and methods for making same |
| JPWO2005069377A1 (ja) * | 2004-01-19 | 2007-07-26 | 松下電器産業株式会社 | 固体撮像装置およびその製造方法 |
| US7033945B2 (en) * | 2004-06-01 | 2006-04-25 | Applied Materials | Gap filling with a composite layer |
| JP2006269789A (ja) * | 2005-03-24 | 2006-10-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8501632B2 (en) * | 2005-12-20 | 2013-08-06 | Infineon Technologies Ag | Methods of fabricating isolation regions of semiconductor devices and structures thereof |
| US8936995B2 (en) | 2006-03-01 | 2015-01-20 | Infineon Technologies Ag | Methods of fabricating isolation regions of semiconductor devices and structures thereof |
| US7674684B2 (en) * | 2008-07-23 | 2010-03-09 | Applied Materials, Inc. | Deposition methods for releasing stress buildup |
| US7923369B2 (en) * | 2008-11-25 | 2011-04-12 | Freescale Semiconductor, Inc. | Through-via and method of forming |
| US7985655B2 (en) * | 2008-11-25 | 2011-07-26 | Freescale Semiconductor, Inc. | Through-via and method of forming |
| JP5739224B2 (ja) * | 2011-05-16 | 2015-06-24 | 浜松ホトニクス株式会社 | 光学部品の製造方法及び光学部品 |
| CN102437084A (zh) * | 2011-08-17 | 2012-05-02 | 上海华力微电子有限公司 | 一种调节浅槽隔离垫层氧化膜厚度的方法 |
| US10504821B2 (en) * | 2016-01-29 | 2019-12-10 | United Microelectronics Corp. | Through-silicon via structure |
Family Cites Families (10)
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|---|---|---|---|---|
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