JPH1050822A

JPH1050822A - 半導体装置の製造方法

Info

Publication number: JPH1050822A
Application number: JP9126135A
Authority: JP
Inventors: Hiroyuki Nitta; 博行新田; Hirosuke Koyama; 裕亮幸山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-05-28
Filing date: 1997-05-16
Publication date: 1998-02-20

Abstract

(57)【要約】【課題】素子分離絶縁膜形成の際に、素子間分離絶縁
膜の端に生ずる凹部分を防止できると共に、製造工程を
減少させ、形成が容易で歩留まりの高い、ＳＴＩの製造
方法を提供する事である。【解決手段】本発明は、半導体基板上５００に溝５１
５を形成し、少なくとも前記溝５１５に絶縁膜５２０を
充填させる。その後、一回以上の平坦化手段により前記
半導体基板上５００の絶縁膜５０５を除去し、前記溝内
にのみ絶縁膜５２０を残す。この一回以上の平坦化の
内、最後の平坦化手段にウットエッチング法を用いず、
鏡面研磨法により平坦化を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばダイナミ
ックＲＡＭ（以下、ＤＲＡＭと称す）のセル構造に係
り、特に、ＳＴＩ(Shallow Trench Isolation)法による
素子分離絶縁膜の製造方法に関する。

【０００２】

【従来の技術】近時、半導体記憶装置、特に、ＤＲＡＭ
は年々大規模集積化が進んでいる。それに伴って単位記
憶素子の占める割合が一層縮小される傾向にあり、素子
分離領域の面積も同様に縮小させることは必須である。
このため、周知のＬＯＣＯＳ(LOCal Oxidation of Sili
con)法に代わり、ＳＴＩ法が素子分離法として採用され
始めている。

【０００３】従来のＳＴＩの製造方法は、例えば、B.Da
vari et al, "A New Planarization Technique,Using
a Combination of RIE and Chemical Mech
anical Polish(CMP) ”,IEDM,pp.61-64,1989 に提案
されており、図８、図１０はその例を示すものである。

【０００４】図８はＳＴＩの断面図を表している。図８
において、１は半導体基板を、６は素子分離のために絶
縁膜を表している。図９及び図１０は図８の製造工程を
表している。図９（１）に示すように、半導体基板１上
に、酸化膜２、ＳｉＮ膜３が形成される。次に、周知の
リソグラフィ法により、所定のパターンにレジスト４を
形成する。

【０００５】次に、図９（２）に示すように、異方性エ
ッチング法であるＲＩＥ(Reactiv Ion Etching) 法によ
り、レジスト４をマスクとしてエッチングを行い、半導
体基板１上に素子分離領域５を形成する。

【０００６】次に、図９（３）に示すように、全面に酸
化シリコン系の絶縁膜６を堆積し、広い素子分離領域に
は、絶縁膜６堆積後に生じた面内の凹凸を緩和するため
に、ダミーパターン７を形成する。

【０００７】次に、全面にレジストを塗布し、図１０
（１）に示すように、ＲＩＥ法及び周知のＣＭＰ(Chemi
cal Mechanical Polish)法により、ＳｉＮ膜３をストッ
パーとして使用し、エッチング除去する事により表面を
平坦化する。

【０００８】次に、図１０（２）に示すように、ＳｉＮ
膜３を選択的にエッチング除去する。最後に、図１０
（３）に示すように、酸化膜２を除去するために、ＨＦ
或はＮＨ４Ｆなどの液体によりウエットエッチングを施
し、半導体基板１にＳＴＩが形成される。

【０００９】

【発明が解決しようとする課題】上記のように、酸化膜
２をウエットエッチング法により除去する際、図１０
（３）に示すように、エッチングの等方性のために、素
子領域との境界部分で絶縁膜６にオーバーエッチングが
かかる。

【００１０】また、通常、溝に埋め込まれた絶縁膜６
は、酸化膜２と同じ二酸化シリコンからなる。この為、
このオーバーエッチングの際、酸化膜２を除去すると同
時に、絶縁膜６の一部も除去してしまい、溝の端に凹部
分１５が生じてしまう。

【００１１】次に、図１１に示すように、ＳＴＩを形成
した半導体基板１の上にゲート絶縁膜１６、ゲート電極
となるリンをドープしたポリシリコン材層１７を積層す
る。この際、前述したように溝の端には凹部１５が生じ
ており、その部分のポリシリコン材層１７とゲート絶縁
膜１６の厚さＢは、凹部分１５が存在しない部分のそれ
らの厚さＡよりも厚くなる。

【００１２】次に、前記ポリシリコン材層１７の上にレ
ジストを塗布し、異方性エッチング法（ＲＩＥ法等）を
用いて、ストライプ状のゲート電極を形成し、不純物を
半導体基板１に注入する事により、ソース及びドレイン
として使用する拡散層領域（図示せず）を形成する。

【００１３】この異方性エッチング法によりポリシリコ
ン材層１７を除去する際、ゲート絶縁膜１６上に堆積し
た厚いポリシリコン材層１７が除去されきれず、一部が
ゲート絶縁膜１６上に残留する。導電性のポリシリコン
材層１７が在留するために、ゲート電極と他のゲート電
極とがゲート絶縁膜１６上に残留したポリシリコン材層
１７を介して短絡するという問題が発生する。

【００１４】また、工程数が多く複雑なため、コストが
高く、歩留まりが悪いという問題を有している。この発
明は、以上の様な問題を鑑み、素子分離絶縁膜形成の際
に、素子間分離絶縁膜の端に生ずる凹部分を防止できる
と共に、製造工程を減少させ、形成が容易で歩留まりの
高い、ＳＴＩの製造方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明は、半導体基板上
に溝を形成し、少なくとも前記溝に絶縁膜を充填させ
る。その後、一回以上の平坦化手段により前記半導体基
板上の絶縁膜を除去し、前記溝内にのみ絶縁膜を残す。
この一回以上の平坦化の内、最後（仕上げ）の平坦化手
段にウットエッチング法を用いず、鏡面研磨法により平
坦化を行う。

【００１６】本発明は、仕上げの平坦化を行うときに、
ウェットエッチングを用いず、鏡面研磨を用いている。
この為、素子間分離用の溝に埋め込まれた絶縁膜を余分
に除去して凹部分を形成してしまう事がない。

【００１７】この為、上述のように凹部分に除去されず
に残留した導電性のポリシリコン材層を介して、隣合う
ゲート電極とが短絡するという問題を解決できる。ま
た、通常、何工程も必要とするウットエッチング工程を
用いないので、工程数を少なく出来、歩留まりを向上さ
せる事が出来ると共に、半導体チップのさらなる微細化
が可能となる。

【００１８】

【発明の実施の形態】以下、本発明の実施形態を図を用
いて詳細に説明する。図１は、第一の本実施形態工程図
を示すものである。図１（１）に示すように、半導体基
板１００上に熱酸化法を用いて１０ｎｍ程度の酸化膜１
０５を形成し、この酸化膜１０５の上にレジスト１１０
を塗布し、通常のリソグラフィー法により所定のパター
ンにレジスト１１０を加工する。

【００１９】ここで、酸化膜１０５は、レジスト１１０
中の不純物が半導体基板１００に拡散し、汚染する事を
防ぐ為の汚染防止膜として作用する。次に、図１（２）
示すように、パターニングされたレジス１１０をマスク
として用い、異方性エッチング法（ＲＩＥ法）により、
深さ２００ｎｍ程度の素子分離領域１１５（以下、溝と
言う）を形成した後にレジスト１１０を剥離する。

【００２０】次に、図１（３）に示すように、この半導
体基板１００と溝１１５の内側に、ＣＶＤ法を用いて、
絶縁膜１２０（例えば、二酸化シリコン）を４００ｎｍ
程度堆積する。また、この時、絶縁膜１２０は少なくと
も前記溝１１５が充填するように堆積する。

【００２１】次に、図２（１）に示すように、半導体基
板１００をストッパーとして用い、回転研磨法により、
絶縁膜１２０の平坦化を行う。以上の様にして、溝１１
５内に絶縁膜１２０を残す事により、ＳＴＩ１９０を形
成する。

【００２２】また、前述の平坦化において、半導体基板
１００の表面を傷つけてしまう恐れがある時には、この
回転研磨の後に更に半導体基板１００を鏡面研磨法によ
り細かく研磨することで、半導体基板１００の表面を、
より平坦化する。

【００２３】また、鏡面研磨による仕上げの研磨が必要
の無いときは、この鏡面研磨工程を省略する事が出来
る。また、前述の平坦化は鏡面研磨法のみで平坦化して
も良い。

【００２４】この鏡面研磨法は、研磨液としてコロイダ
ルシリカを含有するアルカリ溶液（例えば、ＮＨ4 Ｆと
Ｃｕ（ＮＯ3 ）2 の混合水溶液）を注入しながら研磨す
る方法である。

【００２５】この鏡面研磨法に対して、回転研磨法は、
固い研磨材（例えば、アルミナ）を、ウエハーと研磨布
の間に挿荷し、研磨布をウエハーに回転させながら押し
当る事により研磨する方法である。

【００２６】周知の様に、研磨材により研磨する回転研
磨法は、研磨材が半導体基板表面にがっちりくい込んで
付着し、有機溶剤や純水を用い、超音波をかけて洗浄す
るくらいでは容易に除去できないばかりか、半導体基板
表面に傷を付けてしまう。

【００２７】そこで、従来は、半導体基板の仕上げの平
坦化として、化学溶液に浸すウエットエッチング法を用
いていた。しかし、従来のように、化学溶液が溝に埋め
込まれた絶縁膜もエッチングしてしまい、溝部分に凹部
分を形成してしまっていた。

【００２８】しかし、上述の様に、本発明は仕上げの研
磨に、ウエットエッチング法を用いずに鏡面研磨法を用
いるので、従来のような凹部分の形成を防止出来る。特
に、鏡面研磨法は、ＣＭＰ法と同じ装置を使用できるの
で、新たな装置を必要としない。

【００２９】また、シリコン窒化膜を研磨ストッパーと
して使用していた従来工程と異なり、本実施形態では、
半導体基板１００をストッパーとして用いるので、製造
工程を短縮でき、かつ、凹凸のない平坦な素子間分離絶
縁膜の形成が可能となる。

【００３０】次に、第二の実施形態を図を用いて詳細に
説明する。図３（１）に示すように、この実施形態にお
いては、第一の実施形態のおける図１（３）までは同じ
工程であり、絶縁膜３２０の堆積後、凹部分３２５にダ
ミーパターン３２１を形成する。

【００３１】次に、図３（２）に示すように、半導体基
板３００をストッパーとして用い、回転研磨法を用いて
平坦化を行い、絶縁膜の埋め込まれたＳＴＩ３９０を形
成する。ただし、このダミーパターン３２１は絶縁膜３
２０との研磨選択比が同程度の物を使用する。また、そ
の後、必要ならば鏡面研磨を行う。

【００３２】本実施形態では、絶縁膜３２０に生じた凹
部分３２５にダミーパターンを形成しているので、ＣＭ
Ｐ法による平坦化を、より容易に行う事が出来る。次
に、第三の実施形態を図を用いて詳細に説明する。図４
（１）に示すように、第一もしくは第二の実施形態で示
した製造方法により、所定の間隔Ｘを置いて少なくとも
二つのＳＴＩ４９０を形成した後に、半導体基板４００
上に熱酸化法を用いて６ｎｍ程度のゲート酸化膜４３０
を、ＣＶＤ法を用いて７０ｎｍ程度のＰ（リン）をドー
プしたポリシリコン膜４３５を、スパッタ法を用いて７
０ｎｍ程度のタングステンシリサイド膜４４０を、ＣＶ
Ｄ法を用いて１５０ｎｍ程度のシリコン窒化膜４４５を
順次堆積する。

【００３３】次に、図４（２）に示すように、写真蝕刻
法を用いて、シリコン窒化膜４４５、タングステンシリ
サイド膜４４０、ポリシリコン膜４３５を順次エッチン
グし、少なくとも二個以上のゲート電極４５０を形成す
る。その後、ソース及びドレインとして使用する拡散層
を形成するために不純物を注入（図示せず）をする事に
より、半導体装置を製造する。また、ここで製造する半
導体装置は、例えばＤＲＡＭ等のメモリセルでも良い。

【００３４】本実施形態によれば、ＳＴＩ４９０形成時
における仕上げの平坦化の際に、ウエットエッチング法
を用いていないので、ＳＴＩに埋め込まれた絶縁膜の奇
形を抑制できる。この為、ゲート電極４５０の形成時
に、絶縁膜上にポリシリコンが残留することがなく、ゲ
ート電極４５０が他のゲート電極（図示せず）と短絡す
るのを防ぐことができる。

【００３５】また、本実施形態によれば、ＳＴＩ４９０
に埋め込まれた絶縁膜の奇形を防止する事が出来るの
で、絶縁膜の奇形部分に発生する電界の乱れを抑制でき
る。この為、ＳＴＩ間の距離Ｘを短くする事が出来るの
で、当該半導体装置の更なる微細化が可能となる。

【００３６】次に、第四の実施形態を図を用いて詳細に
説明する。図５（１）に示すように、半導体基板５００
の上に熱酸化法により１０ｎｍ程度の酸化膜５０５を形
成し、ＣＶＤ法により６０ｎｍ程度のＳｉＮ膜５０６を
堆積し、所定のパターンに加工したレジスト５１０を形
成する。

【００３７】次に、図５（２）に示すように、異方性エ
ッチング法（ＲＩＥ法）により、レジスト５１０をマス
クとして、半導体基板５００を２００ｎｍ程度エッチン
グ除去する事により素子間分離用の溝５１５を形成した
後にレジスト５１０を剥離する。

【００３８】次に、図５（３）に示すように、少なくと
もこの素子間分離用の溝５１５が完全に埋まるまで、Ｃ
ＶＤ法により酸化シリコン系の絶縁膜（例えば、二酸化
シリコン）５２０を堆積する。

【００３９】次に、図６（１）に示すように、ＳｉＮ膜
５０６をストッパーとして、ＣＭＰ法（回転研磨法）に
より平坦化（１回目の平坦化）する。次に、図６（２）
に示すように、ＳｉＮ膜５０６をＣＦ４系のガスにて、
ＣＤＥ（ケミカルドライエッチング）法により選択的に
エッチング除去する。

【００４０】次に、図６の（３）に示すように、半導体
基板５００をストッパーとして用い、鏡面研磨法により
再度平坦化（２回目の平坦化）を行う事により、ＳＴＩ
５９０を形成する。

【００４１】また、上述の鏡面研磨による２回目の平坦
化の代わりに、更に、一度回転研磨法により半導体基板
５００を露出させた後、更に鏡面研磨法を行う事より平
坦化をしても良い。この最後に行う鏡面研磨は、回転研
磨法により表面が荒れた半導体基板５００の表面を、よ
り平坦にするものである。

【００４２】また、図５（２）におけるレジスト５１０
を剥離した後に、もしくは図６の（２）におけるシリコ
ン窒化膜５０６を除去した後に、溝５１５の底に不純物
を注入する事によりチャネルドープを行っても良い（図
示せず）。

【００４３】また、図５（３）において、形成した絶縁
膜５２０の凹部分にダミー絶縁膜（図示せず）を形成し
ても良く、このダミー絶縁膜と絶縁膜５２０との研磨選
択比は概略等しい事が望ましい。

【００４４】この実施形態においても、仕上げの研磨に
ウエットエッチング法を用いていないので、ＳＴＩ５９
０に埋め込まれた絶縁膜５２０の凹部分の形成を防止で
きる。

【００４５】また、本実施形態では、一度回転研磨法に
より、荒く研磨してシリコン窒化膜５０６を露出させ、
仕上げの平坦化に鏡面研磨法を用いている。シリコン酸
化膜５２０の厚さＹが厚い場合（図５（２）参照）に
は、一度回転研磨により、荒いが速く研磨する事が、製
造時間短縮において有効である。

【００４６】また、従来のウエットエッチングによる平
坦化は、数工程を経て行われることが一般的であるの
で、本実施形態の鏡面研磨による仕上げの平坦化は、工
程数の減少を図ることができる。

【００４７】また、前述と同様に、この鏡面研磨法は回
転研磨法と同じ装置を用いて行えるので製造コストの増
大を回避出来る。また、図６（２）におけるシリコン窒
化膜５０６を除去した後に、不純物を注入する場合に
は、酸化膜５２０がマスクとして、保護膜５０５が犠牲
膜として作用する。このため、自己整合的に不純物注入
を行った後に、凹部分のない素子分離絶縁膜の形成が可
能となる。

【００４８】また、この場合には、保護膜５０５が犠牲
膜として作用しているので、後の工程のイオン注入の際
に、改めて犠牲膜を形成しなくても良い。次に、第五の
実施形態を図を用いて詳細に説明する。図７（１）に示
す様に、上述の製造方法により半導体基盤７００に絶縁
膜（例えば、二酸化シリコン）を埋め込んだＳＴＩ７９
０を形成する。

【００４９】次に、図７（２）に示すように、熱酸化法
を用いて６ｎｍ程度の酸化膜７０５を形成し、ウエル、
チャネル等の形成のためにイオン注入を行う。この酸化
膜７０５はイオン注入する際に、チャネリング防止の為
の犠牲酸化膜として作用する。

【００５０】次に、図７（３）に示すように、半導体基
盤７００をストッパーとして回転研磨法により酸化膜７
０５を除去した後に、更に鏡面研磨法により仕上げの研
磨を行う事により平坦化を行う。また、酸化膜７０５は
ＣＶＤ法を用いて形成しても良い。

【００５１】また、上記の平坦化は、鏡面研磨のみの平
坦化でも良い。本実施形態はイオン注入する際の半導体
基板表面を保護する為の保護膜７０５をウエットエッチ
ング法ではなく、鏡面研磨法のみ又は回転研磨法と鏡面
研磨法により除去している。この為、ＳＴＩに埋め込ま
れた酸化膜が変形する事がない。また、上述と同様の理
由により、製造工程を簡略化する事が出来る。

【００５２】

【発明の効果】本発明は、仕上げの平坦化を行うとき
に、ウェットエッチングを用いず、鏡面研磨を用いてい
る。この為、素子間分離用の溝に埋め込まれた絶縁膜を
余分に除去して凹部分を形成してしまう事がない。

【００５３】また、通常、何工程も必要とするウットエ
ッチング工程を用いないので、工程数を少なく出来、歩
留まりを向上させる事が出来ると共に、半導体チップの
更なる微細化が可能となる。

【図面の簡単な説明】

【図１】本発明の第一の実施形態に於ける工程断面図。

【図２】本発明の第一の実施形態に於ける工程断面図。

【図３】本発明の第二の実施形態に於ける工程断面図。

【図４】本発明の第三の実施形態に於ける工程断面図。

【図５】本発明の第四の実施形態に於ける工程断面図。

【図６】本発明の第四の実施形態に於ける工程断面図。

【図７】本発明の第五の実施形態に於ける工程断面図。

【図８】従来の素子間分離絶縁膜の製造工程断面図。

【図９】従来の素子間分離絶縁膜の製造工程断面図。

【図１０】従来の素子間分離絶縁膜の製造工程断面図。

【図１１】従来の素子間分離絶縁膜の製造工程断面図。

【符号の説明】

５００半導体基板５０５酸化膜５０６シリコン窒化膜５１０レジスト５２０酸化膜５９０ＳＴＩ

Claims

【特許請求の範囲】

【請求項１】半導体基板上の凹部分に、前記半導体基
板表面まで絶縁膜が埋設されている半導体装置を製造す
る方法において、前記半導体基板に凹部を形成する工程と、前記凹部分が充填するまで第一の絶縁膜を形成する工程
と、前記第一の絶縁膜を回転研磨法により後退させる事によ
り前記半導体基板表面を露出させる工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】半導体基板に溝を形成する工程と、少なくとも前記溝が充填するまで第一の絶縁膜を形成す
る工程と、前記第一の絶縁膜を鏡面研磨法により前記半導体基板が
露出するまで平坦化する工程と、を有する事を特徴とする半導体装置の製造方法。
【請求項３】半導体基板に素子間分離用の溝を形成
し、当該溝に絶縁膜を埋め込んだ半導体装置の製造方法
において、半導体基板上に前記半導体基板を保護するための保護膜
を形成する工程と、前記保護膜上にレジストを塗布し、リソグラフィー法に
より、前記レジストをパターニングする工程と、前記パターニングされたレジストをマスクにして、異方
性エッチング法により、前記半導体基板の表面及び前記
保護膜をエッチング除去する事により溝を形成する工程
と、前記レジストを剥離した後、少なくとも前記溝が充填す
るまで第一の絶縁膜を形成する工程と、前記半導体基板をストッパーとして用いて、前記第一の
絶縁膜を回転研磨法により平坦化する事により、前記溝
内に前記絶縁膜を残す工程と、を有する事を特徴とする半導体装置の製造方法。
【請求項４】半導体基板上の凹部分にのみ絶縁膜が埋
設されている半導体装置を製造する方法において、少なくとも前記凹部分が充填するまで第一の絶縁膜を形
成する工程と、前記半導体基板が露出しない様に、前記絶縁膜を平坦化
する為の第一の平坦化手段により一度荒く平坦化した後
に、前記半導体基板が露出するまで、第二の平坦化手段
により、きめ細かく平坦化する工程とを具備する事によ
り、前記凹部分の内側に形成された第一の絶縁膜の奇形
を抑制する事を可能にした半導体装置の製造方法。
【請求項５】半導体基板に溝を形成する工程と、少なくとも前記溝が充填するまで、前記溝に第一の絶縁
膜を形成する工程と、前記半導体基板が露出しない様に、前記絶縁膜を平坦化
する為の第一の平坦化手段により平坦化する工程と、前記平坦化された絶縁膜を第二の平坦化手段により、前
記半導体基板が露出するまで、平坦化する工程と、を有する事を特徴とする半導体装置の製造方法。
【請求項６】半導体基板に素子間分離用の溝を形成
し、当該溝に絶縁膜を埋め込んだ半導体装置の製造方法
において、半導体基板上に当該半導体基板を保護するための保護膜
を形成する工程と、前記保護膜上にレジストを塗布し、リソグラフィー法に
より、前記レジストをパターニングする工程と、前記パターニングされたレジストをマスクにして、異方
性エッチング法により、前記半導体基板の表面及び前記
保護膜をエッチング除去する事により溝を形成する工程
と、前記レジストを剥離した後、少なくとも前記溝が充填す
るまで、前記溝に第一の絶縁膜を形成する工程と、前記半導体基板が露出しない様に、前記第一の絶縁膜を
平坦化する為の第一の平坦化手段により前記第一の絶縁
膜表面を平坦化する工程と、前記第一の絶縁膜を前記半導体基板が露出するまで、平
坦化するための第二の平坦化手段により平坦化する工程
と、を有する事を特徴とする半導体装置の製造方法。
【請求項７】前記第一の絶縁膜の表面に凹部分が存在
する場合に、前記凹部分に第二の絶縁膜を埋め込む事に
より前記凹部分を概略平坦する事を特徴とする請求項２
又は３又は５又は６記載の半導体装置の製造方法。
【請求項８】前記鏡面研磨法により平坦化する工程に
変えて、回転研磨法により一度荒く平坦化し概略前記半
導体基板を露出させた後に、鏡面研磨法により、更にき
め細かく研磨する工程である事を特徴とする請求項２又
は３記載の半導体装置の製造方法。
【請求項９】半導体基板上に第一の絶縁膜、ストッパ
ー膜を積層し、前記半導体基板の所望の深さまで溝を形
成し、少なくとも前記溝が充填するまで第二の絶縁膜を
形成する工程と、前記第二の絶縁膜を平坦化する為の第一の平坦化手段に
より、前記ストッパー膜の表面を露出させる工程と、前記ストッパー膜を除去する工程と、前記第一及び第二の絶縁膜を前記半導体基板が露出する
まで平坦化する為の第二の平坦化手段により平坦化する
工程とを具備する事により、前記平坦化の際の前記溝内
の前記第二の絶縁膜の奇形を抑制する事を可能にした半
導体装置の製造方法。
【請求項１０】半導体基板に第一の絶縁膜を形成する
工程と、前記第一の絶縁膜の上にストッパー膜を形成する工程
と、前記ストッパー膜及び前記の第一の絶縁膜及び前記半導
体基板の表面を除去する事により、前記半導体基板に溝
を形成する工程と、少なくとも前記溝が充填するまで第二の絶縁膜を形成す
る工程と、前記第二の絶縁膜を前記ストッパー膜が露出するまで平
坦化する為の第一の平坦化手段により平坦化する工程
と、前記ストッパー膜を除去する工程と、前記第一及び第二の絶縁膜を前記半導体基板が露出する
まで平坦化する為の第二の平坦化手段により平坦化する
工程と、を有する事を特徴とする半導体装置の製造方法。
【請求項１１】半導体基板に絶縁膜が埋め込まれた素
子間分離用の溝を有する半導体装置の製造方法におい
て、半導体基板に第一の絶縁膜を形成する工程と、前記第一の絶縁膜の上にストッパー膜を形成する工程
と、前記ストッパー膜の上面にレジストを塗布し、前記レジ
ストをリソグラフィー法によりパターニングする工程
と、前記パターニングされた前記レジストをマスクにして、
異方性エッチング法により前記ストッパー膜及び前記の
第一の絶縁膜及び前記半導体基板の表面を除去する事に
より溝を形成する工程と、前記レジストを剥離した後、前記溝の内側に、少なくと
も前記溝が充填するまで第二の絶縁膜を形成する工程
と、前記第二の絶縁膜を前記ストッパー膜が露出するまで平
坦化する為の第一の平坦化手段により平坦化する工程
と、等方性エッチング法により前記ストッパー膜を除去する
工程と、前記第一及び第二の絶縁膜を前記半導体基板が露出する
まで平坦化する為の第二の平坦化手段により平坦化する
工程と、を有する事を特徴とする半導体装置の製造方法。
【請求項１２】前記第二の絶縁膜の表面に凹部が存在
する場合に、前記凹部に第三の絶縁膜を埋め込む事によ
り前記凹部を概略平坦する事を特徴とする請求項９乃至
１１記載の半導体装置の製造方法。
【請求項１３】前記第一の平坦化手段が回転研磨法で
ある事を特徴とする請求項２乃至７又は９乃至１２記載
の半導体装置の製造方法。
【請求項１４】前記第二の平坦化手段が鏡面研磨法で
ある事を特徴とする請求項４乃至７又は９乃至１２記載
の半導体装置の製造方法。
【請求項１５】前記第二の平坦化手段が、回転研磨法
により一度荒く研磨し、前記半導体基板を概略露出させ
た後に、鏡面研磨法により、きめ細かく研磨する事によ
り平坦化する事を特徴とする請求項９乃至１２記載の半
導体装置の製造方法。
【請求項１６】前記ストッパー膜を除去する工程の後
に、前記第一の絶縁膜を介して、前記半導体基板に不純
物を注入する事を特徴とする請求項９乃至１２記載の半
導体装置の製造方法。
【請求項１７】絶縁膜が充填した半導体基板上の溝近
傍の前記半導体基板表面に不純物を注入した半導体装置
を製造する方法において、前記半導体基板上に絶縁膜が埋め込まれた素子間分離用
の溝を形成する工程と、前記半導体基板上及び前記溝内の前記絶縁膜上に保護膜
を形成し、前記保護膜を介して前記半導体基板に不純物
を注入する工程と、前記保護膜を回転研磨法により除去し、前記半導体基板
を概略露出させた後に鏡面研磨法により研磨する事によ
り平坦化する工程と、を具備する事を特徴とした半導体装置の製造方法。
【請求項１８】半導体基板に絶縁膜が充填した溝を形
成する工程と、前記半導体基板の表面及び前記溝に充填した絶縁膜の表
面に第一の絶縁膜を形成する工程と、前記第一の絶縁膜を介して、前記半導体基板に不純物を
注入する工程と、前記第一の絶縁膜を回転研磨法により除去し、前記半導
体基板を概略露出させた後に鏡面研磨法により研磨する
事により平坦化する工程と、を有する事を特徴とする半導体装置の製造方法。
【請求項１９】前記平坦化する工程が、鏡面研磨法の
みにより平坦化する事を特徴とする請求項１７及び１８
記載の半導体装置の製造方法。
【請求項２０】隣合う素子間分離用溝の間に半導体装
置を製造する方法において、請求項１乃至１９記載の製造方法により、半導体基板上
に絶縁膜を充填した溝が所望の間隔をおいて少なくとも
二つ形成する工程と、所望の間隔を置いて配置された隣合う前記溝の間に、ゲ
ート電極及びソース及びドレインとして使用する拡散層
を形成する事を特徴とする半導体装置の製造方法。
【請求項２１】請求項１乃至１９記載の製造方法によ
り、半導体基板上に絶縁膜を充填させた溝が所望の間隔
をおいて少なくとも二つ形成する工程と、前記半導体基板上にゲート絶縁膜、電極材層を積層し、
リソグラフィー法及び異方性エッチング法により前記ゲ
ート絶縁膜及び電極材層からなるゲート電極を形成する
工程と、を有する事を特徴とする半導体装置の製造方法。
【請求項２２】素子間分離用の溝の間にメモリセルを
有する半導体装置を製造する方法において、請求項１乃至１９記載の製造方法により、半導体基板上
に絶縁膜を充填した溝が所望の間隔をおいて少なくとも
二つ形成する工程と、前記半導体基板上にソース及びドレイントとして使用す
る拡散層を有するＭＩＳ型トランジスタ及び前記ソース
として使用する拡散層と電気的に接続されたキャパシタ
を形成する工程と、を有する事を形成する事を特徴とする半導体装置の製造
方法。