KR100295384B1 - 반도체장치의제조방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

소자 분리를 위해 트렌치 분리를 형성할 때에, 트렌치 분리의 표면 평탄성을 향상시킨다.
미세한 트렌치 개구부에 대한 절연막의 매립에는 HDP-CVD법을 이용하여, 활성 영역이 되는 기판 표면에 잉여로 적층되는 절연막에 대해 선택적으로 드라이 에칭하여 예비 평탄화(pre-planarization)를 행하고, 그 후 CMP법에 의한 연마를 행함으로써 절연막의 표면의 평탄성을 향상시킨다. 트렌치 개구부의 형성 시에 이용하는 에칭 마스크를 실리콘 질화막과 다결정 실리콘막과의 적층 구조의 막으로 하고, 예비 평탄화시에는 다결정 실리콘막을 에칭 스토퍼로서 이용하여, 그 후의 CMP법에 의한 연마 시에는 실리콘 질화막을 에칭 스토퍼로 하여 잉여의 절연막과 다결정 실리콘막을 동시에 제거한다. 그 후, 활성 영역이 되는 기판 표면을 노출시킴으로써 양호한 형상의 트렌치 분리가 얻어진다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 트렌치 분리 형성에 관한 것이다.
도 17은 종래의 기술인 일본 특허공개 평3-30300호 공보에 개시된 트렌치 분리의 형성 방법을 나타낸 도면으로, 트렌치 개구부 형성 시에 다결정 실리콘막과 실리콘 질화막과의 적층 구조로 이루어지는 에칭 마스크를 이용하여, 트렌치 개구부 내를 절연막으로 매립하여 트렌치 분리를 형성한 후에는 다결정 실리콘막을 에칭 스토퍼로 하여 스퍼터 에칭을 행하고, 또한 습식, 드라이 에칭을 행함으로써 에칭 마스크를 제거하여, 반도체 기판 표면을 노출시킴과 동시에 트렌치 분리만 남기는 방법이 개시되어 있다.
우선, 도 17a에 도시한 바와 같이, 반도체 기판(101)의 표면상에 열 산화법에 의해 실리콘 산화막(102)을 형성한 후, CVD(chemical vapor deposition)법에 의해 실리콘 질화막(103), 다결정 실리콘막(104)을 순차 적층한다. 실리콘 질화막(103) 및 다결정 실리콘막(104)은 트렌치 개구 마스크로서 이용되며, 또한 실리콘 질화막(103)은 후속 공정의 열 처리 공정에서 보호막으로 된다. 이 다결정 실리콘막(104) 및 실리콘 질화막(103)을 패터닝하여 트렌치 분리에 상당하는 클립핑 패턴(clipping pattern)을 갖는 마스크 패턴을 형성 후, 이 마스크 패턴을 이용하여 반도체 기판(101)에 개구 폭 1㎛의 트렌치 개구부(105)를 형성한다.
그 후, 도 17b에 도시한 바와 같이, 트렌치 개구부(105)의 내벽 및 저면에 열 처리에 의해 실리콘 산화막(106)을 형성한 후, CVD법 또는 열 산화법에 의해 실리콘 산화막(107)을 형성하여, 트렌치 개구부(105)를 매설한다.
또한, 실리콘 산화막(107)의 표면에 포토레지스트(108)를 적층한다.
다음에, 도 17c에 도시한 바와 같이, 스퍼터 에칭을 행하여 다결정 실리콘막(104)의 표면상에 위치하는 포토레지스트(108), 실리콘 산화막(107)을 제거한다.
그 후, 도 17d에 도시한 바와 같이, 습식 혹은 드라이 에칭에 의해 다결정 실리콘막(104)을 제거하고, 동시에 다결정 실리콘막(104)과 동일한 높이에 위치하는 실리콘 산화막(107)도 제거한다. 여기서, 열 처리에 의해 실리콘 산화막(107)의 막질을 치밀한 것으로 한다.
다음에, 도 17e에 도시한 바와 같이, 습식 혹은 드라이 에칭에 의해 실리콘 질화막(103)을 제거하고, 또한 실리콘 산화막(102)을 제거하며, 동시에 반도체 기판(101)의 표면보다도 높은 위치의 실리콘 산화막(107)도 선택적으로 제거하여, 트렌치 개구부(105) 내에 실리콘 산화막(106, 107)으로 이루어지는 트렌치 분리를 얻는다.
여기서는, 다결정 실리콘막(104)을 매립용 절연막인 실리콘 산화막(107)의 에치백 시의 스토퍼막으로 하고, 실리콘 질화막(103)을 트렌치 분리 산화막이 되는 실리콘 산화막(107)의 막질을 치밀하게 하는 열처리 시에 마스크로서 이용함으로써 활성 영역이 되는 반도체 기판(101)에 손상을 입히는 일이 없고, 또한 오염시키는 일도 없다는 것이다.
그러나, 반도체 장치의 소자의 미세화에 따라, 트렌치 분리의 치수가 작아지면, 다음과 같은 문제가 생긴다.
도 18은 마스크 패턴(109)을 에칭 마스크로 하여, 예를 들면 최소 디자인 치수(minimum feature size)의 개구 폭(s)을 갖는 트렌치 개구부(105a), 최소 디자인 치수보다도 큰 개구 폭을 갖는 트렌치 개구부(105b)를 형성한 경우의 단면도를 나타내고 있다.
이 경우, 감압 CVD법에 의해 실리콘 산화막(108a)을 형성하면, 개구 폭이 최소 디자인 치수인 트렌치 개구부(105a)는 완전히 절연막으로 매립할 수 없어, 시임(공극: 110)이 생기게 된다. 이 영향은 최종적으로 트렌치 분리(107a)를 얻는 단계에서도 오목부로 되어 남게 되며, 후속 공정의 능동 소자 형성 단계에서 도전 물질이 오목부에 매립되어 남게 되어, 쇼트의 원인이 될 수 있었다. [트렌치 개구부(105b) 내에 절연막을 매립함으로써 얻어지는 트렌치 분리는 부호 107b로 나타낸다]
그래서, 감압 CVD법에 의해 미세한 치수의 트렌치 매립을 행하는 것이 아니라, HDP-CVD(high density plasma-chemical vapor deposition)법에 의한 매립을 행하는 예를 나타낸다.
도 19는 최소 디자인 치수의 트렌치 개구부(105a) 내를 HDP-CVD법에 의해 형성된 실리콘 산화막(108b)으로 매립한 경우의 단면도를 나타내고 있다.
또, 도 19에서, 참조 번호 109a, 109b, 109c는 이 단면의 수평 방향의 치수가 각각 Xa, Xb, Xc(Xa<Xb<Xc)인 마스크 패턴을 나타낸 것이고, 그 중 Xa는 최소 디자인 치수에 상당하는 크기로 한다. 그밖에, 이미 설명을 위해 이용한 부호와 동일 부호는 동일하거나, 혹은 그에 상당 부분을 나타내는 것이다.
HDP-CVD법에 의한 성막시에는, 트렌치 개구부(105a)의 매립에 이용하는 실리콘 산화막(108b)을 적층하면서, 동시에 적층된 막의 각부(角部)를 집중적으로 에칭해 가기 때문에, 미세한 개구 치수라도 시임이 생기지 않게 양호한 매립을 행할 수 있다.
HDP-CVD법에 의해 적층된 실리콘 산화막(108b)은 마스크 패턴(109a, 109b, 109c) 상에 45°의 각도를 갖고 형성되는 경우, 마스크 패턴(109a, 109b) 상에는 Xa, Xb의 1/2에 상당하는 높이 ha, hb의 단면이 이등변 삼각형의 막으로 된다. 마스크 패턴(109c)과 같이 큰 마스크 상에는 최대로 트렌치 개구부(105a)의 매립을 위해 적층된 막 두께에 상당하는 두께 hc의 실리콘 산화막(108b)이 적층된다.
마스크 패턴(109a, 109b, 109c) 상에 적층된 여분의 실리콘 산화막(108b)을 제거하는 방법으로서는, CMP(chemical mechanical polishing)법에 의한 연마, 또는에칭 마스크를 이용하여 선택적인 드라이 에칭을 행하는 방법이 고려된다.
그러나, CMP법에 의한 연마는 마스크 패턴(109c) 상에 적층되는 두꺼운 실리콘 산화막(108b)이 다수 형성된 영역의 처리에는 부적합하다. 이것은, 처리 후에 얻어지는 가공면의 평탄성의 문제로, 마스크 패턴(109a) 상에 적층되는 막 두께가 작은 실리콘 산화막(108b)이 다수 형성된 영역과, 막 두께가 큰 실리콘 산화막(108b)이 다수 형성된 영역은 CMP법에 의한 평탄화 후에 균일한 높이의 표면이 얻어지지 않고, 실리콘 산화막(108b)의 막 두께가 큰 영역에서는 이 영향이 평탄화 후에도 남게 되어, 다른 영역보다도 높은 위치에 표면이 형성된다고 하는 이유에 따른 것이다.
또한, CMP법에 의한 연마는 비용 면에서 고가이기 때문에, 두꺼운 막의 에칭에 적합하다고는 말할 수 없다.
다음에, 선택적인 드라이 에칭에 의해, 마스크 패턴(109a, 109b, 109c) 상의 실리콘 산화막(108b)을 제거하는 경우를 도 20에 도시한다.
우선, 도 20a에 도시한 바와 같이, 레지스트 패턴(111)을 트렌치 분리(107a)가 되는 영역 상, 즉 트렌치 개구부(105a) 상에 형성한다. 그러나, 트렌치 개구부(105a) 상에 완전히 합치(合致)되도록 레지스트 패턴(111)을 형성할 수 없어, 정렬 오차 x가 생겼다고 한다.
그 후, 도 20b에 도시한 바와 같이, 레지스트 패턴(111)을 에칭 마스크로 하여 드라이 에칭을 행함으로써 여분의 실리콘 산화막(108b)을 제거한다. 그러나, 마스크 패턴(109a, 109b, 109c)이 실리콘 질화막으로 구성되어 있는 경우에는, 실리콘 산화막(108b)과 실리콘 질화막(109c) 사이의 선택비를 충분히 확보할 수 없기 때문에, 마스크 패턴(109a, 109b, 109c) 상의 실리콘 산화막(108b)의 막 두께가 작은 영역에서는 지나친 에칭이 이루어져서, 절삭부(scrape) A, B, C가 생기게 된다. 이와 같이 트렌치 분리(107a)의 일부가 정렬 오차 x 때문에 깎이고, 활성 영역에 위치하는 마스크 패턴(109a, 109b, 109c)의 일부, 또한 활성 영역의 일부도 마스크 패턴(109a, 109b, 109c)이 최상층에 스토퍼를 갖지 않기 때문에 깎여진다고 하는 문제가 있었다.
본 발명은 상기한 바와 같은 문제를 해결하기 위해 이루어진 것으로, 소자의 고집적화에도 대응할 수 있는 트렌치 분리를 갖는 반도체 장치의 제조 방법에 있어서, 미세한 트렌치 개구부에 대해 절연막의 매설이 가능하고, 그 후의 제조 과정에서도 활성 영역이 되는 반도체 기판에 대해 손상을 주는 일이 없는, 양호한 형상의 트렌치 분리를 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 청구항 1에 따른 반도체 장치의 제조 방법은, 제1 마스크 층 상에 제2 마스크 층을 적층시켜 반도체 기판 상에 트렌치 분리 영역에 상당하는 클립핑(clipping) 패턴을 갖는 제1 마스크 패턴을 형성하는 공정; 상기 반도체 기판의 상기 트렌치 분리 영역에 대해 에칭을 행하여 트렌치 개구부를 형성하는 공정; 상기 반도체 기판 상에 절연막을 적층하고 상기 트렌치 개구부 내를 상기 절연막으로 매설하는 공정; 상기 트렌치 분리 영역에 상당하는 영역 상에 제2 마스크 패턴을 형성하는 공정; 상기 제2 마스크 패턴을 에칭 마스크로 하여 상기 절연막에대하여 드라이 에칭을 행하여 예비 평탄화하는 공정; 상기 제2 마스크 패턴을 제거하고, 상기 제1 마스크 패턴의 제1 마스크 층을 스토퍼로 하여 CMP법에 의하여 상기 절연막을 연마하는 공정; 및 상기 제1 마스크 패턴을 제거하고, 상기 반도체 기판의 표면을 노출시켜서 상기 트렌치 분리 영역에 트렌치 분리를 얻는 공정을 포함한다.
또한, 본 발명의 청구항 2에 따른 반도체 장치의 제조 방법은, 청구항 1에 상당하는 반도체 장치의 제조 방법에 있어서, 상기 제2 마스크 층은 상기 예비 평탄화할 때의 드라이 에칭시의 에칭 스토퍼로 되고, 상기 제1 마스크 층을 스토퍼로 하는 CMP법에 의한 평탄화시에는 상기 제2 마스크 층은 상기 절연막과 동등한 연마율로 연마된다.
또한, 본 발명의 청구항 3에 따른 반도체 장치의 제조 방법은, 청구항 1에 상당하는 반도체 장치의 제조 방법에 있어서, 절연막에 대하여 예비 평탄화 처리를 행할 때에 이용하는 제2 마스크 패턴의 단면(end surface)이 트렌치 분리 영역에 상당하는 제1 영역의 단부 상에 또는 상기 제1 영역을 둘러싸는 제2 영역 상에 배치되고, 상기 제1 영역의 단부로부터 상기 제2 영역의 외주까지의 거리는 상기 제2 마스크 패턴 형성 시의 정렬 마진(alignment margin)에 상당하는 크기이다.
도 1은 본 발명의 실시 형태 1의 반도체 장치를 나타낸 도면.
도 2는 본 발명의 실시 형태 1의 반도체 장치의 제조 공정을 나타낸 도면.
도 3은 본 발명의 실시 형태 1의 반도체 장치의 제조 공정을 나타낸 도면.
도 4는 본 발명의 실시 형태 1의 반도체 장치의 제조 공정을 나타낸 도면.
도 5는 본 발명의 실시 형태 1의 반도체 장치의 제조 공정을 나타낸 도면.
도 6은 본 발명의 실시 형태 1의 반도체 장치의 제조 공정을 나타낸 도면.
도 7은 본 발명의 실시 형태 2의 반도체 장치의 제조 공정을 나타낸 도면.
도 8은 본 발명의 실시 형태 2의 반도체 장치의 제조 공정을 나타낸 도면.
도 9는 본 발명의 실시 형태 3의 반도체 장치의 제조 공정을 나타낸 도면.
도 10은 본 발명의 실시 형태 3의 반도체 장치의 제조 공정을 나타낸 도면.
도 11은 본 발명의 실시 형태 4의 반도체 장치의 제조 공정을 나타낸 도면.
도 12는 본 발명의 실시 형태 4의 반도체 장치의 제조 공정을 나타낸 도면.
도 13은 본 발명의 실시 형태 5의 반도체 장치의 제조 공정을 나타낸 도면.
도 14는 본 발명의 실시 형태 6의 반도체 장치의 제조 공정을 나타낸 도면.
도 15는 본 발명의 실시 형태 7의 반도체 장치를 나타낸 도면.
도 16은 본 발명의 실시 형태 7의 반도체 장치의 제조 공정을 나타낸 도면.
도 17은 종래의 기술을 나타낸 도면.
도 18은 종래의 기술을 나타낸 도면.
도 19는 종래의 기술을 나타낸 도면.
도 20은 종래의 기술을 나타낸 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2 : 트렌치 개구부
3 : 트렌치 분리
3a : HDP-CVD 산화막
4 : 기초 산화막
5a, 5b, 5c : 실리콘 질화막
6a, 6b, 6c : 다결정 실리콘막
7a, 7b, 7c, 12a, 12b, 12c : 마스크 패턴
8, 9, 10, 14, 15, 16 : 레지스트 패턴
11 : 오목부
13 : 감압 CVD 산화막
17 : 게이트 산화막
18 : 워드선
19 : 소스/드레인 영역
20 : 측벽
21 : 비트선
22, 22a : 층간 절연막
23 : 축적 노드
24 : 유전체막
25 : 셀 기판
26 : 캐패시터
〈실시 형태 1〉
본 발명의 실시 형태 1에 대해 설명한다.
도 1은 반도체 기판(1)에 형성된 트렌치 분리(3)를 나타낸 단면도로, 트렌치분리(3)는 개구 폭이 작은 트렌치 개구부(2)에 매설된 절연 물질로 구성되어 있다. 트렌치 개구부(2)의 개구 폭은, 예를 들면 200㎚의 크기로 한다.
도 1에 도시한 트렌치 분리(3)의 형성 방법에 대해 이하에 설명한다.
우선, 도 2에 도시한 바와 같이, 반도체 기판(1)의 표면을 산화시킴으로써 막 두께 5 ∼ 30㎚ 정도의 기초 산화막(underlying oxide film : 4)을 형성하고, 또한 실리콘 질화막, 다결정 실리콘막을 각각 100 ∼ 300㎚, 50 ∼ 300㎚ 정도의 막 두께가 되도록 순차 적층한다. 또한, 트렌치 분리(3)의 형성 영역에 상당하는 클립핑 패턴을 갖는 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 에칭 마스크로 하여 다결정 실리콘막 및 실리콘 질화막에 대해 선택적으로 에칭을 행하여, 실리콘 질화막(5a, 5b, 5c), 다결정 실리콘막(6a, 6b, 6c)이 각각 적층된 마스크 패턴(7a, 7b, 7c)을 얻고, 또한 반도체 기판(1)에 대해 이방성 에칭을 행하여, 깊이 100 ∼ 500㎚ 정도(예를 들면 300㎚ 정도), 개구 폭 200㎚의 트렌치 개구부(2)를 형성한다. 이 후, 레지스트 패턴은 제거한다.
또, 다른 방법을 이용하여 트렌치 개구부(2)를 형성해도 문제는 없다.
다음에, 도 3에 도시한 바와 같이, HDP-CVD법에 의해 HDP-CVD 산화막(3a)을 355 ∼ 1130㎚ 정도의 막 두께가 되도록 적층하고, 트렌치 개구부(2)를 완전히 매설한다. HDP-CVD법에 의한 성막이므로, 트렌치 개구부(2)의 내부를 완전히 매설할 수 있어, 시임 등의 결함은 생기지 않는다. HDP-CVD 산화막(3a)은, 예를 들면 마스크 패턴(7a)의 수평 방향의 단면의 치수가 최소 디자인 치수이고, 마스크 패턴(7a)의 단부로부터 45°의 각도를 갖고 적층되어 있는 경우, 마스크 패턴(7a)상의 HDP-CVD 산화막(3a)의 높이 ha는 최소 디자인 치수의 1/2의 크기로 된다.
또한, 마스크 패턴(7b)의 수평 방향의 단면의 치수가 최소 디자인 치수의 2배 크기인 경우, HDP-CVD 산화막(3a)의 높이 hb는 최소 디자인 치수의 크기로 된다. 또한, 큰 마스크 패턴(7c) 상에는 HDP-CVD법에 의해 적층된 막 두께에 상당하는 높이 hc의 HDP-CVD 산화막(3a)이 적층된다.
또한, 트렌치 개구부(2) 상의 HDP-CVD 산화막(3a)의 상면이 다결정 실리콘막(6a, 6b, 6c)의 상면과 같은 높이가 되도록 조정함으로써, 후속 공정의 CMP법에 의한 연마 시간을 최소한으로 할 수 있게 된다.
다음에, 도 4에 도시한 바와 같이, 트렌치 분리(3) 상에 레지스트 패턴(8)을 형성한다.
그 후, 도 5에 도시한 바와 같이 레지스트 패턴(8)을 에칭 마스크로 하여 HDP-CVD 산화막(3a)에 대해 드라이 에칭을 행하여, 잉여로 적층된 HDP-CVD 산화막(3a)을 제거하고, 트렌치 분리(3)의 형성에 필요한 부분만 남긴다.
이 때, 다결정 실리콘막은 실리콘 산화막에 대해 에칭 선택비가 충분히 크기 때문에, 드라이 에칭을 행한 영역에서는 평탄한 다결정 실리콘막(6a, 6b, 6c)의 표면의 일부 또는 전부가 노출되지만, 그 하층의 실리콘 질화막(5a, 5b, 5c)이 노출하거나, 그 일부가 에칭되어 제거되는 일은 없다.
다음에, 도 6에 도시한 바와 같이, 레지스트 패턴(8)을 제거하고, CMP법에 의해 실리콘 질화막(5a, 5b, 5c)을 스토퍼로 하여 연마를 행하여, 마스크 패턴(7a, 7b, 7c)을 구성하는 다결정 실리콘막(6a, 6b, 6c)을 제거하고, HDP-CVD 산화막(3a)에 대해서도 동시에 연마를 행하여, 피처리면의 평탄화를 행한다. 이 때, 다결정 실리콘막과 실리콘 산화막이 동등한 연마율을 가지므로, 피처리면의 평탄성은 양호하게 된다.
그 후, 예를 들면 실리콘 질화막에 대해 실리콘 산화막의 선택비를 충분히 유지할 수 있는 에칭 조건하에서, 열 인산에 의한 습식 에칭을 행하여 실리콘 질화막(5a, 5b, 5c)을 제거하고, 또한 반도체 기판(1)의 표면이 노출될 때까지 실리콘 산화막으로 이루어진 기초 산화막(4)을 에치백함으로써, 도 1에 도시한 바와 같은 트렌치 분리(3)를 얻는다.
이와 같이 형성된 트렌치 분리(3)는 그 표면에 시임 등의 영향에 의한 오목부가 없어, 평탄성이 우수한 양호한 형상으로 된다. 또한, HDP-CVD법에 의해 트렌치 개구부(2)를 매립한 후, 마스크 패턴(7a, 7b, 7c) 상의 잉여의 절연막을 제거하는 예비 평탄화를 행하기 때문에, 후속 공정인 CMP법에 의한 연마까지 피처리면을 평탄한 상태에 가깝게 할 수 있고, CMP법에 의한 연마에 의해 얻어지는 피처리면의 평탄성을 높여, 최종적으로 얻어지는 트렌치 분리(3)의 표면 평탄성을 향상시킬 수 있다.
또한, 예비 평탄화를 행함으로써, CMP법에 의해 연마되어야 할 산화막의 절대량을 저감하고 있기 때문에, 비용이 비싼 처리인 CMP 처리 시간을 저감할 수 있게 된다.
또, 마스크 패턴(7a, 7b, 7c)을 구성하는 다결정 실리콘막(6a, 6b, 6c)을 비정질 실리콘으로 형성할 수 있으며, 이에 대해서도 동일한 효과가 얻어진다.
〈실시 형태 2〉
다음에, 본 발명의 실시 형태 2에 대해 설명한다.
실시 형태 1에서는, 예비 평탄화시 에칭 마스크로서 이용되는 레지스트 패턴(8)을 중첩 오차 없이 트렌치 분리(3) 상에 형성하는 예를 나타내었지만, 이 실시 형태 2에서는 예비 평탄화시 에칭 마스크로서 이용되는 레지스트 패턴을 트렌치 분리(3)의 형성 영역보다도 정렬 마진 x1만큼, 예를 들면 50㎚만큼 외측으로 돌출시켜 형성하고 있는 점이 특징이다.
도 7은 이 실시 형태 2의 예비 평탄화시 에칭 마스크로 되는 레지스트 패턴(9)을 형성할 때의 단면도를 도시하고 있다. 레지스트 패턴(9)의 형성 전까지는 실시 형태 1과 마찬가지로 행하도록 한다.
도 7에 도시한 바와 같이, 레지스트 패턴(9)의 단면을 트렌치 분리(3)의 단면으로부터 외측으로 정렬 마진에 상당하는 크기 x1만큼 돌출된 위치에 형성하기 때문에, 이 상태에서 정렬 오차가 생겼다고 해도, 레지스트 패턴(9)의 단면이 트렌치 분리(3) 상에 배치되는 일은 없다.
레지스트 패턴(9)을 이용하여 HDP-CVD 산화막(3a)에 대해 이방성 에칭을 행함으로써, 도 8에 도시한 바와 같이, HDP-CVD 산화막(3a)의 막 두께가 두꺼운 영역에 대해서는 이것을 제거한다.
정렬 마진 x1을 고려하여 레지스트 패턴(9)의 형상을 결정하고 있기 때문에, 예비 평탄화시 트렌치 분리(3)로서 필요한 절연막까지 제거하게 되지 않아, 확실하게 트렌치 분리(3)를 구성하는 절연막을 남길 수 있게 된다.
또, 예비 평탄화시 에칭 마스크로서 이용되는 레지스트 패턴(9)은, 최소 디자인 치수에 상당하는 크기로 패터닝된 마스크 패턴(7a) 상에는 개구시키지 않고, 마스크 패턴의 수평 방향의 치수가 최소 디자인 치수와 정렬 마진 x1의 2배의 치수를 더한 크기 이상인 마스크 패턴 상을 선택적으로 개구하는 것으로 한다. 이와 같이 개구부를 결정함으로써, 최소 디자인 치수 이하의 패턴이 생기는 일이 없고, 본 방법을 이용하면 디자인 룰(design rule)을 축소할 필요가 없다.
상기한 바와 같이, 정렬 마진을 고려하여 에칭 마스크인 레지스트 패턴(9)을 형성하고, 이것을 이용하여 예비 평탄화를 행함으로써, 피처리면의 형상을 평탄면에 가깝게 할 수 있다. 또한 CMP법으로 연마해야 하는 HDP-CVD 산화막(3a)으로 이루어진 돌출부의 크기가 동일하기 때문에, CMP 후의 평탄성이 향상한다고 하는 효과가 있다. 또한, CMP법에 의한 연마량을 저감함으로써, 고가의 처리인 CMP법에 의한 처리 시간을 단축할 수 있어 비용을 저감할 수 있는 효과도 있다.
또, 실시 형태 1의 경우와 마찬가지로, 마스크 패턴(7a, 7b, 7c)의 최상층이 예비 평탄화시 에칭 스토퍼로 되는 다결정 실리콘막(6a, 6b, 6c)으로 구성되어 있기 때문에, 실리콘 질화막(5a, 5b, 5c) 이하의 층에 대해 과다한 에칭이 이루어지는 일은 없다.
〈실시 형태 3〉
다음에, 본 발명의 실시 형태 3에 대해 설명한다.
실시 형태 2에서는, 예비 평탄화시 에칭 마스크로서 이용되는 레지스트 패턴(9)이 트렌치 분리(3)의 형성 영역으로부터 외측으로 중첩 오차 x1만큼 돌출된형상으로 되어 있는 예를 나타내었다.
이 실시 형태 3에서는, 예비 평탄화시 에칭 마스크로서 이용되는 레지스트 패턴(10)을 트렌치 분리(3)의 단면으로부터 최소 디자인 치수의 1/2의 크기(x2)만큼 돌출된 형상으로 하는 예를 나타낸다. 최소 디자인 치수가 200㎚인 경우, x2는 100㎚로 한다.
HDP-CVD 산화막(3a)의 성막까지는 실시 형태 1에 나타낸 방법과 마찬가지로 형성하고, 다음 공정의 예비 평탄화시 에칭 마스크로서 이용되는 레지스트 패턴(10)은 도 9에 도시한 바와 같이, 트렌치 분리(3) 상 및 마스크 패턴(7a, 7b, 7c) 상에 적층되는 HDP-CVD 산화막(3a) 중, 트렌치 분리(3)로부터 최소 치수의 1/2만큼 돌출된 영역 상에 형성된다.
상기한 바와 같은 레지스트 패턴(10)을 에칭 마스크로 하여 HDP-CVD 산화막(3a)에 대해 드라이 에칭을 행하면, 도 10에 도시한 바와 같이, 마스크 패턴(7a, 7b, 7c) 상에 남겨지는 HDP-CVD 산화막(3a)의 높이 방향의 치수는, 마스크 패턴 상에 적층된 HDP-CVD 산화막(3a)의 단부로부터의 경사 각도가 45°인 경우에는 최소 디자인 치수의 1/2에 상당하는 크기로 된다.
이 때, 마스크 패턴(7a, 7b, 7c) 상에 남겨지는 HDP-CVD 산화막(3a)의 형상은 높이가 최소 디자인 치수의 1/2로 정렬된다.
그 후, 레지스트 패턴(10)을 제거한 후, 실리콘 질화막(5a, 5b, 5c)을 스토퍼로 하여 CMP법에 의해 다결정 실리콘막(6a, 6b, 6c)을 연마하고, 동시에 트렌치 분리(3) 상의 다결정 실리콘막(6a, 6b, 6c)에 상당하는 높이에 위치하는 HDP-CVD산화막(3a)을 제거한다.
이 CMP법에 의한 연마 단계에서, 마스크 패턴(7a, 7b, 7c) 상에 남겨진 HDP-CVD 산화막(3a)의 높이는 거의 최소 디자인 치수의 1/2의 크기로 정렬되어 있기 때문에, CMP법에 의한 연마 후의 피처리면의 평탄성을 보다 향상시킬 수 있게 된다.
그 후의 처리에 대해서는, 실시 형태 1의 경우와 마찬가지로 행하며, 열 인산에 의해 실리콘 질화막(5a, 5b, 5c)을 제거하고, 기초 산화막(4)의 에치백을 행함으로써 활성 영역을 노출시킴과 동시에 도 1에 도시한 트렌치 분리(3)를 얻을 수 있다.
또, 이 실시 형태 3에서, 실시 형태 2에서 진술한 경우와 마찬가지로 정렬 마진 x1이 발생된 경우에도, 정렬 마진 x1이 중첩 오차의 1/2보다도 작기 때문에, 트렌치 분리(3) 상에 예비 평탄화의 에칭 마스크인 레지스트 패턴(10)의 단면이 배치되는 일은 없다. 따라서, 예비 평탄화시 트렌치 분리(3)를 구성하는 절연막을 과다하게 에칭하지 않게 되어, 최종적으로 양호한 형상의 트렌치 분리(3)를 얻을 수 있다. 또한, 실시 형태 1, 2의 경우와 마찬가지로, 마스크 패턴(7a, 7b, 7c)의 최상층이 예비 평탄화시 에칭 스토퍼로 되는 다결정 실리콘막(6a, 6b, 6c)으로 구성되어 있기 때문에, 예비 평탄화 후에도 실리콘 질화막(5a, 5b, 5c) 이하의 층에 대해 과다한 에칭이 이루어지지 않게 되어, 활성 영역이 되는 반도체 기판(1) 및 마스크 패턴(7a, 7b, 7c)을 구성하는 실리콘 질화막(5a, 5b, 5c)을 보호할 수 있다.
〈실시 형태 4〉
다음에, 본 발명의 실시 형태 4에 대해 설명한다.
이미 설명한 실시 형태 1 ∼ 3에서는, 트렌치 개구부(2)의 매립 시에 HDP-CVD법에 의해 성막되는 절연막을 이용하는 예를 나타내었다. 이 실시 형태 4에서는, 감압 CVD법에 의해 성막되는 절연막에 의해 트렌치 개구부(2)의 매립을 행하는 예를 나타낸다.
도 11은 실시 형태 4에 따른 트렌치 분리(3)의 제조 과정을 나타낸 공정도로, 반도체 기판(1)에 대해 개구 폭 500㎚ 이상의 크기의 트렌치 개구부(2)를 형성한 후, 감압 CVD 산화막(13)을 성막함으로써 트렌치 개구부(2)의 내부를 매립한 단계의 단면도를 나타내고 있다. 트렌치 개구부(2) 이외의 활성 영역이 되는 반도체 기판(1) 상에 형성되는 마스크 패턴(12a, 12b, 12c)은 실시 형태 1 ∼ 3의 경우에 형성한 마스크 패턴과 마찬가지로, 실리콘 질화막과 다결정 실리콘막이 순차 적층되어 이루어지도록 한다. 그밖에, 이미 설명을 위해 이용한 부호와 동일 부호는 동일, 혹은 상당 부분을 나타내는 것이다.
도 11에서, A1은 하나의 트렌치 개구부(2)의 개구 폭을 나타내고 있고, 그 치수는 예를 들면 500㎚인 것으로 하며, 또한 이 반도체 장치에서의 최소 디자인 치수는 500㎚인 것으로 한다. 또한, A2는 다른 쪽의 트렌치 개구부(2)의 개구 폭을 나타낸 것으로, 트렌치 개구부(2)의 매립 시에 500㎚의 막 두께의 절연막을 적층하는 경우이면, 그 2배보다도 큰 치수의 개구 폭을 나타내는 것으로 하고, 감압 CVD 산화막(13)을 적층한 경우에, 그 표면에 오목부(부호 11)가 생기는 트렌치 개구부(2)의 개구 폭을 나타내는 것으로 한다.
상기한 바와 같이 트렌치 개구부(2)를 감압 CVD 산화막(13)으로 매설한 후, 도 12에 도시한 바와 같이, 개구 폭 A2의 트렌치 개구부(2) 상에 레지스트 패턴(14)을 패터닝하여 이것을 에칭 마스크로 하여 감압 CVD 산화막(13)에 대해 드라이 에칭을 행하여, 잉여로 적층된 감압 CVD 산화막(13)을 제거함으로써 예비 평탄화를 행한다. 또, 드라이 에칭에 의한 예비 평탄화는, 일반적으로 패턴의 밀도/치수나 웨이퍼 내의 장소에 의존하여 레이트가 변동되기 때문에, 마스크 패턴(12a, 12b, 12c)의 상층을 다결정 실리콘으로 구성하는 것이 유효하며, 에칭이 지나치게 이루어지는 부분이 있는 경우에도, 다결정 실리콘 층이 스토퍼로 되어 활성 영역이 되는 반도체 기판(1)의 표면까지 에칭이 미치지 않게 되어, 필요 충분한 예비 평탄화를 행할 수 있게 된다.
그 후에는, 이미 설명한 HDP-CVD법을 이용하여 매립을 행하는 경우와 마찬가지로 처리를 행하고, 레지스트 패턴(14)을 제거한 후, 마스크 패턴(12a, 2b, 12c)을 스토퍼로 하여 CMP법으로 감압 CVD 산화막(13)을 연마하고, 피처리면을 평탄화하여, 마스크 패턴(12a, 12b, 12c)을 제거한 후, 산화막의 전면 에치백을 행함으로써 활성 영역 상의 감압 CVD 산화막(13)을 완전히 제거하여, 표면의 평탄성에 뛰어난 트렌치 분리(3)를 얻을 수 있게 된다.
상술한 바와 같이, 감압 CVD 산화막(13)으로 트렌치 개구부(2)를 매설하는 경우에도, 예비 평탄화에 의해 잉여로 적층된 감압 CVD 산화막(13)의 두께를 줄임으로써, CMP법에 의한 연마량을 저감할 수 있고, 또한 예비 평탄화 후에 남겨지는 감압 CVD 산화막(13)의 에칭되어야 할 볼록부의 높이를 동일하게 할 수 있기 때문에, 평탄성을 보다 향상시킬 수 있게 된다.
〈실시 형태 5〉
다음에, 본 발명의 실시 형태 5에 대해 설명한다.
상술한 실시 형태 4에서는, 트렌치 개구부(2)를 감압 CVD법에 의해 성막되는 절연막으로 매립하는 예를 나타낸 것으로, 예비 평탄화를 행할 때에 에칭 마스크로서 이용되는 레지스트 패턴(14)은 감압 CVD 산화막(13)의 표면이 오목부(11)를 구성하는 트렌치 개구부(2) 상에 위치하고, 레지스트 패턴(14)의 단면이 트렌치 개구부(2)의 단면상에 위치하는 예에 대해 설명하였다.
이 실시 형태 5에서는, 예비 평탄화시 이용하는 에칭 마스크가, 감압 CVD 산화막(13)의 표면이 오목부(11)를 구성하는 트렌치 개구부(2) 상에, 및 트렌치 개구부(2)의 단면으로부터 활성 영역(또는 마스크 패턴 12b, 12c) 측에 정렬 마진 x1만큼 돌출된 영역 상에 형성되는 경우에 대해 설명한다.
도 13은 본 발명의 실시 형태 5에 따른 반도체 장치의 제조 방법의 예비 평탄화 공정의 단면도이다.
도면에서, 참조 번호 15는 감압 CVD 산화막(13) 상에 에칭 마스크로서 형성된 레지스트 패턴이고, 최소 디자인 치수보다도 큰 개구 폭을 갖는 트렌치 개구부(2)의 형성 영역과, 그 트렌치 개구부(2)의 형성 영역으로부터 외측으로 정렬 마진 x1만큼 돌출된 영역 위를 덮는 형상으로 패터닝되어 있다.
또, 트렌치 분리(2)의 개구 폭이 최소 디자인 치수보다 큰 트렌치 개구부에서도, 근접하는 별도의 트렌치 개구부(2) 사이의 거리로부터 정렬 마진 x1의 2배의값을 뺀 치수가 최소 디자인 치수 이하로 되는 영역에 대해서는 레지스트 패턴을 형성하지 않는다.
레지스트 패턴(15)을 에칭 마스크로서 이용하여, 감압 CVD 산화막(13)에 대해 드라이 에칭을 행하면, 도 13에 도시한 바와 같이 잉여의 감압 CVD 산화막(13)의 대부분을 제거하여, 예비 평탄화를 행할 수 있다.
그 후, 실시 형태 1의 경우와 마찬가지로, 레지스트 패턴(15)을 제거하고, CMP법에 의한 연마를 행함으로써, 처리 후의 가공면의 평탄성을 보다 향상시킬 수 있게 된다.
정렬 마진 x1을 고려한 형상의 레지스트 패턴(15)으로 함으로써, 예비 평탄화할 때의 드라이 에칭이 지나치게 실시된 경우에도 트렌치 분리(3)로서 필요한 절연막을 제거하지 않고, 양호한 형상의 트렌치 분리(3)를 얻을 수 있게 된다. 또한, 레지스트 패턴(15)은 최소 치수 이하의 크기로는 형성하지 않기 때문에, 디자인 룰의 축소는 불필요하다.
〈실시 형태 6〉
다음에, 본 발명의 실시 형태 6에 대해 설명한다.
실시 형태 4, 5에서는, 트렌치 개구부(2)의 매립에 감압 CVD 산화막(13)을 이용하고, 예비 평탄화를 위한 에칭 마스크로서 트렌치 개구부(2) 이상의 형성 면적의 레지스트 패턴(14 혹은 15)을 이용하는 예를 나타내었다.
이 실시 형태 6에서는, 에칭 마스크를 트렌치 개구부(2)보다도 작은 형성 면적이 되도록 형성하고, 트렌치 개구부(2)의 외주로부터 내측을 향하는 소정의 영역상의 감압 CVD 산화막을 예비 평탄화시 에칭하는 경우에 대해 설명한다.
도 14는 에칭 마스크로서 레지스트 패턴(16)을 이용하여 감압 CVD 산화막(13)에 대해 예비 평탄화를 행한 경우를 나타내고 있다.
이 도면에 도시한 바와 같이, 예비 평탄화 후의 감압 CVD 산화막(13)의 표면이 기초 산화막(4)의 상면 이상의 높이가 되도록 레지스트 패턴(16)의 형성 위치를 결정한다.
레지스트 패턴(16)의 단면은 감압 CVD 산화막(13)의 막 두께가 트렌치 개구부(2)의 깊이와 기초 산화막(4)의 막 두께, 예비 평탄화에 의해 제거되는 감압 CVD 산화막(13)의 막 두께의 합계에 상당하는 크기 이상이 되는 영역 상에 배치하고, 감압 CVD 산화막(13)의 표면의 오목부(11)를 덮는 영역 상에 레지스트 패턴(16)을 배치한다. 감압 CVD 산화막(13)의 표면이 오목부(11)를 구성하지 않는 비교적 작은 개구 폭의 트렌치 개구부(2) 상에는 레지스트 패턴(16)은 형성하지 않는다.
상기한 바와 같은 레지스트 패턴(16)을 이용하여 예비 평탄화를 행하면, 최종적으로 트렌치 분리(3)로서 필요한 감압 CVD 산화막(13)을 남기고, 다른 부분을 효율적으로 제거할 수 있고, 그 후의 CMP법에 의한 연마로 보다 평탄성이 우수한 가공면을 얻을 수 있어 양호한 형상의 트렌치 분리(3)를 얻을 수 있다.
특히, 이 실시 형태(6)는 비교적 개구 폭이 큰 트렌치 개구부(2)가 많이 형성되는 경우에 이용함으로써, CMP법에 의한 연마량을 저감할 수 있어 평탄성의 향상, 처리 시간의 단축이 가능해진다.
〈실시 형태 7〉
다음에, 본 발명의 실시 형태 7에 대해 설명한다.
실시 형태 1 ∼ 6에서는, 트렌치 분리(3)의 형성까지에 대해 진술하였다. 이 실시 형태 7에서는, 실시 형태 1 ∼ 6 중 어느 하나의 제조 방법에 따라 형성한 트렌치 분리(3)를 이용하여, DRAM 메모리셀을 형성하는 경우에 대해 설명한다.
도 15는 DRAM 메모리셀의 단면도로, 도면에서 참조 번호 17은 반도체 기판(1)의 활성 영역 표면에 성막된 게이트 산화막, 18은 게이트 산화막(17) 상에 패터닝된 워드선 [게이트 산화막(17) 상의 부분은 게이트 전극(18)으로 함], 19는 게이트 전극(18) 아래의 채널 영역을 통해 반도체 기판(1)의 표면 영역에 형성된 두개의 소스/드레인 영역, 20은 게이트 전극(18)의 측면에 부착 형성된 절연막으로 이루어진 측벽이다.
또한, 참조 번호 21은 한쪽의 소스/드레인 영역(19) 상에 형성된 비트선, 22는 비트선(21) 및 게이트 전극(18) 위를 포함하는 반도체 기판(1)의 표면 영역에 적층된 층간 절연막, 23은 다른 쪽의 소스/드레인 영역(19)에 접하고, 층간 절연막(22) 상에 배치된 축적 노드, 25는 축적 노드(23)의 표면상에 유전체막(24)을 통해 적층된 셀 기판이며, 축적 노드(23), 유전체막(24), 셀 기판(25)으로 캐패시터(26)가 구성되어 있다.
이 도 15에 도시한 DRAM 메모리셀의 형성 방법은 다음에 나타낸 바와 같다.
우선, 실시 형태 1 ∼ 6 중 어느 한 방법에 의해 트렌치 분리(3)를 형성한다. 트렌치 분리(3)를 매립하는 트렌치 개구부(2)의 개구 폭이, 감압 CVD법에 의한 매립에서는 시임이 생길 정도로 작은 경우에는 실시 형태 1 ∼ 3 중 어느 한 방법을 이용할 필요가 있지만, 그 이외의 경우에는 실시 형태 1 ∼ 6 중 어느 한 방법을 이용하여도 문제는 없다.
그 후, 도 16a에 도시한 바와 같이, 반도체 기판(1)의 표면에 P웰 영역을 형성하고, 반도체 기판(1) 표면을 열산화하여, 게이트 산화막(17)을 10㎚ 정도의 막 두께가 되도록 형성한다. 또한, CVD법에 의해 예를 들면 다결정 실리콘막을 100㎚ 정도의 막 두께가 되도록 성막하고, 이것을 패터닝함으로써 워드선(게이트 전극: 18)을 얻는다. 다음에, 트렌치 분리(3) 및 게이트 전극(18)을 마스크로 하여 As를 50KeV, 5×1013/㎠의 조건으로 주입하여, n형의 소스/드레인 영역(19)을 형성한다. 또한, CVD법에 의해 전면에 100㎚ 정도의 막 두께의 산화막을 적층한 후, 에치백함으로써 측벽(20)을 형성한다.
다음에, 도 16b에 도시한 바와 같이, CVD법에 의해 실리콘 산화막을 700㎚ 정도의 막 두께가 되도록 적층하여 층간 절연막(22a)을 얻고, 다음에 층간 절연막(22a)을 관통하여, 한쪽의 소스/드레인 영역(19)의 표면을 일부 노출시키는 컨택트 홀을 형성한다. 다음에, CVD법에 의해 불순물을 함유하는 다결정 실리콘을 100㎚ 정도의 막 두께로, 또한 텅스텐 실리사이드를 100㎚ 정도의 막 두께가 되도록 성막하고, 컨택트 홀을 매설함과 동시에 층간 절연막(22a) 표면상에 다결정 실리콘 및 텅스텐 실리사이드로 이루어지는 도전막을 적층한다. 다음에, 도전막에 대해 패터닝을 행하여, 비트선(21)을 얻는다.
그 후, 도 16c에 도시한 바와 같이, CVD법에 의해 실리콘 산화막을 700㎚ 정도의 막 두께가 되도록 적층하여 층간 절연막(22)을 얻고, 이 층간 절연막(22)을 관통하여 다른 쪽의 소스/드레인 영역(19)을 일부 노출시키는 컨택트 홀을 형성한다. 다음에, 불순물을 포함하는 다결정 실리콘을 800㎚ 정도의 막 두께가 되도록 성막하고, 컨택트 홀 안을 매설함과 동시에 층간 절연막(22)의 표면에 축적 노드(23)가 되는 도전막을 적층한다. 다음에, 이 도전막에 대해 패터닝을 행하여 축적 노드(23)를 얻는다.
그 후, 유전체막(24)으로서, 실리콘옥시니트라이드(SiON)막을 7㎚ 정도의 막 두께가 되도록 CVD법에 의해 적층하고, 또한 셀 기판(25)이 되는 불순물을 포함하는 다결정 실리콘을 50㎚ 정도의 막 두께가 되도록 CVD법에 의해 성막함으로써, 캐패시터(26)를 얻을 수 있고, 도 15에 도시한 DRAM 메모리 셀 구조를 형성할 수 있다. 또한, DRAM을 완성시키기 위해, 주변 회로와의 접속 등의 처리가 필요하지만, 여기서는 설명을 생략한다.
이 실시 형태 7에서 예를 든 바와 같은 DRAM 디바이스를 비롯하여, 고도로 고집적화되는 디바이스에서는 분리 폭이 좁은 소자 분리로서 트렌치 분리가 이용되지만, 본 발명을 이용하여 이것을 제조함으로써 양호한 형상의 트렌치 분리를 얻을 수 있다. 또한, 메모리셀을 다수 배치하는 DRAM 디바이스에서, 트렌치 분리를 균일한 형상으로 할 수 있기 때문에, 메모리셀마다의 소자 특성의 변동을 억제할 수 있어, 결과로서 디바이스의 안정 동작과 고수율을 달성할 수 있게 된다.
이하에, 본 발명의 각 청구항의 효과에 대해 기재한다.
본 발명의 청구항 1에 따른 반도체 장치의 제조 방법은, 트렌치 개구부를 절연막으로 매립한 후, 반도체 기판 상에 잉여로 적층된 절연막을 드라이 에칭에 의해 제거함으로써 예비 평탄화하고, 그 후 CMP법으로 연마하기 때문에, CMP법에 의한 연마량을 저감할 수 있고, 피처리면의 평탄성을 향상시킴으로써 최종적으로 얻어지는 트렌치 분리의 형상을 양호하게 할 수 있다.
또한, 본 발명의 청구항 2에 따른 반도체 장치의 제조 방법에 의하면, 제1 마스크 패턴을 제1 마스크 층과 제2 마스크 층이 순차 적층된 다층 구조로 함으로써, 예비 평탄화시 제2 마스크 층을 에칭 스토퍼로서 이용함으로써 드라이 에칭에 의한 마스크 패턴의 관통을 억제할 수 있고, CMP법에 의한 평탄화시에는 제2 마스크 층을 절연막과 동등한 연마율로 연마하여, 제1 마스크 층을 스토퍼로 하는 연마를 행할 수 있다. 예비 평탄화에 의해 CMP법에 의한 연마량을 저감하고 있기 때문에, CMP 후의 피처리면의 평탄성을 향상시킬 수 있고, 최종적으로 얻어지는 트렌치 분리의 표면 평탄성도 향상시킬 수 있다.
또한, 본 발명의 청구항 3에 따른 반도체 장치의 제조 방법에 의하면, 정렬 마진을 고려하여 제2 마스크 패턴을 형성하기 때문에, 정렬 오차가 생긴 경우에도, 트렌치 분리 형성 영역에 대한 과다한 에칭을 억제할 수 있게 된다.

Claims (3)

  1. 반도체 장치의 제조 방법에 있어서,
    제1 마스크 층상에 제2 마스크 층을 적층시켜 반도체 기판 상에 트렌치 분리 영역에 상당하는 클립핑 패턴(clipping pattern)을 갖는 제1 마스크 패턴을 형성하는 공정;
    상기 반도체 기판의 상기 트렌치 분리 영역에 대하여 에칭을 행하여 트렌치 개구부를 형성하는 공정;
    상기 반도체 기판 상에 절연막을 적층하고, 상기 트렌치 개구부 내를 상기 절연막으로 매설하는 공정;
    상기 트렌치 분리 영역에 상당하는 영역 상에 제2 마스크 패턴을 형성하는 공정;
    상기 제2 마스크 패턴을 에칭 마스크로 하여 상기 절연막에 대하여 드라이 에칭을 행하여 예비 평탄화(pre-planarization)하는 공정;
    상기 제2 마스크 패턴을 제거하고, 상기 제1 마스크 패턴의 상기 제1 마스크 층을 스토퍼로 하여 CMP법에 의하여 상기 절연막을 연마하는 공정; 및
    상기 제1 마스크 패턴을 제거하고, 상기 반도체 기판의 표면을 노출시켜서 상기 트렌치 분리 영역에 트렌치 분리를 얻는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2 마스크 층은 상기 예비 평탄화할 때의 드라이 에칭 시의 에칭 스토퍼로 되고, 상기 제1 마스크 층을 스토퍼로 하는 CMP법에 의한 평탄화시에는 상기 제2 마스크 층은 상기 절연막과 동등한 연마율로 연마되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 절연막에 대해 예비 평탄화 처리를 행할 때에 이용하는 제2 마스크 패턴의 단면(end surface)은 트렌치 분리 영역에 상당하는 제1 영역의 단부 상에 또는 상기 제1 영역을 둘러싸는 제2 영역 상에 배치되며, 상기 제1 영역의 단부로부터 상기 제2 영역의 외주까지의 거리는 상기 제2 마스크 패턴 형성 시의 정렬 마진(alignment margin)에 상당하는 크기인 것을 특징으로 하는 제조 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4592837B2 (ja) * 1998-07-31 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6682978B1 (en) * 1999-08-30 2004-01-27 Advanced Micro Devices, Inc. Integrated circuit having increased gate coupling capacitance
JP2002026119A (ja) 2000-07-10 2002-01-25 Sharp Corp 半導体装置の製造方法
US6432827B1 (en) * 2000-11-29 2002-08-13 United Microelectronics Corp. ILD planarization method
KR20020086099A (ko) * 2001-05-11 2002-11-18 아남반도체 주식회사 반도체 소자 분리를 위한 트렌치 제조 방법
US6667223B2 (en) * 2001-07-13 2003-12-23 Infineon Technologies Ag High aspect ratio high density plasma (HDP) oxide gapfill method in a lines and space pattern
JP2003100890A (ja) * 2001-09-27 2003-04-04 Mitsubishi Electric Corp 容量素子の製造方法
US6872633B2 (en) * 2002-05-31 2005-03-29 Chartered Semiconductor Manufacturing Ltd. Deposition and sputter etch approach to extend the gap fill capability of HDP CVD process to ≦0.10 microns
KR20040038145A (ko) * 2002-10-31 2004-05-08 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US6821865B2 (en) * 2002-12-30 2004-11-23 Infineon Technologies Ag Deep isolation trenches
KR100700282B1 (ko) * 2005-12-27 2007-03-26 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100678645B1 (ko) * 2006-01-13 2007-02-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9773682B1 (en) * 2016-07-05 2017-09-26 United Microelectronics Corp. Method of planarizing substrate surface

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0545263B1 (en) * 1991-11-29 2002-06-19 Sony Corporation Method of forming trench isolation having polishing step and method of manufacturing semiconductor device
JP2687948B2 (ja) 1995-10-05 1997-12-08 日本電気株式会社 半導体装置の製造方法
US5851899A (en) 1996-08-08 1998-12-22 Siemens Aktiengesellschaft Gapfill and planarization process for shallow trench isolation
US5943590A (en) * 1997-09-15 1999-08-24 Winbond Electronics Corp. Method for improving the planarity of shallow trench isolation
US5911110A (en) * 1997-10-28 1999-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming shallow trench isolation with dummy pattern in reverse tone mask
US5923993A (en) * 1997-12-17 1999-07-13 Advanced Micro Devices Method for fabricating dishing free shallow isolation trenches

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