JP2002026119A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】
【課題】 均一な素子を有する半導体素子を得る。
【解決手段】 異なる素子領域幅Ｗを有する複数の素子
形成領域と、この素子形成領域間に素子分離領域とを備
えた半導体装置の製造方法において、前記素子分離領域
を形成するために、第１の絶縁膜を予め堆積した半導体
基板に溝を形成する工程と、半導体基板上に膜厚ｔの第
２の絶縁膜を堆積させて、前記溝を埋め込む工程と、前
記素子領域幅Ｗが式：Ｗ≧２ｔ／ｔａｎθ（式中、θは
素子形成領域上の第２の絶縁膜の堆積角度である）を満
たす素子形成領域上の第２の絶縁膜の一部を除去する工
程と、ＣＭＰ法により前記第２の絶縁膜を研磨する工程
とを含むことを特徴とする半導体装置の製造方法によ
り、上記の課題を解決する。
形成領域と、この素子形成領域間に素子分離領域とを備
えた半導体装置の製造方法において、前記素子分離領域
を形成するために、第１の絶縁膜を予め堆積した半導体
基板に溝を形成する工程と、半導体基板上に膜厚ｔの第
２の絶縁膜を堆積させて、前記溝を埋め込む工程と、前
記素子領域幅Ｗが式：Ｗ≧２ｔ／ｔａｎθ（式中、θは
素子形成領域上の第２の絶縁膜の堆積角度である）を満
たす素子形成領域上の第２の絶縁膜の一部を除去する工
程と、ＣＭＰ法により前記第２の絶縁膜を研磨する工程
とを含むことを特徴とする半導体装置の製造方法によ
り、上記の課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関するものであり、さらに詳しくは、素子領域幅に
関係なく均一な研磨レートが得られ、素子を平坦化する
ことができる半導体装置の製造方法に関する。
法に関するものであり、さらに詳しくは、素子領域幅に
関係なく均一な研磨レートが得られ、素子を平坦化する
ことができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年の素子微細化に伴い、素子間を電気
的に分離する素子分離領域においても縮小化が必要とさ
れている。微細な素子分離領域の形成方法としては、シ
リコン基板に溝を形成し、この溝に絶縁性の膜（例え
ば、酸化膜など）を埋め込むようなトレンチ分離法が知
られている。溝に酸化膜を埋め込む方法としては、ＬＰ
−ＣＶＤ法による酸化膜ＣＶＤ法、Ｏ３−ＴＥＯＳ等に
よる常圧（または亜常圧）酸化膜ＣＶＤ法、ＨＤＰ−Ｃ
ＶＤ法（High Density Plasma ＣＶＤ）などがあ
る。
的に分離する素子分離領域においても縮小化が必要とさ
れている。微細な素子分離領域の形成方法としては、シ
リコン基板に溝を形成し、この溝に絶縁性の膜（例え
ば、酸化膜など）を埋め込むようなトレンチ分離法が知
られている。溝に酸化膜を埋め込む方法としては、ＬＰ
−ＣＶＤ法による酸化膜ＣＶＤ法、Ｏ３−ＴＥＯＳ等に
よる常圧（または亜常圧）酸化膜ＣＶＤ法、ＨＤＰ−Ｃ
ＶＤ法（High Density Plasma ＣＶＤ）などがあ
る。
【０００３】ＬＰ−ＣＶＤ法による酸化膜ＣＶＤ法及び
Ｏ３−ＴＥＯＳ等による常圧（または亜常圧）酸化膜Ｃ
ＶＤ法で酸化膜を埋め込んだ後のシリコン基板の断面を
図３に示す。図中、３１はシリコン基板、３２は酸化
膜、３３はＳｉＮ膜である。これらの方法では、半導体
装置の素子の微細化に伴いトレンチ分離寸法も小さくな
るため、微細な溝部において酸化膜の埋め込み能力が不
足し、シーム３４（空隙）が生じてしまう。このような
シーム３４があることにより、半導体装置を形成してい
く上で、素子分離領域に凹部が形成されてしまい、この
凹部にゲート電極材料が堆積されてしまうことからゲー
ト電極間でショートを生じさせるという問題がある。
Ｏ３−ＴＥＯＳ等による常圧（または亜常圧）酸化膜Ｃ
ＶＤ法で酸化膜を埋め込んだ後のシリコン基板の断面を
図３に示す。図中、３１はシリコン基板、３２は酸化
膜、３３はＳｉＮ膜である。これらの方法では、半導体
装置の素子の微細化に伴いトレンチ分離寸法も小さくな
るため、微細な溝部において酸化膜の埋め込み能力が不
足し、シーム３４（空隙）が生じてしまう。このような
シーム３４があることにより、半導体装置を形成してい
く上で、素子分離領域に凹部が形成されてしまい、この
凹部にゲート電極材料が堆積されてしまうことからゲー
ト電極間でショートを生じさせるという問題がある。
【０００４】このような問題に対して、ＨＤＰ−ＣＶＤ
法が広く用いられている。ＨＤＰ−ＣＶＤ法では、成膜
をしながら同時に積層された膜の角をエッチングしてい
くため、微細な溝においても埋め込みができるという特
徴がある。ＨＤＰ−ＣＶＤ法で酸化膜を埋め込んだ後の
シリコン基板の断面を図４に示す。図中、Ｗ１、Ｗ２及
びＷ３は素子領域幅、Ｂ１、Ｂ２及びＢ３は素子形成領
域、ｔは埋め込み酸化膜の堆積膜厚、４１はシリコン基
板、４２は酸化膜、４３はＳｉＮ膜、４４はＨＤＰ−Ｃ
ＶＤ法により成膜された酸化膜である。図４に示すよう
に、ＨＤＰ−ＣＶＤ法により成膜された酸化膜４４は、
素子形成領域上では角度θの堆積角度を有している。
法が広く用いられている。ＨＤＰ−ＣＶＤ法では、成膜
をしながら同時に積層された膜の角をエッチングしてい
くため、微細な溝においても埋め込みができるという特
徴がある。ＨＤＰ−ＣＶＤ法で酸化膜を埋め込んだ後の
シリコン基板の断面を図４に示す。図中、Ｗ１、Ｗ２及
びＷ３は素子領域幅、Ｂ１、Ｂ２及びＢ３は素子形成領
域、ｔは埋め込み酸化膜の堆積膜厚、４１はシリコン基
板、４２は酸化膜、４３はＳｉＮ膜、４４はＨＤＰ−Ｃ
ＶＤ法により成膜された酸化膜である。図４に示すよう
に、ＨＤＰ−ＣＶＤ法により成膜された酸化膜４４は、
素子形成領域上では角度θの堆積角度を有している。
【０００５】図４における素子形成領域Ｂ１及びＢ２の
素子領域幅Ｗ１及びＷ２は式：Ｗ１（Ｗ２）＜２ｔ／ｔ
ａｎθを満たし、素子形成領域Ｂ３の素子領域幅Ｗ３は
式：Ｗ３＞２ｔ／ｔａｎθを満たしている。ここで、素
子形成領域上に積層される絶縁膜について詳述する。絶
縁膜の堆積膜厚をｔ、溝の深さをＴ、素子形成領域上の
絶縁膜の堆積高さをｈ、素子領域幅をＷ、素子形成領域
上の絶縁膜の堆積角度をθとする。ｔ＜Ｔの場合の、素
子領域幅Ｗが式：Ｗ≦２ｔ／ｔａｎθを満たす素子形成
領域を図１３に、素子領域幅Ｗが式：Ｗ＞２ｔ／ｔａｎ
θを満たす素子形成領域を図１４に示す。
素子領域幅Ｗ１及びＷ２は式：Ｗ１（Ｗ２）＜２ｔ／ｔ
ａｎθを満たし、素子形成領域Ｂ３の素子領域幅Ｗ３は
式：Ｗ３＞２ｔ／ｔａｎθを満たしている。ここで、素
子形成領域上に積層される絶縁膜について詳述する。絶
縁膜の堆積膜厚をｔ、溝の深さをＴ、素子形成領域上の
絶縁膜の堆積高さをｈ、素子領域幅をＷ、素子形成領域
上の絶縁膜の堆積角度をθとする。ｔ＜Ｔの場合の、素
子領域幅Ｗが式：Ｗ≦２ｔ／ｔａｎθを満たす素子形成
領域を図１３に、素子領域幅Ｗが式：Ｗ＞２ｔ／ｔａｎ
θを満たす素子形成領域を図１４に示す。
【０００６】図１３に示すように、ｔ≧ｈのとき、素子
形成領域上の絶縁膜は、底辺Ｗ、高さｈ：（Ｗｔａｎ
θ）／２の２等辺３角形となる。図１４に示すように、
ｔ＜ｈのとき、素子形成領域上の絶縁膜は、下底Ｗ、上
底：Ｗ−（２ｔ／ｔａｎθ）、高さｔの台形となる。ま
た、ｔ＞Ｔのときの、素子領域幅Ｗが式：Ｗ≦２ｔ／ｔ
ａｎθを満たす素子形成領域を図１５に、素子領域幅Ｗ
が式：Ｗ＞２ｔ／ｔａｎθを満たす素子形成領域を図１
６に示す。図１５に示すように、Ｔ≧ｈのとき、素子形
成領域上の絶縁膜は、底辺：Ｗ−２（ｔ−Ｔ）／ｔａｎ
θ、高さ：［（Ｗｔａｎθ）／２］−（ｔ−Ｔ）の２等
辺３角形となる。
形成領域上の絶縁膜は、底辺Ｗ、高さｈ：（Ｗｔａｎ
θ）／２の２等辺３角形となる。図１４に示すように、
ｔ＜ｈのとき、素子形成領域上の絶縁膜は、下底Ｗ、上
底：Ｗ−（２ｔ／ｔａｎθ）、高さｔの台形となる。ま
た、ｔ＞Ｔのときの、素子領域幅Ｗが式：Ｗ≦２ｔ／ｔ
ａｎθを満たす素子形成領域を図１５に、素子領域幅Ｗ
が式：Ｗ＞２ｔ／ｔａｎθを満たす素子形成領域を図１
６に示す。図１５に示すように、Ｔ≧ｈのとき、素子形
成領域上の絶縁膜は、底辺：Ｗ−２（ｔ−Ｔ）／ｔａｎ
θ、高さ：［（Ｗｔａｎθ）／２］−（ｔ−Ｔ）の２等
辺３角形となる。
【０００７】図１６に示すように、Ｔ＜ｈのとき、素子
形成領域上の絶縁膜は、下底：Ｗ−２（ｔ−Ｔ）／ｔａ
ｎθ、上底：Ｗ−２ｔ／ｔａｎθ、高さＴの台形とな
る。また、図１７には、素子領域幅Ｗが式：Ｗ＝２ｔ／
ｔａｎθを満たす素子形成領域を示す。ｔ＝Ｔ＝ｈのと
き、素子形成領域上の絶縁膜は、底辺Ｗ、高さｔ＝Ｔ＝
ｈの２等辺３角形となる。図５にＨＤＰ−ＣＶＤ法によ
る酸化膜の形成工程を示す。
形成領域上の絶縁膜は、下底：Ｗ−２（ｔ−Ｔ）／ｔａ
ｎθ、上底：Ｗ−２ｔ／ｔａｎθ、高さＴの台形とな
る。また、図１７には、素子領域幅Ｗが式：Ｗ＝２ｔ／
ｔａｎθを満たす素子形成領域を示す。ｔ＝Ｔ＝ｈのと
き、素子形成領域上の絶縁膜は、底辺Ｗ、高さｔ＝Ｔ＝
ｈの２等辺３角形となる。図５にＨＤＰ−ＣＶＤ法によ
る酸化膜の形成工程を示す。
【０００８】シリコン基板５１上に、酸化膜５２及びＳ
ｉＮ膜５３を形成する。次に、レジスト５４を塗布した
後、既知のフォトリソグラフィ技術により素子分離形成
領域を開口し、ＳｉＮ膜５３、酸化膜５２を異方性ドラ
イエッチングにて除去し、さらにシリコン基板５１に溝
を形成する［図５（ａ）］。次に、レジスト５４を除去
して、溝内部を熱酸化した後、ＨＤＰ−ＣＶＤ酸化膜５
５を基板全面に堆積し［図５（ｂ）］、ＣＭＰ法（chem
ical mechanical polishing）によりＳｉＮ膜５３が露
出するまで研磨して平坦化し、素子分離領域が形成され
る［図５（ｃ）］。
ｉＮ膜５３を形成する。次に、レジスト５４を塗布した
後、既知のフォトリソグラフィ技術により素子分離形成
領域を開口し、ＳｉＮ膜５３、酸化膜５２を異方性ドラ
イエッチングにて除去し、さらにシリコン基板５１に溝
を形成する［図５（ａ）］。次に、レジスト５４を除去
して、溝内部を熱酸化した後、ＨＤＰ−ＣＶＤ酸化膜５
５を基板全面に堆積し［図５（ｂ）］、ＣＭＰ法（chem
ical mechanical polishing）によりＳｉＮ膜５３が露
出するまで研磨して平坦化し、素子分離領域が形成され
る［図５（ｃ）］。
【０００９】ＣＭＰ法による平坦化は、素子領域幅及び
素子形成領域の密集度により多大な影響を受ける。特
に、素子領域幅Ｗと酸化膜５５の堆積膜厚ｔとの関係が
式：Ｗ＞２ｔ／ｔａｎθを満たす素子形成領域が密集す
る領域１と、式：Ｗ≦２ｔ／ｔａｎθを満たす素子形成
領域が密集する領域２を併せ持つ場合には［図５
（ｄ）］、領域１の研磨速度が領域２に比べて遅い。従
って、領域１での酸化膜５５を研磨除去するために必要
な時間は、領域２が必要とする研磨時間に比べて長くな
り、領域１上の酸化膜を完全に研磨すると、領域２の酸
化膜は過剰研磨されてしまい、研磨終了後に均一な高さ
が得られないという問題がある［図５（ｅ）］。
素子形成領域の密集度により多大な影響を受ける。特
に、素子領域幅Ｗと酸化膜５５の堆積膜厚ｔとの関係が
式：Ｗ＞２ｔ／ｔａｎθを満たす素子形成領域が密集す
る領域１と、式：Ｗ≦２ｔ／ｔａｎθを満たす素子形成
領域が密集する領域２を併せ持つ場合には［図５
（ｄ）］、領域１の研磨速度が領域２に比べて遅い。従
って、領域１での酸化膜５５を研磨除去するために必要
な時間は、領域２が必要とする研磨時間に比べて長くな
り、領域１上の酸化膜を完全に研磨すると、領域２の酸
化膜は過剰研磨されてしまい、研磨終了後に均一な高さ
が得られないという問題がある［図５（ｅ）］。
【００１０】このような問題に対して、特開平１１−２
１４４９９号公報では、上記のような研磨処理の不均一
性を改善するため、半導体基板上の素子形成領域を形成
した後、素子分離領域を形成する溝を形成し、次いで、
ＨＤＰ−ＣＶＤ酸化膜を堆積した後、素子形成領域上の
一部を開口するマスクパターンを形成し、次いで、素子
形成領域上の酸化膜を一旦除去した後、平坦化を行って
いる。特開平１１−２１４４９９号公報による素子形成
領域の形成工程を図６に示す。
１４４９９号公報では、上記のような研磨処理の不均一
性を改善するため、半導体基板上の素子形成領域を形成
した後、素子分離領域を形成する溝を形成し、次いで、
ＨＤＰ−ＣＶＤ酸化膜を堆積した後、素子形成領域上の
一部を開口するマスクパターンを形成し、次いで、素子
形成領域上の酸化膜を一旦除去した後、平坦化を行って
いる。特開平１１−２１４４９９号公報による素子形成
領域の形成工程を図６に示す。
【００１１】シリコン基板６１上に、酸化膜６２及びＳ
ｉＮ膜６３を形成する。次いで、レジスト６４を塗布し
て第１のマスクパターンを形成した後、既知のフォトリ
ソグラフィ技術により第１のマスクパターンに基づいて
ＳｉＮ膜６３及び酸化膜６２を異方性ドライエッチング
にて除去し、さらにシリコン基板６１に溝を形成する
［図６（ａ）］。次に、レジスト６４を除去した後、溝
内部を熱酸化し、ＨＤＰ−ＣＶＤ酸化膜６５を基板全面
に堆積する［図６（ｂ）］。次に、広い素子領域幅を有
する素子形成領域において開口するように第２のマスク
パターンを形成し［図６（ｃ）］、ドライエッチングに
より第２のマスクパターンに基づいて素子形成領域のＨ
ＤＰ−ＣＶＤ酸化膜６５を除去する［図６（ｄ）］。次
に、第２のマスクパターンを除去した後、ＣＭＰ法によ
り、ＳｉＮ膜６３が露出するまで研磨することにより、
ウエハが平坦化される［図６（ｅ）］。また、上記の公
報では、第２のマスクパターンの最小開口幅を最小素子
領域幅の１／２以上の大きさにすることが記載されてい
る。このような方法によれば、ウエハの平坦度が向上す
るが、研磨時のストッパー膜（ＳｉＮ膜６３）がある一
定以上広い領域では、ＣＭＰ研磨時のエロージョンによ
り膜減を起こしてしまう。具体的には、図７に示す素子
領域幅Ｗと埋め込み酸化膜の堆積膜厚ｔの関係が式：Ｗ
＞２ｔ／ｔａｎθを満たす素子形成領域が密集する領域
１と、式：Ｗ≦２ｔ／ｔａｎθを満たす素子形成領域が
密集する領域２とを併せ持つ場合において、マスクパタ
ーンに応じた酸化膜を除去した後は図７（ｂ）に示すよ
うになる。次に、領域２のＳｉＮ膜が露出するまでウエ
ハ全体を研磨すると、領域１における素子分離領域の埋
め込み酸化膜も研磨されてしまい、その結果、領域１の
素子分離領域と領域２の素子分離領域とにおいては、埋
め込み酸化膜の膜厚に差が生じてしまう［図７
（ｃ）］。
ｉＮ膜６３を形成する。次いで、レジスト６４を塗布し
て第１のマスクパターンを形成した後、既知のフォトリ
ソグラフィ技術により第１のマスクパターンに基づいて
ＳｉＮ膜６３及び酸化膜６２を異方性ドライエッチング
にて除去し、さらにシリコン基板６１に溝を形成する
［図６（ａ）］。次に、レジスト６４を除去した後、溝
内部を熱酸化し、ＨＤＰ−ＣＶＤ酸化膜６５を基板全面
に堆積する［図６（ｂ）］。次に、広い素子領域幅を有
する素子形成領域において開口するように第２のマスク
パターンを形成し［図６（ｃ）］、ドライエッチングに
より第２のマスクパターンに基づいて素子形成領域のＨ
ＤＰ−ＣＶＤ酸化膜６５を除去する［図６（ｄ）］。次
に、第２のマスクパターンを除去した後、ＣＭＰ法によ
り、ＳｉＮ膜６３が露出するまで研磨することにより、
ウエハが平坦化される［図６（ｅ）］。また、上記の公
報では、第２のマスクパターンの最小開口幅を最小素子
領域幅の１／２以上の大きさにすることが記載されてい
る。このような方法によれば、ウエハの平坦度が向上す
るが、研磨時のストッパー膜（ＳｉＮ膜６３）がある一
定以上広い領域では、ＣＭＰ研磨時のエロージョンによ
り膜減を起こしてしまう。具体的には、図７に示す素子
領域幅Ｗと埋め込み酸化膜の堆積膜厚ｔの関係が式：Ｗ
＞２ｔ／ｔａｎθを満たす素子形成領域が密集する領域
１と、式：Ｗ≦２ｔ／ｔａｎθを満たす素子形成領域が
密集する領域２とを併せ持つ場合において、マスクパタ
ーンに応じた酸化膜を除去した後は図７（ｂ）に示すよ
うになる。次に、領域２のＳｉＮ膜が露出するまでウエ
ハ全体を研磨すると、領域１における素子分離領域の埋
め込み酸化膜も研磨されてしまい、その結果、領域１の
素子分離領域と領域２の素子分離領域とにおいては、埋
め込み酸化膜の膜厚に差が生じてしまう［図７
（ｃ）］。
【００１２】
【発明が解決しようとする課題】ＣＭＰ法により処理す
ることで、埋め込み酸化膜の膜厚に差が生じた試料の断
面を図８に示す。領域１でのシリコン表面から素子分離
領域表面までの高さをＴａ、領域２でのシリコン表面か
ら素子分離領域表面までの高さをＴｂとする（Ｔａ＞Ｔ
ｂ）。ＣＭＰ法により処理した後には、窒化膜及び酸化
膜を除去する工程が行なわれるが、その工程により、埋
め込み酸化膜がさらに除去される。このときの埋め込み
酸化膜の減り量をＴｃとする。このときの試料断面を図
９に示す。
ることで、埋め込み酸化膜の膜厚に差が生じた試料の断
面を図８に示す。領域１でのシリコン表面から素子分離
領域表面までの高さをＴａ、領域２でのシリコン表面か
ら素子分離領域表面までの高さをＴｂとする（Ｔａ＞Ｔ
ｂ）。ＣＭＰ法により処理した後には、窒化膜及び酸化
膜を除去する工程が行なわれるが、その工程により、埋
め込み酸化膜がさらに除去される。このときの埋め込み
酸化膜の減り量をＴｃとする。このときの試料断面を図
９に示す。
【００１３】ここで、Ｔａ＞Ｔｃ＞Ｔｂのときは、領域
１では素子分離領域表面がシリコン表面より高くなり、
逆に領域２では低くなる。この後、ゲート酸化膜及びゲ
ート電極を形成し、電極を加工した後の上面図を図１０
に示す。さらに、図１０の領域１でのｘ−ｘ’断面を図
１１に示す。このとき、素子分離領域表面とシリコン表
面との段差が大きいと図１１に示すように、素子分離領
域の側壁にゲート電極材料からなるサイドウォール８５
が形成され、素子ＡとＢとの間で電極ショートを引き起
こしてしまうという問題がある。
１では素子分離領域表面がシリコン表面より高くなり、
逆に領域２では低くなる。この後、ゲート酸化膜及びゲ
ート電極を形成し、電極を加工した後の上面図を図１０
に示す。さらに、図１０の領域１でのｘ−ｘ’断面を図
１１に示す。このとき、素子分離領域表面とシリコン表
面との段差が大きいと図１１に示すように、素子分離領
域の側壁にゲート電極材料からなるサイドウォール８５
が形成され、素子ＡとＢとの間で電極ショートを引き起
こしてしまうという問題がある。
【００１４】また、領域２でのｙ−ｙ’断面を図１２に
示す。このとき、素子分離領域がシリコン表面よりも低
いため、チャネル端部８６に電極８７からの電界集中が
おこり、チャネル端部の閾値が低くなり、トランジスタ
のゲート電圧、ドレイン電流特性においてキンク特性が
見られ、良好なトランジスタ特性が得られないという問
題がある。また、Ｔａ＜Ｔｃ、Ｔｂ＜Ｔｃである場合、
全ての素子分離領域がシリコン表面より低くなる。この
場合、上記と同様にチャネル端での電解集中によりキン
ク現象が見られ、良好なトランジスタ特性が得られない
という問題がある。また、Ｔａ＞Ｔｃ、Ｔｂ＞Ｔｃであ
る場合、ゲート電極加工時のオーバーエッチング量が一
般的にＴａ−Ｔｃだけ必要となり、素子の微細化に伴い
ゲート酸化膜が薄くなったときに十分な選択比が得られ
ない。そのため、適切な除去ができない場合は、電極材
料がサイドウォールとして残り、素子間でショートする
という問題がある。
示す。このとき、素子分離領域がシリコン表面よりも低
いため、チャネル端部８６に電極８７からの電界集中が
おこり、チャネル端部の閾値が低くなり、トランジスタ
のゲート電圧、ドレイン電流特性においてキンク特性が
見られ、良好なトランジスタ特性が得られないという問
題がある。また、Ｔａ＜Ｔｃ、Ｔｂ＜Ｔｃである場合、
全ての素子分離領域がシリコン表面より低くなる。この
場合、上記と同様にチャネル端での電解集中によりキン
ク現象が見られ、良好なトランジスタ特性が得られない
という問題がある。また、Ｔａ＞Ｔｃ、Ｔｂ＞Ｔｃであ
る場合、ゲート電極加工時のオーバーエッチング量が一
般的にＴａ−Ｔｃだけ必要となり、素子の微細化に伴い
ゲート酸化膜が薄くなったときに十分な選択比が得られ
ない。そのため、適切な除去ができない場合は、電極材
料がサイドウォールとして残り、素子間でショートする
という問題がある。
【００１５】よって、Ｔａ、Ｔｂは、いずれもＴｃより
厚いことが望まれ、かつ、シリコン上の素子分離領域の
高さを均一にすることが望ましい。以上のように、埋め
込み酸化膜の高さに差が生じると、良好なトランジスタ
特性が得られず、また半導体素子の製造が煩雑になると
いう問題があった。このような問題に対して、本発明者
は、素子形成領域の幅に関係なく均一な研磨レートが得
られ、素子を平坦化することができる半導体装置の製造
方法を見出し、本発明を完成するに到った。
厚いことが望まれ、かつ、シリコン上の素子分離領域の
高さを均一にすることが望ましい。以上のように、埋め
込み酸化膜の高さに差が生じると、良好なトランジスタ
特性が得られず、また半導体素子の製造が煩雑になると
いう問題があった。このような問題に対して、本発明者
は、素子形成領域の幅に関係なく均一な研磨レートが得
られ、素子を平坦化することができる半導体装置の製造
方法を見出し、本発明を完成するに到った。
【００１６】
【課題を解決するための手段】かくして本発明によれ
ば、異なる素子領域幅Ｗを有する複数の素子形成領域
と、この素子形成領域間に素子分離領域とを備えた半導
体装置の製造方法において、前記素子分離領域を形成す
るために、第１の絶縁膜を予め堆積した半導体基板に溝
を形成する工程と、半導体基板上に膜厚ｔの第２の絶縁
膜を堆積させて、前記溝を埋め込む工程と、前記素子領
域幅Ｗが式：Ｗ≧２ｔ／ｔａｎθ（式中、θは素子形成
領域上の第２の絶縁膜の堆積角度である）を満たす素子
形成領域上の第２の絶縁膜の一部を除去する工程と、Ｃ
ＭＰ法により前記第２の絶縁膜を研磨する工程とを含む
ことを特徴とする半導体装置の製造方法が提供される。
ば、異なる素子領域幅Ｗを有する複数の素子形成領域
と、この素子形成領域間に素子分離領域とを備えた半導
体装置の製造方法において、前記素子分離領域を形成す
るために、第１の絶縁膜を予め堆積した半導体基板に溝
を形成する工程と、半導体基板上に膜厚ｔの第２の絶縁
膜を堆積させて、前記溝を埋め込む工程と、前記素子領
域幅Ｗが式：Ｗ≧２ｔ／ｔａｎθ（式中、θは素子形成
領域上の第２の絶縁膜の堆積角度である）を満たす素子
形成領域上の第２の絶縁膜の一部を除去する工程と、Ｃ
ＭＰ法により前記第２の絶縁膜を研磨する工程とを含む
ことを特徴とする半導体装置の製造方法が提供される。
【００１７】また、本発明によれば、異なる素子領域幅
Ｗを有する複数の素子形成領域と、この素子形成領域間
に素子分離領域とを備えた半導体装置の製造方法におい
て、半導体基板上に第１の絶縁膜を形成し、前記素子形
成領域に第１のマスクパターンを形成する工程と、異方
性エッチングにより前記第１のマスクパターンに基づい
て素子分離領域の第１の絶縁膜を除去し、半導体基板に
溝を形成する工程と、前記第１のマスクパターンを除去
し、半導体基板上に膜厚ｔの第２の絶縁膜を堆積するこ
とにより前記溝を埋め込む工程と、前記素子領域幅Ｗが
式：Ｗ≧２ｔ／ｔａｎθ（式中、θは素子形成領域上の
絶縁膜の堆積角度である）を満たす素子形成領域の第２
の絶縁膜上の一部において開口するように第２のマスク
パターンを形成する工程と、異方性エッチングにより前
記第２のマスクパターンに基づいて第２の絶縁膜を除去
する工程と、前記第２のマスクパターンを除去し、ＣＭ
Ｐ法により前記第２の絶縁膜を研磨する工程とを含むこ
とを特徴とする半導体装置の製造方法が提供される。
Ｗを有する複数の素子形成領域と、この素子形成領域間
に素子分離領域とを備えた半導体装置の製造方法におい
て、半導体基板上に第１の絶縁膜を形成し、前記素子形
成領域に第１のマスクパターンを形成する工程と、異方
性エッチングにより前記第１のマスクパターンに基づい
て素子分離領域の第１の絶縁膜を除去し、半導体基板に
溝を形成する工程と、前記第１のマスクパターンを除去
し、半導体基板上に膜厚ｔの第２の絶縁膜を堆積するこ
とにより前記溝を埋め込む工程と、前記素子領域幅Ｗが
式：Ｗ≧２ｔ／ｔａｎθ（式中、θは素子形成領域上の
絶縁膜の堆積角度である）を満たす素子形成領域の第２
の絶縁膜上の一部において開口するように第２のマスク
パターンを形成する工程と、異方性エッチングにより前
記第２のマスクパターンに基づいて第２の絶縁膜を除去
する工程と、前記第２のマスクパターンを除去し、ＣＭ
Ｐ法により前記第２の絶縁膜を研磨する工程とを含むこ
とを特徴とする半導体装置の製造方法が提供される。
【００１８】
【発明の実施の形態】本発明の方法において用いること
ができる半導体基板には予め第１の絶縁膜が積層されて
なる。半導体基板としては、例えば、シリコン、ゲルマ
ニウム等の元素半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等
の化合物半導体等からなる基板、ＳＯＩ基板又は多層Ｓ
ＯＩ基板等の種々の基板を用いることができる。なかで
もシリコン基板が好ましい。
ができる半導体基板には予め第１の絶縁膜が積層されて
なる。半導体基板としては、例えば、シリコン、ゲルマ
ニウム等の元素半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等
の化合物半導体等からなる基板、ＳＯＩ基板又は多層Ｓ
ＯＩ基板等の種々の基板を用いることができる。なかで
もシリコン基板が好ましい。
【００１９】第１の絶縁膜としては、通常半導体装置に
おいて使用されるものであれば特に限定されるものでは
ない。例えば、シリコン酸化膜（熱酸化膜、低温酸化
膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ膜）等の酸化膜、
シリコン窒化膜等の窒化膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳ
Ｇ膜、ＢＰＳＧ膜、ＰＺＴ、ＰＬＺＴ、強誘電体膜若し
くは反強誘電体膜等の単層膜又は積層膜等が挙げられ
る。なお、本発明においては、酸化膜、窒化膜の順で積
層される２層構造を有するものが好ましい。第１の絶縁
膜の膜厚は、その機能に応じて適宜調節することがで
き、例えば、１００〜４００ｎｍ程度が挙げられる。ま
た、酸化膜及び窒化膜を積層した２層構造のものである
場合は、酸化膜の膜厚が５〜２０ｎｍ程度であり、窒化
膜の膜厚が１００〜３００ｎｍ程度であるのが好まし
い。
おいて使用されるものであれば特に限定されるものでは
ない。例えば、シリコン酸化膜（熱酸化膜、低温酸化
膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ膜）等の酸化膜、
シリコン窒化膜等の窒化膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳ
Ｇ膜、ＢＰＳＧ膜、ＰＺＴ、ＰＬＺＴ、強誘電体膜若し
くは反強誘電体膜等の単層膜又は積層膜等が挙げられ
る。なお、本発明においては、酸化膜、窒化膜の順で積
層される２層構造を有するものが好ましい。第１の絶縁
膜の膜厚は、その機能に応じて適宜調節することがで
き、例えば、１００〜４００ｎｍ程度が挙げられる。ま
た、酸化膜及び窒化膜を積層した２層構造のものである
場合は、酸化膜の膜厚が５〜２０ｎｍ程度であり、窒化
膜の膜厚が１００〜３００ｎｍ程度であるのが好まし
い。
【００２０】第１の絶縁膜の形成方法は、その材料によ
り異なるが、熱酸化法、ＣＶＤ法、スパッタリング法、
蒸着法等、種々の方法によって、半導体基板上全面に形
成することができる。本発明の方法においては、素子分
離領域を形成するために、半導体基板に溝が形成され
る。溝を形成する方法としては、公知の方法、例えば、
フォトリソグラフィ及びエッチング工程により形成する
ことができる。具体的には、例えば半導体基板上にレジ
ストを塗布し、素子分離領域の一部が開口するように第
１のマスクパターンを形成する。続いて、第１のマスク
パターンに基づいて素子分離領域の第１の絶縁膜及び半
導体基板をエッチング除去することにより半導体基板に
溝が形成される。
り異なるが、熱酸化法、ＣＶＤ法、スパッタリング法、
蒸着法等、種々の方法によって、半導体基板上全面に形
成することができる。本発明の方法においては、素子分
離領域を形成するために、半導体基板に溝が形成され
る。溝を形成する方法としては、公知の方法、例えば、
フォトリソグラフィ及びエッチング工程により形成する
ことができる。具体的には、例えば半導体基板上にレジ
ストを塗布し、素子分離領域の一部が開口するように第
１のマスクパターンを形成する。続いて、第１のマスク
パターンに基づいて素子分離領域の第１の絶縁膜及び半
導体基板をエッチング除去することにより半導体基板に
溝が形成される。
【００２１】エッチングは、スパッタリング法、反応性
イオンエッチング法、プラズマエッチング法等のドライ
エッチング、酸又はアルカリを用いたウェットエッチン
グのいずれであってもよい。また、半導体基板に溝を形
成する工程は、レジストをマスクにして第１の絶縁膜を
パターニングし、次いでレジストを除去した後、第１の
絶縁膜をマスクにして行ってもよい。ただしこの場合、
半導体基板と第１の絶縁膜との間に十分な選択比がない
と素子形成領域の第１の絶縁膜が薄くなることや、エッ
チングにおける均一性の低下により、第１の絶縁膜の残
膜がばらつくなどの問題が生じる。従って、半導体基板
のエッチングは、レジスト又は第１の絶縁膜の上にさら
にＳｉＯ2などのマスク材料を存在させて行う方が好ま
しい。
イオンエッチング法、プラズマエッチング法等のドライ
エッチング、酸又はアルカリを用いたウェットエッチン
グのいずれであってもよい。また、半導体基板に溝を形
成する工程は、レジストをマスクにして第１の絶縁膜を
パターニングし、次いでレジストを除去した後、第１の
絶縁膜をマスクにして行ってもよい。ただしこの場合、
半導体基板と第１の絶縁膜との間に十分な選択比がない
と素子形成領域の第１の絶縁膜が薄くなることや、エッ
チングにおける均一性の低下により、第１の絶縁膜の残
膜がばらつくなどの問題が生じる。従って、半導体基板
のエッチングは、レジスト又は第１の絶縁膜の上にさら
にＳｉＯ2などのマスク材料を存在させて行う方が好ま
しい。
【００２２】半導体基板に形成する溝の深さ及び幅は特
に限定されないが、深さは１００〜１０００ｎｍ程度が
好ましく、幅は１００ｎｍ以上程度が好ましい。なお、
レジストを除去した後、９００〜１１５０℃程度、１０
〜１００ｎｍ程度で溝の内部を熱酸化するのが好まし
い。次に、本発明の方法においては、半導体基板上に膜
厚ｔの第２の絶縁膜を堆積させることにより、前記溝が
埋め込まれる。第２の絶縁膜としては、上記第１の絶縁
膜と同様のものが挙げられ、また同様の方法により堆積
されるが、ＨＤＰ−ＣＶＤ法により堆積されるＨＤＰ−
ＣＶＤ酸化膜が好ましい。
に限定されないが、深さは１００〜１０００ｎｍ程度が
好ましく、幅は１００ｎｍ以上程度が好ましい。なお、
レジストを除去した後、９００〜１１５０℃程度、１０
〜１００ｎｍ程度で溝の内部を熱酸化するのが好まし
い。次に、本発明の方法においては、半導体基板上に膜
厚ｔの第２の絶縁膜を堆積させることにより、前記溝が
埋め込まれる。第２の絶縁膜としては、上記第１の絶縁
膜と同様のものが挙げられ、また同様の方法により堆積
されるが、ＨＤＰ−ＣＶＤ法により堆積されるＨＤＰ−
ＣＶＤ酸化膜が好ましい。
【００２３】第２の絶縁膜の膜厚ｔは５００〜７００ｎ
ｍ程度が好ましい。次に、本発明の方法においては、素
子領域幅Ｗが式：Ｗ≧２ｔ／ｔａｎθ（式中、θは素子
形成領域上の第２の絶縁膜の堆積角度である）を満たす
素子形成領域の第２の絶縁膜の一部が除去される。第２
の絶縁膜の除去は、上記の第１の絶縁膜の除去と同様の
方法により行なわれる。例えば、半導体基板上にレジス
トを塗布し、公知のフォトリソグラフィにより所望の位
置及び大きさに開口するように第２のマスクパターンが
形成される。次いで、第２のマスクパターンに基づいて
素子形成領域の第２の絶縁膜の一部を除去する。
ｍ程度が好ましい。次に、本発明の方法においては、素
子領域幅Ｗが式：Ｗ≧２ｔ／ｔａｎθ（式中、θは素子
形成領域上の第２の絶縁膜の堆積角度である）を満たす
素子形成領域の第２の絶縁膜の一部が除去される。第２
の絶縁膜の除去は、上記の第１の絶縁膜の除去と同様の
方法により行なわれる。例えば、半導体基板上にレジス
トを塗布し、公知のフォトリソグラフィにより所望の位
置及び大きさに開口するように第２のマスクパターンが
形成される。次いで、第２のマスクパターンに基づいて
素子形成領域の第２の絶縁膜の一部を除去する。
【００２４】第２のマスクパターンは、１つの素子形成
領域の第２の絶縁膜上において少なくとも２カ所以上開
口するように形成されていてもよい。また、第２の絶縁
膜の断面における除去する面積の総和と除去しない面積
の総和とが等しくなるように開口して形成されるのが好
ましい。また、１つの素子形成領域の第２の絶縁膜の断
面における除去する面積と除去しない面積とが等しくな
るように開口して形成されるのが好ましい。第２の絶縁
膜の一部の除去は、上記の第２のマスクパターンに基づ
いてエッチングすることにより行なわれる。従って、１
つの素子形成領域の第２の絶縁膜において少なくとも２
か所以上から除去してもよい。また、第２の絶縁膜の除
去する体積の総和と除去しない体積の総和とがそれぞれ
等しくなるように除去するのが好ましい。また、１つの
素子形成領域の第２の絶縁膜において除去する体積と除
去しない体積とがそれぞれ等しくなるように除去するの
が好ましい。
領域の第２の絶縁膜上において少なくとも２カ所以上開
口するように形成されていてもよい。また、第２の絶縁
膜の断面における除去する面積の総和と除去しない面積
の総和とが等しくなるように開口して形成されるのが好
ましい。また、１つの素子形成領域の第２の絶縁膜の断
面における除去する面積と除去しない面積とが等しくな
るように開口して形成されるのが好ましい。第２の絶縁
膜の一部の除去は、上記の第２のマスクパターンに基づ
いてエッチングすることにより行なわれる。従って、１
つの素子形成領域の第２の絶縁膜において少なくとも２
か所以上から除去してもよい。また、第２の絶縁膜の除
去する体積の総和と除去しない体積の総和とがそれぞれ
等しくなるように除去するのが好ましい。また、１つの
素子形成領域の第２の絶縁膜において除去する体積と除
去しない体積とがそれぞれ等しくなるように除去するの
が好ましい。
【００２５】以下、第２のマスクパターンの形成及び第
２の絶縁膜の除去について、さらに具体的に説明する。
例えば、図１（ｃ）を参照して、素子形成領域Ａの素子
領域幅Ｗ２３が式：Ｗ＜２ｔ／ｔａｎθを満たし、素子
形成領域Ｂの素子領域幅Ｗ２２が式：Ｗ＝２ｔ／ｔａｎ
θを満たし、素子形成領域Ｃの素子領域幅Ｗ２１が式：
Ｗ≧２ｔ／ｔａｎθを満たしている場合、第２のマスク
パターンには、素子形成領域Ａでは開口を設けず、素子
形成領域Ｂでは、第２の絶縁膜の断面において、除去す
る面積と除去しない面積とが等しくなるように開口を設
け、素子形成領域Ｃでは素子形成領域Ａ、素子形成領域
Ｂ及び素子形成領域Ｃにおける第２の絶縁膜の断面にお
いて除去する面積の総和と除去しない面積の総和とが等
しくなるように開口を設ける。なお、素子形成領域Ｃに
おいては、図１（ｃ）に示す通り、開口を２つ設けても
よく、図２に示す通り、開口を４つ設けてもよい。
２の絶縁膜の除去について、さらに具体的に説明する。
例えば、図１（ｃ）を参照して、素子形成領域Ａの素子
領域幅Ｗ２３が式：Ｗ＜２ｔ／ｔａｎθを満たし、素子
形成領域Ｂの素子領域幅Ｗ２２が式：Ｗ＝２ｔ／ｔａｎ
θを満たし、素子形成領域Ｃの素子領域幅Ｗ２１が式：
Ｗ≧２ｔ／ｔａｎθを満たしている場合、第２のマスク
パターンには、素子形成領域Ａでは開口を設けず、素子
形成領域Ｂでは、第２の絶縁膜の断面において、除去す
る面積と除去しない面積とが等しくなるように開口を設
け、素子形成領域Ｃでは素子形成領域Ａ、素子形成領域
Ｂ及び素子形成領域Ｃにおける第２の絶縁膜の断面にお
いて除去する面積の総和と除去しない面積の総和とが等
しくなるように開口を設ける。なお、素子形成領域Ｃに
おいては、図１（ｃ）に示す通り、開口を２つ設けても
よく、図２に示す通り、開口を４つ設けてもよい。
【００２６】なお、１つの素子形成領域の第２の絶縁膜
の断面において、除去する面積と除去しない面積とが等
しくなるように開口を設ける場合、例えば、図２に示す
ように、開口を４つ設けるときは、三角形ａｂｊ（ｅｆ
ｇ）と台形ｂｃｉｊ（ｄｅｇｈ）の面積が等しくなるよ
うに設定し、辺ｉｈ上等しいピッチでライン／スペース
が設けられるように設定すればよい。第２の絶縁膜の除
去量（除去膜厚）は、例えば、第２の絶縁膜の開口の底
面の幅と等しくなるように設定するのが好ましい。
の断面において、除去する面積と除去しない面積とが等
しくなるように開口を設ける場合、例えば、図２に示す
ように、開口を４つ設けるときは、三角形ａｂｊ（ｅｆ
ｇ）と台形ｂｃｉｊ（ｄｅｇｈ）の面積が等しくなるよ
うに設定し、辺ｉｈ上等しいピッチでライン／スペース
が設けられるように設定すればよい。第２の絶縁膜の除
去量（除去膜厚）は、例えば、第２の絶縁膜の開口の底
面の幅と等しくなるように設定するのが好ましい。
【００２７】また、除去部の形状は、特に限定されず、
ライン状、円柱状、長方体状、正方体状等のいずれであ
ってもよい。なお、エッチングは、上記第１の絶縁膜の
エッチングと同様の方法により行なうことができる。次
に、第２の絶縁膜を除去した後、第２のマスクパターン
を除去する。次に、本発明の方法においては、ＣＭＰ法
により第２の絶縁膜が研磨される。この研磨は、第２の
絶縁膜下に形成された第１の絶縁膜が露出するまで行な
われる。なお、ＣＭＰ法に使用される研磨剤としては、
特に限定されず、例えばシリカ、アルミナ等をＰＨ調整
剤を含んだ水に混合して得られるスラリーが挙げられ
る。
ライン状、円柱状、長方体状、正方体状等のいずれであ
ってもよい。なお、エッチングは、上記第１の絶縁膜の
エッチングと同様の方法により行なうことができる。次
に、第２の絶縁膜を除去した後、第２のマスクパターン
を除去する。次に、本発明の方法においては、ＣＭＰ法
により第２の絶縁膜が研磨される。この研磨は、第２の
絶縁膜下に形成された第１の絶縁膜が露出するまで行な
われる。なお、ＣＭＰ法に使用される研磨剤としては、
特に限定されず、例えばシリカ、アルミナ等をＰＨ調整
剤を含んだ水に混合して得られるスラリーが挙げられ
る。
【００２８】次に、第１の絶縁膜を除去する。なお、第
１の絶縁膜が窒化膜及び酸化膜を積層したものである場
合は、窒化膜を例えば熱リン酸により除去し、酸化膜を
例えばＨＦ溶液で除去することができる。なお、酸化膜
の除去量（除去膜厚）は１０〜２０ｎｍ程度であればよ
い。なお、第１の絶縁膜を除去した後、例えば、既知の
注入法により、トランジスタのしきい値調整及びウェル
形成に必要なイオンを基板内へ導入し、トランジスタの
チャネル形成領域を形成する。次に、例えば、ウエハ上
にゲート酸化膜、熱酸化膜を堆積し、ポリシリコン膜と
してのＬＰ−ＣＶＤ膜を堆積する。次に、ゲート電極を
加工し、不純物を添加して、ソース・ドレイン領域を形
成し、続いて層間絶縁膜を堆積し、コンタクト並びに配
線工程を施すことにより、ｎＭＯＳトランジスタが製造
される。
１の絶縁膜が窒化膜及び酸化膜を積層したものである場
合は、窒化膜を例えば熱リン酸により除去し、酸化膜を
例えばＨＦ溶液で除去することができる。なお、酸化膜
の除去量（除去膜厚）は１０〜２０ｎｍ程度であればよ
い。なお、第１の絶縁膜を除去した後、例えば、既知の
注入法により、トランジスタのしきい値調整及びウェル
形成に必要なイオンを基板内へ導入し、トランジスタの
チャネル形成領域を形成する。次に、例えば、ウエハ上
にゲート酸化膜、熱酸化膜を堆積し、ポリシリコン膜と
してのＬＰ−ＣＶＤ膜を堆積する。次に、ゲート電極を
加工し、不純物を添加して、ソース・ドレイン領域を形
成し、続いて層間絶縁膜を堆積し、コンタクト並びに配
線工程を施すことにより、ｎＭＯＳトランジスタが製造
される。
【００２９】なお、本発明の方法は、ｎＭＯＳトランジ
スタの製造方法のみには限定されない。従って、本発明
の方法における素子分離領域の形成工程は、ｐＭＯＳト
ランジスタ及びＣＭＯＳトランジスタ等のあらゆる半導
体装置の製造に適応できる。
スタの製造方法のみには限定されない。従って、本発明
の方法における素子分離領域の形成工程は、ｐＭＯＳト
ランジスタ及びＣＭＯＳトランジスタ等のあらゆる半導
体装置の製造に適応できる。
【００３０】
【実施例】以下、本発明の方法における半導体素子（ｎ
ＭＯＳトランジスタ）の分離領域の形成工程を実施例に
より説明するが、本発明はこれにより限定されるもので
はない。半導体シリコン基板２１の表面上に、ＨＣｌ雰
囲気下、９００℃で酸化膜２２を膜厚１０ｎｍに堆積す
る。次に、酸化膜２２上に、ＬＰ−ＣＶＤ法によりＳｉ
Ｎ膜２３を膜厚１９０ｎｍに堆積する。次に、ＳｉＮ膜
２３上にレジスト２４を塗布し、既知のフォトリソグラ
フィ工程により、素子分離領域を開口して第１のマスク
パターンを形成する。次いで異方性ドライエッチングに
より第１のマスクパターンに基づいて酸化膜２２及びＳ
ｉＮ膜２３を除去し、さらにシリコン基板をエッチング
して深さ３００ｎｍの溝を形成する［（図１（ａ）］。
ＭＯＳトランジスタ）の分離領域の形成工程を実施例に
より説明するが、本発明はこれにより限定されるもので
はない。半導体シリコン基板２１の表面上に、ＨＣｌ雰
囲気下、９００℃で酸化膜２２を膜厚１０ｎｍに堆積す
る。次に、酸化膜２２上に、ＬＰ−ＣＶＤ法によりＳｉ
Ｎ膜２３を膜厚１９０ｎｍに堆積する。次に、ＳｉＮ膜
２３上にレジスト２４を塗布し、既知のフォトリソグラ
フィ工程により、素子分離領域を開口して第１のマスク
パターンを形成する。次いで異方性ドライエッチングに
より第１のマスクパターンに基づいて酸化膜２２及びＳ
ｉＮ膜２３を除去し、さらにシリコン基板をエッチング
して深さ３００ｎｍの溝を形成する［（図１（ａ）］。
【００３１】次に、レジスト２４を除去した後、９００
〜１１５０℃で熱酸化を行い（膜厚３０ｎｍの熱酸化膜
を形成し）、シリコン基板２１の溝内部を酸化する。次
に、ウエハ全面にＨＤＰ−ＣＶＤ酸化膜２５を膜厚６７
０ｎｍに堆積する。次に、レジスト２６を塗布した後、
既知のフォトリソグラフィ工程により素子領域幅Ｗが
式：Ｗ≧２ｔ／ｔａｎθを満たす素子形成領域の一部を
開口して第２のマスクパターンを形成する。このとき、
開口は、前記素子形成領域のＨＤＰ−ＣＶＤ酸化膜２５
上において２つ設けられる。また、開口は、１つの素子
形成領域のＨＤＰ−ＣＶＤ酸化膜２５の断面において除
去する面積と除去しない面積とがそれぞれ等しくなるよ
うに設定される［（図１（ｄ）］。
〜１１５０℃で熱酸化を行い（膜厚３０ｎｍの熱酸化膜
を形成し）、シリコン基板２１の溝内部を酸化する。次
に、ウエハ全面にＨＤＰ−ＣＶＤ酸化膜２５を膜厚６７
０ｎｍに堆積する。次に、レジスト２６を塗布した後、
既知のフォトリソグラフィ工程により素子領域幅Ｗが
式：Ｗ≧２ｔ／ｔａｎθを満たす素子形成領域の一部を
開口して第２のマスクパターンを形成する。このとき、
開口は、前記素子形成領域のＨＤＰ−ＣＶＤ酸化膜２５
上において２つ設けられる。また、開口は、１つの素子
形成領域のＨＤＰ−ＣＶＤ酸化膜２５の断面において除
去する面積と除去しない面積とがそれぞれ等しくなるよ
うに設定される［（図１（ｄ）］。
【００３２】なお、この実施例では、θは４５度に設定
され、素子形成領域Ａの素子領域幅Ｗ２３は５００ｎｍ
（Ｗ＜２ｔ／ｔａｎθ）、素子形成領域Ｂの素子領域幅
Ｗ２２は１４００ｎｍ（Ｗ＝２ｔ／ｔａｎθ）、素子形
成領域Ｃの素子領域幅Ｗ２１は５０００ｎｍとする（Ｗ
≧２ｔ／ｔａｎθ）。従って、素子形成領域Ａでは非開
口、素子形成領域Ｂでは開口幅２９２ｎｍ（素子形成領
域ＢのＨＤＰ−ＣＶＤ酸化膜２５の断面において、除去
する面積と除去しない面積とが等しい）、素子形成領域
Ｃでは、除去体積分（断面積で１００ｎｍ×５０ｎｍ／
２＝２５００ｎｍ2相当）を除去するため、開口幅を、
素子形成領域Ｃ上の除去体積分と先の素子形成領域Ａ上
の除去体積分の和の半分、すなわち断面積で［（４６０
０＋３６００）×５００／２＋２５００］／２ｎｍ2相
当を除去するので、（４６００＋３６００）×５００／
２＋２５００）／２／５００（高さ）≒２０５３ｎｍに
設定される（素子形成領域Ａ、Ｂ及びＣの開口面積の総
和と非開口面積の総和とが等しい）。また、素子形成領
域Ｃにおいて、第２のマスクパターンの開口は、図１
（ｃ）に示す通り２つであるから、各開口幅は１０２７
ｎｍに設定される。
され、素子形成領域Ａの素子領域幅Ｗ２３は５００ｎｍ
（Ｗ＜２ｔ／ｔａｎθ）、素子形成領域Ｂの素子領域幅
Ｗ２２は１４００ｎｍ（Ｗ＝２ｔ／ｔａｎθ）、素子形
成領域Ｃの素子領域幅Ｗ２１は５０００ｎｍとする（Ｗ
≧２ｔ／ｔａｎθ）。従って、素子形成領域Ａでは非開
口、素子形成領域Ｂでは開口幅２９２ｎｍ（素子形成領
域ＢのＨＤＰ−ＣＶＤ酸化膜２５の断面において、除去
する面積と除去しない面積とが等しい）、素子形成領域
Ｃでは、除去体積分（断面積で１００ｎｍ×５０ｎｍ／
２＝２５００ｎｍ2相当）を除去するため、開口幅を、
素子形成領域Ｃ上の除去体積分と先の素子形成領域Ａ上
の除去体積分の和の半分、すなわち断面積で［（４６０
０＋３６００）×５００／２＋２５００］／２ｎｍ2相
当を除去するので、（４６００＋３６００）×５００／
２＋２５００）／２／５００（高さ）≒２０５３ｎｍに
設定される（素子形成領域Ａ、Ｂ及びＣの開口面積の総
和と非開口面積の総和とが等しい）。また、素子形成領
域Ｃにおいて、第２のマスクパターンの開口は、図１
（ｃ）に示す通り２つであるから、各開口幅は１０２７
ｎｍに設定される。
【００３３】次に、図１（ｄ）に示すように、異方性ド
ライエッチングにより第２のマスクパターンに基づいて
ＨＤＰ−ＣＶＤ酸化膜２５を除去する。ＨＤＰ−ＣＶＤ
酸化膜２５の除去量（除去膜厚）は、ＨＤＰ−ＣＶＤ酸
化膜２５の開口幅と等しくなるように設定する。従っ
て、本実施例の場合、素子形成領域Ｃにおいては、厚さ
５００ｎｍのＨＤＰ−ＣＶＤ酸化膜２５を除去し［図１
（ｅ）］、ＳｉＮ膜２３上に２００ｎｍの膜厚を残すよ
うにする。次に、ＣＭＰ法によりＨＤＰ−ＣＶＤ酸化膜
２５をＳｉＮ膜２３が露出するまで除去する［図１
（ｅ）］。
ライエッチングにより第２のマスクパターンに基づいて
ＨＤＰ−ＣＶＤ酸化膜２５を除去する。ＨＤＰ−ＣＶＤ
酸化膜２５の除去量（除去膜厚）は、ＨＤＰ−ＣＶＤ酸
化膜２５の開口幅と等しくなるように設定する。従っ
て、本実施例の場合、素子形成領域Ｃにおいては、厚さ
５００ｎｍのＨＤＰ−ＣＶＤ酸化膜２５を除去し［図１
（ｅ）］、ＳｉＮ膜２３上に２００ｎｍの膜厚を残すよ
うにする。次に、ＣＭＰ法によりＨＤＰ−ＣＶＤ酸化膜
２５をＳｉＮ膜２３が露出するまで除去する［図１
（ｅ）］。
【００３４】次に、ＳｉＮ膜２３を熱リン酸により除去
し、トランジスタのしきい値調整及びウェル形成に必要
なイオンを既知の注入法により基板内へ導入し、トラン
ジスタのチャネル形成領域を形成する。次に、酸化膜２
２をＨＦ溶液で膜厚１５ｎｍ程度除去し［図１
（ｆ）］、ゲート酸化膜２７を形成し、膜厚５ｎｍの熱
酸化膜（図示せず）及びポリシリコン膜２８としてのＬ
Ｐ−ＣＶＤ膜（膜厚２５ｎｍ）を堆積する。次に、公知
の方法により、ゲート電極を加工し、不純物を添加して
ソース・ドレイン領域を形成し、層間絶縁膜を堆積し、
コンタクト並びに配線工程を施すことにより、ｎＭＯＳ
トランジスタが製造される。
し、トランジスタのしきい値調整及びウェル形成に必要
なイオンを既知の注入法により基板内へ導入し、トラン
ジスタのチャネル形成領域を形成する。次に、酸化膜２
２をＨＦ溶液で膜厚１５ｎｍ程度除去し［図１
（ｆ）］、ゲート酸化膜２７を形成し、膜厚５ｎｍの熱
酸化膜（図示せず）及びポリシリコン膜２８としてのＬ
Ｐ−ＣＶＤ膜（膜厚２５ｎｍ）を堆積する。次に、公知
の方法により、ゲート電極を加工し、不純物を添加して
ソース・ドレイン領域を形成し、層間絶縁膜を堆積し、
コンタクト並びに配線工程を施すことにより、ｎＭＯＳ
トランジスタが製造される。
【００３５】
【発明の効果】本発明により、素子分離形成工程におけ
るＣＭＰの研磨レートが素子領域幅に関係なく安定し、
ＣＭＰ処理後に従来よりも平坦な形状に形成できる。そ
の結果、シリコン表面からの素子分離領域の高さの制御
が容易になり、トランジスタ特性が安定し、しかも電極
加工におけるコストを削減できる。
るＣＭＰの研磨レートが素子領域幅に関係なく安定し、
ＣＭＰ処理後に従来よりも平坦な形状に形成できる。そ
の結果、シリコン表面からの素子分離領域の高さの制御
が容易になり、トランジスタ特性が安定し、しかも電極
加工におけるコストを削減できる。
【図１】本発明の方法による、半導体素子の製造工程を
示す断面図である。
示す断面図である。
【図２】本発明の方法による、半導体素子の製造工程を
示す断面図である。
示す断面図である。
【図３】従来の方法による、半導体素子の概略断面図で
ある。
ある。
【図４】従来の方法による、半導体素子の概略断面図で
ある。
ある。
【図５】従来の方法による、半導体素子の製造工程を示
す断面図である。
す断面図である。
【図６】従来の方法による、半導体素子の製造工程を示
す断面図である。
す断面図である。
【図７】従来の方法による、半導体素子の製造工程を示
す断面図である。
す断面図である。
【図８】従来の方法の問題点を説明する半導体素子の概
略断面図である。
略断面図である。
【図９】従来の方法の問題点を説明する半導体素子の概
略断面図である。
略断面図である。
【図１０】従来の方法の問題点を説明する半導体素子の
概略上面図である。
概略上面図である。
【図１１】図１０のｘ−ｘ’における断面図である。
【図１２】図１０のｙ−ｙ’における断面図である。
【図１３】素子形成領域上の絶縁膜の形状と、絶縁膜の
堆積膜厚との関係を示す図である。
堆積膜厚との関係を示す図である。
【図１４】素子形成領域上の絶縁膜の形状と、絶縁膜の
堆積膜厚との関係を示す図である。
堆積膜厚との関係を示す図である。
【図１５】素子形成領域上の絶縁膜の形状と、絶縁膜の
堆積膜厚との関係を示す図である。
堆積膜厚との関係を示す図である。
【図１６】素子形成領域上の絶縁膜の形状と、絶縁膜の
堆積膜厚との関係を示す図である。
堆積膜厚との関係を示す図である。
【図１７】素子形成領域上の絶縁膜の形状と、絶縁膜の
堆積膜厚との関係を示す図である。
堆積膜厚との関係を示す図である。
２１、３１、４１、５１、６１ シリコン基板 ２２、３２、４２、５２、６２ 酸化膜 ２３、３３、４３、５３、６３ ＳｉＮ膜 ２４、２６、５４、６４、６６ レジスト ２５、４４、５５、６５ ＨＤＰ−ＣＶＤ酸化膜 ２７、８３ ゲート酸化膜 ２８ ポリシリコン膜 ３４ シーム ４４ ＨＤＰ−ＣＶＤ膜 ８１、８２ 素子分離酸化膜 ８４ ゲート電極 ８５ サイドウォール ８６ チャネル端部 ８７ 電極
Claims (11)
- 【請求項１】 異なる素子領域幅Ｗを有する複数の素子
形成領域と、この素子形成領域間に素子分離領域とを備
えた半導体装置の製造方法において、 前記素子分離領域を形成するために第１の絶縁膜を予め
堆積させた半導体基板に溝を形成する工程と、 半導体基板上に膜厚ｔの第２の絶縁膜を堆積させて前記
溝を埋め込む工程と、前記素子領域幅Ｗが式： Ｗ≧２ｔ／ｔａｎθ （式中、θは素子形成領域上の第２の絶縁膜の堆積角度
である）を満たす素子形成領域上の第２の絶縁膜の一部
を除去する工程と、 ＣＭＰ法により第２の絶縁膜を研磨する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記除去する工程が、１つの素子形成領
域の第２の絶縁膜において少なくとも２カ所以上除去す
るように行なわれる請求項１に記載の半導体装置の製造
方法。 - 【請求項３】 前記除去する工程が、第２の絶縁膜の除
去する体積の総和と除去しない体積の総和とがそれぞれ
等しくなるように行なわれる請求項１又は２に記載の半
導体装置の製造方法。 - 【請求項４】 前記除去する工程が、１つの素子形成領
域の第２の絶縁膜において除去する体積と除去しない体
積とがそれぞれ等しくなるように行なわれる請求項１又
は２に記載の半導体装置の製造方法。 - 【請求項５】 前記第２の絶縁膜がＨＤＰ−ＣＶＤ酸化
膜である請求項１〜４のいずれか１つに記載の半導体装
置の製造方法。 - 【請求項６】 異なる素子領域幅Ｗを有する複数の素子
形成領域と、この素子形成領域間に素子分離領域とを備
えた半導体装置の製造方法において、 半導体基板上に第１の絶縁膜を形成し、前記素子形成領
域に第１のマスクパターンを形成する工程と、 異方性エッチングにより前記第１のマスクパターンに基
づいて素子分離領域の第１の絶縁膜を除去し、半導体基
板に溝を形成する工程と、 前記第１のマスクパターンを除去し、半導体基板上に膜
厚ｔの第２の絶縁膜を堆積することにより前記溝を埋め
込む工程と、 前記素子領域幅Ｗが式： Ｗ≧２ｔ／ｔａｎθ （式中、θは素子形成領域上の絶縁膜の堆積角度であ
る）を満たす素子形成領域の第２の絶縁膜上の一部にお
いて開口するように第２のマスクパターンを形成する工
程と、 異方性エッチングにより前記第２のマスクパターンに基
づいて第２の絶縁膜を除去する工程と、 前記第２のマスクパターンを除去し、ＣＭＰ法により前
記第２の絶縁膜を研磨する工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項７】 前記第２のマスクパターンを形成する工
程が、１つの素子形成領域の第２の絶縁膜上において少
なくとも２カ所以上開口するように行なわれる請求項６
に記載の半導体装置の製造方法。 - 【請求項８】 前記第２のマスクパターンを形成する工
程が、第２の絶縁膜の断面における除去する面積の総和
と除去しない面積の総和とが等しくなるように開口を設
けて行なわれる請求項６又は７に記載の半導体装置の製
造方法。 - 【請求項９】 前記第２のマスクパターンを形成する工
程が、１つの素子形成領域の第２の絶縁膜の断面におけ
る除去する面積と除去しない面積とが等しくなるように
開口を設けて行なわれる請求項６又は７に記載の半導体
装置の製造方法。 - 【請求項１０】 前記第１の絶縁膜が、酸化膜、窒化膜
の順で積層される２層構造を有するものである請求項６
〜９のいずれか１つに記載の半導体装置の製造方法。 - 【請求項１１】 前記第２の絶縁膜が、ＨＤＰ−ＣＶＤ
酸化膜である請求項６〜１０のいずれか１つに記載の半
導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000208417A JP2002026119A (ja) | 2000-07-10 | 2000-07-10 | 半導体装置の製造方法 |
| US09/900,453 US6498072B2 (en) | 2000-07-10 | 2001-07-09 | Process for producing semiconductor device |
| TW090116893A TW497200B (en) | 2000-07-10 | 2001-07-10 | Process for producing semiconductor device |
| KR10-2001-0041159A KR100421825B1 (ko) | 2000-07-10 | 2001-07-10 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000208417A JP2002026119A (ja) | 2000-07-10 | 2000-07-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002026119A true JP2002026119A (ja) | 2002-01-25 |
Family
ID=18705002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000208417A Pending JP2002026119A (ja) | 2000-07-10 | 2000-07-10 | 半導体装置の製造方法 |
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|---|---|
| US (1) | US6498072B2 (ja) |
| JP (1) | JP2002026119A (ja) |
| KR (1) | KR100421825B1 (ja) |
| TW (1) | TW497200B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013197330A (ja) * | 2012-03-21 | 2013-09-30 | Seiko Epson Corp | 半導体装置の製造方法 |
| US9601540B2 (en) | 2014-06-03 | 2017-03-21 | Canon Kabushiki Kaisha | Method for producing semiconductor device |
Families Citing this family (4)
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|---|---|---|---|---|
| US6703318B1 (en) * | 2002-10-29 | 2004-03-09 | Silicon Storage Technology, Inc. | Method of planarizing a semiconductor die |
| US7071072B2 (en) * | 2004-06-11 | 2006-07-04 | International Business Machines Corporation | Forming shallow trench isolation without the use of CMP |
| KR100764439B1 (ko) * | 2006-04-25 | 2007-10-05 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| US8324036B2 (en) * | 2009-11-09 | 2012-12-04 | International Business Machines Corporation | Device having and method for forming fins with multiple widths for an integrated circuit |
Family Cites Families (5)
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|---|---|---|---|---|
| KR100230815B1 (ko) * | 1997-03-18 | 1999-11-15 | 김영환 | 반도체 메모리 소자 격리 방법 |
| US5911110A (en) * | 1997-10-28 | 1999-06-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming shallow trench isolation with dummy pattern in reverse tone mask |
| JPH11214499A (ja) | 1998-01-27 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| TW396510B (en) * | 1998-06-03 | 2000-07-01 | United Microelectronics Corp | Shallow trench isolation formed by chemical mechanical polishing |
| JP3443358B2 (ja) * | 1999-03-24 | 2003-09-02 | シャープ株式会社 | 半導体装置の製造方法 |
-
2000
- 2000-07-10 JP JP2000208417A patent/JP2002026119A/ja active Pending
-
2001
- 2001-07-09 US US09/900,453 patent/US6498072B2/en not_active Expired - Fee Related
- 2001-07-10 TW TW090116893A patent/TW497200B/zh active
- 2001-07-10 KR KR10-2001-0041159A patent/KR100421825B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013197330A (ja) * | 2012-03-21 | 2013-09-30 | Seiko Epson Corp | 半導体装置の製造方法 |
| US9601540B2 (en) | 2014-06-03 | 2017-03-21 | Canon Kabushiki Kaisha | Method for producing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020006709A1 (en) | 2002-01-17 |
| KR20020005992A (ko) | 2002-01-18 |
| US6498072B2 (en) | 2002-12-24 |
| TW497200B (en) | 2002-08-01 |
| KR100421825B1 (ko) | 2004-03-12 |
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