KR20020005992A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

본 발명은, 상이한 소자영역폭(W)을 갖는 복수의 소자형성영역과 이 소자형성영역 사이에 소자분리영역을 구비한 반도체장치의 제조방법에 있어서,
상기 소자분리영역을 형성하기 위하여 제1 절연막을 미리 매립한 반도체 기판에 트랜치를 형성하는 공정;
반도체 기판상에 막두께(t)의 제2 절연막을 퇴적시켜 상기 트랜치를 매립하는 공정;
상기 소자영역폭(W)이 식: W ≥ 2t/tanθ (식중, θ는 소자형성영역상의 제2 절연막의 퇴적각도이다)를 만족하는 소자형성영역상의 제2 절연막의 일부를 제거하는 공정;
CMP에 의해 상기 제2 절연막을 연마하는 공정;
을 포함하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.

Description

반도체장치의 제조방법{Process for producing semiconductor device}
본 발명은 반도체장치의 제조방법에 관한 것이고, 보다 상세하게는 소자영역폭에 관계없이 균일한 연마율을 얻을 수 있고 소자를 평탄화할 수 있는 반도체장치의 제조방법에 관한 것이다.
근년 소자 미세화에 따라 소자간을 전기적으로 분리하는 소자분리영역에서도 축소화가 요구된다. 미세한 소자분리영역의 형성방법으로서는 실리콘 기판에 트랜치를 형성하고 이 트랜치에 절연막(예컨대 산화막 등)을 매립하는 트랜치 분리방법이 알려져있다.
트랜치에 산화막을 매립하는 방법으로서는 LP-CVD법, O3-TEOS법 및 HDP-CVD법(고밀도 플라즈마 CVD)을 들 수 있다.
도 3은 LP-CVD법 또는 O3-TEOS법에 의해 매립된 산화막을 갖는 실리콘 기판의 단면도이다. 상기 도에서, 참조번호(31)은 실리콘 기판을 나타내고, (32)는 산화막을 나타내며 또 (33)은 SiN 막을 나타낸다. 이들 방법에서, 반도체 장치의 소자의 미세화에 따라 트랜치 분리 치수도 작게되기 때문에 미세한 트랜치부에서 산화막(35)의 매립 능력이 부족해서 심(seam)(34)(공극)이 유발된다. 심(34)의 존재로 인하여, 반도체장치를 형성할 때 소자분리 영역상에 요부가 형성되게되고, 이 요부에 게이트 전극 재료가 퇴적되기 때문에 게이트 전극간에서 쇼트를 발생시키게되는 문제가 있다.
상술한 문제를 해결하기 위하여, HDP-CVD법이 널리 적용되어왔다. HDP-CVD법에서는 산화막을 형성하고 그와 동시에 적층된 막의 각을 에칭하기 때문에 미세한 트랜치도 매립될 수 있는 특징이 있다.
도 4는 HDP-CVD법에 의해 산화막을 매립한 후 실리콘 기판의 단면도를 도시한다. 도 4에서, W1, W2 및 W3은 소자분리 폭, B1, B2 및 B3은 소자형성영역, t는 매립 산화막의 퇴적막 두께, 41은 실리콘 기판, 42는 산화막, 43은 SiN막, 44는 HDP-CVD법에 의해 성막된 산화막을 나타낸다. 도 4에 도시한 바와 같이, HDP-CVD법에 의해 성막된 산화막(44)은 소자형성영역상에서는 퇴적각도 θ를 갖고 있다.
도 4에 따른 소자형성영역(B1, B2)의 소자영역폭(W1, W2)은 다음 식:
W1(W2) < 2t/tanθ을 만족하고, 소자형성영역(B3)의 소자영역폭(W3)은 다음 식: W3 > 2t/tanθ를 만족한다.
소자형성영역상에 적층된 절연막에 관해서는 도 13 내지 도 17을 참조하여 이하에서 상세하게 설명한다.
이하에서, t는 절연막의 적층 두께를 나타내고, T는 트랜치의 깊이를 나타내며, h는 소자형성영역상의 절연막의 적층 높이를 나타내고, W는 소자영역폭을 나타내고, 또 θ는 소자형성영역상의 절연막의 적층각도를 나타낸다.
t < T인 경우, 소자영역폭(W)이 식: W ≤ 2t/tanθ를 만족하는 소자형성영역의 단면도가 도 13에 도시되어 있고, 소자영역폭(W)이 식: W < 2t/tanθ를 만족하는 소자형성영역의 단면도는 도 14에 도시되어 있다.
도 13에 도시한 바와 같이, t ≥ h인 경우, 소자형성영역상의 절연막은 베이스(W) 및 높이 h = (Wtanθ)/2 인 2등변3각형으로 된다.
도 14에 도시한 바와 같이, t < h인 경우, 소자형성영역상의 절연막은 하부 베이스 W, 상부 베이스W-(2t/tanθ) 및 높이 t의 사다리꼴로 된다.
또한 t > T인 경우, 소자영역폭(W)이 식: W ≤ 2t/tanθ를 만족하는 소자형성영역을 도 15에, 소자영역폭(W)이 식: W > 2t/tanθ를 만족하는 소자형성영역을 도 16에 도시한다.
또한 도 15에 도시한 바와 같이, T ≥ h인 경우, 소자형성영역상의 절연막은 베이스: W-2(t-T)/tanθ, 높이: [(Wtanθ)/2]-(t-T)의 2등변3각형으로 된다.
도 16에 도시한 바와 같이, T < h인 경우, 소자형성영역상의 절연막은 하부 베이스: W-2(t-T)/tanθ, 상부베이스: W-2t/tanθ, 높이 T의 사다리꼴로된다.
도 17에는 소자영역폭(W)이 식: W=2t/tanθ를 만족하는 소자형성영역을 나타낸다. t = T = h인 경우, 소자형성영역상의 절연막은 베이스 W, 높이 t = T = h인 2등변3각형으로 된다.
도 5a 내지 도 5e는 HDP-CVD법에 의해 산화막을 형성하는 방법을 도시한다.
실리콘 기판(51)상에 산화막(52) 및 SiN막(53)을 형성한다. 이어, 레지스트(54)를 도포한 후, 공지의 포토리소그래피 기술에 의해 소자분리형성 영역을 개구하고 SiN막(53) 및 산화막(52)을 이방성 건식 에칭에 의해 제거하고, 또한 실리콘 기판(51)에 트랜치를 형성한다 (도 5a 참조). 이어, 레지스트(54)를 제거하고 트랜치 내부를 열산화시킨 후 HDP-CVD 산화막(55)을 기판 전면에 퇴적시켜(도 5b), CMP법(화학적 기계적 연마법)에 의해 SiN막(53)이 노출할 때 까지 연마하여 평탄화함으로써 소자분리영역이 형성된다(도 5c).
CMP법에 의한 평탄화는 소자영역폭 및 소자형성영역의 밀집도에 의해 큰 영향을 받는다. 특히 소자영역폭(W)과 산화막(55)의 퇴적막 두께 t와의 관계가 식: W > 2t/tanθ를 만족하는 소자형성영역이 밀집하여 영역(1)과 식: W ≤ 2t/tanθ를 만족하는 소자형성영역이 밀집하는 영역(2)을 겸비한 경우에는 (도 5d), 영역(1)의 연마속도가 영역(2)에 비하여 느리다. 따라서 영역(1)에서의 산화막(55)을 연마제거하기 위해 필요한 시간은 영역(2)가 필요로하는 연마시간에 비하여 길게되어 영역(1)에서의 산화막을 완전히 연마하면, 영역(2)의 산화막은 과도하게 연마되어버려 연마종료후에 균일한 높이를 얻을 수 없는 문제가 있다(도 5e).
이와 같은 문제에 대하여 일본 특개평 11-214499호 공보에서는 상기와 같은 연마처리의 불균일성을 개선하기 위해 반도체 기판상에 소자형성영역을 형성한 후 소자분리영역을 형성하는 트랜치를 형성하고, 이어서 HDP-CVD 산화막을 퇴적한 후 소자형성영역상의 일부를 개구하는 마스크 패턴을 형성하며, 이어서 소자형성영역상의 산화막을 일단 제거한 후 평탄화를 실시하고 있다.
일본 특개평 11-214499호 공보에 의한 소자형성영역의 형성공정을 도 6a 내지 도 6e에 도시한다.
실리콘기판(61)상에 산화막(62) 및 SiN(63)을 형성한다. 이어서, 레지스트(64)를 도포하여 제1 마스크 패턴을 형성한 후 공지의 포토리소그래피 기술에 의해 제1 마스크 패턴에 기초하여 SiN 막(63) 및 산화막(62)을 이방성 건식 에칭에 의해 제거하고 이어 실리콘 기판(61)에 트랜치를 형성한다(도 6a). 이어 레지스트(64)를 제거한 후 트랜치 내부를 열산화시키고 HDP-CVD 산화막(65)을 기판 전면에 퇴적한다(도 6b). 이어 넓은 소자영역폭을 갖는 소자형성영역에서 개구하도록 제2 마스크 패턴을 형성하고(도 6c), 건식 에칭에 의해 제2 마스크 패턴에 기초하여 소자형성영역의 HDP-CVD 산화막(65)을 제거한다(도 6d). 이어, 제2 마스크 패턴을 제거한 후, CMP 법에 의해 SiN막(63)이 노출될 때 까지 연마하는 것에 의해 웨이퍼를 평탄화시킨다(도 6e). 또한 상기의 공보에서는 제2 마스크 패턴의 최소 개구폭을 최소 소자영역폭의 1/2 이상의 크기로하는 하는 것이 기재되어 있다. 이와 같은 방법에 의하면, 웨이퍼의 평탄도가 향상되지만, 연마시의 스토퍼(stopper)막(SiN 막63)이 어떤 일정 정도 이상 넓은 영역에서는 CMP 연마시의 부식에 의해 막이 얇아지게된다. 구체적으로는 소자영역폭(W)과 매립 산화막의 퇴적 막 두께 (t)의 관계가 식: W > 2t/tanθ를 만족하는 소자형성영역이 밀집하는 영역(1), 식: W ≤ 2t/tanθ를 만족하는 소자형성영역이 밀집하는 영역(2)을 겸비한 경우에서, 마스크 패턴에 대응하여 산화막을 제거한 후는 도 7(b)에 도시한 바와 같이 된다.이어, 영역(2)의 SiN막이 노출될 때 까지 웨이퍼 전체를 연마하면 영역(1)에 따른 소자분리영역의 매립 산화막도 연마되게되어 그 결과 영역(1)의 소자분리영역과 영역(2)의 소자분리영역에 있어서도 매립 산화막의 막두께에 차가 생기게된다(도 7c).
도 8 및 도 9는 전체 웨이퍼를 연마하는 것에 의해 현상된 매립 산화막의 두께에 차가 생긴 소자의 개략적 단면도를 도시한다. 영역(1)에서 실리콘 기판의 표면으로부터 매립 산화막(소자분리영역의 표면)의 표면까지의 높이를 Ta로 나타내고, 또 영역(2)에서 실리콘 기판의 표면으로부터 소자분리영역의 표면까지의 높이를 Tb로 나타낸다(Ta > Tb). CMP법에 의해 처리된 후에는 질화막 및 산화막을 제거하는 공정을 실시하지만, 이 공정에 의해 매립 산화막이 또한 제거된다. 이때 매립 산화막의 제거량을 Tc로 표시한다(도 9).
Ta > Tc > Tb인 경우, 소자분리영역의 표면은 영역(1)에서 실리콘 기판의 표면보다 더 높고 영역(2)에서 실리콘 기판의 표면 보다 더 낮다. 그후, 게이트 산화막 및 게이트 전극을 형성한다(도 10). 도 11은 영역(1)에서 도 10의 X-X'선을 따른 단면도이다. 소자분리영역의 표면과 실리콘 기판의 표면간의 단차가 크면, 측벽(85)을 소자분리영역의 측면상의 게이트 전극의 재료로 형성하여 소자(A) 및 (B) 간에 전극 쇼트를 유발하게되는 문제가 있다.
도 12는 영역(2)에서 도 10의 Y-Y'선상에서의 단면도이다. 소자분리영역의 표면은 실리콘 기판의 표면보다 낮기 때문에, 채널 단부(86)에 전극(87)로부터의 전계집중이 생겨서 채널 단부의 임계치가 낮아지고, 따라서 양호한 트랜지스터 특성을 얻을 수 없는 문제가 있다.
Ta < Tc 및 Tb < Tc 인 경우, 모든 소자분리영역이 실리콘 표면보다 낮게된다. 이 경우, 채널 단부에서의 전계 집중에 의해 상기와 동일한 문제가 생겨서 양호한 트랜지스터 특징을 얻을 수 없다. 또한, Ta > Tc 및 Tb > Tc인 경우, 게이트 전극가공시의 오버 에칭량이 일반적으로 Ta-Tc만 필요로하게되어 소자의 미세화에 따라 게이트 산화막이 얇아진 경우에 충분한 선택비를 얻을 수 없다. 이 때문에 적절하게 제거될 수 없는 경우는 전극재료가 측벽으로서 남아 소자간의 쇼트를 일으키는 문제가 있다.
따라서, Ta 및 Tb 모두는 Tc보다 약간 클 필요가 있고 또한 실리콘상의 소자분리영역의 높이를 균일하게 할 필요가 있다.
상술한 바와 같이, 매립 산화막의 높이에 차가 생기면, 양호한 트랜지스터 특성을 얻을 수 없고 또한 반도체 소자의 제조가 번잡하게되는 문제가 있었다. 이와 같은 문제에 대하여 본 발명자는 소자형성영역의 폭에 관계없이 균일한 연마율을 얻을 수 있고 소자를 평탄화할 수 있는 반도체 장치의 제조방법을 발견하고 본 발명을 완성하기에 이르렀다.
도 1의 본 발명에 따른 반도체장치의 제조공정을 도시하는 개략적 단면도;
도 2는 본 발명에 따른 반도체장치의 제조공정을 도시하는 개략적 단면도;
도 3은 종래 기술에 따른 방법에 의해 제조된 반도체장치의 개략적 단면도;
도 4는 종래 기술에 따른 방법에 의해 제조된 반도체장치의 개략적 단면도;
도 5a 내지 도 5e는 종래 기술에 따른 반도체장치의 제조공정을 도시하는 개략적 단면도;
도 6a 내지 도 6e는 종래 기술에 따른 반도체장치의 제조공정을 도시하는 개략적 단면도;
도 7a 내지 도 7c는 종래 기술에 따른 반도체장치의 제조공정을 도시하는 개략적 단면도;
도 8은 종래 기술에 따른 방법의 문제를 설명하는 반도체장치의 개략적 단면도;
도 9는 종래 기술에 따른 방법의 문제를 설명하는 반도체장치의 개략적 단면도;
도 10은 종래 기술에 따른 방법의 문제를 설명하는 반도체장치의 개략적 단면도;
도 11은 도 10의 X-X'선상의 단면도;
도 12는 도 10의 Y-Y'선상의 단면도;
도 13은 소자형성영역상의 절연막의 형상과 절연막의 퇴적 두께의 관계를 도시하는 도;
도 14 내지 도 17은 본 발명에 따른 소자형성영역상의 절연막의 형상과 절연막의 퇴적두께의 관계를 도시하는 도.
본 발명은 상이한 소자영역폭(W)을 갖는 복수의 소자형성영역과 이 소자형성영역 사이에 소자분리영역을 포함하는 반도체장치의 제조방법에 있어서,
상기 소자분리영역을 형성하기 위하여 제1 절연막을 미리 매립한 반도체 기판에 트랜치를 형성하는 공정;
반도체 기판상에 막두께(t)의 제2 절연막을 퇴적시켜 상기 트랜치를 매립하는 공정;
상기 소자영역폭(W)이 식: W ≥ 2t/tanθ (식중, θ는 소자형성영역상의 제2 절연막의 퇴적각도이다)를 만족하는 소자형성영역상의 제2 절연막의 일부를 제거하는 공정;
CMP에 의해 상기 제2 절연막을 연마하는 공정;
을 포함하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
또한 본 발명은 상이한 소자영역폭(W)을 갖는 복수의 소자형성영역과 이 소자형성영역 사이에 소자분리영역을 구비하는 반도체장치의 제조방법에 있어서,
반도체기판상에 제1 절연막을 형성하고 상기 소자형성영역에 제1 마스크 패턴을 형성하는 공정;
이방성 에칭에 의해 상기 제1 마스크 패턴에 기초하여 소자분리영역의 제1 절연막을 제거하여 반도체 기판에 트랜치를 형성하는 공정,
상기 제1 마스크 패턴을 제거하고 반도체 기판상에 막 두께(t)의 제2 절연막을 퇴적하는 것에 의해 상기 트랜치를 매립하는 공정,
상기 소자형성영역 폭(W)이 식: W ≥ 2t/tanθ (식중, θ는 소자형성영역상의 제2 절연막의 퇴적각도이다)을 만족하는 소자형성영역의 제2 절연막상의 일부에서 개구하도록 제2 마스크 패턴을 형성하는 공정;
이방성 에칭에 의해 상기 제2 마스크 패턴에 기초하여 제2 절연막을 제거하는 공정; 및
상기 제2 마스크 패턴을 제거하고 CMP법에 의해 상기 제2 절연막을 연마하는 공정;
을 포함하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
본 발명의 방법에서 사용될 수 있는 반도체 기판상에 제1 절연막을 미리 적층한다.
반도체 기판으로서는 예컨대 실리콘, 게르마늄 등의 원소 반도체 기판, GaAs, InGaAs 등의 화합물 반도체로 형성된 기판, SOI 기판 또는 다층 SOI 기판 등의 각종 기판을 사용할 수 있다. 그중에서도 실리콘 기판이 바람직하다.
제1 절연막으로서는 통상 반도체 장치에서 사용되는 것이면 특별히 한정되지 않는다. 예컨대 실리콘 산화막(열산화막, 저온산화막: LTO 막 등, 고온산화막: HTO 막) 등의 산화막, 실리콘 질화막 등의 질화막, SOG 막, PSG 막, BSG 막, BPSG 막, PZT, PLZT, 강유전체막 또는 반강유전체 막 등의 단층막 또는 적층막을 들 수 있다. 본 발명에서는 산화막, 질화막의 순으로 적층되는 2층 구조를 갖는 것이 바람직하다.
제1 절연막의 막 두께는 그 기능에 따라서 적절히 조절할 수 있고, 예컨대 100 내지 400 nm 정도가 바람직하다. 또한 산화막 및 질화막을 적층한 2층 구조인 경우, 산화막의 두께는 5 내지 20 nm 정도이고 질화막의 두께는 100 내지 300 nm 정도인 것이 바람직하다.
제1 절연막의 형성방법은 그 재료에 따라 상이하지만, 열산화법, CVD법, 스퍼터링법, 증착법등 여러 가지 방법에 의해 반도체 기판상 전면에 형성할 수 있다.
본 발명의 방법에서는 소자분리영역을 형성하기 위하여 반도체 기판에 트랜치가 형성된다.
트랜치를 형성하는 방법으로서는 공지의 방법, 예컨대 포토리소그래피 및 에칭공정에 의해 형성할 수 있다. 구체적으로는 예컨대 반도체 기판상에 레지스트를 도포하고 소자분리영역의 일부가 개구하도록 제1 마스크 패턴을 형성한다. 이어서 제1 마스크 패턴에 기초하여 소자분리영역의 제1 절연막 및 반도체 기판을 에칭제거하는 것에 의해 반도체 기판에 트랜치가 형성된다.
에칭은 스퍼터링법, 반응성 이온 에칭법, 플라즈마 에칭법 등의 건식 에칭, 산 또는 알칼리를 사용한 습식 에칭일 수 있다. 반도체 기판에 트랜치를 형성하는 공정은 레지스트를 마스크로 하여 제1 절연막을 스퍼터링하고 이어서 레지스트를 제거한 후 제1 절연막을 마스크로하여 실시할 수 있다. 단, 이 경우, 반도체 기판과 제1 절연막 사이에 충분한 선택비가 없으면 소자형성영역의 제1 절연막이 얇게되고 에칭에 의한 균일성의 저하에 의해 제1 절연막의 잔막이 불균일하게되는 문제가 생긴다. 따라서 반도체 기판의 에칭은 레지스트 또는 제1 절연막 위에 SiO2등의 마스크 재료를 존재시켜 실시하는 것이 바람직하다.
반도체 기판에 형성하는 트랜치의 깊이 및 폭은 특히 한정되지 않지만, 깊이는 100 내지 1000 nm 정도가 바람직하고, 폭은 약 100 nm 이상이 바람직하다.
레지스트를 제거한 후 900 내지 1150℃ 정도의 온도에서, 10 내지 100 nm 정도의 두께를 갖는 열산화막을 형성하도록 트랜치의 내부를 열산화하는 것이 바람직하다.
이어, 본 발명의 방법에서는 반도체 기판상에 막 두께 t의 제2 절연막을 퇴적시키는 것에 의해 상기 막을 매립한다.
제2 절연막으로서는 상기 제1 절연막과 동일한 것을 사용할 수 있고, 또한 동일한 방법에 의해 퇴적되지만, HDP-CVD법에 의해 퇴적된 HDP-CVD 산화막이 바람직하다.
제2 절연막의 막 두께(t)는 500 내지 700 nm 정도가 바람직하다.
이어, 본 발명의 방법에서는 소자영역폭(W)이 식 W ≥ 2t/tanθ (식중, θ는 소자형성영역상의 제2 절연막의 퇴적각도이다)를 만족하는 소자형성영역의 제2 절연막의 일부가 제거된다.
제2 절연막의 제거는 상기 제1 절연막의 제거와 동일한 방법에 의해 실시된다. 예컨대 반도체 기판상에 레지스트를 도포하고, 공지의 포토리소그래피에 의해 소망하는 위치 및 크기로 개구하도록 제2 마스크 패턴이 형성된다. 이어서, 제2 마스크 패턴에 기초하여 소자형성영역의 제2 절연막의 일부를 제거한다.
제2 마스크 패턴은 1개의 소자형성영역의 제2 절연막상에서 적어도 2개소 이상 개구하도록 형성될 수 있다. 또한 제2 절연막의 단면에 제거되는 면적의 총합과 제거되지 않는 면적의 총합이 동일하도록 개구하여 형성되는 것이 바람직하다. 또한 1개의 소자형성영역의 제2 절연막의 단면에 따라 제거되는 면적과 제거되지 않는 면적이 동일하도록 개구하여 형성되는 것이 바람직하다.
제2 절연막의 일부의 제거는 상기 제2 마스크 패턴을 따라 에칭하는 것에 의해 실시할 수 있다. 따라서 1개의 소자 형성영역의 제2 절연막에서 적어도 2개소 이상으로부터 제거할 수 있다. 또한 제2 절연막이 제거되는 체적의 총합과 제거되지 않는 체적의 총합이 각각 동일하도록 제거하는 것이 바람직하다. 또한 1개의 소자형성영역의 제2 절연막에서 제거되는 체적과 제거되지 않는 체적이 각각 동일하도록 제거하는 것이 바람직하다.
이하, 제2 마스크 패턴의 형성 및 제2 절연막의 제거에 관해서 더 구체적으로 설명한다.
예컨대 도 1c를 참조하여 소자형성영역(A)의 소자영역폭(W23)이 식: W < 2t/tanθ를 만족하고 소자형성영역(B)의 소자영역폭(W22)이 식: W = 2t/tanθ를 만족하며, 소자형성영역(C)의 소자영역폭(W21)이 식: W ≥ 2t/tanθ를 만족하고 있는 경우, 제2 마스크 패턴에는 소자형성영역(A)에서는 개구를 설치하지 않고 소자형성영역(B)에서는 제2 절연막의 단면에서 제거되는 면적과 제거되지 않는 면적이 동일하도록 개구를 설치하며, 소자형성영역(C)에서는 소자형성영역(A), 소자형성영역(B) 및 소자형성영역(C)에 따른 제2 절연막의 단면에서 제거되는 면적의 총합이 제거되지 않는 면적의 총합과 동일하도록 개구를 설치한다. 소자형성영역(C)에서는 도 1(c)에 도시하는 바와 같이, 개구를 2개 설치할 수 있고, 도 2에 도시한 바와 같이 개구를 4개 설치할 수 있다.
1개의 소자형성영역의 제2 절연막의 단면에서 제거되는 면적과 제거되지 않는 면적이 동일하게 되도록 개구를 설치하는 경우, 예컨대 도 2에 도시한 바와 같이 개구를 4개 설치한 경우는 삼각형 abj(efg)과 사다리꼴 bcij (degh)의 면적이동일하도록 설정하고, 변 ih 상에서 일정한 간격으로 비개구와 개구가 설치되도록 설정할 수 있다.
제2 절연막의 제거량(제거막 두께)은 예컨대 제2 절연막의 개구의 저면의 폭과 동일하도록 설정하는 것이 바람직하다.
또한 제거부의 형상은 특히 한정되지 않고 라인상, 원주상, 장방형상, 정방형상일 수 있다.
에칭은 상기 제1 절연막의 에칭과 동일한 방법에 의해 실시할 수 있다.
이어, 제2 절연막을 제거한 후 제2 마스크 패턴을 제거한다.
이어, 본 발명의 방법에서는 CMP 법에 의해 제2 절연막이 연마된다. 이 연마는 제2의 절연막 아래에 형성된 제1 절연막이 노출할 때 까지 실시할 수 있다.
CMP법에 사용되는 연마제로서는 특히 한정되지 않지만 예컨대 실리카, 알루미나 등을 pH 조절제를 포함한 물에 혼합하여 수득할 수 있는 슬러리를 들 수 있다.
이어, 제1 절연막을 제거한다. 제1 절연막이 질화막 및 산화막을 적층한 경우는 질화막을 예컨대 뜨거운 인산에 의해 제거하고 산화막을 예컨대 HF 용액으로 제거할 수 있다. 질화막의 제거량(제거막 두께)은 10 내지 20 nm 정도일 수 있다.
제1 절연막을 제거한 후 예컨대 공지의 주입법에 의해 트랜지스터의 임계치 조정 및 웰 형성에 필요한 이온을 기판내로 도입하고 트랜지스터의 채널 형성 영역을 형성한다. 이어, 예컨대 웰상에 게이트 산화막, 열산화막을 퇴적하고 폴리실리콘막으로서 LP-CVD막을 퇴적한다. 이어, 게이트 전극을 가공하고, 불순물을 첨가하여 소스/드레인 영역을 형성하고 이어서 층간절연막을 퇴적하고 콘택트 및 배선 공정을 실시하는 것에 의해 nMOS 트랜지스터를 제조할 수 있다.
본 발명의 방법은 nMOS 트랜지스터의 제조방법에만 한정되지 않는다. 따라서, 본 발명의 방법에 따른 소자분리영역의 형성공정은 pMOS 트랜지스터 및 CMOS 트랜지스터 등 여러 반도체장치의 제조에 적응할 수 있다.
실시예
이하, 본 발명의 방법에 따라 반도체소자(nMOS 트랜지스터)의 분리영역의 형성공정을 실시예에 의해 설명하지만, 본 발명은 이것에 한정되는 것은 아니다.
도 1a에 도시한 바와 같이, 반도체 실리콘 기판(21)의 표면상에 HCl 분위기하 900℃에서 산화막(22)을 막 두께 10 nm로 퇴적한다. 이어, 산화막(22)상에 LP-CVD법에 의해 SiN 막(23)을 막 두께 190 nm로 퇴적한다. 이어 SiN 막(23)상에 레지스트(24)를 도포하고 공지의 포토리소그래피 공정에 의해 소자분리영역을 개구하여 제1 마스크 패턴을 형성한다. 이어서 이방성 건식 에칭하는 것에 의해 제1 마스크 패턴을 기초하여 산화막(22) 및 SiN 막(23)을 제거하고 이어 실리콘 기판을 에칭하여 깊이 300 nm의 트랜치를 형성한다(도 1a).
이어, 레지스트(24)를 제거한 후, 900 내지 1150℃에서 열산화를 실시하고(막 두께 30 nm의 열산화막을 형성하고), 실리콘 기판(21)의 트랜치 내부를 산화한다. 이어 웰 전면에 HDP-CVD 산화막(25)을 막 두께 670 nm로 퇴적한다.
이어, 레지스트(26)를 도포한 후, 공지의 포토리소그래피 공정에 의해 소자영역폭(W)이 식: W ≥ 2t/tanθ를 만족하는 소자형성영역의 일부를 개구하여 제2마스크 패턴을 형성한다. 이때, 개구는 상기 소자형성영역의 HDP-CVD 산화막(25)상에 3개 설치한다. 또한 개구는 1개의 소자형성영역의 HDP-CVD 산화막(25)의 단면에서 제거되는 면적과 제거되지 않는 면적이 각각 동일하도록 설정된다(도 1d).
또한 본 실시예에서, θ는 45°로 설정되며, 소자형성영역(A)의 소자영역폭(W23)은 500 nm (W < 2t/tanθ), 소자형성영역(B)의 소자영역폭(W22)은 1400 nm (W = 2t/tanθ), 소자형성영역(C)의 소자영역폭(W21)은 5000 nm로한다(W ≥ 2t/tanθ). 따라서, 소자형성영역(A)에서는 개구가 형성되지 않는다. 소자형성영역(B)에서는 개구폭 292 nm (소자형성영역 B의 HDP-CVD 산화막(25)의 단면에서 제거되는 면적과 제거되지 않는 면적이 동일)로 개구가 형성된다. 소자형성영역(C)에서는 소자형성영역(A) 및 (C)의 HDP-CVD 산화막의 단면의 전체 체적분의 절반(HDP-CVD산화막의 단면적: (4600 + 3600) x 500/2 + 2500)을 제거하도록 개구가 형성된다. 그 결과, 소자형성영역(C)상의 HDP-CVD 산화막의 개구폭은 (4600 + 3600) x 500/2 + 2500)/2/500 (높이) ≒ 2053 nm로 설정된다.
상기 공정에서는 제거되는 소자형성영역(A, B 및 C)상의 HDP-CVD 산화막의 전체 단면적이 제거되지 않는 소자형성영역(A, B 및 C)상의 HDP-CVD 산화막의 전체 단면적이 동일하도록 2개의 개구가 형성된다. 이 2개의 개구는 소자형성영역(C)상에 형성되기 때문에, 각 개구폭은 1027 nm로 설정된다.
이어서, 도 1d에 도시한 바와 같이, 이방성 건식에칭에 의해 제2 마스크 패턴에 따라 HDP-CVD 산화막(25)을 제거한다. HDP-CVD 산화막(25)의 제거량(제거막 두께)은 HDP-CVD산화막(25)의 개구폭과 동일하게되도록 설정한다. 따라서, 본 실시예의 경우, 소자형성영역(C)에서 두께 500 nm의 HDP-CVD산화막(25)을 제거하여 SiN 막(23)상에 막 두께 200 nm의 산화막을 남기게된다.
이어, CMP법에 의해 HDP-CVD 산화막(25)을, SiN 막(23)이 노출될 때 까지 제거한다[도 1e].
이어서, SiN 막(23)을 뜨거운 인산에 의해 제거하고, 트랜지스터의 임계치 조정 및 웰 형성에 필요한 이온을 공지의 주입법에 의해 기판내로 도입하고 트랜지스터의 채널 형성영역을 형성한다. 이어서 산화막(22)을 HF 용액으로 막 두께 15 nm 정도 제거하고[도 1f], 게이트 산화막(27)을 형성한 다음, 막 두께 5 nm의 열산화막(도시하지 않음) 및 폴리실리콘막(28)으로서 LP-CVD막(막 두께 25 nm)을 퇴적한다.
이어서, 공지의 방법에 의해, 게이트 전극을 가공하고 불순물을 첨가하여 소스/드레인 영역을 형성하며 층간절연막을 퇴적하고 콘택트 및 배선 공정을 실시하는 것에 의해 nMOS 트랜지스터를 제조할 수 있다.
본 발명에 의해, 소자분리형성공정에 따른 CMP의 연마율이 소자영역폭에 관계없이 안정하고 CMP 처리후에 종래보다도 평탄한 형상으로 형성될 수 있다. 그 결과, 실리콘 표면으로 부터 소자분리영역의 높이의 제어가 용이하게되어, 트랜지스터 특성이 안정하고 더구나 전극가공에 따른 비용을 절감할 수 있다.

Claims (11)

  1. 상이한 소자영역폭(W)을 갖는 복수의 소자형성영역과 이 소자형성영역 사이에 소자분리영역을 포함하는 반도체장치의 제조방법에 있어서,
    상기 소자분리영역을 형성하기 위하여 제1 절연막을 미리 매립한 반도체 기판에 트랜치를 형성하는 공정;
    반도체 기판상에 막두께(t)의 제2 절연막을 퇴적시키고 상기 트랜치를 매립하는 공정;
    상기 소자영역폭(W)이 식: W ≥ 2t/tanθ (식중, θ는 소자형성영역상의 제2 절연막의 퇴적각도이다)를 만족하는 소자형성영역상의 제2 절연막의 일부를 제거하는 공정; 및
    CMP에 의해 상기 제2 절연막을 연마하는 공정;
    을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 제거하는 공정이 1개의 소자형성영역의 제2 절연막에서 적어도 2개소 이상 제거하도록 실시되는 반도체장치의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 제거하는 공정이 제2 절연막이 제거된 체적의 총합이 제거되지 않은 체적의 총합과 동일하도록 실시되는 반도체장치의 제조방법.
  4. 제1항 또는 제2항에 있어서, 상기 제거하는 공정이 1개의 소자형성영역의 제2 절연막에서 제거되는 체적과 제거되지 않는 체적이 동일하도록 실시되는 반도체장치의 제조방법.
  5. 제1항 내지 제4항중 어느 하나에 있어서, 상기 제2 절연막이 HDP-CVD 산화막인 반도체장치의 제조방법.
  6. 상이한 소자영역폭(W)을 갖는 복수의 소자형성영역과 이 소자형성영역 사이에 소자분리영역을 포함하는 반도체장치의 제조방법에 있어서,
    반도체기판상에 제1 절연막을 형성하고 상기 소자형성영역에 제1 마스크 패턴을 형성하는 공정;
    이방성 에칭에 의해 상기 제1 마스크 패턴에 기초하여 소자분리영역의 제1 절연막을 제거하여 반도체 기판에 트랜치를 형성하는 공정,
    상기 제1 마스크 패턴을 제거하고 반도체 기판상에 막 두께(t)의 제2 절연막을 퇴적하는 것에 의해 상기 트랜치를 매립하는 공정,
    상기 소자형성영역 폭(W)이 식: W ≥ 2t/tanθ (식중, θ는 소자형성영역상의 절연막의 퇴적각도이다)을 만족하는 소자형성영역의 제2 절연막상의 일부에서 개구하도록 제2 마스크 패턴을 형성하는 공정;
    이방성 에칭에 의해 상기 제2 마스크 패턴에 기초하여 제2 절연막을 제거하는 공정; 및
    상기 제2 마스크 패턴을 제거하고 CMP법에 의해 상기 제2 절연막을 연마하는 공정;
    을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 제2 마스크 패턴을 형성하는 공정이 1개의 소자형성영역의 제2 절연막에서 적어도 2개소 이상 개구하도록 실시되는 반도체장치의 제조방법.
  8. 제6항 또는 제7항에 있어서, 상기 제2 마스크 패턴을 형성하는 공정이, 제2 절연막의 단면을 따라 제거되는 면적의 총합과 제거되지 않는 면적의 총합이 동일하도록 개구를 설치하여 실시되는 반도체장치의 제조방법.
  9. 제6 또는 제7항에 있어서, 상기 제2 마스크 패턴을 형성하는 공정이 1개의 소자형성영역의 제2 절연막의 단면을 따라 제거되는 면적과 제거되지 않는 면적이 동일하도록 개구를 설치하여 실시되는 반도체장치의 제조방법.
  10. 제6항 내지 제9항중 어느 하나에 있어서, 상기 제1 절연막이 산화막, 질화막순으로 적층된 2층 구조를 갖는 것인 반도체장치의 제조방법.
  11. 제6항 내지 제10항중 어느 하나에 있어서, 상기 제2 절연막이 HDP-CVD 산화막인 반도체장치의 제조방법.
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