KR100371252B1 - 반도체장치에있어서의막평탄화방법 - Google Patents

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Abstract

웨이퍼면내에 있어서의 연마균일성을 손상하지 않고, 연마량의 제어성이 우수하고, 균일하며 평탄한 막을 형성할 수 있는, 반도체장치에 있어서의 막평탄화 방법을 제공한다.
막평탄화방법은, (가) 기체(基體)(10)의 표면에 형성된 단차부(14)의 최소한 정상부에 제1의 막(21)을 형성하는 공정과, (나) 제1의 막(21)보다 연마속도가 빠른 제2의 막(22)에 의해 제1의 막으로 덮힌 단차부(14)를 피복하는 공정과, (다) 제2의 막(22)을 연마하며, 단차부(14)의 정상부에 형성된 제1의 막(21)을 노출시키는 공정으로 이루어진다.

Description

반도체장치에 있어서의 막평탄화방법
본 발명은 반도체장치의 제조공정에 있어서의 층간절연층의 평탄화, 트렌치 소자분리영역의 평탄화 등에 적용할 수 있는, 반도체장치에 있어서의 막평탄화방법에 관한 것이다.
반도체장치를 제작하는데 있어서, 반도체기판에 예를 들면 LOCOS 구조로 이루어지는 소자분리영역이나 배선을 형성하거나, 소자분리영역 위에 배선을 형성하거나, 반도체기판 위에 층간절연층을 형성하여 이러한 층간절연층의 위에 배선을 형성하는 것이 불가결이다. 그리고, 배선 등이 형성된 반도체기판, 배선 등이 형성된 층간절연층, LOCOS 구조로 이루어지는 소자분리영역이 형성된 반도체기판, 또한 LOCOS 구조로 이루어지는 소자분리영역의 위에 형성된 배선 등을 가지는 반도체기판 등(이하, 총칭하여 반도체장치 중간물이라고도 함)의 표면에는, 배선이나 소자분리영역 등에 의해 큰 요철(凹凸)이 형성되어 있다. 그 결과, 반도체장치중간물의 표면의 높이는 국소적으로 변화하고 있으며, 평탄하게 되어 있지 않다.
반도체집적회로의 미세화에 따라서, 포토리소그라피기술에 있어서 사용되는 노광광은 단파장화되고 있다. 노광초점심도는 노광광의 파장의 역수에 비례한다. 따라서, 투명광학계의 노광초점심도가 얕게 되어 있다. 그러므로, 반도체장치중간물의 표면에 포토레지스트를 도포하고, 이러한 포토레지스트를 노광할 때, 반도체장치 중간물의 표면에 큰 요철이 존재하면, 투영광학계로부터의 포토레지스트의 위치가 투영광학계의 최적 노광초점심도내에 들어가지 않게 된다. 그 결과, 포토레지스트의 노광 · 현상처리를 행하여 얻어지는 반도체장치 중간물 위의 포토레지스트패턴의 선쪽이 반도체장치 중간물에 있어서 국소적으로 변동한다는 문제가 생긴다. 또는 또, 포토레지스트패턴의 형상이 원하는 형상으로부터 일탈한 상태로 된다는 문제가 일어난다.
또한, 층간절연층의 표면에 큰 요철이 존재하는 경우, 층간절연층 위에 배선층을 형성했을 때, 배선층의 국소적인 막두께 변동을 초래한다, 이와 같은 배선층을 원하는 형상으로 패터닝했을 때, 배선층의 얇은 부분으로 형성된 배선은 그두께가 얇아져서, 이러한 배선부분의 내압(耐壓)이 저하한다는 문제도 있다.
현재, 반도체장치 중간물의 표면에 요철을 될 수 있는 한 형성하지 않는 기술이 각종 검토되고 있다. 이들 기술로서, 붕소인실리케이트유리(BPSG)리플로법, 절연막퇴적에치백법, SOG(Spin On Glass)평활화법, 표면철부(凸部)를 적극적으로 에칭하여 평탄화하는 방법, 또는 연마평탄화기술을 들 수 있다,
다음에, 연마평탄화기술의 개요를 제24도의 공정도에 따라서 설명한다.
제24도의 (A)에 나타낸 바와 같이, 반도체기판(110)의 표면에는 배선(114)이 형성되어 있다. 이와 같은 반도체기판(110)의 위에, 예를 들면 CVD 법으로 산화실리콘으로 이루어지는 절연층(121)을 형성한다(제24도의 (B) 참조). 이어서 제24도의 (C)에 나타낸 바와 같이, 이러한 절연층(121)의 상면측을 연마하여, 그 표면을 평탄화한다.
한편, 종래부터 반도체장치의 소자분리영역 형성방법으로서 LOCOS 법이 이용되고 있다. 이 LOCOS 법에 있어서는, 질화실리콘막을 마스크로 하여, 실리콘반도체기판을 선택적으로 열산화함으로써, 산화막으로 이루어지는 소자분리영역을 실리콘반도체기판에 형성한다. 그러나, 열산화시에 질화실리콘막의 에지부분으로부터 실리콘반도체기판의 횡방향으로 산화막이 질화실리콘막에 향하여 침식하는 현상, 소위 버즈비크(bird's beak)가 생긴다. 그러므로, 설계시의 마스크와 실제의 소자분리영역패턴의 사이에 치수의 변환차가 발생하고, 반도체소자의 미세화나 대용량화에 대응하는 것이 곤란하게 되고 있다.
이와 같은 문제에 대처하기 위해, 반도체기판에 반응성 이온에칭 등에 의해 홈부(트렌치)를 형성하고, 이 홈부내에 절연막을 충전하는 소위 트렌치소자분리영역 형성방법이 제안되어 있다. 이 트렌치소자분리영역 형성방법에 있어서는, 홈부(트랜치)를 반도체기판에 형성한 후, 홈부내를 포함하는 반도체기판의 표면에 절연막을 퇴적하고, 반응성 이온에칭에 의해 절연막을 에치백하고, 홈부내에 절연막을 남기면서, 반도체기판의 표면을 재차 노출시킨다. 이러한 노출된 반도체기판의 부분에 예를 들면 반도체소자를 형성한다.
이 종래의 트렌치소자분리영역 형성방법에 있어서의 최대의 문제점은 절연막의 평탄화수법에 있다. 즉, 이와 같은 에치백에 의한 트렌치소자분리영역 형성방법에 있어서는, 절연막을 에치백했을 때, 넓은 필드영역을 형성하기 위한 폭이 넓은 홈부내에 절연막이 남지 않는다는 문제가 있다. 따라서, 이와 같은 에치백을 이용하는 방법에 있어서는, LOCOS 법을 병용하지 않으면 안된다. 즉, 폭이 좁은 홈부에 관해서는 트렌치소자분리영역 형성방법으로 소자분리영역을 형성하고, 폭이 넓은 홈부에 관해서는 LOCOS 법으로 소자분리영역 (넓은 필드영역)을 형성한다. 이와 같은 LOCOS 법과 트렌치소자분리영역 형성방법이 2중으로 필요하게 되는 소자분리영역 형성방법은 공정수가 많고, 작업이 복잡하므로, 반도체장치의 양산화에는 적합하지 않다.
한편, 소자분리영역을 형성할 부분의 넓이에 따라서 절연막의 잔량이 변화하기 어렵고, 트렌치소자분리영역 형성방법만으로 모든 소자분리영역을 형성할 수 있는 평탄화수법이, 예를 들면 화학적 기계적 연마법 (CMP 법)이나 기계적 연마법이다. CMP 법 등의 연마법에 의한 트렌치소자분리영역 형성방법에 의해 폭 10㎛ ∼ 1000 ㎛ 라는 넓은 소자분리영역 (넓은 필드영역)을 형성하는 것이 가능하게 되고, 소자분리영역 형성공정을 대폭 삭감할 수 있다. 따라서, CMP 법이나 기계적 연마법은 가장 생산성이 높은 트렌치소자분리영역 형성방법으로서 현재 주목되고 있는 기술이다.
그러나, 전술한 BPSG 리플로법, 절연막퇴적에치백법 또는 SOG 평활화법은 반도체장치 중간물에 있어서, 국소적으로 그 표면의 요철을 완화할 뿐이다. 그러므로, 전술한 포토리소그라피기술에 있어서의 문제를 근본적으로 해결할 수는 없다. 또, 표면의 철부를 적극적으로 에칭하여 반도체장치 중간물의 표면을 평탄화하는 방법은 에칭량의 조절이나 공정수의 증가라고 하는 과제를 안고 있다.
또한, 연마평탄화기술을 이용하여 반도체장치 중간물의 표면의 요철을 평탄화하는 방법에서는, 절연층(121)을 연마할 때, 1매의 웨이퍼의 면내(이하, 단지 웨이퍼면내라고도 함)에 있어서의 절연층(121)의 연마속도나 연마량이 균일하게 되지 않는다. 그 결과, 제24도의 (C)에 나타탠 바와 같이, 연마 후의 절연층(121)의 막두께는 웨이퍼면내, 또한 반도체장치 중간물내에 있어서 불균일하게 된다. 따라서, 이 방법에 의해서도 포토리소그라피기술에 있어서의 문제점을 해결할 수는 없다. 또한, 배선(114) 위의 절연층(121)에 비어홀 등의 접속공을 형성하는 경우, 배선(114)의 위쪽의 절연층(121)에 개구부를 형성하지 않으면 안된다(제24도의 (D)참조). 그런데, 각 배선(114)의 위쪽의 절연층(121)의 막두께에 불균일이 있는 경우, 막두께가 두꺼운 절연층(121)의 부분에 대한 에칭량을 증가시킬 필요가 있어서, 절연층(121)의 에칭조건이 복잡하게 된다는 문제가 있다. 또, 연마속도가 일정하지 않은 연마에 있어서는, 연마량이 연마속도의 변동량에 의존하므로, 연마 후의 절연층(121)의 막두께의 제어가 매우 어렵다.
종래의 CMP 법이나 기계적 연마법을 이용한 트렌치소자분리영역 형성방법에는 두 문제점이 있다. 즉, 연마에 의한 소자분리영역을 포함하는 반도체기판에의 대미지의 발생(제25도의 (A)의 모식도를 참조), 및 웨이퍼면내에 있어서의 연마균일성의 문제이다. 소자분리영역에 대미지가 발생하면, 소자분리영역의 내압이 저하한다. 또, 반도체기판에 대미지가 발생하면, 이러한 반도제기판의 영역에 반도체소자를 형성했을 때, 예를 들면 반도체소자의 리크전류가 증대한다. 그리고, 제25도에 있어서, 참조번호 (110)은 반도체기판, (130)은 반도체기판에 형성된 단차부의 저부(요부), (141)은 예를 들면 SiO2로 이루어지는 절연막, (131)은 소자분리영역이다.
반도체기판에의 대미지의 발생은 절연막(141)의 연마레이트나 평탄성을 희생함으로써, 어느 정도 개선하는 것이 가능하다. 즉, 예를 들면 CMP 법에서 사용하는 연마재 입자의 2차 입경을 작게(10 nm 정도 또는 그 이하)억제한 콜로이달 실리카를 사용하고, 또한 연마포로서는 약간 경도가 낮은 연마포(Asker-C 경도로 70~80 정도)를 사용하면, 반도체기판에 주는 대미지를 적게 할 수 있다. 그러나, 이 경우연마레이트가 낮고(10 nm/분 정도 또는 그 이하), 연마량에 대한 절부의 제거량도 작다. 따라서, 웨이퍼 1매를 연마하는데에 2시간 이상이나 요하여, 매우 스루풋이 나빠진다. 웨이퍼가 대구경화하면, 웨이퍼면내에 있어서의 연마균일성의 문제도 있으므로, 복수매의 웨이퍼를 동시처리하는 것이 곤란하게 된다. 그러므로, 이와 같은 방법으로 반도체기판에의 대미지의 발생을 해결하는 것은 현실적은 아니다.
절연막을 CMP 법으로 선택적으로 제거하는 경우, 연마액과 절연막과의 화학적인 반응, 및 연마재애 의한 절연막의 기계적인 연마의 양쪽에 의해 절연막이 제거된다. 그래서, 반도체기판에의 대미지의 발생의 다른 해결책으로서, CMP 법에 있어서의 화학적 연마성을 높이는 방법을 들 수 있다. 즉, 불순물을 혼입한 산화실리콘막이나 다결정 실리콘막을 절연막으로서 퇴적시키고, CMP 법으로 이러한 절연막을 평탄화하는 방법이다. 이들 절연막은 절연막중에 포함되는 불순물과 연마액과의 화학반응에 의해 연마가 진행하므로, 반도체기판에의 대미지발생이 적고, 연마레이트도 100 nm /분 정도로 비교적 빠르다. 따라서, 스루풋도 문제로 되지 않는다.
그러나, 화학적 연마성을 높이면 등방적으로 절연막의 연마가 진행하므로, 단차부의 폭이 넓은 저부(요부)에 있어서의 막두께감소(디슁(dishing)이라고도 함)가 문제로 된다. 이와 같은 현상을 제25도의 (B) 및 (C)에 모식적으로 나타낸다. 그리고, 제25도의 (B)에 있어서는, 연마되고 있는 절연막(141)의 표면의 위치를 접선으로 나타냈다.
한편, 웨이퍼면내에 있어서의 연마불균일성의 문제에는 두 요인이 있다. 하나는 절연막의 퇴적막두께의 웨이퍼면내의 분포(불균일)이고, 다른 하나는 연마레이트의 웨이퍼면내의 분포(불균일)이다. 8인치경의 웨이퍼를 처리하는 현행의 절연막퇴적장치(예를 들면 CVD 장치)에 있어서는, 절연막의 퇴적막두께의 웨이퍼면내의 분포(불균일)는 최저에서도 ±3∼5% 정도 있다. 한편, 8인치경의 웨이퍼를 처리하는 현행의 화학적 기계적 연마장지에 있어서는, 웨이퍼면내의 연마레이트에는 최저에서도 ±3∼5% 정도의 불균일이 존재한다.
따라서, 이들 불균일이 가산되면, 웨이퍼면내에 있어서의 연마균일성은 최저에서도 ±5∼10% 불균일한 것으로 된다. 종래의 트렌치소자분리영역 형성방법에 있어서는, 절연막은 1종류의 재료로 구성되어 있으므로, 반도체기판에 형성된 단차부의 넓은 저부(요부)에 있어서의 절연막의 절삭량이 커진다. 그러므로, 폭이 넓은 저부내의 절연막을 확실하게 남기고 또한 이러한 절연막을 될 수 있는 한 평탄화하기 위해서는, 퇴적할 절연막의 두께를 단차부의 높이의 2배 정도로 할 필요가 있다. 예를 들면 단차부의 높이를 0.5 ㎛ 로 하면, 퇴적할 절연막의 막두께는 1 ㎛ 정도로 되고, 웨이퍼면내에 있어서의 연마균일성은 최저에서도 ±50~100 nm 불균일한 것으로 된다.
일본국 특개소 59(1984)-136943호 공보에는, 홈의 깊이보다 최소한 두꺼운 절연막을 전체면에 퇴적시킨 후, 이러한 절연막을 CMP 법으로 제거하는 소자분리영역의 형성방법이 개시(開示)되어 있다. 그러나, 이 특허공개공보에 개시된 기술에 있어서는, 기본적으로는 절연막은 1종류의 재료로 구성되어 있고, 또는 또 2층의 절연막으로 구성되어 있는 경우에 있어서는 동일한 정도의 연마속도를 가지는 재료로 각 절연막은 구성되어 있고, 디슁현상을 해결하는 것은 곤란하다. 또, 홈의 깊이보다 최소한 두꺼운 절연막을 전체면에 퇴적시키므로, 웨이퍼면내에 있어서의 연마균일성이 나빠진다는 문제가 있다.
따라서, 본 발명의 목적은 웨이퍼면내에 있어서의 연마균일성을 손상하지 않고, 연마량의 제어성이 우수하고, 균일하며 평탄한 막을 형성할 수 있는, 반도체장치에 있어서의 막평탄화방법을 제공하는 것에 있다. 또는 또, 본 발명의 목적은 화학적 기계적 연마법이나 기계적 연마법에 의한 트렌치소자분리영역 형성공정에 있어서의 문제점인, 반도체기판에의 연마대미지의 발생방지와 웨이퍼면내에 있어서의 연마균일성의 양면에서 우수한, 반도체장치에 있어서의 막평탄화방법을 제공하는 것에 있다.
상기 목적을 달성하기 위한 본 발명의 제1의 양태에 관한 반도체장치에 있어서의 막평탄화방법은,
(가) 기체(基體)의 표면에 형성된 단차부의 최소한 정상부에 제1의 막을 형성하는 공정과,
(나) 이 제1의 막보다 연마속도가 빠른 제2의 막에 의해 상기 제1의 막으로 덮힌 상기 단차부를 피복하는 공정과,
(다) 이 제2의 막을 연마하여, 단차부의 정상부에 형성된 상기 제1의 막을 노출시키는 공정,
으로 이루어지는 것을 특징으로 한다.
단차부는, 예를 들면 배선이나 소자분리영역으로 구성할 수 있다. 기체로서는, 반도체기판, 반도체기판의 위쪽에 형성된 층간절연층을 예시할 수 있다. 또,연마속도가 빠르다 또는 느리다는 것은 동일한 연마장치 및 동일한 연마조건에 있어서 막을 연마했을 때, 어떤 막의 연마레이트가 PR1로 되고, 다른 막의 연마레이트 PR2가, 예를 들면 PR1의 최소한 2배로 되었을 경우, 어떤 막보다 다른 막의 쪽이 연마속도가 빠르다고 규정한다. 또, 제l의 막을 노출시킬때, 제1의 막이 연마되는 경우도 있고, 연마되지 않는 경우도 있다. 다음에 있어서도 동일하다.
본 발명의 제1의 양태에 관한 반도체장치에 있어서의 막평탄화방법에 있어서는, 단차부의 높이를 H로 하고, 단차부 정상부에 있어서의 제1의 막의 두께를 T1로 하고, 단차부의 저면으로부터의 제2의 막의 표면의 높이를 T2로 했을 때, T2의 값은 H + T1의 값보다 크거나 또는 대략 같은 것이 바람직하다. 여기서 대략 같다는 것은, 예를 들면 사용하는 연마장치나 연마조건에도 의존하지만,
를 의미한다, T2의 값이 (H + T1) 의 값보다 매우 작은 경우, 상기 (다)의 공정에 있어서, 단차부 저부의 위쪽의 제2의 막이 연마되지 않을 우려가 있다. 이래서는, 막 전체의 평활성이 부족하게 되어 버린다.
또, 상기 (다)의 공정 후, 단차부 정상부의 제1의 막을 제거하는 공정을 더 포함할 수 있다. 이로써, 제1의 막이 제거된 단차부 정상부에, 예를 들면 반도체소자를 형성할 수 있고, 한편 제2의 막으로 매입된 단차부 저부는, 예를 들면 트렌치소자분리영역을 구성한다.
본 발명의 제1의 양태에 관한 반도체장치에 있어서의 막평탄화방법에 있어서는, 제1의 막은 산화실리콘 및 질화실리콘중 어느 한쪽 또는 양쪽이 적층되어 이루어지고, 제2의 막은 불순물을 함유한 산화실리콘 및 다결정 실리콘중 어느 한쪽 또는 양쪽이 적층되어 이루어지는 것이 바람직하다. 제1 및 제2의 막을 이와같은 구성으로 함으로써, 충분한 연마속도비가 얻어진다. 그리고, 산화실리콘에는 SiO2뿐만 아니라 SiON 도 포함된다. 다음에 있어서도 동일하다.
상기 목적을 달성하기 위한 본 발명의 제2의 양태에 관한 반도체장치에 있어서의 막평탄화방법은,
(가) 기체에 형성된 높이 H를 가지는 단차부의 최소한 정상부에, 이 단차부 정상부에 있어서의 막두께가 T1의 제1의 막을 형성하는 공정과,
(나) 단차부의 저면으로부터 제2의 막의 표면까지의 높이 T2가 (H + T1)의 값보다 작거나 또는 대략 같아지도록, 제1의 막보다 연마속도가 빠른 제2의 막에 의해 상기 제1의 막으로 덮힌 단차부를 피복하는 공정과,
(다) 이 제2의 막의 위에, 제2의 막보다 연마속도가 느린 제3의 막을 형성하는 공정과,
(라) 단차부의 정상부에 형성된 상기 제1의 막이 노출되기까지, 상기 제3의 막 및 제2의 막을 연마하는 공정,
으로 이루어지는 것을 특징으로 한다.
여기서, 높이 T2가 (H + T1)의 값과 대략 같다는 것은, 예를 들면 사용하는연마장치나 연마조건에도 의존하지만,
를 의미한다. T2의 값이 (H + T1)의 값보다 매우 큰 경우, 상기 (라)의 공정에 있어서, 단차부 정상부의 제1의 막이 연마스토퍼로서 기능하지 않게 되고, 단차부의 정상부에 형성된 제1의 막을 노출시킬 수 없게 될 우려가 있고, 막 전체의 평활성이 부족하게 되는 경우가 있다.
본 발명의 제2의 양태에 관한 반도체장치에 있어서의 막평탄화방법에 있어서는, 예를 들면 사용하는 연마장치나 연마조건에도 의존하지만,
의 관계를 만족하는 것이 단차부의 정상부에 형성된 제1의 막을 한층 확실하게 노출시키고, 또한 막 전체를 한층 균일하게 평활화하는데 있어서 바람직하다. 그리고, │(T2+ T3) - (H + T1)│ 〉 0.1 ㎛ 로 되는 경우, 제1, 제2 및 제3의 막으로 구성되는 막표면에는 완만한 단차가 생기지만, 경우에 따라서는 문제없다. 그리고, 예를 들면 사용하는 연마장치나 연마조건에도 의존하지만,
의 관계를 만족하는 것이 단차부의 정상부에 형성된 제1의 막을 확실하게 노출시키고, 또한 막 전체를 평활화하는데 있어서 바람직하다.
단차부가 트렌치소자분리영역으로 구성되는 경우에는, 또한 H ≤ T2인 것이 바람직하다. T2〈 H + T1의 경우에는, H + T1〈 T3또는 H 〈 T3〈 H + T1인 것이 바람직하다. T3〈 H 로 되는 경우에는, 예를 들면 단차부의 코너부에 전계가 집중할 우려가 있다.
본 발명의 제2의 양태에 관한 반도체장치에 있어서의 막평탄화방법에 있어서는, 상기 (라)의 공정 후, 단차부 정상부의 제1의 막을 제거하는 공정을 더 포함할 수 있다. 이로써, 제1의 막이 제거된 단차부 정상부에, 예를 들면 반도체소자를 형성할 수 있고, 한편 제2의 막 및 제3의 막으로 매입된 단차부 저부는, 예를 들면 트렌치소자분리영역을 구성한다.
본 발명의 제2의 양태에 관한 반도체장치에 있어서의 막평탄화방법의 바람직한 제1의 양태에서는, 상기 (가)의 공정은 기체에 요부(凹部)로 이루어지는 단차부를 형성한 후, 단차부를 구성하는 이 요부의 저부를 포함하는 기체표면에 제1의 막을 형성하는 공정으로 구성할 수 있다. 또는 또, 본 발명의 제2의 양태에 관한 반도체장치에 있어서의 막평탄화방법의 바람직한 제2의 양태에서는, 상기 (가)의 공정은 기체에 제1의 막을 형성한 후, 기체에 요부로 이루어지는 단차부를 형성하는 공정으로 구성할 수 있다. 이들의 경우, 제1의 막은 산화실리콘 및 질화실리콘중 어느 한쪽 또는 양쪽이 적층되어 이루어지고, 제2의 막은 불순물을 함유한 산화실리콘 및 다결정 실리콘중 어느 한쪽 또는 양쪽이 적층되어 이루어지고, 제3의 막은 산화실리콘 및 질화실리콘중 어느 한쪽 또는 양쪽이 적층되어 이루어지는 것이 바람직하다. 제1, 제2 및 제3의 막을 이와 같은 구성으로 함으로써, 충분한 연마속도비가 얻어진다.
또는 또, 본 발명의 제2의 양태에 관한 반도체장치에 있어서의 막평탄화방법의 바람직한 제3의 양태에서는, 상기 (가)의 공정은 기체 위에 산화막 및 상층막을 형성한 후, 기체에 요부로 이루어지는 단차부를 형성하고, 이어서 단차부를 구성하는 이 요부의 측벽 및 저면에 산화막을 형성하는 공정으로 이루어지고, 단차부 정상부에 있어서의 제1의 막은 산화막 및 상층막으로 이루어지고, 단차부 저부에 있어서의 제1의 막은 산화막으로 이루어질 수 있다. 이 경우, 제1의 막을 구성하는 상층막은 질화실리콘으로 이루어지고, 제1의 막을 구성하는 산화막은 산화실리콘으로 이루어지고, 제2의 막은 불순물을 함유한 산화실리콘 및 다결정실리콘중 어느 한쪽 또는 양쪽이 적층되어 이루어지고, 제3의 막은 산화실리콘 및 질화실리콘중 어느 한쪽 또는 양쪽이 적층되어 이루어지는 것이 바람직하다.
상기 목적을 달성하기 위한 본 발명의 제3의 양태에 관한 반도체장치에 있어서의 막평탄화방법은,
(가) 기체에 형성된 n층(단, n ≥ 2)의 단차부를 제1번째의 막으로 피복하는 공정과,
(나) 제(2m-1)번째의 막(단, m = 1, 2, …, k 이고, 2 ≤ k 임)보다 연마속도가 빠른 제2m번째의 막을 제(2m-1)번째의 막 위에 형성하고, 이어서 이 제2m번째의 막보다 연마속도가 느린 제(2m+1)번째의 막을 이 제2m번째의 막 위에 형성하는 공정을 (k-1)회 반복하는 공정과,
(다) 제 (2k-1)번째의 막보다 연마속도가 빠른 제2k번째의 막을 제(2k-1)번째의 막 위에 형성하는 공정과,
(라) 제2k번째의 막으로부터 제2번째의 막까지를 연마하고, n 층의 단차부의 최정상부에 형성된 제1번째의 막을 노출시키는 공정,
으로 이루어지는 것을 특징으로 한다.
본 발명의 제3의 양태에 관한 반도체장치에 있어서의 막평탄화방법에 있어서는, n 층의 단차부의 최저면으로부터 최정상부까지의 높이를 H 로 하고, 이 n 층의 단자부의 최정상부에 있어서의 제1번째의 막의 두께를 T1로 하고, n층의 단차부의 최저면으로부터 제2k번째의 막(단, 2 ≤ k 임)의 표면까지의 높이를 T2k로 했을 때, T2k의 값이 (H + T1)의 값보다 크거나 또는 대략 같은 것이 바람직하다. 여기서 대략 같다는 것은, 예를 들면 사용하는 연마장치나 연마조건에도 의존하지만,
를 의미한다. T2k의 값이 (H + T1)의 값보다 매우 작은 경우, 제2k번째의 막을 연마하여 단차부의 정상부에 형성된 제1의 막을 노출시키는 공정에 있어서, 단차부 저부의 위쪽의 최상층인 제2k번째의 막이 연마되지 않을 우려가 있다. 이래서는, 막 전체의 평활성이 부족하게 되어 버린다.
이 경우, k = n 으로 하고 (즉, 다층화된 막은 2n 층의 다층막임), 그리고 n 층의 단차부의 최정상부에 있어서의 제1번째의 막의 두께를 T1로 하고, n 층의 단차부의 최저부로부터 i 번째(단, i = 1, 2, … , n)의 단차부와 높이를 Hi 로 했을 때, n층의 단차부의 최저면으로부터 제(2j+1)번째의 막(단, j = 1, 2, … , k-1 이고, 2 ≤ k 임)의 표면까지의 높이 T2j+1는,
와 대략 같은 것이 바람직하다. 여기서 대략 같다는 것은, 예를 들면 사용하는 연마장치나 연마조건에도 의존하지만,
를 만족하는 것을 의미한다.
그리고, 이들의 경우, 제2m번째의 막(단, m = 1, 2, … , k 이고, 2 ≤ k 임 )은 불순물을 함유한 산화실리콘 및 다결정 실리콘중 어느 한쪽 또는 양쪽이 적층되어 이루어지고, 제(2m-1)번째의 막은 산화실리콘 및 질화실리콘중 어느 한쪽 또는 양쪽이 적층되어 이루어지는 것이 바람직하다. 각 막을 이와 같은 구성으로 함으로써, 충분한 연마속도비가 얻어진다.
또는 또, 본 발명의 제3의 양태에 관한 반도체장치에 있어서의 막평탄화방법의 바람직한 양태에서는, 상기 공정(다)와 (라)의 사이에, 제2k번째의 막보다 연마속도가 느린 제(2k+1)번째의 막을 제2k번째의 막 위에 형성하는 공정을 포함하고, 상기 공정(라)에 있어서, 제(2k+1)번째의 막으로부터 제2번째의 막까지를 연마하는 것이 바람직하다. 이와 같이, 최상층을 연마속도가 느린 제(2k+1)번째의 막으로 함으로써, 단차부 저부의 위쪽의 최상층의 제(2k+1)번째의 막이 연마스토퍼로서 작용하여, 막 전체를 한층 확실하게 평활화할 수 있다.
이 본 발명의 제3의 양태에 관한 반도체장치에 있어서의 막평탄화방법의 바람직한 양태에서는, n층의 단차부의 최저면으로부터 최정상부까지의 높이를 H로 하고, 이 n층의 단차부의 최정상부에 있어서의 제1번째의 막의 두께를 T1로 하고, n층의 단차부의 최저면으로부터 제(2k+1)번째의 막의 표면까지의 높이를 T2k+1로 했을 때, 예를 들면 사용하는 연마장치나 연마조건에도 의존하지만,
의 관계를 만족하는 것이 바람직하다. 그리고, T2k+1의 값의 범위가 이 범위를 일탈한 경우, 각 막으로 구성되는 막표면에는 완만한 단차가 생기지만, 경우에 따라서는 문제없다. 그리고, 예를 들면 사용하는 연마장치나 연마조건에도 의존하지만,
의 관계를 만족하는 것이 단차부의 정상부에 형성된 제1의 막을 확실하게 노출시키고, 또한 막 전체를 평활화하는데 있어서 바람직하다.
또한, 이 바람직한 양태에 있어서는, k = n 으로 하고 (즉, 다층화된 막은 (2n+1)층의 다층막임), 그리고, n층의 단차부의 최정상부에 있어서의 제1번째의 막의 두께를 T1 로 하고, n 층의 단차부의 최저부로부터 i 번째(단, i = 1, 2, … , n)의 단차부의 높이를 Hi로 했을 때, n 층의 단차부의 최저면으로부터 제(2j+1)번째의 막(단, j = 1, 2, … , k-1 이고, 2 ≤ k 임 )의 표면까지의 높이 T2j+1는,
와 대략 같은 것이 바람직하다. 여기서 대략 같다는 것은, 예를 들면 사용하는 연마장치나 연마조건에도 의존하지만,
를 만족하는 것을 의미한다.
그리고, 본 발명의 제3의 양태에 관한 반도체장치에 있어서의 막평탄화방법에 있에서의 바람직한 이들 양태에 있어서는, 제 (2m'-1)번째의 막(단, m'= 1, 2, …, k+1이고, 2 ≤ k 임)의 막은 산화실리콘 및 질화실리콘중 어느 한쪽 또는 양쪽이 적층되어 이루어지고, 제2m번째의 막(단, m = 1, 2, … , k 이고, 2 ≤ k 임 )은 불순물을 함유한 산화실리콘 및 다결정 실리콘중 어느 한쪽 또는 양쪽이 적층되어 이루어지는 것이 바람직하다. 각 막을 이와 같은 구성으로 함으로써, 충분한 연마속도비가 얻어진다.
본 명세서에 있어서, 각 막의 막두께나 각 막의 표면의 높이, 또는 단차부와 높이는 적절한 수의 측정점에 있어서의 산술평균치를 의미한다.
막의 연마는 기계적 연마법, 또는 화학적 기계적 연마법(CMP 법)으로 행할 수 있다.
막의 연마를 CMP 법으로 행하는 경우, 제2의 막 또는 제2m번째의 막은 연마레이트가 빠른 것, 화학적으로 에칭되면서 연마되는 것의 두 요구를 만족시킬 필요가 있다. 그러나, 실제로는 화학적 연마성을 가지는 막은 기계적 연마성만을 가지는 막보다 현저하게 기계적 연마레이트가 빠르다. 따라서, 화학적 연마성을 가지는재료로부터 제2의 막 또는 제2m번째의 막을 선택하면 된다. 그런데, 산화실리콘계에 재질을 한정한 경우, 화학적 연마성이 있는 막은 극히 한정된다. 왜냐하면, 일반적으로 사용되는 연마재의 지립(砥粒)은 산화실리콘으로 구성되어 있으므로, 연마재에 HF 등을 혼입하여 에칭성을 갖게 하면, 연마지립이 용해되어 버려서, 연마지립의 입경이 안정되지 않기 때문이다.
따라서, 제2의 막 또는 제2m번째와 막은 불순물을 함유하는 산화실리콘 및 다결정 실리콘중 어느 한쪽 또는 양쪽이 적층되어 이루어지는 것이 바람직하다. 불순물을 함유하는 산화실리콘으로서 BPSG, PSG, BSG, AsSG, PbSG, SbSG 를 들 수 있다. 이들 재료로 제2의 막 또는 제2m번째의 막을 형성하면, 예를 들면 KOH를 함유하는 알칼리성의 연마용액이나 통상 입수가능한 콜로이달실리카 등의 알카리성의 연마재로 화학적으로 에칭할 수 있다. 또, 이들 재료로 이루어지는 제2의 막 또는 제2m번째의 막은 단차부에 대한 커버리지가 우수하다.
불순물을 함유하는 산화실리콘의 커버리지를 향상시키기 위하여, 통상 900℃ ~950℃ 정도의 고온에서의 리플로열처리가 행해진다. 따라서, 알루미늄 등으로 이루어지는 배선의 형성 후에 리플로열처리를 행할 수는 없다. 즉, 리플로열처리에 의해 얻어지는 양호한 커버리지특성(아스펙트비 1.5 정도까지 대응가능)은 900℃ 이상의 고온열처리에 반도체장치 등이 견딜 수 있는 공정만에 한한다. 트렌치소자분리영역의 형성은 반도체기판에 고농도의 확산층을 형성하기 전의 공정이므로, 900℃ × 30분 정도의 리플로열처리를 불순물을 함유하는 산화실리콘에 가해도, 반도체장치의 전기특성상 전혀 문제는 생기지 않는다. 이와 같이, 트렌치소자분리영역의 형성에 있어서 BPSG 등을 사용하는 것은 단차부의 커버리지를 향상시키는데 있어서도 유리하다.
본 발명의 반도체장치에 있어서의 막평탄화방법 (이하, 단지 막평탄화방법이라고도 함)에 있어서는, 연마속도가 느린 제1의 막, 제3의 막, 제(2m-1)번째의 막 또는 제(2k+1)번째의 막이 형성된다. 이러한 막은 연마시의 연마스토퍼로서 기능한다. 따라서, 단차부의 특히 폭이 넓은 저부(요부)에 있어서의 막두께감소(디슁)발생을 회피할 수 있고, 제2의 막이나, 제2m번째의 막, 제2k번째의 막의 평활성이 손상되거나, 단차부의 저부에 있어서의 막 전체의 두께가 원하는 두께 이하로 되는 것을 효과적으로 방지할 수 있다.
본 발명의 제1의 양태에 관한 막평탄화방법에 있어서는, 단차부 정상부에 있어서, 연마속도가 상이한 막을 2층 적층화한다. 이로써, 제2의 막을 연마했을 때, 단차부 정상부에 형성된 제1의 막이 연마스토퍼로서 기능한다. 그 결과, 기체에 형성된 단차부 저부의 위쪽에 있어서의 제2의 막의 막두께감소를 방지할 수 있고, 웨이퍼면내의 연마균일성을 향상시킬 수 있고, 기체에의 대미지발생을 효과적으로 억제할 수 있다.
본 발명의 제2의 양태에 관한 막평탄화방법에 있어서는, 단차부 정상부에 있어서, 연마속도가 상이한 막을 3층 적층화한다. 또, 기체에 형성된 단차부 저부에 있어서는, 연마속도가 상이한 막을 최소한 2층 적층화한다. 이로써, 제3의 막 및 제2의 막을 연마했을 때, 단차부 정상부에 형성된 제1의 막 및 단차부 저부의 위쪽에 형성된 제3의 막이 연마스토퍼로서 기능한다. 그 결과, 기체에 형성된 단차부저부의 위쪽에 있어서의 제2의 막의 막두께감소를 확실하게 방지할 수 있고, 웨이퍼면내의 연마균일성을 한층 향상시킬 수 있고, 기체에의 대미지발생을 한층 효과적으로 억제할 수 있다.
본 발명의 제3의 양태에 관한 막평탄화방법에 있어서는, 단차부 최정상부에 연마속도가 상이한 막을 2k 층 적층화한다. 이로써, 제2k번째의 막으로부터 제2번째의 막까지 연마했을 때, 단차부 최정상부에 형성된 제1의 막, 및 각 단차부의 위쪽이나 단차부 저부의 위쪽에 형성된 제(2m-1)번째의 막이 연마스토퍼로서 기능한다. 그 결과, 기체에 형성된 단차부 저부의 위쪽에 있어서의 제2m번째의 막이나 제2k번째의 막의 막두께감소를 방지할 수 있고, 웨이퍼면내의 연마균일성을 향상시킬 수 있고, 기체에의 대미지발생을 효과적으로 억제할 수 있다. 또, 단차부 최정상부에 있어서, 연마속도가 상이한 막을 (2k+1)층 적층화하면, 제(2k+1)번째의 막으로부터 제2번째의 막까지 연마했을 때, 단차부 최정상부에 형성된 제1의 막, 각 단차부의 위쪽이나 단차부 저부의 위쪽에 형성된 제(2m-1)번째의 막, 및 단차부 저부의 위쪽에 형성된 제(2k+1)번째의 막이 연마스토퍼로서 기능한다. 그 결과, 기체에 형성된 단차부 저부의 위쪽에 있어서의 제2m번째의 막이나 제2k번째의 막의 막두께감소를 한층 효과적으로 방지할 수 있고, 웨이퍼면내의 연마균일성을 한층 향상시킬 수 있고, 기체에의 대미지발생을 한층 효과적으로 억제할 수 있다.
또한, 본 발명의 막평탄화방법에 의하면, 기체에 형성된 단차부 저부에 있어서의 막의 막두께감소를 방지할 수 있고, 그리고 웨이퍼면내의 연마균일성을 향상시킬 수 있으므로, 포토리소그라피기술에 있어서의 노광초점심도의 문제나, 접속공의 형성시의 절연층의 두께 불균일에 의한 절연층의 에칭문제를 회피할 수 있다.
이에 더하여, 본 발명의 제2 또는 제3의 양태에 관한 막평탄화방법에 의하면, 연마 전에 기체의 전체면에 퇴적시킬 막 전체의 두께를, 예를 들면 단차부 전체의 높이와 대략 동등하거나 그 이하로 한다. 그러므로, 본 발명의 제2 또는 제3의 양태에 관한 막평탄화방법은 일본국 특개소 59-136943호애 개시된 기술과는 멀리 떨어진 기술이다. 또한, 연마속도가 상이한 막을 2층 이상 적층화함으로써, 막의 연마중에, 단차부의 정상부의 위의 막의 막질(연마레이트)과, 단차부 저부의 위쪽의 막의 일부분(또는 전부)의 막질(연마레이트)과의 사이에는, 큰 차가 존재할 수 있다. 이로써, 연마 전의 막 전체의 두께를 단차부의 높이와 대략 동등하거나 그 이하로 하는 것이 가능하게 된다.
다음에, 도면을 참조하여 실시예에 따라서 본 발명을 설명한다. 그리고, 실시예 1 ∼ 실시예 5는 본 발명의 제1의 양태에 관한 막평탄화방법에 관한 것이다. 또, 실시예 6 ~ 실시예 10은 본 발명의 제2의 양태에 관한 막평탄화방법에 관한 것이다. 또, 실시예 11 ∼ 실시예 13은 본 발명의 제3의 양태에 관한 막평탄화방법에 관한 것이다.
(실시예 1)
실시예 1은 본 발명의 제1의 양태에 관한 막평탄화방법에 관한 것이다. 실시예 1에 있어서는, 배선과 배선의 사이에 형성되는 절연막의 평탄화, 소위 층간절연층의 평탄화를 의도하고 있다. 실시예 1에 있어서는, 기체(基體)는 반도체기판으로 구성되어 있고, 단차부는 기체 위에 형성된 배선으로 구성되어 있다. 제1의 막은산화실리콘(SiO2)으로 이루어지고, 제2의 막은 불순물을 함유한 산화실리콘(구체적으로는 BPSG)으로 이루어진다. 제1의 막은 단차부의 정상부뿐만 아니고, 단차부와 측벽 및 저면에도 형성되어 있다. 제2의 막은 기계연마법에 의해 연마된다. 그리고, 제1의 막은 연마스토퍼로서 기능하여 연마의 균일성을 개선할 뿐만 아니고, 예를 들면 BPSG 로 이루어지는 제2의 막으로부터의 기체에의 불순물의 확산을 방지한다는 실용적인 기능도 가지고 있다.
다음에, 기체 등의 모식적인 일부단면도인 제1도를 참조하여, 실시예 1의 막평탄화방법을 설명한다.
[공정 - 100]
먼저, 실리콘반도체기판으로 구성된 기체(10)에 배선(14)을 형성하여 둔다(제1도의 (A) 참조). 즉, 공지의 성막기술에 의해 기체(10)위에, 예를 들면 두께가 11 nm 의 산화실리콘막(11), 두께가 0.10 ㎛ 의 인 (P)을 도프한 다결정 실리콘층(12), 두께가 0.10 ㎛ 의 텅스텐실리사이드(WSi2)층(13)을 성막한다. 그후, 포토리소그라피기술 및 에칭기술을 이용하여, 텅스텐실리사이드층(13), 다결정 실리콘층(12) 및 산화실리콘층(11)을 원하는 형상으로 패터닝하여, 배선 (14)을 형성한다. 실시예 1에 있어서는, 배선 (14)이 단차부에 상당한다. 더 상세하게는, 단차부의 정상부는 배선 (14)의 정상부에 상당하고, 단차부의 저부는 배선과 배선의 사이에 노출되어 있는 기체(10)에 상당하고, 단차부의 저면은 배선과 배선의 사이에 노출되어 있는 기체(10)의 표면에 상당한다. 단차부의 높이 H는 0.21 ㎛ 이다.
[공정 - 110]
이와 같은 기체(10)에 형성된 단차부의 최소한 정상부에 제1의 막(21)을 형성한다(제1도의 (B) 참조). 실시예 1에 있어서는, 단차부인 배선(14)의 정상부뿐만 아니고, 단차부의 저부에도 제1의 막(21)을 형성하였다. 즉, 배선(14) 위를 포함하는 기체(10)의 전체면에 제1의 막(21)을 형성하였다. 제1의 막은 SiO2로 이루어지고, 예를 들면 테트라에톡시실란(TEOS)을 사용한 플라즈마 CVD 법에 의해 형성할 수 있다. 단차부 정상부에 있어서의 제1의 막(21)의 두께 T1를 0.60 ㎛ 로 하였다. 제1의 막(21)의 성막조건을 다음에 예시한다.
사용가스 : O2/ H2= 6 / 1.5 sccm
성막온도 : 850 ℃
성막시간 : 100 분
T1: 0.60 ㎛
[공정 - 120]
다음에, 제1의 막(21)보다 연마속도가 빠른 제2의 막(22)으로 단차부를 피복한다(제1도의 (C) 참조). 제2의 막(22)은 실시예 1에 있어서는 BPSG 로 이루어지고, 예를 들면 저압 CVD 법에 의해 형성할 수 있다. 이 BPSG 에 있어서는, 예를 들면 붕소(B)의 중량농도를 4%, 인 (P)의 중량농도를 7% 로 할 수 있다. 단차부의 저부에 있어서의 제2의 막(22)의 두께를 0.40 ㎛ 로 하였다. 즉, 단차부의 저면으로부터의 제2의 막(22)의 표면의 높이 T2는 1.0 ㎛ (= 0.60 ㎛ + 0.40 ㎛)이다. 따라서, T2(= 1.0 ㎛) 〉 (H + T1) (0.81 ㎛ = 0.21 ㎛ + 0.60 ㎛)를 만족한다. 제2의 막(22)의 성막조건을 다음에 예시한다. 그리고, 제2의 막(22)의 성막 후, 질소가스분위기중에서 예를 들면 900 ℃ × 20 분간, BPSG 로 이루어지는 제2의 막(22)을 리플로시키는 것이 바람직하다.
사용가스 : SiH4/ PH3/ B2H6
성막온도 : 400 ℃
반응압력 : 상압(常壓)
[공정 - 130]
그 후, 제2의 막(22)을 연마하여, 단차부인 배선 (14)의 정상부에 형성된 제1의 막(21)을 노출시킨다(제1도의 (D) 참조). 연마는 기계적 연마법에 의하고 있다. 연마조건으로서는, 예를 들면 연마포에는 벨로어타입 (Asker-C 경도가 예를 들면 82 ∼ 85 정도)을 사용하고, 연마액에는 적절한 조성의 흄드실리카와 순수(純水)와를 1 : 2 로 혼합한 것을 사용한다. 또, 연마액의 공급량을 30 cm3/분, 연마압을 130 g/cm2, 정반(定盤)속도를 38 rpm 로 설정하여, 연마를 행하였다.
이렇게 하여, 단차부인 배선(14)의 정상부에는 제1의 막(21)이 남고, 단차부의 저부인 기체(10)의 위에는 제1의 막(21) 및 제2의 막(22)으로 이루어지는 막이 형성된다. 단차부인 배선(14)의 정상부에 있어서의 제1의 막(21)의 표면과, 단차부의 저부의 위쪽의 제2의 막(22)의 표면과는 대략 동일 수준(높이)에 있다. 즉, 실시예 1에서 형성된 배선구조는 기체(10)의 위에 형성된 복수의 배선(14)과, 이들 배선(14)의 정상부에 형성된 제1의 막(21)과, 배선(14)의 사이의 기체(10)위에 형성된 제1의 막(21) 및 제2의 막(22)으로 이루어지고, 제1의 막(21)의 표면과 제2의 막(22)의 표면은 대략 동일 평면에 있다.
산화실리콘(SiO2)으로 이루어지는 제1의 막(21)의 연마속도는 12 nm/분이었다. 한편, BPSG 로 이루어지는 제2의 막(22)의 연마속도는 100 nm/분이었다. 따라서, 제2의 막(22)의 연마속도는 제1의 막(21)의 연마속도의 8배 정도로 되므로, 연마속도에 충분한 선택비가 생긴다. 즉, 제1의 막(21)에 비교하여 제2의 막(22)의 쪽이 연마되기 쉽다. 그러므로, 단차부인 배선(14) 위에 있어서의 제2의 막(22)의 연마가 진행하여, 철부(凸部)인 배선(14)의 정상부 위의 제1의 막(21)이 노출되면, 그 노출된 부분(제1의 막(21))에서의 연마속도는 느리게 된다. 이와 같이, 연마면내에 있어서의 연마속도가 불균일하게 되어도, 앞에 노출된 제1의 막(21)의 부분에서는 연마속도가 억제된다.
그리고, 연마속도가 느린 제1의 막(21)이 연마스토퍼로 되고, 다른 배선(14)위의 제1의 막(21)이 노출되기까지 제2의 막(22)은 연마된다. 이와 같이 하여, 웨이퍼에 형성된 모든 또는 대략 모든 배선(14)위의 제1의 막(21)이 노출되었을 때에 연마를 종료한다. 이렇게 하여, 단차부의 저부에 있어서의 제1의 막(21)과 제2의 막(22)의 막두께의 합은 웨이퍼면내에서 균일화된다. 이 결과, 글로벌의 상태에서웨이퍼면내에 있어서의 막의 평탄화가 실현된다. 그리고, 제22도의 (A)에 나타낸 바와 같이, T2의 값이 H + T1의 값보다 매우 작은 경우, 제22도의 (B)에 나타낸 바와 같이, [공정 - 130]에 있어서 단차부 저부의 위쪽의 제2의 막(22)이 연마되지 않을 우려가 있다.
(실시예 1의 변형)
실시예 1의 변형에 있어서는, 기체(10)는 반도체기판으로 구성되어 있고, 단차부는 기체 위에 형성된 LOCOS 구조를 가지는 소자분리영역(15) 위에 형성된 배선(14)으로 구성되어 있다(제2도의 (A) 참조). 즉, 단차부는 2층이고, 제1번째의 단차부는 LOCOS 구조를 가지는 소자분리영역 (15)으로 이루어지고, 제2번째의 단차부는 배선(14)으로 이루어진다.
실시예 1과 마찬가지로, 제1의 막은 산화실리콘(SiO2)으로 이루어지고, 제2의 막은 BPSG 로 이루어진다. 또, 제2의 막은 기계연마법에 의해 연마된다. 실시예 1의 변형에 있어서의 막평탄화방법은 단차부의 구성이 상이하다는 것을 제외하고, 실시예 1의 각 공정과 동일하게 할 수 있으므로, 상세한 설명은 생략한다. 그리고, 단차부의 높이 H 는 0.35 ㎛ 이다. 즉, 소자분리영역(15)으로 이루어지는 제1번째의 단차부의 높이 (기체(10)로부터 소자분리영역(15)와 정상면까지의 높이)는 0.15 ㎛ 이고, 배선(14)으로 이루어지는 제2번째의 단차부의 높이(배선(14)의 두께)는 0.20 ㎛ 이다. 실시예 1의 변형의 [공정 - 100A] (실시예 1의 [공정 - 100]에 상당함), [공정 - 120A] (실시예 1의 [공정 - 120]에 상당함), [공정 - 130A] (실시예1의 [공정 - 130]에 상당함)에 있어서의 기체 등의 모식적인 일부단면도를 제2도에 나타낸다.
(실시예 2)
실시예 2도 본 발명의 제1의 양태에 관한 막평탄화방법에 관한 것이다. 실시예 2에 있어서는, 트렌치소자분리영역의 형성을 의도하고 있다. 실시예 2에 있어서는, 기체는 반도체기판으로 구성되어 있고, 단차부는 기체에 형성된 요부(凹部)로 구성되어 있다. 제1의 막은 산화실리콘(SiO2)으로 이루어지고, 제2의 막은 불순물을 함유한 산화실리콘(구체적으로는 BPSG)으로 이루어진다. 제1의 막은 단차부의 정상부(기체의 표면)뿐만 아니고, 단차부(기체에 형성된 요부)의 측벽 및 저면에도 형성되어 있다. 제2의 막은 기계연마법에 의해 연마된다. 그리고, 제1의 막은 연마스토퍼로서 기능하여 연마의 균일성을 개선할 뿐만 아니고, 예를 들면 BPSG 로 이루어지는 제2의 막으로부터의 기체에의 불순물의 확산을 방지한다는 실용적인 기능도 가지고 있다.
다음에, 기체 등의 모식적인 일부단면도인 제3도를 참조하여, 실시예 2의 막평탄화방법을 설명한다.
[공정 - 200]
먼저, 실리콘반도체기판으로 이루어지는 기체(10)에 요부(30)를 형성한다. 이 요부(30)는 공지의 포토리소그라피기술 및 에칭기술에 의해 형성할 수 있다. 이 요부(30)가 단차부에 상당한다. 더 상세하게는, 단차부의 정상부는 기체(10)의 표면에 상당하고, 단차부의 저부는 요부(30)의 저부에 상당하고, 단차부의 저면은 요부(30)의 저면에 상당한다. 단차부의 높이 H인 요부(30)의 깊이를 0.30 ㎛ 로 하였다. 그 후, 요부(30)내를 포함하는 기체(10) 전체를 산화처리한다. 이로써, SiO2로 이루어지는 제1의 막(21)이 형성된다(제3도의 (A) 참조). 단차부 정상부에 있어서의 제1의 막(21)의 두께 T1를 20 nm 로 하였다. 예를 들면 드라이 열산화법에 의한 산화처리조건을 다음에 예시한다.
산화분위기 : 건조산소
산화온도 : 1000 ℃
T1: 20 nm
[공정 - 210]
다음에, 필요에 따라서 요부(30)의 저부에 이온주입을 행하고, 요부(30)의 저부에 채널스톱영역(도시하지 않음)을 형성한다. 그 후, 제1의 막(21)보다 연마속도가 빠른 제2의 막(22)으로 단차부를 피복한다(제3도의 (B) 참조). 제2의 막(22)은 실시예 2에 있어서는 BPSG 로 이루어지고, 실시예 1의 [공정 - 120]과 기본적으로는 동일한 조건으로 성막할 수 있다. 그리고, 단차부(요부(30))의 저부에 있어서의 제2의 막(22)의 두께를 0.60 ㎛ 로 하였다. 즉, 단차부의 저면(요부(30)의 저면)으로부터의 제2의 막(22)의 표면의 높이 T2는 0.62 ㎛ (= 0.02 ㎛ + 0.60 ㎛)이다. 따라서, T2(= 0.62 ㎛) 〉 (H + T1) (0.32 ㎛ = 0.30 ㎛ + 0.02 ㎛)를 만족한다.
[공정 - 220]
그 후, 실시예 1의 [공정 - 130]과 동일한 방법으로 제2의 막(22)을 연마하여, 단차부의 정상부에 상당하는 기체(10) 위에 형성된 제1의 막(21)을 노출시킨다(제3도의 (C) 참조).
[공정 - 230]
이어서, 기체(10)의 표면에 남아 있는 제1의 막(21)을, 예를 들면 0.5 % 희플루오르산을 사용하여 제거한다. 이렇게 하여, 제3도의 (D)에 모식적으로 나타낸 바와 같이, 요부(30)에 BPSG 로 이루어지는 제2의 막(22)이 매입되고, 표면이 대략 평활한 트렌치구조를 가지는 소자분리영역(31)이 형성되고, 한편 소자분리영역(31)의 사이에 예를 들면 반도체소자를 형성할 영역(반도체소자 형성영역)(32)이 형성된다. 그리고, 기체(10)의 표면에 남아 있는 제1의 막(21)을 연마법으로 제거해도 된다.
이렇게 하여, 실시예 2에서 형성된 트렌치구조를 가지는 소자분리영역(31)은 기체(10)에 형성된 요부(30)와, 이 요부(30)의 저면 및 측벽에 형성된 제1의 막(21)과, 요부(30)를 메우는 제2의 막(22)으로 이루어진다.
그리고, 제22도의 (C)에 나타낸 바와 같이, T2의 값이 H + T1의 값보다 매우 작은 경우, 제22도의 (D)에 나타낸 바와 같이, [공정 - 230]에 있어서 단차부 저부의 위쪽의 제2의 막(22)이 연마되지 않을 우려가 있다.
(실시예 3)
실시예 3은 실시예 2의 변형이고, 단차부(요부(30))의 형성 및 제1의 막(21)의 형성이 실시예 2와 상위하다. 즉, 제4도의 (A)에 모식적인 일부단면도를 나타낸 바와 같이, 기체(10)의 표면에만 제1의 막(21)을 형성한다. 제1의 막(21)은, 예를 들면 CVD 법으로 성막된 산화실리콘(SiO2)이나 질화실리콘(Si3N4)으로 할 수 있다. 다음에, 포토리소그라피기술 및 에칭기술을 이용하여 제1의 막(21) 및 기체(10)를 선택적으로 에칭하여, 기체(10)에 요부(30)로 이루어지는 단차부를 형성한다(제4도의 (B) 참조). 제1의 막(21)은 기체(10)의 표면에만 형성되어 있다. 즉, 기체(10)에 배설된 단차부의 정상부에만 제1의 막(21)이 형성된다.
그 후, 실시예 1의 [공정 - 120]과 동일한 방법으로 제2의 막(22)을 형성하고, [공정 - 130]과 동일한 방법으로 제2의 막을 연마하여, 단차부의 정상부에 상당하는 기체(10) 위에 형성된 제1의 막(21)을 노출시킨다(제4도의 (C) 참조). 이어서, 실시예 2의 [공정 - 230]과 동일한 방법으로 기체(10)의 표면에 남아 있는 제1의 막(21)을 제거한다. 그리고, 제1의 막(21)을 질화실리콘으로 구성한 경우에는, 140 ℃ 의 인산을 사용하여 제1의 막(21)을 제거하면 된다.
그리고, 제2의 막(22)이 예를 들면 BPSG 로 이루어지는 경우, 제2의 막(22)으로부터 기체에 불순물이 확산하여, 문제가 생길 우려가 있다. 이와 같은 우려가 있을 경우에는, 제2의 막(22)을 다결정 실리콘과 BPSG 의 2층으로 구성하면 된다.
(실시예 4)
실시예 4도 실시예 2의 변형이다. 실시예 4는 단차부(요부(30))의 형성 및 제1의 막(21A, 21B)의 형성이 실시예 2와 상위하다. 다음에, 기체 등의 모식적인 일부단면도인 제5도를 참조하여 실시예 4를 설명한다.
[공정 - 400]
제5도의 (A)에 모식적인 일부단면도를 나타낸 바와 같이, 기체(10)의 표면에 제1의 막의 일부 (21A)를 형성한다. 즉, 먼저 실리콘반도체기판으로 이루어지는 기체(10)위에 산화막(SiO2)을 형성한다. 산화막은, 예를 들면 다음의 조건의 파이로제닉법으로 형성할 수 있다.
산화분위기 : O2/ H2= 4 / 1
산화온도 : 850 ℃
다음에, 산화막의 위에 CVD 법으로 질화실리콘(Si3N4)으로 이루어지는 상층막을 성막한다. 이렇게 하여, 산화막(SiO2)과 상층막(Si3N4)의 2층으로 이루어지는 제1의 막의 일부(21A)가 형성된다.
[공정 - 410]
그 후, 포토리소그라피기술 및 에칭기술을 이용하여 제1의 막의 일부(21A)중의 질화실리콘으로 이루어지는 상층막을 선택적으로 제거하고, 이어서 이러한 질화실리콘으로 이루어지는 상층막을 마스크로 하여 에칭기술을 이용하여 산화막 및 기체(10)를 선택적으로 에칭한다. 이렇게 하여, 기체(10)에 단차부인 요부(30)를 형성한다. 이어서, 요부(30)를 예를 들면 열산화법으로 산화하여, 요부(30)의 저면및 측벽에 산화막(SiO2)을 형성한다(제5도의 (B) 참조). 열산화법의 조건을 다음에 예시한다.
산화분위기 : 건조산소
산화온도 : 1000 ℃
이렇게 하여, 제1의 막(21A, 21B)이 형성된다. 그리고, 단차부 정상부에 있어서의 제1의 막(21A)은 산화막 및 상층막으로 이루어지고, 단차부 저부에 있어서의 제1의 막(21B)은 산화막으로 이루어진다. 그리고, 제1의 막(21A)은 연마스토퍼로서 기능하여 연마의 균일성을 개선한다. 또, 제1의 막(21B)은, 예를 들면 BPSG 로 이루어지는 제2의 막(22)으로부터의 기체(10)에의 불순물의 확산을 방지한다는 기능을 가지고 있다.
[공정 - 420]
그 후, 실시예 1의 [공정 - 120]과 동일한 방법으로 제2의 막(22)을 형성하고, [공정 - 130]과 동일한 방법으로 제2의 막을 연마하여, 단차부의 정상부에 상당하는 기체(10) 위에 형성된 제1의 막(21)을 노출시킨다(제5도의 (C) 참조).
[공정 - 430]
이어서, 실시예 2의 [공정 - 230]과 마찬가지로, 기체(10)의 표면에 남아 있는 제1의 막(21A)을 제거한다. 그리고, 제1의 막(21A)을 구성하는 질화실리콘(Si3N4)을 140 ℃ 의 인산을 사용하여 제거한다. 또, 제1의 막(21A)을 구성하는 산화실리콘(SiO2)을 0.5% 희플루오르산을 사용하여 제거한다.
(실시예 5)
실시예 5는 실시예 4의 변형이고, 실시예 4의 [공정 - 430]에 상당하는 공정이 실시예 4와 상위하다. 또, 제2의 막(22)을 구성하는 재료를 다결정 실리콘(폴리실리콘)으로 하였다. 다음에, 공정상의 이 상위점에 대하여, 제6도를 참조하여 설명한다.
[공정 - 500]
실시예 4의 [공정 - 400] ~ [공정 - 420]과 동일한 방법에 의해 단차부인 요부(30)내에 제2의 막(22) 및 제1의 막(21B)을 매입하여, 소자분리영역을 형성한다(제6도의 (A) 참조). 그리고, 다결정 실리콘으로 이루어지는 제2의 막(22)은 SiH4가스를 사용하고, 기체의 가열온도를 610 ℃ 로 한 CVD 법으로 성막할 수 있다.
[공정 - 510]
다음에, 다결정 실리콘으로 이루어지는 제2의 막(22)의 표면을 산화시켜서, 제2의 막(22)의 표면에 산화막(22A)(SiO2)을 형성한다. 그리고, 제1의 막(21A)을 남긴 채이므로, 실리콘반도체기판으로 이루어지는 기체(10)의 표면이 산화되지 않는다. 산화막(22A)의 두께는 0.10 ㎛ 정도이다. 산화막(22A)은, 예를 들면 다음의 조건의 파이로제닉법으로 형성할 수 있다.
산화분위기 : O2/ H2= 4 / 1
산화온도 : 950 ℃
[공정 - 520]
그 후, 실시예 4의 [공정 - 430]과 동일한 방법으로 기체(10)의 표면에 남겨진 제1의 막(21A)을 제거한다(제6도의 (C) 참조). 이로써, 트렌치구조를 가지는 소자분리영역(31)이 형성되고, 한편 소자분리영역(31)의 사이에 예를 들면 반도체소자를 형성할 영역(32)이 형성된다.
이렇게 하여, 실시예 5에서 형성된 트렌치구조를 가지는 소자분리영역(31)은 기체(10)에 형성된 요부(30)와, 이 요부(30)의 저면 및 측벽에 형성된 제1의 막(21B)과, 요부(30)를 메우는 제2의 막(22)과, 제2의 막(22)의 표면부분에 형성된 산화막(22A)으로 이루어진다.
산화실리콘(SiO2)으로 이루어지는 제1의 막(21)의 연마속도와 비교하여, 다결정 실리콘으로 이루어지는 제2의 막(22)의 연마속도비는 20배 정도이고, 연마속도에 충분한 선택비가 생겼다.
그리고, 실시예 1 ~ 실시예 5에 있어서는, 제1의 막(21)은 제2의 막(22)보다 연마속도가 느린 재료로 형성되어 있으면 된다. 예를 들면, 제1의 막(21)을 질화실리콘으로 형성해도 된다. 또는 또, 제1의 막(21)을 산화실리콘과 질화실리콘의 2층막으로 해도 된다. 제2의 막(22)을 불순물을 함유하는 산화실리콘과 다결정 실리콘의 2층 막으로 해도 된다. 제1및 제2의 막을 이와 같은 재료로 구성함으로써, 제1의 막(21)의 연마속도에 대하여 제2의 막(22)의 연마속도는 충분히 빨라진다.
(실시예 6)
실시예 6은 본 발명의 제2의 양태에 관한 막평탄화방법에 관한 것이다. 실시예 6에 있어서는, 실시예 1과 마찬가지로, 배선과 배선의 사이에 형성되는 절연막의 평탄화를 의도하고 있다. 실시예 6에 있어서는, 기체는 반도체기판으로 구성되어 있고, 단차부는 기체 위에 형성된 배선으로 구성되어 있다. 제1의 막 및 제3의 막은 산화실리콘(SiO2)으로 이루어지고, 제2의 막은 불순물을 함유한 산화실리콘(구체적으로는 BPSG)으로 이루어진다. 제1의 막은 단차부의 정상부뿐만 아니고, 단차부의 측벽 및 저면에도 형성되어 있다. 제3의 막 및 제2의 막은 화학적 기계연마법(CMP 법)에 의해 연마된다. 그리고, 제1의 막은 연마스토퍼로서 기능하여 연마의 균일성을 개선할 뿐만 아니고, 예를 들면 BPSG 로 이루어지는 제2의 막으로부터의 기체에의 불순물의 확산을 방지한다는 실용적인 기능도 가지고 있다.
다음에, 기체 등의 모식적인 일부단면도인 제7도를 참조하여, 실시예 6의 막평탄화방법을 설명한다.
[공정 - 600]
먼저, 실시예 1의 [공정 - 100]과 동일한 방법으로, 반도체기판으로 구성된 기체(10)에 배선(14)을 형성하여 둔다(제7도의 (A) 참조). 그리고, 이 배선(14)은, 예를 들면 MOS 형 트랜지스터의 게이트전극, 또는 게이트전극이 언재한 것이다. 그리고, 단차부의 높이 H 는 0.21 ㎛ 이다.
[공정 - 610]
이와 같은 기체(10)에 형성된 단차부의 최소한 정상부에 제1의 막(41)을 형성한다. 실시예 6에 있어서는, 단차부인 배선(14)의 정상부뿐만 아니고, 단차부의저부에도 제1의 막(41)을 형성하였다. 즉, 배선(14) 위를 포함하는 기체(10)의 전체면에 제1의 막(41)을 형성하였다. 제1의 막은 산화실리콘(SiO2)으로 이루어지고, 예를 들면 테트라에톡시실란(TEOS)을 사용한 플라즈마 CVD 법에 의해 형성할 수 있다. 단차부 정상부에 있어서의 제1의 막(41)의 두께 T1를 0.20 ㎛로 하였다. 제1의 막(41)의 성막조건은 실시예 1의 [공정 - 110]과 기본적으로는 동일하게 할 수 있다.
[공정 - 620]
다음에, 단차부 저면(구체적으로는 기체(10)의 표면)으로부터 제2의 막(42)의 표면까지의 높이 T2가 (H + T1)의 값보다 작거나 또는 대략 같아지도록, 제1의 막(41)보다 연마속도가 빠른 제2의 막(42)으로 단차부를 피복한다(제7도의 (B) 참조). 제2의 막(42)은 실시예 6에 있어서는 BPSG 로 이루어지고, 실시예 1의 [공정 - 120]과 마찬가지로, 예를 들면 저압 CVD 법에 의해 형성할 수 있다. 단차부의 저부에 있어서의 제2의 막(42)의 두께를 0.23 ㎛ 로 하였다. 즉, 단차부의 저면으로부터의 제2의 막(42)의 표면의 높이 T2는 0.43 ㎛ (= 0.20 ㎛ + 0.23 ㎛)이다. 따라서, T2(= 0.43 ㎛)의 같은 (H + T1) (0.41 ㎛ = 0,21 ㎛ + 0.20 ㎛)의 값과 대략 같다. 또한, T2- (H + T1) ≤ 0.1 ㎛ 의 관계를 만족하고 있다. 그리고, 제2의 막(42)의 성막 후, 질소가스분위기중에서 예를 들면 900 ℃ × 20 분간, BPSG 로 이루어지는 제2의 막(42)을 리플로시키는 것이 바람직하다.
[공정 - 630]
그 후, 제2의 막(42) 위에 제2의 막(42)보다 연마속도가 느린 두께 50 nm 의 제3의 막(43)을 형성한다(제7도의 (C) 참조). 즉, 단차부 저면(기체(10)의 표면)으로부터 제3의 막(43)의 표면까지의 높이 T3는 0.48 ㎛ 로 된다. 제3의 막(43)은 논도프 실리케이트유리(NSG 막, 조성은 산화실리콘, SiO2)로 이루어지고, SiH4가스를 사용하여, 기체의 가열온도를 410℃ 로 한 저압 CVD 법으로 성막할 수 있다. 또는 또, 제3의 막(43)은 테트라에톡시실란(TEOS)을 사용한 플라즈마 CVD 법에 의해 형성된 산화실리콘으로 할 수도 있다. 그리고, 제3의 막(43)의 막두께는 │T3- (H + T1)│ ≤ 0.1 ㎛ 의 관계를 만족하고 있다. 그리고, 제3의 막(43)을 질화실리콘(Si3N4)으로 구성할 수도 있다.
[공정 - 640]
다음에, 제3의 막(43) 및 제2의 막(42)을 연마하여, 단차부인 배선(14)의 정상부에 형성된 제1의 막(41)을 노출시킨다(제7도의 (D) 참조). 연마는 화학적 기계적 연마법(CMP 법)에 의하고 있다. 연마조건으로서는, 예를 들면 연마포에는 SUBA 800 (Asker-C 경도가 예를 들면 80 ~ 100 정도)을 사용하고, 연마액에는 적절한 조성의 흄드실리카를 사용한다. 또, 연마액의 공급량을 4 cm3/분, 연마압을 200 g/cm2, 정반속도를 40 rpm로 설정하여, 연마를 행하였다. 또는 또, 실시예 1의 [공정 - 130]에서 설명한 기계적 연마법으로 제3의 막(43)및 제2의 막(42)을 연마해도된다.
이렇게 하여, 단차부인 배선(14)의 정상부에는 제1의 막(41)이 남고, 단차부의 저부인 기체(10)의 위에는, 제1의 막(41), 제2의 막(42) 및 제3의 막(43)으로 이루어지는 적층화된 막이 형성된다. 단차부인 배선(14)의 정상부에 있어서의 제1의 막(41)의 표면과, 단차부의 저부의 위쪽의 제2의 막(42) 및 제3의 막(43)의 표면과는 대략 동일 수준(높이)에 있다.
즉, 실시예 6에서 형성된 배선구조는 기체(10)의 위에 형성된 복수의 배선(14)과, 이들 배선(14)의 정상부에 형성된 제1의 막(41)과, 배선(14)과 배선(14)의 사이의 기체(10) 위에 적층된 제2의 막(42)및 제3의 막(43)으로 이루어지고, 제1의 막(41)의 표면, 제2의 막(42)의 표면 및 제3의 막(43)의 표면은 대략 동일평면에 있고, 제1의 막(41)과 제3의 막(43)과의 사이에 제2의 막(42)이 노출되어 있다.
산화실리콘(SiO2)으로 이루어지는 제1의 막(41) 및 제3의 막(43)의 연마속도는 12 nm/뿐이었다. 한편, BPSG 로 이루어지는 제2의 막(42)의 연마속도는 100 nm/분이었다. 따라서, 제2의 막(42)의 연마속도는 제1의 막(41)및 제3의 막(43)의 연마속도의 8배 정도로 되므로, 연마속도에 충분한 선택비가 생긴다. 즉, 제1의 막(41) 및 제3의 막(43)에 비교하여 제2의 막(42)의 쪽이 연마되기 쉽다. 그러므로, 단차부인 배선(14) 위에 있어서의 제3의 막(43), 제2의 막(42)의 연마가 진행하여, 철부인 배선(14)의 정상부 위의 제1의 막(41)이 노출되면(또는 노출되기 직전에), 단차부 저부의 위쪽의 제3의 막(43)이 연마되기 시작한다. 따라서, 단차부 정상부의 제1의 막(41) 및 단차부 저부의 위쪽의 제3의 막(43)이 연마스토퍼로서 기능한다. 즉, 단차부 정상부의 제1의 막(41)과 단차부 저부의 위쪽의 제3의 막(43)의 사이에 있는 제2의 막(42)의 부분에서는 연마속도가 억제된다.
그리고, 연마속도가 느린 제1의 막(41) 및 제3의 막(43)이 연마스토퍼로 되고, 다른 배선(14) 위의 제1의 막(41)이 노출되기까지 제3의 막(43), 제2의 막(42)을 연마된다. 이와 같이 하여, 웨이퍼에 형성된 모든 또는 대략 모든 배선(14) 위의 제1의 막(41)이 노출되었을 때에 연마를 종료한다. 또는 또, 기체(10)에 형성된 모든 또는 대략 모든 단차부 저부의 위쪽의 제3의 막(43)이 최정상부분으로 되었을 때에 연마를 종료한다. 이렇게 하여, 단차부의 저부에 있어서의 제1의 막(41), 제2의 막(42) 및 제3의 막(43)의 막두께의 합은 웨이퍼면내에서 균일화된다. 이 결과, 글로벌의 상태에서 웨이퍼면내에 있어서의 막의 평탄화가 실현된다. 그리고, 제23도의 (A)에 나타낸 바와 같이, T2의 값이 H + T1의 값보다 매우 큰 경우, 제23도의 (B)에 나타낸 바와 같이, [공정 - 640]에 있어서 각 막의 연마가 불충분하게 되고, 평활성이 불충분하게 될 우려가 있다.
그리고, 실시예 6에 있어서는, 제1의 막(41) 및 제3의 막(43)을 산화실리콘으로 형성하고, 제2의 막(42)을 BPSG 로 형성하였으나, 제1의 막(41) 및 제3의 막(43)은 제2의 막(42)보다 연마속도가 느린 재료로 형성되어 있으면 된다. 예를 들면, 제1의 막(41) 및 제3의 막(43)을 질화실리콘으로 형성해도 된다. 또는 또,제1의 막이나 제3의 막(43)을 산화실리콘과 질화실리콘의 2층막으로 해도 된다. 또한, 제2의 막(42)을 불순물을 함유하는 산화실리콘으로 형성하는 대신에, 다결정 실리콘으로 형성해도 된다. 또는 또, 제2의 막(42)을 불순물을 함유하는 산화실리콘과 다결정 실리콘의 2층막으로 해도 된다. 제1, 제2 및 제3의 막을 이와 같은 재료로 구성함으로써, 제1의 막(41)의 연마속도에 대하여 제2의 막(42)의 연마속도는 충분히 빨라지고, 제2의 막(42)의 연마속도에 대하여 제3의 막(43)의 연마속도는 충분히 느리게 된다.
다음에, 실시예 6에 있어서의 연마기구를 제8도 및 제9도의 연마공정도, 및 제10도의 표면높이와 연마시간과의 관계도에 따라서 설명한다. 제10도중의 각 선 A, B, C, D 는 제8도 및 제9도중의 영역 A, B, C, D 로 나타낸 부분에 있어서의 각 막의 높이를 나타낸다. 그리고, 제10도의 종축은 표면높이를 나타내고, 횡축은 연마시간을 나타낸다. 여기서, 높이는 기체(10)의 표면을 기준으로 하고 있다.
제8도의 (A)에 나타낸 바와 같이, 기체(10)에는 배선(14)이 형성되어 있다. 배선(14) 위를 포함하는 기체(10) 위에는 제1의 막(41)이 형성되어 있다. 그리고, 폭이 좁은 배선(14A) (영역 A 에 상당함)의 정상부의 제1의 막의 부분을 참조번호(41A)로 나타내고, 폭이 넓은 배선(14B) (영역 B에 상당함)의 정상부의 제1의 막의 부분을 참조번호(41B)로 나타낸다. 제1의 막(41)의 표면에는, 당해 제1의 막(41)보다 연마속도가 빠른 제2의 막(42)이 형성되어 있다. 이 제2의 막(42)은 T2가 (H + T1)의 값보다 작거나 또는 대략 같아지도록 형성되어 있다. 그리고, 폭이좁은 배선(14A) (영역 A 에 상당함)의 정상부의 제2의 막의 부분을 참조번호(42A)로 나타내고, 폭이 넓은 배선(14B) (영역 B 에 상당함)의 정상부의 제2의 막의 부분을 참조번호(42B)로 나타낸다. 또한, 제2의 막(42)의 위에는 최소한 제2의 막(42)보다 연마속도가 느린 제3의 막(43)이 형성되어 있다. 그리고, 폭이 좁은 배선(14A) (영역 A 에 상당함)의 위쪽의 제3의 막의 부분을 참조번호(43A)로 나타내고, 폭이 넓은 배선(14B) (영역 B 에 상당함)의 위쪽의 제3의 막의 부분을 참조번호(43B)로 나타내고, 단차부의 넓은 저부(영역 C에 상당함)의 위쪽의 제3의 막을 참조번호(43C)로 나타내고, 단차부의 좁은 저부(영역 D 에 상당함)의 위쪽의 제3의 막을 참조번호(43D)로 나타낸다.
특히, 이 제3의 막(43C)은 배선(14)의 정상부에 형성된 제1의 막(41A, 41B)의 표면과 대략 동등한 높이로 되도록 형성되어 있다. 그리고, 이 상태에 있어서의 각 막의 표면의 높이는 제10도에 나타낸 바와 같이, 영역 A, B 에서는 h3(= H + T3)의 높이로 되어 있고, 영역 C, D 에서는 h1(= T3)의 높이로 되어 있다. 그리고, h2는 H + T2와 같다.
이와 같은 상태에서 연마를 개시한다. 제8도의 (B)에 나타낸 바와 같이, 연마의 개시 직후의 단계에서는, 제3의 막(43A, 43B)의 능선부(파선으로 나타낸 부분)가 주로 연마된다. 그리고, 이 단계에서는, 영역 C에 있어서의 제3의 막(43C) 및 영역 D 에 있어서의 제3의 막(43D)은 거의 연마되지 않는다. 또, 영역 A에 있어서의 제3의 막(43A)은 영역 B 에 있어서의 제3의 막(43B)과 비교하여, 기체(10)의표면에 수직의 방향의 연마압력성분을 강하게 받는다. 그러므로, 영역 A에 있어서의 제3의 막(43A)의 연마속도는 영역 B 에 있어서의 제3의 막(43B)의 연마속도와 비교하여 빠르다.
연마가 진행하면, 제8도의 (C)에 나타낸 바와 같이, 영역 A에 있어서의 제3의 막(43A)은 제거되고, 그 아래쪽의 제2의 막(42A)은 소위 산형(山型)으로 연마되기 시작한다. 한편, 영역 B 에 있어서의 제3의 막(43B)의 에지측 부분이 연마되고, 또한 이와 같이 연마되기 시작한 제3의 막(43B)의 근방의 제2의 막(42B)도 경사지게 연마된다. 이 단계를 제10도의 시간 tA로 나타낸다.
더 연마가 진행하면, 제9도의 (A)에 나타낸 바와 같이, 영역 B 에 있어서의 제3의 막(43B)이 더 연마되어 없어진다. 또, 영역 B 에 있어서의 제2의 막(42B)의 상당량도 연마된다. 한편, 배선 (14A)의 정상부에 형성된 제1의 막(41A)의 표면이 노출된다. 이 때, 영역 A에 있어서의 제1의 막(41A)의 표면과, 단차부의 넓은 저부(영역 C)의 위쪽의 제3의 막(43C)의 표면 및 단차부의 좁은 저부(영역 D)의 위쪽의 제3의 막(43D)의 표면과는 대략 동일한 높이로 형성되어 있으므로, 영역 C 에 있어서의 제3의 막(43C), 영역 D 애 있어서의 제3의 막(43D) 및 영역 A 에 있어서의 제1의 막(41A)은 연마스토퍼로 된다. 그 결과, 연마는 제1의 막(41A)의 표면, 제3의 막(43C)의 표면 및 제3의 막(43D)의 표면의 높이의 레벨에서 대략 중지한다. 이 단계를 제10도의 시간 tB로 나타낸다.
그러나, 이 시점에 있어서는, 폭이 넓은 배선(14B) (영역 B)의 위쪽의 제2의막(42B)의 상단부분은 남아 있다. 그래서, 연마를 더 진행하여, 제9도의 (B)에 나타낸 바와 같이, 남아 있는 제2의 막(42B) (제9도의 (A) 참조)을 연마하여 제거한다. 이 때, 제1의 막(41A), 및 그 표면과 대략 동일 높이로 연마되어 있는 제3의 막(43C, 43D)이 연마스토퍼로 되므로, 배선(14)사이에 노출되어 있는 제2의 막(42)은 거의 연마되지 않는다. 또한, 폭이 넓은 배선(14B) (영역 B)의 정상부의 제1의 막(41B)도 연마스토퍼로서 작용하므로, 제1의 막(41), 제2의 막(42) 및 제3의 막(43)은 대략 평탄화된다.이 단계를 제10도의 시간 tB' 로 나타낸다.
시간 tD까지 연마한 경우에는, 영역 D 에 있어서의 제3의 막(43D)이 연마되어 없어진다. 따라서, 연마를 제어할 수 있는 시간적 여유 tM는 tB' 부터 tD의 사이의 시간이다. 그리고, 시간 tB' 은 최대 배선폭을 가지는 배선영역에 의해 규정되지만, 일반적으로 어떤 배선폭 이상으로 되면 시간 tB' 은 일정하게 된다. 한편, 기체(10)의 표면에 수직방향의 연마압력성분에 의해 영역 D 에 있어서의 제3의 막(43)은 배선폭에 의존하지 않고, 어떤 소정의 시간(tD)에서 소실된다. 또한, 시간 tC까지 연마를 행하면, 영역 C 에 있어서의 제3의 막(43C)이 연마되어 소멸하고, 영역 C 에 있어서의 제2의 막(42)은 요형(凹形)으로 연마된다. 그러므로, 평탄도가 악화된다. 이상에 설명한 바와 같이, 연마시간은 tB' ~ tD의 시간범위에 설정하지 않으면 안된다.
그리고, 실시예 6에 있어서의 막평탄화방법에 있어서는,
의 관계를 만족하는 것이 바람직하다. 이와 같은 관계를 만족한다면, 충분한 연마여유가 확보된다. 따라서, 기체(10)의 위에 형성되는 제1, 제2 및 제3의 막(41, 42, 43)의 표면은 대략 평탄하계 된다.
(실시예 6의 변형)
실시예 6의 변형에 있어서는, 기체(10)는 반도체기판으로 구성되어 있고, 단차부는 기체 위에 형성된 LOCOS 구조를 가지는 소자분리영역(15)의 위에 형성된 배선(14)으로 구성되어 있다(제11도의 (A) 참조). 즉, 단차부는 2층이고, 제1번째의 단차부는 LOCOS 구조를 가지는 소자분리영역(15)으로 이루어지고, 제2번째의 단차부는 배선(14)으로 이루어진다.
실시예 6과 마찬가지로, 제1의 막(41)은 산화실리콘(SiO2)으로 이루어지고, 제2의 막(42)은 BPSG 로 이루어지고, 제3의 막(43)은 산화실리콘(SiO2)으로 이루어진다. 또, 제3의 막(43)및 제2의 막(42)은 화학적 기계연마법 또는 기계적 연마법으로 연마된다. 실시예 6의 변형에 있어서의 막평탄화방법은 단차부의 구성이 상이한 것을 제외하고, 실시예 6의 각 공정과 동일하게 할 수 있으므로, 상세한 설명은 생략한다. 실시예 6의 변형의 [공정 - 600A] (실시예 1의 [공정 - 600]에 상당함), [공정 - 630A] (실시예 1의 [공정 - 630]에 상당함), [공정 - 640A] (실시예 1의 [공정 - 640]에 상당함)에 있어서의 기체 등의 모식적인 일부단면도를 제11도에 나타낸다.
(실시예 7)
실시예 7도 본 발명의 제2의 양태에 관한 막평탄화방법에 관한 것이다. 실시예 7에 있어서는, 실시예 4와 마찬가지로, 배선과 배선의 사이에 형성되는 절연막의 평탄화를 의도하고 있다. 실시예 7에 있어서는, 기체는 반도체기판으로 구성되어 있고, 단차부는 기체 위에 형성된 요부로 구성되어 있다. 제1의 막은 산화실리콘(SiO2) 및 질화실리콘(Si3N4)으로 이루어지고, 제2의 막은 불순물을 함유한 산화실리콘(구체적으로는 BPSG)으로 이루어지고, 제3의 막은 산화실리콘(SiO2)으로 이루어진다. 제1의 막은 단차부의 정상부뿐만 아니고, 단차부의 측벽 및 저면에도 형성되어 있다. 제3의 막 및 제2의 막은 화학적 기계연마법(CMP 법)에 의해 연마된다. 그리고, 단차부의 정상부(기체의 표면)에 형성될 제1의 막은 연마스토퍼로서 기능하여 연마의 균일성을 개선한다. 또, 단차부의 저부(요부의 저부)에 형성된 제1의 막은, 예를 들면 BPSG 로 이루어지는 제2의 막으로부터의 기체예의 불순물의 확산을 방지한다는 기능을 가지고 있다.
더 상세하게는, 실시예 7은 본 발명의 제2의 양태에 관한 막평탄화방법의 바람직한 제3의 양태에 관한 것이다. 즉, 실시예 7에 있어서는, 기체에 형성된 높이 H 의 단차부의 최소한 정상부에 단차부 정상부에 있어서의 막두께가 T1의 제1의 막을 형성하는 공정은 기체 위에 산화막 및 상층막을 형성한 후, 기체에 요부로 이루어지는 단차부를 형성하고, 이어서 단차부를 구성하는 요부의 측벽 및 저면에 산화막을 형성하는 공정으로 이루어진다. 그리고, 단차부 정상부에 있어서의 제1의 막은 산화막 및 상층막으로 이루어지고, 단차부 저부에 있어서의 제1의 막은 산화막으로 이루어진다.
다음에, 기체 등의 모식적인 일부단면도인 제12도 및 제13도를 참조하여, 실시예 7의 막평탄화방법을 설명한다.
[공정 - 700]
먼저, 실시예 4의 [공정 - 400]과 동일한 방법으로, 기체(10)의 표면에 제1의 막의 일부(41A)를 형성한다. 즉, 먼저 실리콘반도체기판으로 이루어지는 기체(10)위에 두께 10 nm 의 산화막(SiO2)을 형성한다. 다음에, 산화막의 위에 CVD 법으로 질화실리콘(Si3N4)으로 이루어지는 두께 0.15 ㎛ 의 상층막을 성막한다. 이렇게 하여, 산화막(SiO2)과 상층막(Si3N4)의 2층으로 이루어지는 제1의 막의 일부(41A)가 형성된다(제12도의 (A) 참조).
[공정 - 710]
그 후, 실시예 4의 [공정 - 410]과 동일한 방법으로, 포토리소그라피기술 및 에칭기술을 이용하여 제1의 막의 일부(41A) 및 기체(10)를 선택적으로 에칭하여, 기체(10)에 단차부인 요부(30)를 형성한다. 이어서, 요부(30)를 예를 들면 열산화법으로 산화하여, 요부(30)의 저면 및 측벽에 두께 20 nm의 산화막(SiO2)을 형성한다(제12도의 (B) 참조).
이렇게 하여, 제1의 막(41A,41B)이 형성된다. 그리고, 단차부 정상부에 있어서의 제1의 막(41A)은 산화막 및 상층막으로 이루어지고, 단차부 저부에 있어서의 제1의 막(41B)은 산화막으로 이루어진다. 그리고, 실시예 7에 있어서는, 기체(10)에 형성된 단차부인 요부(30)의 정상부(기체(10)의 표면)뿐만 아니고, 단차부의 저부에도 제1의 막(41B)이 형성되어 있다.
기체(10)에 형성된 단차부인 요부(30)의 높이 (깊이) H 를 0.25 ㎛ 로 하였다. 또, T1는 0.16 ㎛ 이다. 따라서, (H + T1)의 값은 0.41 ㎛ 이다.
[공정 - 720]
다음에, 단차부 저면(구체적으로는 요부(30)의 저면)으로부터 제2의 막(42)의 표면까지의 높이 T2가 (H + T1)의 값보다 작거나 또는 대략 같아지도록, 제1의 막(41A)보다 연마속도가 빠른 제2의 막(42)으로 단차부를 피복한다(제12도의 (C) 참조). 제2의 막(42)은 실시예 7에 있어서도 BPSG 로 이루어지고, 실시예 1의 [공정 - 120]과 마찬가지로, 예를 들면 저압 CVD 법에 의해 형성할 수 있다. 단차부의 저부(구체적으로는 요부(30)의 저부)에 있어서의 제2의 막(42)의 두께를 0.30 ㎛ 로 하였다. 즉, 단차부의 저면으로부터의 제2의 막(42)의 표면의 높이 T2 는 0.32 ㎛(= 0.02 ㎛ + 0.30 ㎛)이다. 따라서, T2(= 0.32 ㎛)의 값은 (H + T1)(0.41 ㎛ = 0.25 ㎛ + 0.16 ㎛)의 값보다 작다. 제2의 막(42)의 성막 후, 질소가스분위기중에서 예를 들면 900 ℃ × 20 분간, BPSG 로 이루어지는 제2의 막(42)을 리플로시키는 것이 바람직하다.
[공정 - 730]
그 후, 제2의 막(42)위에 실시예 6의 [공정- 630]과 동일한 방법으로, 제2의 막(42)보다 연마속도가 느린 두께 0.10 ㎛ 의 제3의 막(43)을 형성한다(제13도의 (A) 참조). T3의 값은 0.42 ㎛ 이다. 제3의 막(43)의 막두께는 │T3- (H + T1)│ ≤ 0.1 ㎛ 의 관계를 만족하고 있다.
[공정 - 740]
다음에, 실시예 6의 [공정 - 640]과 동일한 방법으로, 제3의 막(43) 및 제2의 막(42)을 연마하여, 단차부인 요부(30)의 정상부(기체(10)의 표면)에 형성된 제1의 막(41A)을 노출시킨다(제13도의 (B) 참조).
[공정 - 750]
이어서, 실시예 4의 [공정- 430]과 동일한 방법으로, 기체(10)의 표면에 남아 있는 제1의 막(41A)을 제거한다(제13도의 (C) 참조). 즉, 제1의 막(41A)을 구성하는 질화실리콘(Si3N4)을 140 ℃의 인산을 사용하여 제거한다. 또, 제1의 막(41A)을 구성하는 산화실리콘(SiO2)을 0,5 % 희플루오르산을 사용하여 제거한다. 이렇게 하여, 제13도의 (C)에 모식적으로 나타낸 바와 같이, 요부(30)에 BPSG로 이루어지는 제2의 막(42)이 매입되고, 표면이 대략 평활한 트렌치구조를 가지는 소자분리영역(31)이 형성된다. 한편, 소자분리영역(31)의 사이에 예를 들면 반도체소자를 형성할 영역(반도체소자 형성영역)(32)이 형성된다. 그리고, 기체(10)의 표면에 남아 있는 제1의 막(41A)을 연마법으로 제거해도 된다.
이렇게 하여, 실시예 7에서 형성된 트렌치구조를 가지는 소자분리영역(31)은기체(10)에 형성된 요부(30)와, 이 요부(30)의 저면 및 측벽에 형성된 제1의 막(41B)과, 요부(30)를 메우는 제2의 막(42)으로 이루어진다.
(실시예 8)
실시예 8은 실시예 7의 변형이다. 실시예 8이 실시예 7과 상위한 점은 제2의 막(42)을 다결정 실리콘(폴리실리콘)으로 구성한 점, 제3의 막(43)의 형성방법이 상위한 점, 및 [공정- 750]에 상당하는 공정이 상위한 점에 있다. 다음에, 기체등의 모식적인 일부단면도인 제14도를 참조하여, 실시예 8의 막평탄화방법을 설명한다.
[공정 - 800]
먼저, 실시예 7의 [공정 - 700]과 마찬가지로, 기체(10)의 표면에 제1의 막의 일부(41A)를 형성한다. 그 후, 실시예 7의 [공정 - 710]과 마찬가지로, 기체(10)에 단차부인 요부(30)를 형성한다. 이어서, 요부(30)를 예를 들면 열산화법으로 산화하여, 요부(30)의 저면 및 측벽에 산화막(SiO2)을 형성한다. 기체(10)에 형성된 단차부인 요부(30)의 높이 (깊이) H 를 0.25 ㎛ 로 하였다. 또, T1는 0.16 ㎛ 로 하였다. 따라서, (H + T1)의 값은 0.41 ㎛ 이다.
[공정 - 810]
다음에, 실시예 7의 [공정 - 720]과 마찬가지로, 단차부 저면(구체적으로는 요부(30)의 저면)으로부터 제2의 막(42)의 표면까지의 높이 T2가 (H + T1)의 값보다 작거나 또는 대략 같아지도록, 제1의 막(41A)보다 연마속도가 빠른 제2의막(42)으로 단차부를 피복한다. 제2의 막(42)은 실시예 7과 달리 다결정 실리콘으로 이루어진다. 제2의 막(42)은 SiH4가스를 사용하고, 기체의 가열온도를 610 ℃ 로 한 CVD 법으로 성막할 수 있다. 제2의 막(42)의 단차부 저부(요부(30)의 저부)에 있어서의 두께를 0.40 ㎛ 로 하였다. 즉, 단차부 저면으로부터 제2의 막의 표면까지의 높이 T2를 0.42 ㎛ 로 하였다. 따라서, T2의 같은 (H + T1)의 값과 대략 같다.
[공정 - 820]
다음에, 다결정 실리콘으로 이루어지는 제2의 막(42)의 표면을 산화시키고, SiO2로 이루어지는 두께 40 nm 의 제3의 막(43)을 형성한다. 제3의 막(43)은, 예를 들면 다음의 조건의 파이로제닉법으로 형성할 수 있다. 그리고, 제3의 막(43)의 막두께는 │T3- (H + T1)│ ≤ 0.1 ㎛ 의 관계를 만족하고 있다.
산화분위기 : O2/ H2= 4 / 1
산화온도 : 950 ℃
[공정 - 830]
다음에, 실시예 6의 [공정 - 640]과 동일한 방법으로, 제2의 막(43) 및 제2의 막(42)을 연마하여, 단차부인 요부(30)의 정상부(기체(10)의 표면)에 형성된 제1의 막(41A)을 노출시킨다(제14도의 (A) 참조). 그리고, 다결정 실리콘으로 이루어지는 제2의 막(42)의 제3의 막(43)에 대한 연마속도비는 20배 정도이다.
[공정 - 840]
이 상태에서는, 제14도의 (A)에 나타낸 바와 같이, 다결정 실리콘으로 이루어지는 제2의 막(42)의 일부분이 노출되어 있다. 그래서, 제1의 막(41A)을 남긴채 다결정 실리콘으로 이루어지는 제2의 막(42)의 표면을 산화시켜서, 제2의 막(42)의 표면에 산화막(42A)(SiO2)을 형성한다(제14도의 (B) 참조). 산화막(42A)의 두께는 0.1 ㎛ 정도이다. 산화막(42A)은, 예를 들면 다음의 조건의 파이로제닉법으로 형성할 수 있다.
산화분위기 : O2/ H2= 4 / 1
산화온도 : 950 ℃
[공정 - 850]
이어서, 실시예 7의 [공정 - 750]과 마찬가지로, 기체(10)의 표면에 남아 있는 제1의 막(41A)을 제거한다(제14도의 (C) 참조). 이로써, 트렌치구조를 가지는 소자분리영역(31)이 형성되고, 한편 소자분리영역(31)의 사이에 예를 들면 반도체소자를 형성할 영역(32)이 형성된다.
이렇게 하여, 실시예 8에서 형성된 트렌치구조를 가지는 소자분리영역(31)은 기체(10)에 형성된 요부(30)와, 이 요부(30)의 저면 및 측벽에 형성된 제1의 막(41B)과, 요부(30)를 메우는 제2의 막(42)과, 제2의 막(42)의 표면부분에 형성된 산화막(42A)으로 이루어진다.
(실시예 9)
실시예 9도 실시예 7의 변형이다. 실시예 9는 본 발명의 제2의 양태에 관한 막평탄화방법의 바람직한 제1의 양태에 관한 것이다. 실시예 9가 실시예 7과 상위한 점은 제1의 막(41)의 형성방법에 있다. 즉, 기체에 형성된 높이 H의 단차부의 최소한 정상부에 단차부 정상부에 있어서의 막두께가 T1의 제1의 막을 형성하는 공정은 기체(10)에 요부(30)로 이루어지는 단차부를 형성한 후, 단차부를 구성하는 요부(30)의 저부를 포함하는 기체(10)의 표면에 제1의 막(41)을 형성하는 공정으로 이루어진다. 다음에, 기체 등의 모식적인 일부단면도인 제15도 및 제16도를 참조하여, 실시예 9의 막평탄화방법을 설명한다. 그리고, 제1의 막은 연마스토퍼로서 기능하여 연마의 균일성을 개선할 뿐만 아니고, 예를 들면 BPSG 로 이루어지는 제2의 막으로부터의 기체에의 불순물의 확산을 방지한다는 실용적인 기능도 가지고 있다.
[공정 - 900]
먼저, 실시예 2의 [공정 - 200]과 동일한 방법으로, 반도체기판으로 이루어지는 기체(10)에 요부(30)를 형성한다. 이 요부(30)는 공지의 포토리소그라피기술 및 에칭기술에 의해 형성할 수 있다. 이 요부(30)가 단차부에 상당한다. 더 상세하게는, 단차부의 정상부는 기체(10)의 표면에 상당하고, 단차부의 저부는 요부(30)의 저부에 상당하고, 단차부의 저면은 요부(30)의 저면에 상당한다. 단차부의 높이 H인 요부(30)의 깊이는 0.30 ㎛ 이다. 그 후, 요부(30)내를 포함하는 기체(10) 전체를 산화처리한다. 이로써, SiO2로 이루어지는 제1의 막(41)이 형성된다(제15도의 (A) 참조). 단차부 정상부에 있어서의 제1의 막(21)의 두께 T1를 20 nm 로 하였다.
[공정 - 910]
다음에, 단차부 저면(구체적으로는 요부(30)의 저면)으로부터 제2의 막(42)의 표면까지의 높이 T2가 (H + T1)의 값보다 작거나 또는 대략 같아지도록, 제1의 막(41)보다 연마속도가 빠른 제2의 막(42)으로 단차부를 피복한다(제15도의 (B) 참조). 이 공정은 실시예 7의 [공정 - 720] 또는 실시예 8의 [공정 - 810]과 동일하게 할 수 있다. 단차부의 저부(구체적으로는 요부(30)의 저부)에 있어서의 제2의 막(42)의 두께를 0.30 ㎛ 로 하였다. 즉, 단차부의 저면으로부터의 제2의 막(42)의 표면의 높이 T2는 0.32 ㎛(= 0.02 ㎛ + 0.30 ㎛)이다. 따라서, T2(= 0.32 ㎛)의 값은 (H + T1)(0.32 ㎛ = 0.02 ㎛ + 0.30 ㎛)의 값과 같다. BPSG 로 제2의 막(42)을 구성하는 경우에는, 제2의 막(42)의 성막 후, 질소가스분위기중에서 예를 들면 900 ℃ × 20 분간, 제2의 막(42)을 리플로시키는 것이 바람직하다.
[공정 - 920]
그 후, 실시예 7의 [공정- 730] 또는 실시예 8의 [공정- 820]과 동일한 방법으로, 제2의 막(42)의 위에 제2의 막보다 연마속도가 느린 산화실리콘으로 이루어지는 제3의 막(43)을 형성한다(제15도의 (C) 참조). 그리고, T3의 값은 실시예 7과 동일한 경우 0.42 ㎛, 또는 실시예 8과 동일한 경우 0.32 ㎛ 정도이다.
[공정 - 930]
다음에, 실시예 6의 [공정 - 640] 과 동일한 방법으로, 제3의 막(43) 및 제2의 막(42)을 연마하여, 단차부인 요부(30)의 정상부(기체(10)의 표면)에 형성된제1의 막(41)을 노출시킨다(제16도의 (A) 참조).
[공정 - 940]
그 후, 제2의 막(42)을 다결정 실리콘으로 구성한 경우에는, 실시예 8의 [공정 - 840]과 동일한 처리를 제2의 막(42)에 행한 후, 실시예 7의 [공정 - 750]과 마찬가지로, 기체(10)의 표면에 납아 있는 제1의 막(41)을 제거한다(제16도의 (B) 참조). 이로써, 트렌치구조를 가지는 소자분리영역(31)이 형성되고, 한편 소자분리영역(31)의 사이에 예를 들면 반도체소자를 형성할 영역(32)이 형성된다.
(실시예 10)
실시예 10도 실시예 7의 변형이다. 실시예 10은 본 발명의 제2의 양태에 관한 막평탄화방법의 바람직한 제2의 양태에 관한 것이다. 실시예 10이 실시예 7과 상위한 점은 제1의 막(41)의 형성방법에 있다. 즉, 기체에 형성된 높이 H의 단차부의 최소한 정상부에 단차부 정상부에 있어서의 막두께가 T1의 제1의 막을 형성하는 공정은 기체(10)에 제1의 막(41)을 형성한 후, 기체 (10)에 요부(30)로 이루어지는 단차부를 형성하는 공정으로 이루어진다. 다음에, 기체 등의 모식적인 일부단면도인 제17도 및 제18도를 참조하여, 실시예 10의 막평탄화방법을 설명한다.
[공정 - 1000]
먼저, 실시예 3과 마찬가지로, 기체(10)의 표면에만 제1의 막(41)을 형성한다. 즉, 기체(10)의 표면에, 예를 들면 CVD 법으로 산화실리콘(SiO2)이나 질화실리콘(Si3N4), 또는 산화실리콘과 질화실리콘의 2층막으로 이루어지는 제1의 막(41)을형성한다. 이어서, 포토리소그라피기술 및 에칭기술을 이용하여 제1의 막(41) 및 기체(10)를 선택적으로 에칭하여, 기체(10)에 요부(30)로 이루어지는 단차부를 형성한다(제17도의 (A) 참조). 제1의 막(41)은 기체(10)의 표면에만 형성되어 있다. 즉, 기체 (10)에 형성된 단차부의 정상부에만 제1의 막(41)이 형성된다. 단차부의 높이 H 인 요부(30)의 깊이를 0.30 ㎛ 로 하였다. 한편, 단차부 정상부(기체(10)의 표면)에 있어서의 제1의 막(21)의 두께 T1를 20 nm 로 하였다.
[공정 - 1010]
다음에, 단차부 저면(구체적으로는 요부(30)의 저면)으로부터 제2의 막(42)의 표면까지의 높이 T2가 (H + T1)의 값보다 작거나 또는 대략 같아지도록, 제1의 막(41)보다 연마속도가 빠른 제2의 막(42)으로 단차부를 피복한다(제17도의 (B) 참조). 이 공정은 실시예 7의 [공정 - 720] 또는 실시예 8의 [공정 - 810]과 동일하게 할 수 있다. 단차부의 저부(구체적으로는 요부(30)의 저부)에 있어서의 제2의 막(42)의 두께를 0.30 ㎛ 로 하였다. 즉, 단차부의 저면으로부터의 제2의 막(42)의 표면의 높이 T2는 0.25 ㎛ 이다. 따라서, T2(= 0.27 ㎛)의 값은 (H + T1)(0.32 ㎛ = 0.30 ㎛ + 0.02 ㎛)의 값보다 작다. BPSG 로 제2의 막(42)을 구성하는 경우에는, 제2의 막(42)의 성막 후, 질소가스분위기중에서 예를 들면 900 ℃ × 20 분간, 제2의 막(42)을 리플로시키는 것이 바람직하다.
[공정 - 1020]
그 후, 실시예 7의 [공정 - 730] 또는 실시예 8의 [공정 - 820]과 동일한 방법으로, 제2의 막(42)의 위에 제2의 막보다 연마속도가 느린 산화실리콘으로 이루어지는 제3의 막(43)을 형성한다(제17도의 (C) 참조).
[공정 - 1030]
다음에, 실시예 6의 [공정 - 640]과 동일한 방법으로, 제3의 막(43) 및 제2의 막(42)을 연마하여, 단차부인 요부(30)의 정상부(기체(10)의 표면)에 형성된 제1의 막(41)을 노출시킨다(제18도의 (A) 참조).
[공정 - 1040]
그 후, 제2의 막(42)을 다결정 실리콘으로 구성한 경우에는, 실시예 8의 [공정 - 840]과 동일한 처리를 제2의 막(42)에 행한 후, 실시예 7의 [공정 - 750]과 마찬가지로, 기체(10)의 표면에 남아 있는 제1의 막(41)을 제거한다(제18도의 (B) 참조). 이로써, 트렌치구조를 가지는 소자분리영역(31)이 형성되고, 한편 소자분리영역(31)의 사이에 예를 들면 반도체소자를 형성할 영역(32)이 형성된다.
그리고, 제2의 막(42)이 예를 들면 BPSG 로 이루어지는 경우, 제2의 막(42)으로부터 기체에 불순물이 확산하여, 문제가 생길 우려가 있다. 이와 같은 우려가 있을 경우에는, 제2의 막(42)을 다결정 실리콘과 BPSG 의 2층으로 구성하면 된다.
(실시예 11)
실시예 11은 본 발명의 제3의 양태에 관한 막평탄화방법에 관한 것이다. 실시예 11에 있어서는, 배선과 배선의 사이에 형성되는 절연막의 평탄화, 소위 층간절연층의 평탄화를 의도하고 있다. 실시예 11에 있어서는, 기체는 반도체기판으로 구성되어 있다. 또, 단차부는 기체 위에 형성된 LOCOS 구조를 가지는소자분리영역(15)의 위에 형성된 배선(50)으로 구성되어 있다(제19도의 (A) 참조). 즉, 단차부는 2층(즉, n = 2)이고, 제1번째의 단차부는 LOCOS 구조를 가지는 소자분리영역(15)으로 이루어지고, 제2번째의 단차부는 배선(50)으로 이루어진다. 실시예 11에 있어서는, 단차부 저부의 위쪽의 막은 4층(k = 2 이고, 제2k번째의 막은 제4번째의 막임)으로 구성되어 있다.
제(2m-1)번째의 막(단, m = 1, 2, …, k 이고, 실시예 11에 있어서는 k = n = 2 임)은 산화실리콘(SiO2)으로 이루어지고, 제2m번째의 막은 불순물을 함유한 산화실리콘(구체적으로는 BPSG)으로 이루어진다. 제1의 막은 단차부의 정상부뿐만아니고, 단차부의 측벽 및 저면에도 형성되어 있다. 제2m번째의 막으로부터 제2번째의 막까지의 각 막은 화학적 기계 연마법(CMP 법)에 의해 연마된다. 그리고, 제1의 막은 연마스토퍼로서 기능하여 연마의 균일성을 개선할 뿐만 아니고, 예를 들면 BPSG 로 이루어지는 제2의 막으로부터의 기체에의 불순물의 확산을 방지한다는 실용적인 기능도 가지고 있다.
실시예 11에 있어서는, n 층의 단차부의 최저면으로부터 최정상부까지의 높이를 H 로 하고, n 층의 단차부의 최정상부에 있어서의 제1번째의 막의 두께를 T1로 하고, n 층의 단차부의 최저면으로부터 제2k번째의 막(단, 2 ≤ k 임)의 표면까지의 높이를 T2k로 하였을 때, T2k의 값을 (H + T1)의 값보다 크게 하였다.
또한, 실시예 11에 있어서는, k = n = 2 이고, n 층의 단차부의 최정상부에 있어서의 제1번째의 막의 두께를 T1로 하고, n 층의 단차부의 최저부로부터 i 번째(단, i = 1, 2, …, n)의 단차부의 높이를 Hi 로 하였을 때, n 층의 단차부의 최저면으로부터 제(2j+1)번째의 막(단, j = 1, 2, …, k-1 이고, 2 ≤ k 임)의 표면까지의 높이 T2j+1는,
와 대략 같다.
다음에, 기체 등의 모식적인 일부단면도인 제19도 및 제20도를 참조하여, 실시예 11의 막평탄화방법을 설명한다.
[공정 - 1100]
먼저, 실시예 1의 [공정 - 100]과 동일한 방법으로, LOCOS 구조를 가지는 소자분리영역(15)의 위에 배선(50)을 형성한다. 소자분리영역(15) 위의 배선(50)은, 예를 들면 두께가 0.10 ㎛ 의 인(P)을 도프한 다결정 실리콘층(12) 및 두께가 0.10 ㎛ 의 텅스텐실리사이드(WSi2)층 (13)으로 구성되어 있다. n 층의 단차부의 최저면으로부터 최정상부까지의 높이 H (= H1+ H2)는 0.35 ㎛ 이다. 즉, 소자분리영역(15)(제1번째의 단차부)의 높이 (H1)는 0.15 ㎛ 이고, 배선 (50)(제2번째의 단차부)의 높이 (H2)는 0.20 ㎛ 이다.
[공정 - 1110]
실시예 6의 [공정 - 610]과 동일한 방법으로, 기체(10)에 형성된 n 층(단, n ≥ 2 이고, 실시예 11에 있어서는 n = 2)의 단차부를 제1번째의 막(51)으로 피복한다(제19도의 (B) 참조). 제1번째의 막(51)은 산화실리콘(SiO2)으로 이루어진다. 제1번째의 막(51)의 두께를 0.10 ㎛ 로 하였다. 즉, n 층의 단차부의 최정상부에 있어서의 제1번째의 막의 두께 T1는 0.10 ㎛ 이다.
[공정 - 1120]
다음에, 제1의 막(51)보다 연마속도가 느린 제2의 막(52)을 제1의 막(51) 위에 형성하고, 제2의 막(52)으로 단차부를 피복한다. 제2의 막(52)은 실시예 11에 있어서는 BPSG 로 이루어지고, 예를 들면 저압 CVD 법에 의해 형성할 수 있다. 이 공정은 실시예 6의 [공정- 620]과 동일하게 할 수 있다. 제2의 막(52)의 두께를 0.17 ㎛ 로 하였다. 따라서, T2는,
이다.
[공정 - 1130]
그 후, 제2의 막(52)위에 제2의 막(52)보다 연마속도가 느린 제3의 막(53)(제(2m+1)번째의 막이고, m = 1 임)을 형성한다(제19도의 (C) 참조), 제3의 막(53)은, 예를 들면 테트라에톡시릴란(TEOS)을 사용한 플라즈마 CVD 법에 의해 형성된 산화실리콘으로 하였다. 그리고, 제3의 막(53)을 질화실리콘(Si3N4)으로 구성할 수도 있다. 제3의 막(53)의 막두께를 30 nm 로 하였다. 따라서, n 층의 단차부의 최저면으로부터 제(2m+1 = 3)번째의 막(53)의 표면까지의 높이 T3는,
이다.
한편, n = 2, j = 1 이므로,
의 값은 0.30 ㎛ 로 되며, T3의 값과 같다.
그리고, 본 발명의 제3의 양태에 관한 막평탄화방법에 있어서는, [공정 - 1120] 및 [공정 - 1130]을 (k-1)회 반복하지만, 실시예 11에 있어서는 k = 2 로 하였으므로, [공정 - 1120] 및 [공정 - 1130]을 1회 실행한다.
[공정 - 1140]
그 후, 제(2k-1 = 3)번째의 막(53)보다 연마속도가 빠른 제(2k = 4)번째의 막(54)을 제(2k-1 = 3)번째의 막(53) 위에 형성한다(제20도의 (A) 참조). 이 공정은 [공정 - 1120]과 동일하게 할 수 있다. 제4번째의 막(54)의 두께를 0.50 ㎛ 로 하였다. (H + T1)의 값은,
이다. 또, n 층(2층)의 단차부의 최저면으로부터 제(2k = 4)번째의 막(54)의 표면까지의 높이 T2k의 값은,
이다. 따라서, T2k의 값은 (H + T1)의 값보다 크다.
[공정 - 1150]
그 후, 제(2k = 4)번째의 막(54)으로부터 제2번째의 막(52)까지를 연마하고, n 층의 단차부의 최정상부에 형성된 제1번째의 막을 노출시킨다. 이 공정은 실시예 6의 [공정 - 640]과 동일하게 할 수 있다. 연마의 도중에 있어서의 기체 등의 모식적인 일부단면도를 제20도의 (B)에 나타낸다. 또, 연마 완료시에 있어서의 기체 등의 모식적인 일부단면도를 제20도의 (C)에 나타낸다.
제1번째의 단차부의 높이 H1는 0.15 ㎛ 이다. 한편, 단차부의 최저면인 기체(10)의 표면을 기준으로 하였을 때의, 제1번째의 단차부의 위쪽에 형성된 제3번째의 막(53)의 표면의 높이는,
이다. 따라서, 단차부의 최저면인 기체(10)의 표면을 기준으로 하였을 때의 제1번째의 단차부의 위쪽에 형성된 제3번째의 막(53)의 높이와, n 층의 단차부의 최정상부에 있어서의 제1번째의 막의 표면의 높이는 같다.
그러므로, 제2k번째의 막(실시예 11에 있어서는 제4번째의 막(54))으로부터 제2번째의 막(52)까지를 연마하여, n 층의 단차부의 최정상부에 형성된 제1번째의 막(51)을 노출시켰을 때, 이러한 n 층의 단차부의 최정상부에 형성된 제1번째의 막(51)이 연마스토퍼로 될 뿐만 아니고, 제1번째의 단차부의 위쪽에 형성된 제(2m+1)번째의 막(실시예 11에 있어서는, 제20도의 (C)에 있어서 제3번째의 막(53A)으로 나타냄)도 연마스토퍼로서 기능한다. 따라서, 제k번째의 막(제4번째의 막(54))이나 제2m번째의 막(제2번째의 막(52))이 지나치게 연마되는 것을 효과적으로 억제할 수 있다.
그리고, 제2m번째의 막(단, m = 1, 2, …, k 이고, 2 ≤ k 임)은 다결정 실리콘, 또는 불순물을 함유한 산화실리콘과 다결정 실리콘의 적층으로 구성해도 된다. 또, 제(2m-1)번째의 막은 질화실리콘, 또는 산화실리콘과 질화실리콘의 적층으로 구성해도 된다.
이렇게 하여, 실시예 11의 막평탄화방법에 의해, n 층의 단차부의 사이에 형성되고, 2k 층의 절연막이 적층되고, 그리고 표면을 평탄화시킨 다층절연막이 얻어진다. 이 다층절연막의 제1층째는 n 층의 단차부의 최정상부를 피복하고 있다. 한편, 단차부 저부의 위쪽에 있어서의 다층절연막의 표면의 일부분은 제2k번째의 층으로 이루어진다. 또한, n 층의 단차부의 최정상부를 피복한 절연막의 제1층과 이러한 제2k번째의 층과의 사이에는, 제2m'번째의 층(단, m = 1, 2, …, k-1 이고, 2 ≤ k 임) 및 제(2m'+1)번째의 층이 노출되어 있다. 그리고, 제2m'번째의 층은 제 (2m'±1)번째의 층보다 연마속도가 빠르다. 또한, 제2k번째의 층은 제(2k-1)번째의층보다 연마속도가 빠르다.
(실시예 12)
실시예 12는 실시예 11의 변형이고, 본 발명의 제3의 양태에 관한 막평탄화방법의 바람직한 양태에 관한 것이다. 실시예 12가 실시예 11과 상위한 점은 실시예 11의 [공정 - 1140]과 [공정 - 1150]의 사이에, 제2k번째의 막(실시예 12에 있어서는 제4번째의 막(54))보다 연마속도가 느린 제(2k+1)번째의 막(실시예 12에 있어서는 제5번째의 막(55))을 제2k번째의 막 위에 형성하는 공정을 포함하는 점, 실시예 11의 [공정 - 1150]에 있어서, 제 (2k+1)번째의 막(실시예 12에 있어서는 제5번째의 막(55))으로부터 제2번째의 막까지를 연마하는 점, 및 제2k번째의 막(실시예 12에 있어서는 제4번째의 막(54))의 막두께를 변화시킨 점에 있다. 실시예 12에 있어서는, 단차부 저부의 위쪽의 막을 5층(2k + 1 = 2 × 2 + 1)으로 구성되어 있다. 제5번째의 막(55)은 산화실리콘(SiO2)으로 이루어진다.
그리고, 실시예 12에 있어서도, k = n = 2 이고, n 층의 단차부의 최정상부에 있어서의 제1번째의 막의 두께를 T1로 하고, n 층의 단자부의 최저부로부터 i 번째(단, i = 1, 2, …, n)의 단차부의 높이를 Hi로 하였을 때, n 층의 단차부의 최저면으로부터 제(2j+1)번째의 막(단, j = 1, 2, …, k-1 이고, 2 ≤ k 임)의 표면까지의 높이 T2j+1는,
와 대략 같다.
다음에, 기체 등의 모식적인 일부단면도인 제21도를 참조하여, 실시예 12의 막평탄화방법을 설명한다.
[공정 - 1200]
먼저, 실시예 11의 [공정 - 1100]과 마찬가지로, LOCOS 구조를 가지는 소자분리영역(15)의 위에 배선(50)을 형성한다. 제1번째의 단차부를 구성하는 소자분리영역(15)의 높이 (H1)는 0.15 ㎛ 이고, 제2번째의 단차부를 구성하는 배선(50)의 높이 (H2)는 0.20 ㎛ 이고, n 층의 단차부의 최저면으로부터 최정상부까지의 높이 H (= H1+ H2)는 0.35 ㎛ 이다.
[공정 - 1210]
실시예 11의 [공정 -1110]과 마찬가지로, 기체(10)에 형성된 n 층(단, n ≥ 2 이고, 실시예 11에 있어서는 n = 2)의 단차부를 제1번째의 막(51)으로 피복한다. 제1번째의 막(51)은 산화실리콘(SiO2)로 이루어진다. 제1번째의 막(51)의 두께를 0.10 ㎛ 로 하였다. 즉, n 층의 단차부의 최정상부에 있어서의 제1번째의 막의 두께 T1는 0.10 ㎛ 이다.
[공정 - 1220]
다음에, 실시예 11의 [공정 - 1120]과 마찬가지로, 제1의 막(51)보다 연마속도가 빠른 제2의 막(52)을 제1의 막(51)위에 형성하고, 제2의 막(52)으로 단차부를피복한다. 제2의 막(52)의 두께를 0.17 ㎛ 로 하였다. 따라서, T2는,
이다.
[공정 - 1230]
그 후, 실시예 11의 [공정 - 1130]과 마찬가지로, 제2의 막(52) 위에 제2의 막(52)보다 연마속도가 느린 제3의 막(53)(제(2m+1)번째의 막이고, m = 1임)을 형성한다. 제3의 막(53)의 막두께를 30 nm 로 하였다. 따라서, n 층의 단차부의 최저면으로부터 제(2m+1 = 3)번째의 막(53)의 표면까지의 높이 T3는,
이다.
한편, n = 2, j = 1 이므로,
의 값은 0.30 ㎛ 로 되며, T3의 값과 같다.
그리고, 실시예 12에 있어서도 k = 2 로 하였다. 그러므로, [공정 - 1220] 및 [공정 - 1230]을 (k-1)회 반복하는 것은 실시예 12에 있어서는 [공정 - 1220] 및 [공정 - 1230]을 1회 실행하는 것을 의미한다.
[공정 - 1240]
그 후, 제(2k-1 = 3)번째의 막(53)보다 연마속도가 빠른 제(2k = 4)번째의 막(54)을 제(2k-1 = 3)번째의 막(53)위에 형성한다(제21도의 (A) 참조). 이 공정은 기본적으로는 [공정 - 1220]과 동일하게 할 수 있다. 단, 제4번째의 막(54)의 두께를 0.12 ㎛ 로 하였다. (H + T1)의 값은,
이다. 또, n 층(2층)의 단차부의 최저면으로부터 제(2k = 4)번째의 막(54)의 표면까지의 높이 T2k의 값은,
이다. 따라서, T2k의 값은 (H+ T1)의 값보다 작다.
[공정 - 1250]
다음에, 제(2k = 4)번째의 막(54)보다 연마속도가 느린 제(2k+1 = 5)번째의 막(55)을 제(2k = 4)번째의 막(54)의 위에 형성한다(제21도의 (B) 참조). 제5번째의 막(55)의 막은, 예를 들면 테트라에톡시실란(TEOS)을 사용한 플라즈마 CVD 법에 의해 형성된 산화실리콘으로 하였다. 그리고, 제5의 막(55)을 질화실리콘(Si3N4)으로 구성할 수도 있다. 제5의 막(55)의 막두께를 30 nm 으로 하였다. 따라서, n 층의 단차부의 최저면으로부터 제(2k+1 = 5)번째의 막(55)의 표면까지와 높이 T5는,
이다.
n 층의 단차부의 최저면으로부터 최정상부까지의 높이를 H 로 하고, n 층의 단차부의 최저면으로부터 제(2k+1 = 5)번째의 막(55)의 표면까지의 높이를 T2k+1로 하였을 때, T2k+1는 H + T1과 같다. 따라서, 실시예 12에 있어서는,
의 관계를 만족하고 있다.
[공정 - 1260]
그 후, 제(2k+1=5)번째의 막(55)으로부터 제2번째의 막(52)까지를 연마하여, n 층의 단차부의 최정상부에 형성된 제1번째의 막을 노출시킨다. 이 공정은 실시예 6의 [공정 - 640]과 동일하게 할 수 있다. 연마완료시에 있어서의 기체등의 모식적인 일부단면도를 제21도의 (C)에 나타낸다.
제1번째의 단차부의 높이 H1는 0.15 ㎛ 이다. 한편, 단차부의 최저면인 기체(10)의 표면을 기준으로 하였을 때의, 제1번째의 단차부의 위쪽에 형성된 제3번째의 막(53)의 표면의 높이는,
이다. 따라서, 단차부의 최저면인 기체(10)의 표면을 기준으로 하였을 때의, 단차부 저부의 위쪽에 형성된 제5번째의 막(55)의 높이와, 제1번째의 단차부의 위쪽에 형성된 제3번째의 막(53A)의 높이와, n 층의 단차부의 최정상부에 있어서의 제1번째의 막의 표면의 높이는 같다.
그러므로, 제(2k+1)번째의 막으로부터 제2번째의 막까지를 연마하여, n 층의 단차부의 최정상부에 형성된 제1번째의 막을 노출시켰을 때, 이러한 n 층의 단차부의 최정상부에 형성된 제1번째의 막(51), 및 단차부 저부의 위쪽에 형성된 제5번째의 막(55)이 연마스토퍼로 될 뿐만 아니고, 제1번째의 단차부의 위쪽에 형성된 제3번째의 막(53)도 연마스토퍼로 된다. 따라서, 제4번째의 막(54)이나 제2번째의 막(52)이 지나지게 연마되는 것을 한층 효과적으로 억제할 수 있다.
그리고, 제(2m'-1)번째의 막(단, m'= 1, 2, …, k+1 이고, 2 ≤ k 임)의 막은 질화실리콘, 또는 산화실리콘과 질화실리콘의 적층으로 구성해도 된다. 또, 제2m번째의 막(단, m = 1, 2, …, k 이고, 2 ≤ k 임)은 다결정 실리콘, 또는 불순물을 함유한 산화실리콘과 다결정 실리콘의 적층으로 구성해도 된다.
이렇게 하여, 실시예 12의 막평탄화방법에 의해 n 층의 단차부의 사이에 형성되고, (2k+1)층의 절연막이 적층되고, 그리고 표면이 평탄화된 다층절연막이 얻어진다. 이 다층절연막의 제1층째는 n 층의 단차부의 최정상부를 피복하고 있다. 한편, 단차부 저부의 위쪽에 있어서의 다층절연막의 표면의 일부분은 제(2k+1)번째의 층으로 이루어진다. 또한, n 층의 단차부의 최정상부를 피복한 절연막의 제1층과 이러한 제(2k+1)번째의 층과의 사이에는, 제2m번째의 층(단, m = 1, 2, …, k 이고, 2 ≤ k 임) 및 제(2m+1)번째의 층(단, m = 1, 2, …, k-1 이고, 2 ≤ k 임)이 노출되어 있다. 그리고, 제2m번째의 층은 제(2m±1)번째의 층보다 인마속도가 빠르다. 또, 제(2k+1)번째의 층은 제2k번째의 층보다 연마속도가 느리다.
(실시예 13)
실시예 13은 실시예 12의 변형이다. 실시예 13이 실시예 12와 상위한 점은 제2m번째의 막(단, m = 1, 2, …, k 이고, 2 ≤ k 임)의 막두께가 상이한 점에 있다.
즉, 실시예 12에 있어서는, k = n = 2 이고, n 층의 단차부의 최정상부에 있어서의 제1번째의 막의 두께를 T1 로 하고, n 층의 단차부의 최저부로부터 i 번째(단, j = 1, 2, …, n)의 단차부의 높이를 Hi 로 했을 때, n 층의 단차부의 최저면으로부터 제(2j+1)번째의 막(단, j = 1, 2, …, k-1 이고, 2 ≤ k 임)의 표면까지의 높이 T2j+1는,
와 대략 같게 하였다.
한편, 실시예 13에 있어서는, k = n = 2 이고, n 층의 단차부의 최정상부에있어서의 제1번째의 막의 두께를 T1로 하고, n 층의 단차부의 최저부로부터 i 번째 (단, i = 1, 2, …, n)의 단차부의 높이를 Hi 로 하였을 때, n 층의 단차부의 최저면으로부터 제(2j+1)번째의 막(단, j = 1, 2, …, k-1 이고, 2 ≤ k 임)의 표면까지의 높이 T2j+1는 T1+ Hi와 대략 같게 하였다.
제1번째의 막(51)으로부터 제5번째의 막(55)의 막두께를 다음에 나타낸다.
제1번째의 막(51) : 0.10 ㎛
제2번째의 막(52) : 0.12 ㎛
제3번째의 막(53) : 0.03 ㎛
제4번째의 막(54) : 0.17 ㎛
제5번째의 막(55) : 0.03 ㎛
실시예 13에 있어서의 막평탄화방법의 각 공정은 실시예 12와 동일하게 할 수 있으므로, 상세한 설명은 생략한다.
실시예 13에 있어서도, 제(2k+1)번째의 막으로부터 제2번째의 막까지를 연마하여, n 층의 단차부의 최정상부에 형성된 제1번째의 막을 노출시켰을 때, 이러한 n 층의 단차부의 최정상부에 형성된 제1번째의 막(51), 및 단차부 저부의 위쪽에 형성된 제5번째의 막(55)이 연마스토퍼로 될 뿐만 아니고, 제1번째의 단차부의 위쪽에 형성된 제3번째의 막(53)도 연마스토퍼로 된다. 따라서, 제4번째의 막(54)이나 제2번째의 막(52)이 지나지게 연마되는 것을 한층 효과적으로 억제할 수 있다.
이상, 본 발명을 바람직한 실시예에 따라서 설명하였으나, 본 발명은 이들실시예에 한정되는 것은 아니다. 각 실시예에서 설명한 수치나 조건을 예시이고, 적절히 변경할 수 있다. 단차부는 배선이나 소자분리영역 이외에도, 어떠한 요소로 구성되어 있어도 된다.
실시예에 있어서, 배선(14,50)을 MOS 형 트랜지스터의 게이트전극, 또는 게이트전극이 연재한 것으로 하였다. 그러나, 배선(14,50)으로서는, 이와 같은 구성에 한정되지 않고, 적절히 구성을 변경할 수 있다. 또, 기체(10)도 실리콘반도체기판에 한정되지 않는다. 기체(10)를, 예를 들면 GaAs 등의 화합물반도체기판으로 구성할 수 있다. 또한, 기체(10)를 실리콘반도체기판에 형성된 트렌치소자분리영역으로 하고, 배선(14)을 트렌치소자분리영역 위에 형성한 구조로 할 수도 있다.
본 발명의 제1 및 제2의 양태에 관한 실시예에 있어서는, 단차부의 단차수를 1단(段) 또는 2단으로 하여 설명하였으나, 더 많은 단수(段數)이어도 된다. 또, 본 발명의 제3의 양태에 관한 실시예에 있어서는, 단차부의 단차의 수를 2단으로 하여 설명하였으나, 그 이외의 단수이어도 된다. 본 발명의 제3의 양태에 관한 실시예에 있어서는, k = n = 2의 경우를 예로 들어 설명하였으나, n은 1 이상이면 된다. 또, k 의 값은 2 이상이면 되고, k 의 값은 n 미만이거나 n 을 초과해도 된다. 막평탄화방법으로서 본 발명의 제1, 제2및 제3의 양태중 어느 것을 채용하는가는 단차부의 형상이나 높이, 단차부와 단차부의 사이의 간격 등에 따라서 적절히 결정하면 된다.
이상 설명한 바와 같이, 본 발명의 막평탄화방법에 의하면, 제1의 막과 제2의 막보다 연마속도가 빠른 제2의 막을 적층한 후, 또는 연마속도가 느린 막과 연마속도가 빠른 막을 교호로 적층한 후, 평탄화를 위한 연마를 행하므로, 단차부의 정상부에 형성되어 있는 제1의 막이나 연마속도가 느린 막이 연마스토퍼로서 기능한다. 그러므로, 제2의 막이나 연마속도가 빠른 막의 연마는 제1의 막이나 연마속도가 느린 막에 의해 제어할 수 있으므로, 기체에 있어서 연마 후의 막에 국소적인 요철이 발생하는 것을 효과적으로 억제할 수 있다. 따라서, 균일성을 손상하지 않고 연마에 의한 막평탄화를 실현할 수 있다. 또한, 제1의 막이나 연마속도가 느린 막을 연마스토퍼로 사용하고 있으므로, 막두께 제어성의 향상을 도모할 수 있다. 또한, 각 막을 과잉으로 연마를 해도, 원하는 막두께보다 감소시키지 않는 것도 가능하게 되어, 웨이퍼면내의 연마균일성을 향상시킬 수 있다.
그 결과, 포토리소그라피기술에 있어서의 노광시의 노광초점심도마진을 증대시킬 수 있다. 또, 접속공의 형성에 있어서의 오버에칭량을 감소시킬 수 있으므로, 배선의 신뢰성의 향상을 도모하는 것이 가능하게 된다. 또, 트렌치소자분리영역의 연마법에 의한 평탄화에 있어서, 기체에의 대미지발생방지와, 기체표면과 소자분리 영역과의 평활화의 양립을 도모할 수 있고, 넓은 소자분리영역에 있어서도 막두께감소(디슁)가 생기지 않는 연마를 확립할 수 있다. 그러므로, 반도체장치의 제조수율이 향상되고, 양산화에 용이하게 대응하는 것이 가능하게 된다.
또, 본 발명의 제2의 양태 또는 제3의 양태에 관한 막평탄화방법에 있어서, 단차부 저부의 위쪽에 형성하는 제3의 막이나 제(2k+1)번째의 막의 표면을 단차부 정상부에 형성한 제1의 막의 표면에 대하여 ±0.1 ㎛ 의 범위내의 높이로 형성하면, 충분한 연마여유도를 확보할 수 있다. 그러므로, 각 막의 표면을 대략 평탄면으로 연마할 수 있다.
또한, 본 발명에 있어서, 제2m번째의 막을 구성하는 재료와 제(2m±1)번째의 막을 구성하는 재료를 적절히 선택함으로써, 각 막에 대하여 충분한 연마속도비를 얻을 수 있다.
제1도는 실시예 1의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제2도는 실시예 1의 변형의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제3도는 실시예 2의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제4도는 실시예 3의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제5도는 실시예 4의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제6도는 실시예 5의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제7도는 실시예 6의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제8도 및 제9도는 실시예 6에 있어서의 연마공정도.
제10도는 실시예 6에 있어서의 각 막의 표면높이와 연마시간과의 관계를 나타낸 도면.
제11도는 실시예 6의 변형의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제12도는 실시예 7의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제13도는 제12도에 계속해서, 실시예 7의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제14도는 실시예 8의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제15도는 실시예 9의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제16도는 제15도에 계속해서, 실시예 9의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제17도는 실시예 10의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제18도는 제17도에 계속해서, 실시예 10의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제19도는 실시예 11의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제20도는 제19도에 계속해서, 실시예 11의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제21도는 실시예 12의 반도체장치에 있어서의 막평탄화방법의 각 공정을 설명하기 위한 기체 등의 모식적인 일부단면도.
제22도는 실시예 1 및 실시예 2에 있어서의 제2의 막의 두께가 부적절한 경우의 문제점을 나타낸 기체 등의 모식적인 일부단면도.
제23도는 실시예 6에 있어서의 제2의 막의 두께가 부적절한 경우의 문제점을 나타낸 기체 등의 모식적인 일부단면도.
제24도는 종래의 연마평탄화기술의 개요를 나타낸 반도체기판 등의 모식적인 일부단면도.
제25도는 종래의 CMP 법을 이용한 트렌치소자분리영역 형성방법의 문제점을 설명하기 위한 반도체기판 등의 모식적인 일부단면도.
* 도면의 주요부분에 대한 부호의 설명
(10): 기체, (14,50): 배선, (15): LOCOS 구조를 가지는 소자분리영역, (21,21A,21B), (41,41A,41B): 제1의 막, (22,42): 제2의 막, (22A): 산화막, (43): 제3의 막, (30): 요부, (31): 소자분리영역, (32): 반도체소자 형성영역.

Claims (10)

  1. 정상면과 저면을 가지는 단차부가 형성된 적어도 하나의 반도체 기체를 제공하는 단계,
    상기 기체의 전체 면과 상기 단차부 위로 제1 막을 형성하는 단계,
    상기 제1 막보다 연마속도가 빠른 제2 막으로 상기 제1 막으로 덮인 상기 단차부를 피복하는 단계,
    상기 제2 막을 연마하여, 상기 단차부의 정상부에 형성된 상기 제1 막을 노출시키는 단계,
    상기 연마를 멈추는 단계, 그리고
    상기 연마를 멈춘 후, 상기 단차부 정상부의 상기 제1 막을 제거하는 단계를 포함하고,
    상기 단차부는 적어도 하나의 배선층 및 소자분리영역을 포함하고,
    상기 단차부의 정상면은 배선층을 포함하고,
    상기 단차부의 저면은 소자분리영역을 포함하고,
    상기 제1 막은 산화실리콘 및 질화실리콘 중 어느 한쪽 또는 양쪽을 적층한 막을 포함하고,
    상기 단차부의 저면으로부터 상기 제2 막의 표면까지의 높이는 상기 단차부의 높이와 상기 단차부 정상부의 위에 형성된 상기 제1 막의 두께의 합과 최소한 같고,
    상기 제2 막은 불순물을 함유한 산화실리콘 및 다결정 실리콘 중 어느 한쪽 또는 양쪽을 적층한 막을 포함하는
    반도체 장치의 막 평탄화 방법.
  2. 높이 H인 정상부와 저면을 갖는 단차부가 윗면에 하나 이상 형성되어 있는 기체를 포함하는 반도체 장치의 막 평탄화 방법으로서,
    상기 기체의 전체면과 상기 단차부 위에 막두께가 T1인 제1 막을 형성하는 단계,
    상기 단차부의 저면으로부터 표면까지의 높이 T2가 (H + T1) 보다 작거나 같으며 상기 제1 막보다 연마속도가 빠른 제2 막으로 상기 제1 막으로 덮인 상기 기체와 상기 단차부를 피복하는 단계,
    상기 제2 막의 위에 상기 제2 막보다 연마속도가 느린 제3 막을 형성하는 단계,
    상기 단차부의 정상부에 형성된 상기 제1 막이 노출되기까지 상기 제3 막 및 상기 제2 막을 연마하는 단계, 그리고
    상기 연마 단계 후, 상기 단차부의 정상부 상의 상기 제1 막을 제거하는 단계를 포함하고,
    상기 단차부는 상기 기체상에 형성된 요부로 이루어지고,
    상기 제1 막은 상기 단차부의 저면과 정상면을 피복하고,
    상기 제1 막은 산화실리콘 및 질화실리콘 중 어느 한쪽 또는 양쪽이 적층된 막을 포함하고,
    상기 제1 막 형성 단계는 상기 단차부 및 상기 제1 막이 돌출부를 형성하도록 상기 기체에 상기 제1 막을 적층하는 단계를 포함하고,
    상기 제2 막은 불순물을 함유한 산화실리콘 및 다결정실리콘 중 어느 한쪽 또는 양쪽이 적층된 막을 포함하고,
    상기 단차부 저면으로부터 상기 제3 막의 정상면까지의 높이를 T3라고 하면,
    상기 제3 막은 산화실리콘 및 질화실리콘 중 어느 한쪽 또는 양쪽이 적층된 막을 포함하는
    반도체 장치의 막 평탄화 방법.
  3. (가) 적어도 n 개(단, n은 2 이상임)의 중첩된 단차부를 반도체 기체에 형성하는 단계,
    (나) 상기 중첩된 단차부와 상기 기체의 전체면을 제1번째의 막으로 피복하는 단계,
    (다) 상기 제1번째의 막보다 연마속도가 빠른 제2m번째(단 m=1, 2, …, k-1 이고, 2≤k임)의 막을 상기 제1번째의 막 위에 형성하고, 이어서 상기 제2m번째의막보다 연마속도가 느린 제(2m+1)번째의 막을 상기 제2m번째의 막 위에 형성하는 단계를 (k-1)회 반복하는 단계,
    (라) 제(2k-1)번째의 막보다 연마속도가 빠른 제2k번째의 막을 상기 제(2k-1)번째의 막 위에 형성하는 단계, 그리고
    (마) 상기 모든 막을 연마하여 상기 중첩된 단차부의 최정상부에 형성된 제1번째의 막을 노출하는 단계
    를 포함하는 반도체 장치의 막 평탄화 방법.
  4. 제3항에 있어서,
    상기 중첩된 단차부의 최저면으로부터 최정상부까지의 높이를 H 라 하고, 상기 중첩된 단차부의 최정상부에서의 제1번째의 막의 두께를 T1라 하고, 상기 중첩된 단차부의 최저면으로부터 상기 제2k번째의 막(단, 2 ≤ k 임)의 표면까지의 높이를 T2k라고 할 때, T2k의 값이 (H + T1)의 값보다 크거나 같은 반도체 장치의 막평탄화 방법.
  5. 제4항에 있어서,
    k = n 이고,
    상기 중첩된 단차부의 최정상부에서의 제1번째의 막의 두께를 T1라고 하고, n 층의 단차부의 최저부로부터 j 번째(단, i = 1, 2, …, n)의 단차부의 높이를 Hi라고 할 때, n 층의 단차부의 최저면으로부터 제(2j+1)번째의 막(단, j = 1, 2, …, k-1 이고, 2 ≤ k 임)의 표면까지의 높이 T2j+1는,
    와 같은 반도체 장치의 막 평탄화 방법.
  6. 제3항에 있어서,
    제2m번째의 막(단, m = 1, 2, …, k 이고, 2 ≤ k 임)은 불순물을 함유한 산화실리콘 및 다결정 실리콘 중 어느 한쪽 또는 양쪽이 적층되어 이루어지고, 제(2m-1)번째의 막은 산화실리콘 및 질화실리콘 중 어느 한쪽 또는 양쪽이 적층되어 이루어지는 반도체 장치의 막 평탄화 방법.
  7. 제3항에 있어서,
    상기 (라) 단계와 (마) 단계 사이에, 제2k번째의 막보다 연마속도가 느린 제(2k+1)번째의 막을 제2k번째의 막 위에 형성하는 단계를 포함하고,
    상기 (마) 단계에서, 제(2k+1)번째의 막으로부터 제2번째의 막까지를 연마하는 반도체 장치의 막 평탄화 방법.
  8. 제7항에 있어서,
    n 층의 단차부의 최저면으로부터 최정상부까지의 높이를 H 라 하고, 이 n 층의 단차부의 최정상부에 있어서의 제1번째의 막의 두께를 T1라 하고, n 층의 단차부의 최저면으로부터 제(2k+1)번째의 막의 표면까지의 높이를 T2k+1라고 할 때,
    │T2k+1- (H + T1)│ ≤ 0. ㎛ 의 관계를 충족하는 반도체 장치의 막 평탄화 방법.
  9. 제7항에 있어서,
    k = n 이고,
    n 층의 단차부의 최정상부에서의 제1번째의 막의 두께를 T1라 하고, n 층의 단차부의 최저부로부터 i 번째(단, i = 1, 2, …, n)의 단차부의 높이를 Hi라고 할 때, n 층의 단차부의 최저면으로부터 제(2j+1)번째의 막(단, j = 1, 2, …, k-1 이고, 2 ≤ k 임)의 표면까지의 높이 T2j+1는,
    와 같은 반도체 장치의 막 평탄화 방법.
  10. 제7항에 있어서,
    제(2m'-1)번째의 막(단, m'= 1, 2, …, k+1 이고, 2 ≤k 임)은 산화실리콘 및 질화실리콘 중 어느 한쪽 또는 양쪽이 적층되어 이루어지고, 제2m번째의 막(단, m = 1, 2, …, k 이고, 2 ≤ k 임)은 불순물을 함유한 산화실리콘 및 다결정 실리콘 중 어느 한쪽 또는 양쪽이 적층되어 이루어지는 반도체 장치의 막 평탄화 방법.
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