CN104795400B - 阵列基板制造方法、阵列基板和显示装置 - Google Patents

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Abstract

本发明是关于一种阵列基板制造方法、阵列基板和显示装置，属于显示设备领域。所述方法包括：在基板上形成厚度为d的金属图案；在形成金属图案的基板上形成绝缘膜层，绝缘膜层与金属图案存在交叠区域，绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d；在形成绝缘膜层的基板上形成半导体层以及源漏金属层图案。本发明通过使绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d，继而在形成绝缘膜层的基板上形成的其他图案的起伏相应减小，达到了能够减小绝缘膜层上形成的走线的断线率，提高产品良率的效果。

Description

阵列基板制造方法、阵列基板和显示装置
技术领域
本发明涉及显示设备领域，特别涉及一种阵列基板制造方法、阵列基板和显示装置。
背景技术
阵列基板是显示装置的重要组成部分，通常包括基板以及基板上的栅线、公共电极走线、绝缘层、半导体层和源漏金属层(源漏极和数据线)等。
现有技术在制造阵列基板时，首先在基板上形成金属图案，如栅线的图案，继而在形成金属图案的基板上涂敷绝缘层，然后在涂敷绝缘层的基板上形成半导体层以及源漏金属层的图案。其中，绝缘膜层存在绝缘膜层和金属图案的交叠区域(该交叠区域指金属图案在绝缘膜层上的投影区域)，该绝缘膜层上的绝缘膜层和金属图案的交叠区域也称为绝缘膜层的交叠区域，该交叠区域在绝缘膜层上都形成有凸起，继而形成于绝缘膜层上的其他图案(源漏极，数据线) 也会产生相应的凸起(源漏极的凸起，数据线的凸起)。
上述方法在金属图案较厚时，会导致形成于绝缘膜层的交叠区域上的其他图案(如源漏极的图案)的凸起程度较高，其他图案容易因此而造成断线，影响产品良率。
发明内容
为了解决相关技术中在金属图案较厚时，会导致形成于绝缘膜层的交叠区域的其他图案的凸起程度较高，其他图案容易因此而造成断线，影响产品良率，本发明提供了一种阵列基板制造方法、阵列基板和显示装置。所述技术方案如下：
根据本发明的第一方面，提供一种阵列基板制造方法，该方法包括：
在基板上形成厚度为d的金属图案；
在形成金属图案的基板上形成绝缘膜层，绝缘膜层与金属图案存在交叠区域，绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d；
在形成绝缘膜层的基板上形成半导体层以及源漏金属层图案。
可选的，在基板上形成厚度为d的金属图案，包括：
在基板上形成沟槽；
在沟槽中形成厚度为d的金属图案。
可选的，在形成金属图案的基板上形成绝缘膜层，包括：
在形成金属图案的基板上形成初始绝缘膜层，初始绝缘膜层与金属图案的交叠区域在初始绝缘膜层上凸起；
对初始绝缘膜层的交叠区域进行减厚处理得到绝缘膜层，绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d。
可选的，对交叠区域进行减厚处理，包括：
通过一次构图工艺对初始绝缘膜层的交叠区域处理，使处理后的初始绝缘膜层的交叠区域与初始绝缘膜层的其它区域的高度差的绝对值小于d。
可选的，在形成金属图案的基板上形成绝缘膜层，包括：
在形成金属图案的基板上形成有机膜层，有机膜层与金属图案存在交叠区域，有机膜层的交叠区域在有机膜层上凸起；
对有机膜层的交叠区域进行减厚处理，使处理后的有机膜层的交叠区域与有机膜层的其它区域的高度差的绝对值小于d；
在形成有机膜层的基板上形成绝缘膜层；
或，
所述绝缘膜层采用有机膜层材料形成，在形成所述金属图案的基板上形成有机膜层，所述有机膜层与所述金属图案存在交叠区域，所述有机膜层的交叠区域在所述有机膜层上凸起；
对所述有机膜层的交叠区域进行减厚处理，使处理后的所述有机膜层的交叠区域与所述有机膜层的其它区域的高度差的绝对值小于所述d。
可选的，对有机膜层的交叠区域进行减厚处理，包括：
对有机膜层的交叠区域进行曝光显影处理，使处理后的有机膜层的交叠区域与有机膜层的其它区域的高度差的绝对值小于d。
可选的，在形成金属图案的基板上形成绝缘膜层，包括：
在形成金属图案的基板上形成反向图案，反向图案设置在基板上没有金属图案的区域，反向图案由绝缘材料形成；
在形成反向图案的基板上形成绝缘膜层，绝缘膜层与金属图案存在交叠区域，绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d。
可选的，绝缘材料为有机膜；
或，
绝缘材料为绝缘膜。
可选的，金属图案为包括栅线的图案；或者，
金属图案为包括栅线的图案和公共电极走线的图案。
可选的，绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差为0。
根据本发明的第二方面，提供一种阵列基板，该阵列基板包括：
基板；
基板上形成有厚度为d的金属图案；
形成金属图案的基板上形成有绝缘膜层，绝缘膜层与金属图案存在交叠区域，绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d；
绝缘膜层上形成有半导体层以及源漏金属层图案。
可选的，基板上形成有沟槽；
沟槽中形成有厚度为d的金属图案。
可选的，绝缘膜层是对形成有金属图案的基板上形成的初始绝缘膜层与金属图案的交叠区域进行减厚处理后得到的。
可选的，绝缘膜层是对初始绝缘膜层的交叠区域进行一次构图工艺处理后得到的。
可选的，绝缘膜层与形成金属图案的基板之间形成有有机膜层，有机膜层与金属图案存在交叠区域；
绝缘膜层是在对有机膜层的交叠区域进行减厚处理后的有机膜层上生成的；
或，
在所述形成所述金属图案的基板上形成有有机膜层，所述有机膜层与所述金属图案存在交叠区域，所述有机膜层是对所述有机膜层的交叠区域进行减厚处理后得到的。
可选的，绝缘膜层是在对有机膜层的交叠区域进行曝光显影处理后的有机膜层上生成的；
或，
对所述有机膜层的交叠区域进行曝光显影处理后的有机膜层作为绝缘层。
可选的，形成金属图案的基板上形成有反向图案，反向图案设置在基板上没有金属图案的区域，反向图案由绝缘材料形成；
形成有反向图案的基板上形成有绝缘膜层，绝缘膜层与金属图案存在交叠区域，绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d。
可选的，绝缘材料为有机膜；
或，
绝缘材料为绝缘膜。
可选的，金属图案为包括栅线的图案；或者，
金属图案为包括栅线的图案和公共电极走线的图案。
可选的，绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差为0。
根据本发明的第三方面，提供一种显示装置，该显示装置包括第二方面提供的阵列基板。
本发明提供的技术方案可以包括以下有益效果：
通过使绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于 d，继而在形成绝缘膜层的基板上形成的其他图案的起伏相应减小，达到了能够减小绝缘膜层上形成的走线的断线率，提高产品良率的效果。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
图1是根据一示例性实施例示出的一种阵列基板制造方法的流程图；
图2是根据另一示例性实施例示出的一种阵列基板制造方法的流程图；
图3、图4、图5、图6-1和图6-2是图2所示实施例中基板的结构示意图；
图7是根据另一示例性实施例示出的一种阵列基板制造方法的流程图；
图8、图9、图10和图11是图7所示实施例中基板的结构示意图；
图12是根据另一示例性实施例示出的一种阵列基板制造方法的流程图；
图13、图14-1和图14-2是图12所示实施例中基板的结构示意图；
图15是根据另一示例性实施例示出的一种阵列基板制造方法的流程图；
图16、图17、图18-1和图18-2是图15所示实施例中基板的结构示意图；
图19-1和图19-2是本发明各实施例提供的阵列基板与现有技术的对比示意图；
图20是根据另一示例性实施例示出的一种阵列基板制造方法的流程图；
图21是根据一示例性实施例示出的一种阵列基板的结构示意图；
图22是根据一示例性实施例示出的一种显示装置的框图。
通过上述附图，已示出本发明明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本发明构思的范围，而是通过参考特定实施例为本领域技术人员说明本发明的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。
图1是根据一示例性实施例示出的一种阵列基板制造方法的流程图。该阵列基板制造方法可以包括如下几个步骤：
步骤101，在基板上形成厚度为d的金属图案。
示例的，所述金属图案为包括栅线的图案；或者，所述金属图案为包括栅线的图案和公共电极走线的图案。
步骤102，在形成金属图案的基板上形成绝缘膜层，绝缘膜层与金属图案存在交叠区域，绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d。
步骤103，在形成绝缘膜层的基板上形成半导体层以及源漏金属层图案。
综上所述，本发明实施例提供的阵列基板制造方法，通过使绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d，继而在形成绝缘膜层的基板上形成的其他图案的起伏相应减小，达到了能够减小绝缘膜层上形成的走线的断线率，提高产品良率的效果。
下面根据减小绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的4种方案分4个实施例进行说明。
图2是根据另一示例性实施例示出的一种阵列基板制造方法的流程图。该阵列基板制造方法可以包括如下几个步骤：
步骤201，在基板上形成沟槽。
在制造阵列基板时，可以首先在基板上形成沟槽，沟槽的图案可以和金属图案相同。其中基板可以为玻璃基板或其它透明基板。如图3所示，其为形成了沟槽111的基板110的结构示意图。
需要说明的是，可以通过一次构图工艺在玻璃基板上形成沟槽。示例性的，通过一次构图工艺在基板上形成沟槽的过程可以包括：在基板上涂敷厚度在 1.0um(微米)至3.0um之间的负性光刻胶，通过栅极掩膜板曝光形成栅极图案，然后通过调整刻蚀时间来控制沟槽深度，最后剥离负性光刻胶。
步骤202，在沟槽中形成厚度为d的金属图案。
通过构图工艺在沟槽中形成厚度为d的金属图案，示例性的， 0.1um≤d≤0.4um，金属图案可以为包括栅线的图案，或包括栅线的图案和公共电极走线的图案，金属图案可以由Al(铝)、Cu(铜)或Mo(钼)等金属构成。需要说明的是，通常该金属图案只包括栅线的图案，但在需要用金属电极提升公共电极的电阻均一化时，可以设置额外的金属走线，该金属走线称为公共电极走线，与栅线位于同一层，可以通过一次构图工艺形成栅线的图案和公共电极走线的图案。
相对于现有技术，将金属图案形成与沟槽中可以有效的减小基板上形成有金属图案的区域与其它未形成金属图案的区域的高度差，继而减小源漏极在绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差。如图4所示，其为在沟槽中形成了金属图案120的基板110的结构示意图，其中金属图案120形成于基板110上的沟槽(图4中未标出)中，图4示出的是沟槽的深度等于金属图案 120的厚度d的情况。
需要说明的是，在沟槽的深度也为d时，可以认为绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差为0，这种情况可以基本消除金属图案对源漏极的影响。
需要说明的是，本发明各个实施例中的高度如无特别说明，都是以基板的下表面为基准的。
步骤203，在形成金属图案的基板上形成绝缘膜层，绝缘膜层与金属图案存在交叠区域，绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d。
在基板上金属图案形成之后，可以在该基板上形成绝缘膜层，绝缘膜层可以由SiNx(富硅氮化硅)、SiO2(二氧化硅)或Al2O3(三氧化二铝)等材质构成。如图5所示，其为在金属图案120上形成了绝缘膜层130的基板110的结构示意图。
需要说明的是，膜层在形成之后，其上表面的形状通常取决于该膜层下表面所覆盖的表面的形状。因而金属图案形成于基板上的沟槽中，减小了基板上形成有金属图案的区域与其它未形成栅线的图案的区域的高度差，继而绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d。
步骤204，在形成绝缘膜层的基板上形成包括半导体层以及源漏金属层图案。
在基板上形成了绝缘膜层后，可以在该基板上形成包括半导体层以及源漏金属层图案，之后再对基板进行其它的后续加工，后续加工具体可以参考现有技术，在此不再赘述。由于绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d，因而绝缘膜层130上的凸起较小，因而本发明实施例可以减小源漏极的凸起以及数据线的凸起。基板上源漏极的结构如图6-1所示，其为在绝缘膜层130上形成了包括半导体层A以及源漏极的图案B的基板110的结构示意图，其中金属图案为栅线121；基板上数据线的结构如图6-2所示，其为在绝缘膜层130上形成了数据线140的基板110的结构示意图，金属图案120形成于基板110上。
综上所述，本发明实施例提供的阵列基板制造方法，通过使绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d，继而在形成绝缘膜层的基板上形成的其他图案的起伏相应减小，达到了能够减小绝缘膜层上形成的走线的断线率，提高产品良率的效果。
图7是根据另一示例性实施例示出的一种阵列基板制造方法的流程图。该阵列基板制造方法可以包括如下几个步骤：
步骤701，在基板上形成厚度为d的金属图案。
在制造阵列基板时，可以首先通过一次构图工艺在基板上形成厚度为d的金属图案，示例性的，0.1um≤d≤0.4um。金属图案可以为栅线的图案，或栅线的图案和公共电极走线的图案，金属图案可以由Al、Cu或Mo等金属构成。
需要说明的是，通常该金属图案只包括栅线的图案，但在需要用金属电极提升公共电极的电阻均一化时，可以设置额外的金属走线，该金属走线称为公共电极走线，与栅线位于同一层，可以通过一次构图工艺形成栅线的图案和公共电极走线的图案。其中基板可以为玻璃基板或其它透明基板。如图8所示，其为形成了厚度为d的金属图案120的基板110的结构示意图。
需要说明的是，一次构图工艺通常可以包括：涂敷光刻胶，曝光，显影，刻蚀和光刻胶剥离等工序。
步骤702，在形成金属图案的基板上形成初始绝缘膜层，初始绝缘膜层与金属图案的交叠区域在初始绝缘膜层上凸起。
在基板上形成金属图案之后，可以在基板上再形成一层初始绝缘膜层，初始绝缘膜层与金属图案的交叠区域在初始绝缘膜层上凸起，初始绝缘膜层可以由SiNx、SiO2或Al2O3等材质构成。如图9所示，其为了形成了初始绝缘膜层 131的基板110的结构示意图，金属图案120形成于基板110上。
步骤703，对初始绝缘膜层的交叠区域进行减厚处理得到绝缘膜层，绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d。
在基板上形成初始绝缘膜层之后，可以对初始绝缘膜层的交叠区域进行减厚处理得到绝缘膜层，使绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d。如图10所示，其为对初始绝缘膜层的交叠区域(图10中未标出)进行减厚处理得到绝缘膜层130后的基板110的结构示意图，其中金属图案120形成于基板110上。
示例性的，可以通过一次构图工艺对初始绝缘膜层的交叠区域处理，使处理后的初始绝缘膜层的交叠区域与初始绝缘膜层的其它区域的高度差的绝对值小于d。具体的，可以通过控制刻蚀时间来控制初始绝缘膜层的交叠区域与初始绝缘膜层的其它区域的高度差，可选的，在初始绝缘膜层的厚度大于d时，可以使处理后得到的绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差为0。
需要说明的是，为了防止对TFT(Thin Film Transistor，薄膜晶体管)结构性能的破坏，通常不对源漏极与初始绝缘膜层的交叠区域进行减厚处理。因此，本实施例中的初始绝缘膜层的交叠区域通常指的是数据线的结构与初始绝缘膜层的交叠区域。
步骤704，在形成绝缘膜层的基板上形成包括半导体层以及源漏金属层图案。
在基板上形成了绝缘膜层后，可以在该基板上形成半导体层以及源漏金属层图案，之后再对基板进行其它的后续加工，后续加工具体可以参考现有技术，在此不再赘述。基板上数据线的结构如图11所示，其为在绝缘膜层130上形成了数据线140的基板110的结构示意图，其中金属图案120形成于基板110上。
需要说明的是，图7所示的阵列基板制造方法通常应用于减小数据线的凸起，而在需要减小源漏极的凸起时，为了保证TFT结构的性能，通常采用本发明图2、图12或图15所示实施例提供的阵列基板制造方法。
综上所述，本发明实施例提供的阵列基板制造方法，通过使绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d，继而在形成绝缘膜层的基板上形成的其他图案的起伏相应减小，达到了能够减小绝缘膜层上形成的走线的断线率，提高产品良率的效果。
图12是根据另一示例性实施例示出的一种阵列基板制造方法的流程图。该阵列基板制造方法可以包括如下几个步骤：
步骤1201，在基板上形成厚度为d的金属图案。
在制造阵列基板时，可以首先通过一次构图工艺在基板上形成厚度为d的金属图案，示例性的，0.1um≤d≤0.4um。金属图案可以为栅线的图案，或栅线的图案和公共电极走线的图案，金属图案可以由Al、Cu或Mo等金属构成。其中基板可以为玻璃基板或其它透明基板。步骤1201结束后基板110的结构可以参照图8。
需要说明的是，通常该金属图案只包括栅线的图案，但在需要用金属电极提升公共电极的电阻均一化时，可以设置额外的金属走线，该金属走线称为公共电极走线，与栅线位于同一层，可以通过一次构图工艺形成栅线的图案和公共电极走线的图案。
还需要说明的是，构图工艺通常可以包括：涂敷光刻胶，曝光，显影，刻蚀和光刻胶剥离等工序。
步骤1202，在形成金属图案的基板上形成有机膜层，有机膜层与金属图案存在交叠区域，有机膜层的交叠区域在有机膜层上凸起。
在基板上形成金属图案之后，可以在基板上再形成一层有机膜层，有机膜层与金属图案的交叠区域(该交叠区域指金属图案在有机膜层上的投影区域，该交叠区域也称有机膜层的交叠区域)在有机膜层上凸起，有机膜层可以由能进行光刻的绝缘有机膜材料构成。步骤1202结束后基板110的结构可以参照图 9，与图9不同的是将图9中的初始绝缘膜层131替换为结构相同的有机膜层。
步骤1203，对有机膜层的交叠区域进行减厚处理，使处理后的有机膜层的交叠区域与有机膜层的其它区域的高度差的绝对值小于d。
在基板上形成有机膜层之后，可以对处理后的交叠区域进行减厚处理，使处理后的有机膜层的交叠区域与有机膜层的其它区域的高度差的绝对值小于d。本步骤结束后阵列基板的结构可以参照图10，与图10不同的是将绝缘膜层130 替换为结构相同的有机膜层。
此外，由于有机膜层能够进行光刻，因而除了可以通过刻蚀有机膜层的交叠区域来进行减厚处理外，还可以对有机膜层的交叠区域进行曝光显影处理，使处理后的有机膜层的交叠区域与有机膜层的其它区域的高度差的绝对值小于 d。具体的，可以通过控制曝光时间来控制有机膜层的交叠区域与有机膜层的其它区域的高度差，可选的，在有机膜层的厚度大于d时，可以使有机膜层的交叠区域与有机膜层的其它区域的高度差为0。
步骤1204，在形成有机膜层的基板上形成绝缘膜层。
在对有机膜层进行减厚处理之后，可以在基板上形成绝缘膜层，由于处理后的有机膜层的交叠区域与有机膜层的其它区域的高度差的绝对值小于d，因而在有机膜层上形成的绝缘膜层与金属图案的交叠区域与绝缘膜层的其它区域的高度差的绝对值也小于d。如图13所示，其为在有机膜层150上形成了绝缘膜层130的基板110的结构示意图，其中金属图案120形成于基板110上。
步骤1205，在形成绝缘膜层的基板上形成半导体层以及源漏金属层图案。
在基板上形成了绝缘膜层后，可以在该基板上形成半导体层以及源漏金属层图案，之后再对基板进行其它的后续加工，后续加工具体可以参考现有技术，在此不再赘述。基板上源漏极的结构如图14-1，其为在绝缘膜层130上形成了包括半导体层A以及源漏极的图案B的基板110的结构示意图，其中金属图案为栅线121；基板上数据线的结构如图14-2，其为在绝缘膜层130上形成了数据线140的基板110的结构示意图，其中金属图案120形成于基板110上。
其中，步骤1205中，如果形成例如有机膜半导体结构，可以省略步骤1204，即有机膜层作为绝缘膜层，在形成有机膜层的基板上形成有机膜层半导体层以及源漏金属层图案。
综上所述，本发明实施例提供的阵列基板制造方法，通过使绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d，继而在形成绝缘膜层的基板上形成的其他图案的起伏相应减小，达到了能够减小绝缘膜层上形成的走线的断线率，提高产品良率的效果。
图15是根据另一示例性实施例示出的一种阵列基板制造方法的流程图。该阵列基板制造方法可以包括如下几个步骤：
步骤1501，在基板上形成厚度为d的金属图案。
在制造阵列基板时，可以首先通过一次构图工艺在基板上形成厚度为d的金属图案，示例性的，0.1um≤d≤0.4um。金属图案可以为包括栅线的图案，或包括栅线的图案和公共电极走线的图案，金属图案可以由Al、Cu或Mo等金属构成。其中基板可以为玻璃基板或其它透明基板。步骤1501结束后基板110的结构可以参照图8。
需要说明的是，通常该金属图案只包括栅线的图案，但在需要用金属电极提升公共电极的电阻均一化时，可以设置额外的金属走线，该金属走线称为公共电极走线，与栅线位于同一层，可以通过一次构图工艺形成栅线的图案和公共电极走线的图案。
还需要说明的是，构图工艺通常可以包括：涂敷光刻胶，曝光，显影，刻蚀和光刻胶剥离等工序。
步骤1502，在形成金属图案的基板上形成反向图案，反向图案设置在基板上没有金属图案的区域，反向图案由绝缘材料形成。
在基板上形成金属图案之后，可以在该基板上形成与金属图案相反的反向图案，反向图案设置在基板上没有金属图案的区域，反向图案由绝缘材料形成。可选的，绝缘材料为有机膜，或，绝缘膜。如图16，其为在包括金属图案120 上形成了反向图案160的基板110的结构示意图，图16示出的是反向图案160 的厚度与栅线的图案相同的情况。
需要说明的是，可以通过构图工艺来形成反向图案，并使反向图案的厚度与金属图案相等，即可以使基板上有金属图案的区域与其它区域的高度差为0。
步骤1503，在形成反向图案的基板上形成绝缘膜层，绝缘膜层与金属图案存在交叠区域，绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d。
在基板上形成反向图案后，可以在该基板上形成绝缘膜层，可以通过控制反向图案的高度使绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d。可选的，当反向图案的高度与金属图案相等时，可以认为绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差为0。如图17所示，其为在反向图案 160上形成了绝缘膜层130的基板110的结构示意图，其中金属图案120形成于基板110上。
步骤1504，在形成绝缘膜层的基板上形成半导体层以及源漏金属层图案。
在基板上形成了绝缘膜层后，可以在该基板上形成半导体层以及源漏金属层图案，之后再对基板进行其它的后续加工，后续加工具体可以参考现有技术，在此不再赘述。基板上源漏极的结构如图18-1所示，其为在绝缘膜层130上形成了包括半导体层A以及源漏极的图案B的基板110的结构示意图，其中形成于基板110上的金属图案为栅线的图案121；基板上数据线的结构如图11所示，其为在绝缘膜层130上形成了数据线140的基板110的结构示意图，其中金属图案120形成于基板110上。
综上所述，本发明实施例提供的阵列基板制造方法，通过使绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d，继而在形成绝缘膜层的基板上形成的其他图案的起伏相应减小，达到了能够减小绝缘膜层上形成的走线的断线率，提高产品良率的效果。
需要补充说明的是，如图19-1所示，其为现有技术中的阵列基板的源漏极的结构与本发明实施例提供的阵列基板中源漏极结构的对比示意图。其中，结构1是通过图2所示的阵列基板制造方法得到的，结构2是通过图12所示的阵列基板制造方法得到的，结构3是通过图15所示的阵列基板制造方法得到的。类似的，如图19-2所示，其为现有技术中的阵列基板的数据线的结构与本发明实施例提供的阵列基板中数据线结构的对比示意图，其中，结构1是通过图2 所示的阵列基板制造方法得到的，结构2是通过图7所示的阵列基板制造方法得到的，结构3是通过图12所示的阵列基板制造方法得到的，结构4是通过图 15所示的阵列基板制造方法得到的。
由图19-1、19-2中可以清晰的看出本发明实施例提供的阵列基板制造方法显著地减小了源漏极与栅线的图案的交叠区域的凸起程度。
此外，图2、图7、图12和图15所提供的4种方案之间还可以结合实施，示例性的，如图20所示，其为根据另一示例性实施例示出的一种阵列基板制造方法的流程图。该阵列基板制造方法可以包括如下几个步骤：
步骤2001，在基板上形成沟槽。
在制造阵列基板时，可以首先在基板上形成沟槽，沟槽的图案可以和金属图案相同。其中基板可以为玻璃基板或其它透明基板。
需要说明的是，可以通过一次构图工艺在玻璃基板上形成沟槽，构图工艺通常可以包括：涂敷光刻胶，曝光，显影，刻蚀和光刻胶剥离等工序。
步骤2002，在沟槽中形成厚度为d的金属图案。
通过构图工艺在沟槽中形成厚度为d的金属图案，示例性的， 0.1um≤d≤0.4um。金属图案可以为包括栅线的图案，或包括栅线的图案和公共电极走线的图案，金属图案可以由Al、Cu或Mo等金属构成。
需要说明的是，在沟槽的深度也为d时，可以认为绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差为0，这种情况可以基本消除金属图案对源漏极的影响。
步骤2003，在形成金属图案的基板上形成反向图案，反向图案设置在基板上没有金属图案的区域，反向图案由绝缘材料形成。
在形成于沟槽中的金属图案的高度仍然高于其它没有金属图案的区域时，可以在基板上形成与金属图案相反的反向图案，反向图案设置在基板上没有金属图案的区域。其中，绝缘材料可以为有机膜，或，绝缘膜。
步骤2004，在形成反向图案的基板上形成初始绝缘膜层，初始绝缘膜层与金属图案的交叠区域在初始绝缘膜层上凸起。
在金属图案的高度仍高于反向图案时，可以在形成反向图案的基板上形成初始绝缘膜层，初始绝缘膜层与栅线的交叠区域在初始绝缘膜层上凸起。
步骤2005，对初始绝缘膜层的交叠区域进行减厚处理得到绝缘膜层，绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d。
在基板上形成初始绝缘膜层之后，可以对初始绝缘膜层的交叠区域进行减厚处理得到绝缘膜层，使绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d。
示例性的，可以通过一次构图工艺对初始绝缘膜层的交叠区域处理，使处理后的初始绝缘膜层的交叠区域与初始绝缘膜层的其它区域的高度差的绝对值小于d。具体的，可以通过控制刻蚀时间来控制初始绝缘膜层的交叠区域与初始绝缘膜层的其它区域的高度差，可选的，在初始绝缘膜层的厚度大于d时，可以使处理后得到的绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差为0。
步骤2006，在形成绝缘膜层的基板上形成半导体层以及源漏金属层图案。
在基板上形成了绝缘膜层后，可以在该基板上形成半导体层以及源漏金属层图案，之后再对基板进行其它的后续加工，后续加工具体可以参考现有技术，在此不再赘述。
需要说明的是，本方法实施例仅是示例性的，图2、图7、图12和图15所提供的阵列基板制造方法还可以有其它相结合的技术方案，本实施例不作出限制。
综上所述，本发明实施例提供的阵列基板制造方法，通过使绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d，继而在形成绝缘膜层的基板上形成的其他图案的起伏相应减小，达到了能够减小绝缘膜层上形成的走线的断线率，提高产品良率的效果。
下述为本发明产品实施例，可以为本发明方法实施例所生产的产品。对于本发明产品实施例中未披露的细节，请参照本发明方法实施例。
图21是根据一示例性实施例示出的一种阵列基板的结构示意图。该阵列基板可以包括：
基板110。
基板110上形成有厚度为d的金属图案120。金属图案120可以为包括栅线的图案，或包括栅线的图案和公共电极走线的图案。
形成有金属图案120的基板110上形成有绝缘膜层130，绝缘膜层130与金属图案120存在交叠区域，绝缘膜层130的交叠区域与绝缘膜层130的其它区域的高度差x的绝对值小于d。
绝缘膜层130上形成有半导体层A以及源漏金属层图案C。
可选的，如图6-1和图6-2，其示出了另一种阵列基板的结构，在该阵列基板中，基板110上形成有沟槽。
沟槽中形成有厚度为d的金属图案120，形成有金属图案120的基板110上形成有绝缘膜层130，图6-1和图6-2中示出的情况为沟槽的深度等于金属图案 120的厚度(图6-1和图6-2中未标出)，此时绝缘膜层130的交叠区域与绝缘膜层130的其它区域的高度差为0。
可选的，如图11，其示出了另一种阵列基板的结构，在该阵列基板中，绝缘膜层130是对形成有金属图案120的基板110上形成的初始绝缘膜层与金属图案120的图案的交叠区域(图11中未标出)进行减厚处理后得到的。可选的，绝缘膜层130是对初始绝缘膜层的交叠区域进行一次构图工艺处理后得到的。
可选的，如图14-1和图14-2，其示出了另一种阵列基板的结构，在该阵列基板中，绝缘膜层130与形成金属图案120的基板110之间形成有有机膜层150，有机膜层150与金属图案120存在交叠区域(图14-1和图14-2中未标出)；绝缘膜层130是在对有机膜层150的交叠区域进行减厚处理后的有机膜层150上生成的。可选的，绝缘膜层130是在对有机膜层150的交叠区域进行曝光显影处理后的有机膜层150上生成的。
可选的，如图18-1和图18-2，其示出了另一种阵列基板的结构，在该阵列基板中，形成有金属图案120的基板110上形成有反向图案160，反向图案160 设置在基板110上没有金属图案120的区域，反向图案160可以由绝缘材料形成；形成有反向图案160的基板110上形成有绝缘膜层130，绝缘膜层130与金属图案120存在交叠区域，绝缘膜层130的交叠区域与绝缘膜层130的其它区域的高度差(图18-1和图18-2中未标出)的绝对值小于d(图18-1和图18-2 中未标出)。可选的，绝缘材料为有机膜，或，绝缘材料为绝缘膜。
可选的，图21、图6-1、图6-2、图11、图14-1、图14-2、图18-1和图18-2 所示的任一阵列基板中，绝缘膜层130的交叠区域与绝缘膜层130的其它区域的高度差为0。
需要说明的是，图21、图6-1、图6-2、图11、图14-1、图14-2、图18-1 和图18-2所示的阵列基板还可以包括其它阵列基板必要的结构，具体可以参考现有技术，在此不再赘述。
综上所述，本发明实施例提供的阵列基板，通过使绝缘膜层的交叠区域与绝缘膜层的其它区域的高度差的绝对值小于d，继而在形成绝缘膜层的基板上形成的其他图案的起伏相应减小，达到了能够减小绝缘膜层上形成的走线的断线率，提高产品良率的效果。
如图22所示，根据一示例性实施例示出的一种显示装置2200，该显示装置 2200可以包括图21、图6-1、图6-2、图11、图14-1、图14-2、图18-1和图18-2 所示的任一阵列基板2210。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (19)

1.一种阵列基板制造方法，其特征在于，所述方法包括：
在基板上形成厚度为d的金属图案；
在形成所述金属图案的基板上形成绝缘膜层，所述绝缘膜层与所述金属图案存在交叠区域，所述绝缘膜层的交叠区域与所述绝缘膜层的其它区域的高度差的绝对值小于所述d；
在形成所述绝缘膜层的基板上形成半导体层以及源漏金属层图案；
所述在形成所述金属图案的基板上形成绝缘膜层，包括：
在形成所述金属图案的基板上形成有机膜层，所述有机膜层与所述金属图案存在交叠区域，所述有机膜层的交叠区域在所述有机膜层上凸起；对所述有机膜层的交叠区域进行减厚处理，使处理后的所述有机膜层的交叠区域与所述有机膜层的其它区域的高度差的绝对值小于所述d，且处理后的所述有机膜层的交叠区域存在所述有机膜层；在形成所述有机膜层的基板上形成所述绝缘膜层；
或，所述绝缘膜层采用有机膜层材料形成，在形成所述金属图案的基板上形成有机膜层，所述有机膜层与所述金属图案存在交叠区域，所述有机膜层的交叠区域在所述有机膜层上凸起；对所述有机膜层的交叠区域进行减厚处理，使处理后的所述有机膜层的交叠区域与所述有机膜层的其它区域的高度差的绝对值小于所述d，且处理后的所述有机膜层的交叠区域存在所述有机膜层。
2.根据权利要求1所述的方法，其特征在于，所述在基板上形成厚度为d的金属图案，包括：
在所述基板上形成沟槽；
在所述沟槽中形成所述厚度为d的金属图案。
3.根据权利要求1所述的方法，其特征在于，当所述绝缘膜层形成于形成有所述有机膜层的基板上时，所述在形成所述金属图案的基板上形成绝缘膜层，包括：
在形成所述金属图案的基板上形成初始绝缘膜层，所述初始绝缘膜层与所述金属图案的交叠区域在所述初始绝缘膜层上凸起；
对所述初始绝缘膜层的交叠区域进行减厚处理得到所述绝缘膜层，所述绝缘膜层的交叠区域与所述绝缘膜层的其它区域的高度差的绝对值小于所述d。
4.根据权利要求3所述的方法，其特征在于，所述对所述初始绝缘膜层的交叠区域进行减厚处理得到所述绝缘膜层，包括：
通过一次构图工艺对所述初始绝缘膜层的交叠区域处理，使处理后的所述初始绝缘膜层的交叠区域与所述初始绝缘膜层的其它区域的高度差的绝对值小于所述d。
5.根据权利要求1所述的方法，其特征在于，所述对所述有机膜层的交叠区域进行减厚处理，包括：
对所述有机膜层的交叠区域进行曝光显影处理，使处理后的所述有机膜层的交叠区域与所述有机膜层的其它区域的高度差的绝对值小于所述d。
6.根据权利要求1所述的方法，其特征在于，所述在形成所述金属图案的基板上形成绝缘膜层，包括：
在形成所述金属图案的基板上形成反向图案，所述反向图案设置在所述基板上没有所述金属图案的区域，所述反向图案由绝缘材料形成；
在形成所述反向图案的基板上形成所述绝缘膜层，所述绝缘膜层与所述金属图案存在交叠区域，所述绝缘膜层的交叠区域与所述绝缘膜层的其它区域的高度差的绝对值小于所述d。
7.根据权利要求6所述的方法，其特征在于，
所述绝缘材料为有机膜。
8.根据权利要求1至7任一所述的方法，其特征在于，
所述金属图案为包括栅线的图案；
或，
所述金属图案为包括栅线的图案和公共电极走线的图案。
9.根据权利要求1至7任一所述的方法，其特征在于，
所述绝缘膜层的交叠区域与所述绝缘膜层的其它区域的高度差为0。
10.一种阵列基板，其特征在于，所述阵列基板包括：
基板；
所述基板上形成有厚度为d的金属图案；
形成所述金属图案的基板上形成有绝缘膜层，所述绝缘膜层与所述金属图案存在交叠区域，所述绝缘膜层的交叠区域与所述绝缘膜层的其它区域的高度差的绝对值小于所述d；
所述绝缘膜层上形成有半导体层以及源漏金属层图案；
所述绝缘膜层与所述形成所述金属图案的基板之间形成有有机膜层，所述有机膜层与所述金属图案存在交叠区域；所述绝缘膜层是在对所述有机膜层的交叠区域进行减厚处理后的有机膜层上生成的，且处理后的所述有机膜层的交叠区域存在所述有机膜层；或，在所述形成所述金属图案的基板上形成有有机膜层，所述有机膜层与所述金属图案存在交叠区域，所述交叠区域进行过减厚处理，且处理后的所述有机膜层的交叠区域存在所述有机膜层。
11.根据权利要求10所述的阵列基板，其特征在于，
所述基板上形成有沟槽；
所述沟槽中形成有所述厚度为d的所述金属图案。
12.根据权利要求10所述的阵列基板，其特征在于，当所述绝缘膜层与所述形成所述金属图案的基板之间形成有所述有机膜层时，所述绝缘膜层是对所述形成有所述金属图案的基板上形成的初始绝缘膜层与所述金属图案的交叠区域进行减厚处理后得到的。
13.根据权利要求12所述的阵列基板，其特征在于，
所述绝缘膜层是对所述初始绝缘膜层的交叠区域进行一次构图工艺处理后得到的。
14.根据权利要求10所述的阵列基板，其特征在于，
所述绝缘膜层是在对所述有机膜层的交叠区域进行曝光显影处理后的有机膜层上生成的；
或，
对所述有机膜层的交叠区域进行曝光显影处理后的有机膜层作为绝缘层。
15.根据权利要求10所述的阵列基板，其特征在于，
形成所述金属图案的基板上形成有反向图案，所述反向图案设置在所述基板上没有所述金属图案的区域，所述反向图案由绝缘材料形成；
所述形成有所述反向图案的基板上形成有所述绝缘膜层，所述绝缘膜层与所述金属图案存在交叠区域，所述绝缘膜层的交叠区域与所述绝缘膜层的其它区域的高度差的绝对值小于所述d。
16.根据权利要求15所述的阵列基板，其特征在于，
所述绝缘材料为有机膜。
17.根据权利要求10至16任一所述的阵列基板，其特征在于，
所述金属图案为包括栅线的图案；
或，
所述金属图案为包括栅线的图案和公共电极走线的图案。
18.根据权利要求10至16任一所述的阵列基板，其特征在于，
所述绝缘膜层的交叠区域与所述绝缘膜层的其它区域的高度差为0。
19.一种显示装置，其特征在于，所述显示装置包括权利要求10至18任一所述的阵列基板。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795400B (zh) * 2015-02-12 2018-10-30 合肥鑫晟光电科技有限公司 阵列基板制造方法、阵列基板和显示装置
CN110164871A (zh) * 2019-05-15 2019-08-23 深圳市华星光电技术有限公司 Tft阵列基板及其制造方法
CN112533381B (zh) * 2020-12-01 2022-02-15 生益电子股份有限公司 母板制作方法
CN114815426A (zh) * 2022-05-10 2022-07-29 广州华星光电半导体显示技术有限公司 阵列基板及显示面板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1834740A (zh) * 2005-03-15 2006-09-20 Nec液晶技术株式会社 液晶显示设备及其制造方法
CN103489922A (zh) * 2013-09-30 2014-01-01 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置

Family Cites Families (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950001159B1 (ko) * 1991-12-27 1995-02-11 삼성전자 주식회사 반도체 메모리장치의 박막트랜지스터 및 그 제조방법
KR950007358B1 (ko) * 1992-07-01 1995-07-10 현대전자산업주식회사 박막트랜지스터의 제조방법
US5272117A (en) * 1992-12-07 1993-12-21 Motorola, Inc. Method for planarizing a layer of material
US5532191A (en) * 1993-03-26 1996-07-02 Kawasaki Steel Corporation Method of chemical mechanical polishing planarization of an insulating film using an etching stop
JP3360350B2 (ja) * 1993-04-21 2002-12-24 ヤマハ株式会社 表面平坦化法
US5356513A (en) * 1993-04-22 1994-10-18 International Business Machines Corporation Polishstop planarization method and structure
US5773871A (en) * 1993-06-24 1998-06-30 Northern Telecom Limited Integrated circuit structure and method of fabrication thereof
US5418393A (en) * 1993-11-29 1995-05-23 Motorola, Inc. Thin-film transistor with fully gated channel region
JPH07245306A (ja) * 1994-01-17 1995-09-19 Sony Corp 半導体装置における膜平坦化方法
US5503882A (en) * 1994-04-18 1996-04-02 Advanced Micro Devices, Inc. Method for planarizing an integrated circuit topography
US5679610A (en) * 1994-12-15 1997-10-21 Kabushiki Kaisha Toshiba Method of planarizing a semiconductor workpiece surface
DE19712233C2 (de) * 1996-03-26 2003-12-11 Lg Philips Lcd Co Flüssigkristallanzeige und Herstellungsverfahren dafür
US5705435A (en) * 1996-08-09 1998-01-06 Industrial Technology Research Institute Chemical-mechanical polishing (CMP) apparatus
US6008505A (en) * 1997-07-25 1999-12-28 Lg Semicon Co., Ltd. Thin film transistor and method for fabricating the same
KR100257070B1 (ko) * 1997-08-14 2000-05-15 김영환 박막트랜지스터 및 이의 제조방법
KR100259078B1 (ko) * 1997-08-14 2000-06-15 김영환 박막트랜지스터 및 이의 제조방법
TW498433B (en) * 1998-11-16 2002-08-11 Taiwan Semiconductor Mfg A surface planarization method
US6159779A (en) * 1999-02-03 2000-12-12 Industrial Technology Research Institute Multi-layer gate for TFT and method of fabrication
KR100629174B1 (ko) * 1999-12-31 2006-09-28 엘지.필립스 엘시디 주식회사 박막트랜지스터 기판 및 그의 제조방법
US6444505B1 (en) * 2000-10-04 2002-09-03 Industrial Technology Research Institute Thin film transistor (TFT) structure with planarized gate electrode
DE60141225D1 (de) * 2001-02-19 2010-03-18 Ibm Verfahren zur herstellung einer dünnfilmtransistorstruktur
GB0229191D0 (en) * 2002-12-14 2003-01-22 Plastic Logic Ltd Embossing of polymer devices
TWI244211B (en) * 2003-03-14 2005-11-21 Innolux Display Corp Thin film transistor and method of manufacturing the same and display apparatus using the transistor
JP2004343018A (ja) * 2003-03-20 2004-12-02 Fujitsu Ltd 半導体装置及びその製造方法
US7037767B2 (en) * 2003-03-24 2006-05-02 Konica Minolta Holdings, Inc. Thin-film transistor, thin-film transistor sheet and their manufacturing method
KR100973811B1 (ko) * 2003-08-28 2010-08-03 삼성전자주식회사 유기 반도체를 사용한 박막 트랜지스터 표시판 및 그 제조방법
KR100984359B1 (ko) * 2003-11-20 2010-09-30 삼성전자주식회사 박막 트랜지스터 표시판
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
WO2005093813A1 (en) * 2004-03-25 2005-10-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor
US7223641B2 (en) * 2004-03-26 2007-05-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, liquid crystal television and EL television
JP2006019630A (ja) * 2004-07-05 2006-01-19 Seiko Epson Corp 配線形成方法
US7864281B2 (en) * 2004-08-24 2011-01-04 Sharp Kabushiki Kaisha Active matrix substrate and display unit provided with it
KR100583972B1 (ko) * 2004-11-26 2006-05-26 삼성전자주식회사 씨모스 인버터의 노드 콘택 구조체를 갖는 반도체소자의제조방법들
KR20070113893A (ko) * 2006-05-26 2007-11-29 삼성전자주식회사 유기 절연막 조성물 및 이를 이용하는 이중 두께를 갖는유기 절연막의 제조방법
TWI305682B (en) * 2006-08-14 2009-01-21 Au Optronics Corp Bottom substrate for liquid crystal display device and the method of making the same
KR101340727B1 (ko) * 2006-09-11 2013-12-12 엘지디스플레이 주식회사 박막 패턴의 제조방법 및 이를 이용한 액정표시패널 및 그제조방법
US8106386B2 (en) * 2006-12-28 2012-01-31 Alcatel Lucent Organic semiconductor compositions including plasticizers
US7782413B2 (en) * 2007-05-09 2010-08-24 Tohoku University Liquid crystal display device and manufacturing method therefor
KR101533098B1 (ko) * 2008-06-04 2015-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP2010080798A (ja) * 2008-09-29 2010-04-08 Renesas Technology Corp 半導体集積回路装置および半導体集積回路装置の製造方法
CN101740631B (zh) * 2008-11-07 2014-07-16 株式会社半导体能源研究所 半导体装置及该半导体装置的制造方法
KR20100067814A (ko) * 2008-12-12 2010-06-22 삼성전자주식회사 표시 기판 및 이의 제조 방법
US7868391B2 (en) * 2009-06-04 2011-01-11 International Business Machines Corporation 3-D single gate inverter
KR20120071398A (ko) * 2009-09-16 2012-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US8124463B2 (en) * 2009-09-21 2012-02-28 International Business Machines Corporation Local bottom gates for graphene and carbon nanotube devices
US8211782B2 (en) * 2009-10-23 2012-07-03 Palo Alto Research Center Incorporated Printed material constrained by well structures
EP2521180A4 (en) * 2009-12-29 2014-06-25 Sharp Kk ACTIVE MATRIX SUBSTRATE AND METHOD FOR THE PRODUCTION THEREOF
JP5605610B2 (ja) * 2010-04-23 2014-10-15 セイコーエプソン株式会社 有機トランジスタの製造方法
US8592879B2 (en) * 2010-09-13 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20120061383A (ko) * 2010-12-03 2012-06-13 삼성전자주식회사 표시 장치 및 그 제조 방법
US8384162B2 (en) * 2010-12-06 2013-02-26 Institute of Microelectronics, Chinese Academy of Sciences Device having adjustable channel stress and method thereof
KR101283008B1 (ko) * 2010-12-23 2013-07-05 주승기 트렌치형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법
WO2012090432A1 (ja) * 2010-12-27 2012-07-05 シャープ株式会社 アクティブマトリクス基板及びその製造方法、並びに表示パネル
KR20120075048A (ko) * 2010-12-28 2012-07-06 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US8809854B2 (en) * 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5731904B2 (ja) * 2011-05-25 2015-06-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2013016611A (ja) * 2011-07-04 2013-01-24 Sony Corp 半導体装置及びその製造方法、並びに、画像表示装置の製造方法
US9490241B2 (en) * 2011-07-08 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a first inverter and a second inverter
CN103650149B (zh) * 2011-08-03 2016-04-13 松下电器产业株式会社 显示面板装置及其制造方法
US9040981B2 (en) * 2012-01-20 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI493724B (zh) * 2012-03-01 2015-07-21 E Ink Holdings Inc 半導體元件
JP2013236068A (ja) * 2012-04-12 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US9059219B2 (en) * 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN102790056B (zh) * 2012-08-13 2014-12-10 京东方科技集团股份有限公司 阵列基板及其制作方法、goa单元制作方法及显示装置
US8946095B2 (en) * 2012-10-25 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming interlayer dielectric film above metal gate of semiconductor device
KR20140061030A (ko) * 2012-11-13 2014-05-21 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20140095820A (ko) * 2013-01-25 2014-08-04 삼성디스플레이 주식회사 박막 트랜지스터 기판, 그것의 제조 방법 및 그것을 포함하는 표시 장치
CN103117285B (zh) * 2013-02-04 2015-12-02 京东方科技集团股份有限公司 一种阵列基板、显示装置及阵列基板的制造方法
JP2015035506A (ja) * 2013-08-09 2015-02-19 株式会社東芝 半導体装置
JP2015038925A (ja) * 2013-08-19 2015-02-26 株式会社東芝 半導体装置
KR102083641B1 (ko) * 2013-08-29 2020-03-03 삼성디스플레이 주식회사 표시패널 및 이의 제조방법
US9368592B2 (en) * 2014-01-28 2016-06-14 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure
CN104795400B (zh) * 2015-02-12 2018-10-30 合肥鑫晟光电科技有限公司 阵列基板制造方法、阵列基板和显示装置
JP3197989U (ja) * 2015-03-31 2015-06-11 セイコーエプソン株式会社 電気光学装置、及び電子機器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1834740A (zh) * 2005-03-15 2006-09-20 Nec液晶技术株式会社 液晶显示设备及其制造方法
CN103489922A (zh) * 2013-09-30 2014-01-01 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置

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