KR20140095820A - 박막 트랜지스터 기판, 그것의 제조 방법 및 그것을 포함하는 표시 장치 - Google Patents

박막 트랜지스터 기판, 그것의 제조 방법 및 그것을 포함하는 표시 장치 Download PDF

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Abstract

박막 트랜지스터 기판은 서로 절연되어 교차하는 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소들이 배치된 표시 영역, 상기 게이트 라인들에 연결된 게이트 구동부, 상기 데이터 라인들에 연결된 복수의 데이터 패드부들, 상기 게이트 라인들과 동일층에 동시에 형성되는 복수의 더미 패턴부들, 및 상기 게이트 구동부, 상기 데이터 패드부들, 및 상기 더미 패턴부들이 배치된 비표시 영역을 포함하고, 상기 더미 패턴부들은 상기 게이트 구동부가 배치되지 않은 비표시 영역에 배치되고, 상기 더미 패턴부들 중 어느 하나는 상기 데이터 패드부들과 오버랩된다.

Description

박막 트랜지스터 기판, 그것의 제조 방법 및 그것을 포함하는 표시 장치{THIN FILM TRANSISTOR SUBSTRATE, METHOD OF MANUFACTURING THE SAME AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 비표시 영역의 버블 발생을 줄일 수 있는 박막 트랜지스터 기판, 그것의 제조 방법 및 그것을 포함하는 표시 장치에 관한 것이다.
최근 액정표시장치(Liquid Crystal Display Device), 유기전계발광 표시장치(Organic Light Emitting Diode Display Device), 전기습윤 표시장치(Electro Wetting Display Device), 전기영동 표시장치(Electrophoretic Display Device), 및 나노 크리스탈 디스플레이(Nano Crystal Display: NCD) 등 다양한 표시장치가 개발되고 있다.
일반적으로 표시 장치는 서로 교차하는 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소들이 형성된 표시 영역 및 표시 영역 주변에 형성된 비표시 영역을 포함한다. 화소들은 각각 박막 트랜지스터들을 포함한다. 박막 트랜지스터들은 각각 대응하는 게이트 라인 및 대응하는 데이터 라인에 연결된다. 박막 트랜지스터들은 대응하는 게이트 라인을 통해 제공된 게이트 신호에 응답하여 대응하는 데이터 라인을 통해 제공된 데이터 전압을 제공받는다. 화소들은 박막 트랜지스터들을 통해 제공된 데이터 전압에 대응되는 계조를 표시한다.
표시 장치의 제조시 기판상의 표시 영역에 박막 트랜지스터들이 형성된 후 어닐 공정이 수행된다. 어닐 공정에 의해 박막 트랜지스터들의 반도체 층의 결함이 제거되어 반도체 층의 전기적 특성이 개선될 수 있다.
본 발명의 목적은 비표시 영역의 버블 발생을 줄일 수 있는 박막 트랜지스터 기판, 그것의 제조 방법 및 그것을 포함하는 표시 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은, 서로 절연되어 교차하는 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소들이 배치된 표시 영역, 상기 게이트 라인들에 연결된 게이트 구동부, 상기 데이터 라인들에 연결된 복수의 데이터 패드부들, 상기 게이트 라인들과 동일층에 동시에 형성되는 복수의 더미 패턴부들, 및 상기 게이트 구동부, 상기 데이터 패드부들, 및 상기 더미 패턴부들이 배치된 비표시 영역을 포함하고, 상기 더미 패턴부들은 상기 게이트 구동부가 배치되지 않은 비표시 영역에 배치되고, 상기 더미 패턴부들 중 어느 하나는 상기 데이터 패드부들과 오버랩된다.
상기 비표시 영역은, 상기 표시 영역 주변에 형성되고, 상기 게이트 구동부, 상기 데이터 패드부들, 및 상기 더미 패턴부들이 배치된 제1 비표시 영역, 및 상기 제1 비표시 영역 주변에 형성된 제2 비표시 영역을 포함한다.
상기 제1 비표시 영역은, 상기 표시 영역의 좌측에 인접하고 상기 게이트 구동부가 배치된 제1 더미 영역, 상기 표시 영역의 상측에 인접하고 상기 데이터 패드부들이 배치된 제2 더미 영역, 상기 표시 영역의 우측에 인접한 제3 더미 영역, 및 상기 표시 영역의 하측에 인접한 제4 더미 영역을 포함하고, 상기 더미 패턴부들은 상기 제2, 제3, 및 제4 더미 영역들에 배치된다.
상기 더미 패턴부들은, 상기 제2 더미 영역에 배치되어 상기 데이터 패드부들과 오버랩되는 제1 더미 패턴부, 상기 제3 더미 영역에 배치되는 제2 더미 패턴부, 및 상기 제4 더미 영역에 배치되는 제3 더미 패턴부를 포함한다.
상기 표시 영역은 행 방향으로 장변 및 열 방향으로 단변을 가지고, 상기 제1 및 제3 더미 패턴부들은 상기 행 방향으로 상기 표시 영역의 상기 장변 보다 길게 연장되고, 상기 제2 더미 패턴부는 상기 표시 영역의 상기 단변과 같게 연장되어 상기 제1 및 제3 더미 패턴부들과 오버랩되지 않는다.
상기 제1, 제2, 및 제3 더미 패턴부들은 각각 복수의 더미 패턴들을 포함하고 상기 더미 패턴들은 상기 게이트 라인들과 동일한 층에 동시에 형성되며, 상기 더미 패턴들 각각의 평면 면적은 1002μm보다 작거나 같다.
상기 제1 비표시 영역에서, 제1 베이스 기판, 및 상기 더미 패턴들 사이에 배치되어 상기 제1 베이스 기판상에 형성되는 평탄화 막을 더 포함하고, 상기 더미 패턴들은 상기 제1 베이스 기판상에 형성되고, 상기 평탄화막의 두께는 상기 제1 베이스 기판의 상면과 상기 더미 패턴들의 상면과의 높이차로 정의되는 단차보다 작다.
상기 제1 및 제3 더미 패턴부들의 상기 더미 패턴들은 각각 상기 열 방향으로 연장되어 상기 행 방향으로 단변 및 상기 열 방향으로 장변을 가지고, 상기 행 방향으로 서로 소정의 간격을 두고 이격되어 배치되며, 상기 제2 더미 패턴부의 상기 더미 패턴들은 각각 상기 행 방향으로 연장되어 상기 열 방향으로 단변 및 상기 행 방향으로 장변을 가지고, 상기 열 방향으로 서로 소정의 간격을 두고 이격되어 배치된다.
상기 제1, 제2, 및 제3 더미 패턴부들 중 적어도 하나의 상기 더미 패턴들은 복수의 행들 또는 복수의 열들에 서로 소정의 간격을 두고 이격되어 배치된다.
상기 더미 패턴들은 복수의 제1 더미 패턴들 및 상기 제1 더미 패턴들과 다른 크기를 갖는 복수의 제2 더미 패턴들을 포함하고, 상기 제1 및 제2 더미 패턴들은 상기 행 방향으로 또는 상기 열 방향으로 교대로 배치된다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법은, 표시 영역 및 비표시 영역으로 구분된 제1 베이스 기판을 준비하는 단계, 상기 표시 영역의 상기 제1 베이스 기판상에 게이트 라인들 및 상기 비표시 영역의 상기 제1 베이스 기판상에 복수의 더미 패턴들을 형성하는 단계, 상기 게이트 라인들 및 상기 더미 패턴들을 덮도록 상기 제1 베이스 기판상에 평탄화막을 형성하는 단계, 및 상기 게이트 라인들 및 상기 더미 패턴들과 오버랩되는 상기 평탄화막의 영역을 제거하는 단계를 포함한다.
상기 평탄화막은 네거티브 타입의 감광성 유기막을 포함한다.
상기 게이트 라인들 및 상기 더미 패턴들과 오버랩되는 상기 평탄화막의 상기 영역을 제거하는 단계는, 상기 제1 베이스 기판의 후면에서 광을 조사하는 단계, 상기 게이트 라인들 및 상기 더미 패턴들이 형성되지 않은 영역에서 상기 평탄화막을 상기 광에 노출시키는 단계, 현상액을 이용하여 상기 게이트 라인들 및 상기 더미 패턴들과 오버랩되는 상기 평탄화막의 상기 영역을 제거하는 단계, 및 열에 의해 상기 평탄화막을 경화시키는 단계를 포함한다.
상기 비표시 영역에 상기 게이트 라인들에 연결되는 게이트 구동부를 배치하는 단계, 상기 게이트 라인들과 절연되어 교차하도록 데이터 라인들을 형성하는 단계, 상기 데이터 라인들에 연결되는 데이터 패드부들을 상기 비표시 영역에 배치하는 단계, 및 상기 표시 영역에서 대응하는 게이트 라인들 및 대응하는 데이터 라인들에 연결되는 복수의 박막 트랜지스터들을 형성하는 단계를 더 포함한다.
상기 비표시 영역은, 상기 표시 영역 주변에 형성된 제1 비표시 영역, 및 상기 제1 비표시 영역 주변에 형성된 제2 비표시 영역을 포함하고, 상기 제1 비표시 영역은, 상기 표시 영역의 좌측에 인접하고 상기 게이트 구동부가 배치된 제1 더미 영역, 상기 표시 영역의 상측에 인접하고 상기 데이터 패드부들이 배치된 제2 더미 영역, 상기 표시 영역의 우측에 인접한 제3 더미 영역, 및 상기 표시 영역의 하측에 인접한 제4 더미 영역을 포함하고, 상기 제1 및 제3 더미 영역들은 열 방향으로 연장되고 상기 제2 및 제4 더미 영역들은 행 방향으로 연장되며, 상기 제1 및 제3 더미 영역들의 양 끝단의 소정의 영역은 상기 제2 및 제4 더미 영역들의 양 끝단의 소정의 영역과 오버랩되고, 상기 더미 패턴들은 상기 제2, 제3, 및 제4 더미 영역들에 배치되며, 상기 제2 더미 영역에 배치된 상기 더미 패턴들 중 소정의 개수의 더미 패턴들은 상기 데이터 패드들과 오버랩된다.
본 발명의 실시 예에 따른 표시 장치는 서로 절연되어 교차하는 게이트 라인들 및 데이터 라인들에 연결되어 게이트 신호들 및 데이터 전압들을 제공받는 복수의 화소들이 형성된 표시 영역 및 상기 표시 영역 주변에 형성된 비표시 영역을 포함하는 박막 트랜지스터 기판, 상기 게이트 라인들에 연결되어 상기 화소들에 상기 게이트 신호들을 제공하는 게이트 구동부, 상기 데이터 라인들에 연결되어 상기 화소들에 상기 데이터 전압들을 제공하는 데이터 구동부, 상기 박막 트랜지스터 기판과 마주보는 컬러 필터 기판, 및 상기 박막 트랜지스터 기판과 상기 컬러 필터 기판 사이에 개재된 액정층을 포함하고, 상기 비표시 영역에서 상기 박막 트랜지스터 기판은, 상기 데이터 라인들 및 상기 데이터 구동부에 연결된 복수의 데이터 패드부들, 및 상기 게이트 라인들과 동일층에 동시에 형성되는 복수의 더미 패턴부들을 더 포함하고, 상기 게이트 구동부 및 상기 데이터 패드부들은 상기 비표시 영역에 배치되고, 상기 더미 패턴부들은 상기 게이트 구동부가 배치되지 않은 비표시 영역에 배치되고, 상기 더미 패턴부들 중 어느 하나는 상기 데이터 패드부들과 오버랩된다.
본 발명의 박막 트랜지스터 기판, 그것의 제조 방법 및 그것을 포함하는 표시 장치는 비표시 영역의 버블 발생을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1에 도시된 더미 패턴부들의 구성을 보여주는 도면이다.
도 3은 도 2에 도시된 I-I'선의 단면도이다.
도 4는 도 1에 도시된 박막 트랜지스터의 단면도이다.
도 5a 내지 도 5c는 도 2에 도시된 더미 패턴들의 다양한 실시 예를 도시한 도면들이다.
도 6a 내지 도 6f 및 도 7a 내지 도 7f 는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 도면들이다.
도 8은 도 1에 도시된 박막 트랜지스터 기판을 포함하는 표시 장치의 사시도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 평면도이다.
도 1을 참조하면, 박막 트랜지스터 기판(110)은 복수의 게이트 라인들(GL1~GLn), 복수의 데이터 라인들(DL1~DLm), 복수의 화소들(PX), 복수의 데이터 패드부들(DPD1~DPDk), 및 복수의 더미 패턴부들(DPU1,DPU2,DPU3)을 포함한다.
박막 트랜지스터 기판(110)의 평면상의 영역은 표시 영역(DA) 및 표시 영역(DA)의 주변에 형성된 비표시 영역(NDA)을 포함한다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 형성된 제1 비표시 영역(NDA1) 및 제1 비표시 영역(NDA1)의 주변에 형성된 제2 비표시 영역(NDA2)을 포함한다.
박막 트랜지스터 기판(110)의 표시 영역(DA)에서 게이트 라인들(GL1~GLn)은 행 방향으로 연장되고 및 데이터 라인들(DL1~DLm)은 행 방향과 교차하는 열 방향으로 연장될 수 있다. 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)은 표시 영역(DA)에서 서로 절연되어 교차한다. m 및 n은 0보다 큰 정수이다.
화소들(PX)은 표시 영역(DA)에서 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)이 교차하는 영역에 배치된다. 화소들(PX)은 서로 교차하는 n개의 행들 및 m개의 열들로 배열될 수 있다. 화소들(PX)은 각각 대응하는 게이트 라인들(GL1~GLn) 및 대응하는 데이터 라인들(DL1~DLm)에 연결된다.
각 화소(PX)는 박막 트랜지스터(TFT) 및 박막 트랜지스터(TFT)에 연결된 화소 전극(PE)을 포함한다. 박막 트랜지스터(TFT)는 대응하는 게이트 라인에 연결된 게이트 전극, 대응하는 데이터 라인에 연결된 소스 전극, 및 화소 전극(PE)에 연결된 드레인 전극을 포함한다. 박막 트랜지스터(TFT)는 대응하는 게이트 라인을 통해 제공된 게이트 신호에 응답하여 턴 온된다. 턴 온된 박막 트랜지스터(TFT)는 대응하는 데이터 라인을 통해 제공된 데이터 전압을 화소 전극(PE)에 제공한다.
박막 트랜지스터 기판(110)의 제1 비표시 영역(NDA1)에 게이트 구동부(200), 데이터 패드부들(DPD1~DPDk), 및 더미 패턴부들(DPU1,DPU2,DPU3)이 배치된다. 더미 패턴부들(DPU1,DPU2,DPU3)은 게이트 구동부(200)가 배치되지 않은 제1 비표시 영역(NDA1)에 배치될 수 있다. 또한, 더미 패턴부들(DPU1,DPU2,DPU3) 중 어느 하나는 데이터 패드부들(DPD1~DPDk)과 오버랩될 수 있다.
제1 비표시 영역(NDA1)은 표시 영역(DA)의 좌측에 인접한 영역으로 정의되는 제1 더미 영역(DMA1), 표시 영역(DA)의 상측에 인접한 영역으로 정의되는 제2 더미 영역(DMA2), 표시 영역(DA)의 우측에 인접한 영역으로 정의되는 제3 더미 영역(DMA3), 및 표시 영역(DA)의 하측에 인접한 영역으로 정의되는 제4 더미 영역(DMA4)을 포함한다.
예시적인 실시 예로서 제1 및 제3 더미 영역들(DMA1,DMA3)은 열 방향으로 연장되고 제2 및 제4 더미 영역들(DMA2,DMA4)은 행 방향으로 연장될 수 있다. 제1 및 제3 더미 영역들(DMA1,DMA3)의 양 끝단의 소정의 영역은 제2 및 제4 더미 영역들(DMA2,DMA4)의 양 끝단의 소정의 영역과 오버랩될 수 있다.
화소들(PX)에 게이트 신호들을 제공하는 게이트 구동부(200)는 제1 더미 영역(DMA1)에 배치될 수 있다. 게이트 구동부(200)는 제1 더미 영역(DMA1)에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태로 실장 될 수 있다. 게이트 라인들(GL1~GLn)은 제1 더미 영역(DMA1)으로 연장되어 게이트 구동부(200)에 연결된다. 게이트 구동부(200)는 게이트 라인들(GL1~GLn)을 통해 게이트 신호들을 화소들(PX)에 제공한다. 게이트 신호들은 순차적으로 그리고 행 단위로 화소들(PX)에 제공된다.
데이터 패드부들(DPD1~DPDk)은 제2 더미 영역(DMA2)에 배치될 수 있다. k는 0보다 크고 m보다 작은 정수이다. 데이터 라인들(DL1~DLm)은 제2 더미 영역(DMA2)으로 연장되어 데이터 패드부들(DPD1~DPDk)에 연결된다. 데이터 패드부들(DPD1~DPDk)은 각각 대응되는 소정의 개수의 데이터 라인들에 연결된다.
데이터 패드부들(DPD1~DPDk)에 각각 대응되는 소스 구동칩들(미 도시됨)이 연결된다. 소스 구동칩들로부터 데이터 패드부들(DPD1~DPDk)에 데이터 전압들이 제공된다. 데이터 패드부들(DPD1~DPDk)에 연결된 데이터 라인들(DL1~DLm)을 통해 데이터 전압들이 화소들(PX)에 제공된다. 소스 구동칩들이 데이터 패드부들(DPD1~DPDk)에 연결되는 구성은 이하,도 8을 참조하여 설명될 것이다.
더미 패턴부들(DPU1,DPU2,DPU3)은 제1 더미 패턴부(DPU1), 제2 더미 패턴부(DPU2), 및 제3 더미 패턴부(DPU3)를 포함한다. 제1 더미 패턴부(DPU1)는 제2 더미 영역(DMA2)에 배치된다. 제1 더미 패턴부(DPU1)는 데이터 패드부들(DPD1~DPDk)과 오버랩될 수 있다. 제2 더미 패턴부(DPU2)는 제3 더미 영역(DMA3)에 배치된다. 구체적으로, 제2 더미 패턴부(DPU2)는 제3 더미 영역(DMA3) 중 제2 및 제4 더미 영역들(DMA2,DMA4)과 오버랩되지 않는 제3 더미 영역(DMA3)에 배치된다. 제3 더미 패턴부(DPU3)는 제4 더미 영역(DMA4)에 배치된다.
표시 영역(DA)은 행 방향의 길이가 열 방향의 길이보다 길 수 있다. 즉, 표시 영역(DA)은 행 방향으로 장변 및 열 방향으로 단변을 가질 수 있다.
제1 더미 패턴부(DPU1)는 행 방향으로 연장되어, 표시 영역(DA)의 장변 보다 길게 연장될 수 있다. 제3 더미 패턴부(DPU3)는 행 방향으로 연장되어, 표시 영역(DA)의 장변 보다 길게 연장될 수 있다. 제2 더미 패턴부(DPU2)는 열 방향으로 연장되어 표시 영역(DA)의 단변과 같도록 연장될 수 있다. 제2 더미 패턴부(DPU2)는 제1 및 제3 더미 패턴부들(DPU1,DPU3)과 오버랩되지 않는다.
제1, 제2, 및 제3 더미 패턴부들(DPU1,DPU2,DPU3)은 게이트 라인들(GL1~GLn)과 동일층에 동시에 형성된다. 이러한 구성은 후술될 것이다.
도시하지 않았으나, 박막 트랜지스터 기판(110)을 포함하는 표시 장치가 샤시에 수용되어 최종 제품이 완성될 수 있다. 제2 비표시 영역(NDA2)은 박막 트랜지스터 기판(110)을 포함하는 표시 장치가 샤시에 수용될 경우, 샤시에 끼워지는 영역으로 정의될 수 있다.
도 2는 도 1에 도시된 더미 패턴부들의 구성을 보여주는 도면이다.
도 2에는 설명의 편의를 위해 더미 패턴부들의 구성만이 도시되었다.
도 2를 참조하면, 제1, 제2, 및 제3 더미 패턴부들(DPU1,DPU2,DPU3)은 각각 복수의 더미 패턴들(DPT)을 포함한다. 더미 패턴들(DPT)은 각각 사각형 형상을 갖는다.
제1 및 제3 더미 패턴부들(DPU1,DPU3)의 더미 패턴들(DPT)은 각각 열 방향으로 연장되어 행 방향으로 단변 및 열 방향으로 장변을 가질 수 있다. 제1 및 제3 더미 패턴부들(DPU1,DPU3)의 더미 패턴들(DPT)은 행 방향으로 서로 소정의 간격을 두고 이격되어 배치될 수 있다. 제1 더미 패턴부(DPU1)의 더미 패턴들(DPT) 중 소정의 개수의 더미 패턴들(DPT)은 데이터 패드부들(DPD1~DPDk)과 오버랩될 수 있다.
제2 더미 패턴부(DPU2)의 더미 패턴들(DPT)은 각각 행 방향으로 연장되어 열 방향으로 단변 및 행 방향으로 장변을 가질 수 있다. 제2 더미 패턴부(DPU2)의 더미 패턴들(DPT)은 열 방향으로 서로 소정의 간격을 두고 이격되어 배치될 수 있다.
더미 패턴들(DPT) 각각의 평면 면적은 1002μm와 같거나 작을 수 있다. 예시적인 실시 예로서 도 2에는 사각형 형상을 갖는 더미 패턴들(DPT)이 도시되었으나, 더미 패턴들(DPT)의 형상은 이에 한정되지 않는다. 예를 들어, 더미 패턴들(DPT)은 원형, 삼각형, 및 오각형 등 다양한 형상을 가질 수 있다.
도 3은 도 2에 도시된 I-I'선의 단면도이다. 도 4는 도 1에 도시된 박막 트랜지스터의 단면도이다.
도 3에는 제3 더미 패턴부(DPU3)의 더미 패턴들(DPT) 중 일부 더미 패턴들(DPT)이 도시되었으나, 다른 더미 패턴들(DPT)도 동일한 구성을 갖는다. 도 4에는 하나의 박막 트랜지스터의 구성이 도시되었으나, 다른 박막 트랜지스터들도 동일한 구성을 갖는다.
도 3을 참조하면, 제1 비표시 영역(NDA1)에서 박막 트랜지스터 기판(110)의 제1 베이스 기판(111) 상에 더미 패턴들(DPT)이 형성된다. 구체적으로 더미 패턴들(DPT)은 제1 비표시 영역(NDA1)의 제2 내지 제4 더미 영역들(DMA2~DMA4)에 형성된다.
더미 패턴들(DPT) 사이에서 제1 베이스 기판(111) 상에 평탄화막(112)이 형성된다. 평탄화막(112)은 더미 패턴들(DPT)에 의해 형성된 제1 베이스 기판(111)과의 단차(D)를 줄이기 위해 사용될 수 있다. 단차(D)는 제1 베이스 기판(111)의 상면과 더미 패턴들(DPT)의 상면과의 높이 차로 정의될 수 있다. 단차(D)는 더미 패턴들(DPT)의 두께로도 정의될 수 있다. 평탄화막(112)의 두께(H)는 단차(D)보다 작을 수 있다.
더미 패턴들(DPT) 및 평탄화막(112)을 덮도록 게이트 절연막(113)이 형성된다. 게이트 절연막(113) 상에는 보호막(114)이 형성된다.
도 4를 참조하면, 표시 영역(DA)에서 제1 베이스 기판(111) 상에 박막 트랜지스터(TFT)의 게이트 전극(GE)이 형성된다. 도시하지 않았으나, 게이트 전극(GE)은 대응하는 게이트 라인에 연결된다. 실질적으로, 게이트 전극(GE)은 대응하는 게이트 라인으로부터 분기되어 형성된다.
전술한 더미 패턴들(DPT) 및 게이트 전극(GE)은 동일층에 동시에 패터닝되어 형성될 수 있다. 또한, 더미 패턴들(DPT) 및 게이트 전극(GE)은 동일한 물질로 형성될 수 있다.
더미 패턴들(DPT) 및 게이트 전극(GE)은 동일한 물질로 형성되므로, 단차(D)는 제1 베이스 기판(111)의 상면과 게이트 전극(GE)의 상면과의 높이 차로도 정의될 수 있다. 또한, 단차(D)는 게이트 전극(GE)의 두께로도 정의될 수 있다.
표시 영역(DA)에서 게이트 전극(GE)이 형성되지 않은 영역의 제1 베이스 기판(111) 상에 평탄화막(112)이 형성된다. 평탄화막(112)은 게이트 전극(GE)에 의해 형성된 제1 베이스 기판(111)과의 단차(D)를 줄이기 위해 사용될 수 있다. 평탄화막(112)의 두께(H)는 단차(D)보다 작을 수 있다.
게이트 전극(GE) 및 평탄화막(112)을 덮도록 게이트 절연막(113)이 형성될 수 있다. 게이트 전극(GE)을 덮고 있는 게이트 절연막(113) 상에 박막 트랜지스터(TFT)의 반도체 층(SM)이 형성된다. 반도체 층(SM)은 게이트 전극(GE)과 인접한 평탄화막(112)의 소정의 영역까지 형성될 수 있다. 도시하지 않았으나, 반도체 층(SM)은 액티브 층 및 오믹 콘택층을 포함할 수 있다.
반도체 층(SM) 및 게이트 절연막(113) 상에 박막 트랜지스터(TFT)의 소스 전극(SE) 및 드레인 전극(DE)이 서로 이격되어 형성된다. 도시하지 않았으나, 소스 전극(SE)은 대응하는 데이터 라인에 연결된다. 실질적으로 소스 전극(SE)은 대응하는 데이터 라인으로부터 분기되어 형성된다.
도시하지 않았으나, 데이터 라인들(DL1~DLm)은 게이트 절연막(113) 상에 형성된다. 즉, 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)은 게이트 절연막(113)을 사이에 두고 서로 절연되어 배치될 수 있다.
반도체 층(SM)은 소스 전극(SE) 및 드레인 전극(DE) 사이에서 전도 채널(conductive channel)을 형성한다. 소스 전극(SE), 드레인 전극(DE), 전도 채널, 및 게이트 절연막(113)을 덮도록 보호막(114)이 형성된다.
보호막(114)을 관통하여 드레인 전극(DE)의 일부가 노출되도록 컨택홀(CH)이 형성된다. 보호막(114) 상에는 화소 전극(PE)이 형성된다. 화소 전극(PE)은 컨택홀(CH)을 통해 드레인 전극(DE)에 전기적으로 연결된다.
도시하지 않았으나, 게이트 라인들(GL1~GLn) 역시 제1 베이스 기판(111) 상에 형성되고, 게이트 라인들(GL1~GLn) 사이에서 제1 베이스 기판(111) 상에 평탄화막(112)이 형성된다. 더미 패턴들(DPT) 및 게이트 라인들(GL1~GLn)은 동일층에 동시에 패터닝되어 형성될 수 있다. 또한, 더미 패턴들(DPT) 및 게이트 라인들(GL1~GLn)은 동일한 물질로 형성될 수 있다.
더미 패턴들(DPT) 및 게이트 라인들(GL1~GLn)은 동일한 물질로 형성되므로, 단차(D)는 제1 베이스 기판(111)의 상면과 게이트 라인들(GL1~GLn)의 상면과의 높이 차로도 정의될 수 있다. 또한, 단차(D)는 게이트 라인들(GL1~GLn)의 두께로도 정의될 수 있다. 평탄화막(112)은 게이트 라인들(GL1~GLn)에 의해 형성된 제1 베이스 기판(111)과의 단차(D)를 줄이기 위해 사용될 수 있다. 게이트 라인들(GL1~GLn) 및 평탄화막(112)을 덮도록 게이트 절연막(113)이 형성된다.
박막 트랜지스터 기판(110)의 제조시 박막 트랜지스터(TFT)가 형성된 후, 어닐 공정이 수행된다. 어닐 공정에 의해 박막 트랜지스터(TFT)의 반도체 층(SM)의 결함이 제거되어 반도체 층(SM)의 전기적 특성이 개선될 수 있다.
평탄화 막(112)은 유기막으로 형성될 수 있다. 더미 패턴들(DPT)이 없을 경우, 평탄화 막(112)은 제2 내지 제4 더미 영역들(DMA2~DMA4) 전체에서 제1 베이스 기판(111)상에 형성될 수 있다. 어닐 공정시 고온에 의해 유기막으로 형성된 평탄화 막(112)에서 아웃 가스(out-gas)가 발생될 수 있다. 아웃 가스가 모여 버블이 형성될 수 있다. 아웃 가스(out-gas)가 평탄화막 밖으로 배출되어 박막 트랜지스터 기판(110)이 제조되는 공정 챔버 내부를 오염시킬 수 있다. 또한, 버블이 포집되어 평탄화 막(112)의 상면의 평탄도를 저하시킬 수 있다. 즉, 버블에 의해 평탄화 막(112)의 상면이 요철 구조를 가질 수 있다. 따라서, 버블의 발생 영역을 줄이는 것이 중요하다.
본 발명의 박막 트랜지스터 기판(110)의 제1 비표시 영역(NDA1)의 제2 내지 제4 더미 영역들(DMA2~DMA4)에서 제1 베이스 기판(111) 상에 더미 패턴들(DPT)이 형성된다. 평탄화 막(112)은 제1 비표시 영역(NDA1)의 제2 내지 제4 더미 영역들(DMA2~DMA4)에서 더미 패턴들(DPT)이 배치되지 않은 영역에 형성된다. 즉, 평탄화 막(112)은 제1 비표시 영역(NDA1)의 제2 내지 제4 더미 영역들(DMA2~DMA4)의 전체에 형성되지 않고, 더미 패턴들(DPT) 사이에서 제1 베이스 기판(111) 상에 형성된다. 따라서, 제1 비표시 영역(NDA1)의 제2 내지 제4 더미 영역들(DMA2~DMA4)에서 평탄화 막(112)이 형성되는 영역이 줄어드므로, 버블의 발생이 줄어들 수 있다.
결과적으로 본 발명의 실시 예에 따른 박막 트랜지스터 기판(110)은 비표시 영역(NDA)의 버블 발생을 줄일 수 있다.
도시하지 않았으나, 제1 비표시 영역(NDA1)의 제1 더미 영역(DMA1)에 배치된 게이트 구동부(200)는 복수의 트랜지스터들로 구성된다. 제1 비표시 영역(NDA1)의 제1 더미 영역(DMA1)에서 트랜지스터들의 게이트 전극들이 배치되지 않은 영역의 제1 베이스 기판(111) 상에 평탄화막(112)이 배치된다.
도 5a 내지 도 5c는 도 2에 도시된 더미 패턴들의 다양한 실시 예를 도시한 도면들이다.
도 5a 내지 도 5c에는 제3 더미 패턴부(DPU3)의 구성이 도시되었으나, 제1 및 제2 더미 패턴부들(DPU1,DPU2)의 구성도 제3 더미 패턴부(DPU3)와 동일하게 형성될 수 있다.
도 5a를 참조하면, 더미 패턴들(DPT)은 서로 동일한 크기를 갖는 사각형 형상을 갖고 복수의 행들에 서로 소정의 간격을 두고 이격되어 배치될 수 있다. 즉, 더미 패턴들(DPT)은 행들에 배치되어 격자 형태로 배열될 수 있다.
도 5b를 참조하면, 더미 패턴들(DPT)은 서로 다른 크기 및 사각형 형상을 갖고 복수의 행들에 서로 소정의 간격을 두고 이격되어 배치될 수 있다. 예를 들어, 더미 패턴들(DPT)은 복수의 제1 더미 패턴들(DPT1) 및 제1 더미 패턴들(DPT1)과 다른 크기를 갖는 복수의 제2 더미 패턴들(DPT2)을 포함할 수 있다. 예시적인 실시 예로서 제1 더미 패턴들(DPT1)의 크기는 제2 더미 패턴들(DPT2)의 크기보다 크게 형성될 수 있다. 제1 더미 패턴들(DPT1) 및 제2 더미 패턴들(DPT2)은 행 방향으로 교대로 배치될 수 있다.
예시적인 실시 예로서, 도 5a 및 도 5b에는 두 개의 행들에 더미 패턴들(DPT)이 배치되는 구성이 도시되었으나, 더미 패턴들(DPT)이 배치되는 구성은 이에 한정되지 않는다. 예를 들어, 두 개보다 많은 행들에 도 5a 및 도 5b에 도시된 더미 패턴들(DPT)이 배치될 수 있다.
도시하지 않았으나, 제1 더미 패턴부(DPU1)의 더미 패턴들(DPT)은 도 5a 및 도 5b에 도시된 더미 패턴들(DPT)과 같은 구성을 가질 수 있다. 또한, 도 5a 및 도 5b에 도시된 더미 패턴들(DPT)은 제2 더미 패턴부(DPU2)에서 행들이 아닌 복수의 열들에 배치될 수 있다.
도 5c를 참조하면, 더미 패턴들(DPT)은 행 방향으로 장변 및 열 방향으로 단변을 갖는 구성을 가질 수 있다. 더미 패턴들(DPT)은 복수의 행들에 서로 소정의 간격을 두고 이격되어 배치될 수 있다.
예시적인 실시 예로서, 도 5c에는 세 개의 행들에 더미 패턴들(DPT)이 배치되는 구성이 도시되었으나, 더미 패턴들(DPT)이 배치되는 구성은 이에 한정되지 않는다. 예를 들어, 두 개의 행들 또는 세 개보다 많은 행들에 도 5c에 도시된 더미 패턴들(DPT)이 배치될 수 있다.
도시하지 않았으나, 제1 더미 패턴부(DPU1)의 더미 패턴들(DPT)은 도 5c에 도시된 더미 패턴들(DPT)과 같은 구성을 가질 수 있다. 또한, 도 5c에 도시된 더미 패턴들(DPT)은 행 방향으로 연장되지 않고 열 방향으로 연장되어 열 방향으로 장변 및 행 방향으로 단변을 갖는 구성을 가질 수 있다. 제2 더미 패턴부(DPU2)에서 열 방향으로 장변 및 행 방향으로 단변을 갖는 더미 패턴들(DPT)은 복수의 열들에 서로 소정의 간격을 두고 이격되어 배치될 수 있다.
제1, 제2, 및 제3 더미 패턴부들(DPU1,DPU2,DPU3)은 도 2, 도 5a, 도 5b, 및 도 5c에 도시된 더미 패턴들(DPT) 중 어느 하나의 더미 패턴들(DPT)을 포함할 수 있다. 예를 들어, 제1 및 제3 더미 패턴부들(DPU1,DPU3)은 도 2에 도시된 더미 패턴들(DPT)을 포함할 수 있다. 제2 더미 패턴부(DPU2)는 열 방향으로 장변 및 행 방향으로 단변을 갖고 열들에 서로 소정의 간격을 두고 이격되어 배치된 더미 패턴들(DPT)을 포함할 수 있다. 그러나, 이에 한정되지 않고, 도 2, 도 5a, 도 5b, 및 도 5c에 도시된 더미 패턴들(DPT)이 다양하게 조합되어 제1, 제2, 및 제3 더미 패턴부들(DPU1,DPU2,DPU3)의 더미 패턴들(DPT)을 구성할 수 있다.
도 5a 내지 도 5c에 도시된 더미 패턴들(DPT) 각각의 면적은 1002μm와 같거나 작을 수 있다.
도 6a 내지 도 6f 및 도 7a 내지 도 7f 는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 도면들이다.
도 6a 내지 도 6f는 박막 트랜지스터 기판(110)의 제1 비표시 영역(NDA1)에 배치된 더미 패턴들(DPT)의 제조 방법을 도시한 도면이다. 도 7a 내지 도 7f는 박막 트랜지스터 기판(110)의 표시 영역(DA)에 배치된 박막 트랜지스터(TFT)의 제조 방법을 도시한 도면이다.
설명의 편의를 위해 도 6a 내지 도 6e에는 두 개의 더미 패턴들(DPT)의 제조 방법만이 도시되었으나, 다른 더미 패턴들(DPT) 역시 동일한 방법으로 제조될 수 있다. 도 7a 내지 도 7e에는 하나의 박막 트랜지스터(TFT)의 제조 제조방법만이 도시되었으나, 다른 박막 트랜지스터들(TFT) 역시 동일한 방법으로 제조될 수 있다.
도 6a를 참조하면, 제1 베이스 기판(111)이 준비된다. 제1 베이스 기판(111)의 평면상의 영역은 박막 트랜지스터 기판(110)의 평면상의 영역과 동일하게 구분될 수 있다. 즉, 제1 베이스 기판(111)의 평면상의 영역은 표시 영역(DA), 및 비표시 영역(NDA)을 포함한다. 비표시 영역(NDA)은 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)을 포함한다. 제1 비표시 영역(NDA1)은 제1 내지 제4 더미 영역들(DMA1~DMA4)을 포함한다. 제1 베이스 기판(111)의 평면상의 각 영역들의 배치는 실질적으로 박막 트랜지스터 기판(110)의 평면상의 각 영역들의 배치와 동일하다.
제1 비표시 영역(NDA1)의 제2 내지 제4 더미 영역들(DMA2~DMA4)의 제1 베이스 기판(111) 상에 복수의 더미 패턴들(DPT)이 형성된다. 더미 패턴들(DPT)의 구체적인 배치 구성은 앞서 상세히 설명되었으므로, 설명을 생략한다.
도 6b를 참조하면, 더미 패턴들(DPT)을 덮도록 평탄화막(112)이 제1 베이스 기판(111) 상에 형성된다. 평탄화막(112)으로서 네거티브 타입의 감광성 유기막이 사용될 수 있다.
도 6c를 참조하면, 후면 노광 공정이 수행된다. 구체적으로, 제1 베이스 기판(111)의 후면에서 광(L)이 제1 베이스 기판(111)을 향해 조사된다. 더미 패턴들(DPT)에 의해 광(L)이 차단되므로, 더미 패턴들(DPT)과 오버랩되는 평탄화막(122)에는 광(L)이 조사되지 않는다. 더미 패턴들(DPT)과 오버랩되는 평탄화막(122)의 영역은 제1 영역(A1)으로 정의될 수 있다. 더미 패턴들(DPT)이 형성되지 않은 영역에서 광(L)은 평탄화막(112)을 투과한다. 따라서, 더미 패턴들(DPT)이 형성되지 않은 영역에서 평탄화막(112)은 광(L)에 노출되고, 더미 패턴들(DPT)과 오버랩되는 평탄화막(122)의 제1 영역(A1)은 광(L)에 노출되지 않는다.
도 6d를 참조하면, 현상액을 이용한 현상 공정이 수행된다. 구체적으로, 평탄화막(112)은 네거티브 타입의 감광성 유기막이므로, 광(L)에 노출되지 않은 평탄화막(112)의 제1 영역(A1)이 현상액에 의해 제거된다. 따라서, 더미 패턴들(DPT)과 오버랩되는 평탄화막(122)의 제1 영역(A1)은 광(L)에 노출되지 않은 영역으로서 현상액에 의해 제거될 수 있다.
도 6e를 참조하면, 평탄화막(112)을 경화시키기 위해 열(Heat)이 평탄화막(112)에 제공된다. 도 6d에 도시된 더미 패턴들(DPT)에 인접한 평탄화막(112)의 제1 돌출 부분(P1)은 열(Heat)에 의해 가열되어 흘러내린다. 따라서, 도 6e에 도시된 바와 같이 평탄화막(112)은 더미 패턴들(DPT)이 형성되지 않은 영역으로서 더미 패턴들(DPT) 사이에서 제1 베이스 기판(111) 상에 형성된다. 열(Heat)에 의해 평탄화막(112)은 경화될 수 있다.
도 6f를 참조하면, 더미 패턴들(DPT) 및 평탄화막(112)을 덮도록 게이트 절연막(113)이 형성된다. 게이트 절연막(113) 상에 보호막(114)이 형성된다.
도 7a를 참조하면, 제1 베이스 기판(111)이 준비되고, 표시 영역(DA)의 제1 베이스 기판(111) 상에 게이트 전극(GE)이 형성된다. 앞서 설명한 바와 같이, 게이트 전극(GE)은 대응하는 게이트 라인으로부터 분기되어 형성된다.
도 7b를 참조하면, 게이트 전극(GE)을 덮도록 평탄화막(112)이 제1 베이스 기판(111) 상에 형성된다. 전술한 바와 같이, 평탄화막(112)으로서 네거티브 타입의 감광성 유기막이 사용될 수 있다.
도 7c를 참조하면, 후면 노광 공정이 수행된다. 구체적으로, 제1 베이스 기판(111)의 후면에서 광(L)이 제1 베이스 기판(111)을 향해 조사된다. 게이트 전극(GE)에 의해 광(L)이 차단되므로, 게이트 전극(GE)과 오버랩되는 평탄화막(122)에는 광(L)이 조사되지 않는다. 게이트 전극(GE)과 오버랩되는 평탄화막(122)의 영역은 제2 영역(A2)으로 정의될 수 있다. 게이트 전극(GE)이 형성되지 않은 영역에서 광(L)은 평탄화막(112)을 투과한다. 따라서, 게이트 전극(GE)이 형성되지 않은 영역에서 평탄화막(112)은 광(L)에 노출되고, 게이트 전극(GE)과 오버랩되는 평탄화막(122)의 제2 영역(A2)은 광(L)에 노출되지 않는다.
도 7d를 참조하면, 현상액을 이용한 현상 공정이 수행된다. 구체적으로, 평탄화막(112)은 네거티브 타입의 감광성 유기막이므로, 광(L)에 노출되지 않은 평탄화막(112)의 제2 영역(A2)이 현상액에 의해 제거된다. 따라서, 게이트 전극(GE)과 오버랩되는 평탄화막(122)의 제2 영역(A2)은 광(L)에 노출되지 않은 영역으로서 현상액에 의해 제거될 수 있다.
도 7e를 참조하면, 평탄화막(112)을 경화시키기 위해 열(Heat)이 평탄화막(112)에 제공된다. 도 7d에 도시된 게이트 전극(GE)에 인접한 평탄화막(112)의 제2 돌출 부분(P2)은 열(Heat)에 의해 가열되어 흘러내린다. 따라서, 도 7e에 도시된 바와 같이 평탄화막(112)은 게이트 전극(GE)이 형성되지 않은 영역에서 제1 베이스 기판(111) 상에 형성된다. 열(Heat)에 의해 평탄화막(112)은 경화될 수 있다.
구체적인 제조 방법이 도시되지 않았으나, 게이트 라인들(GL1~GLn) 사이에 평탄화막(112)을 형성하는 방법은 실질적으로 게이트 전극들(GE) 사이에 평탄화막(112)을 형성하는 방법과 동일하다.
도 7f를 참조하면, 더미 패턴들(DPT) 및 평탄화막(112)을 덮도록 게이트 절연막(113)이 형성된다. 게이트 전극(GE)을 덮고 있는 게이트 절연막(113) 상에 박막 트랜지스터(TFT)의 반도체 층(SM)이 형성된다. 반도체 층(SM)은 게이트 전극(GE)과 인접한 평탄화막(112)의 소정의 영역까지 형성될 수 있다.
반도체 층(SM) 및 게이트 절연막(113) 상에 박막 트랜지스터(TFT)의 소스 전극(SE) 및 드레인 전극(DE)이 서로 이격되어 형성된다. 소스 전극(SE), 드레인 전극(DE), 전도 채널, 및 게이트 절연막(113)을 덮도록 보호막(114)이 형성된다. 보호막(114)을 관통하여 드레인 전극(DE)의 일부가 노출되도록 컨택홀(CH)이 형성된다. 보호막(114) 상에는 화소 전극(PE)이 형성된다. 화소 전극(PE)은 컨택홀(CH)을 통해 드레인 전극(DE)에 전기적으로 연결된다.
이러한 제조 방법에 의해 표시 영역(DA)에서 박막 트랜지스터 기판(110)의 박막 트랜지스터들(TFT)이 형성될 수 있다. 도시하지 않았으나, 박막 트랜지스터(TFT)가 형성된 후, 어닐 공정이 수행될 수 있다. 어닐 공정에 의해 박막 트랜지스터(TFT)의 반도체 층(SM)의 결함이 제거되어 반도체 층(SM)의 전기적 특성이 개선될 수 있다.
본 발명의 박막 트랜지스터 기판(110)의 제1 비표시 영역(NDA1)의 제2 내지 제4 더미 영역들(DMA2~DMA4)에서 제1 베이스 기판(111) 상에 더미 패턴들(DPT)이 형성된다. 평탄화 막(112)은 제1 비표시 영역(NDA1)의 제2 내지 제4 더미 영역들(DMA2~DMA4)의 전체에 형성되지 않고, 더미 패턴들(DPT) 사이에서 제1 베이스 기판(111) 상에 형성된다. 따라서, 제1 비표시 영역(NDA1)의 제2 내지 제4 더미 영역들(DMA2~DMA4)에서 평탄화 막(112)이 형성되는 영역이 줄어드므로, 버블의 발생이 줄어들 수 있다.
결과적으로 본 발명의 실시 예에 따른 박막 트랜지스터 기판(110)의 제조 방법에 의해 제조된 박막 트랜지스터 기판(110)은 비표시 영역(NDA)의 버블 발생을 줄일 수 있다.
도 8은 도 1에 도시된 박막 트랜지스터 기판을 포함하는 표시 장치를 도시한 도면이다.
도 8에는 설명의 편의를 위해 하나의 화소(PX)만이 도시되었으나, 실질적으로, 화소들(PX)은 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)이 교차하는 영역에 배치된다.
도 8을 참조하면, 표시 장치(500)는 표시 패널(100), 게이트 구동부(200), 데이터 구동부(300), 및 구동 회로 기판(400)을 포함한다.
표시 패널(100)은 복수의 화소들(PX)이 형성된 박막 트랜지스터 기판(110), 박막 트랜지스터 기판(110)과 마주보고 공통 전극(미 도시됨)이 형성된 컬러 필터 기판(120), 및 박막 트랜지스터 기판(110)과 컬러 필터 기판(120) 사이에 개재되는 액정층(LC)을 포함한다. 화소들(PX)은 각각 대응하는 게이트 라인들(GL1~GLn) 및 대응하는 데이터 라인들(DL1~DLm)에 연결된다.
각 화소(PX)는 화소 전극(PE) 및 화소 전극(PE)에 연결된 박막 트랜지스터(TFT)을 포함한다. 박막 트랜지스터(TFT)는 대응하는 게이트 라인을 통해 제공받은 게이트 신호에 응답하여 대응하는 데이터 라인을 통해 데이터 전압을 제공받는다. 데이터 전압은 화소 전극(PE)에 제공된다.
게이트 구동부(200)는 구동 회로 기판(400)에 실장된 타이밍 컨트롤러(미 도시됨)로부터 제공된 게이트 제어 신호에 응답하여 게이트 신호들을 생성한다. 게이트 신호들은 행 단위로 그리고 순차적으로 화소들(PX)에 제공된다. 그 결과 화소들(PX)은 행 단위로 구동될 수 있다.
데이터 구동부(300)는 타이밍 컨트롤러로부터 영상 신호들 및 데이터 제어 신호를 제공받는다. 데이터 구동부(300)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 아날로그 데이터 전압들을 생성한다. 데이터 구동부(300)는 데이터 전압들을 데이터 라인들(DL1~DLm)을 통해 화소들(PX)에 제공한다. 데이터 구동부(300)는 복수의 소스 구동칩들(310_1~310_k)을 포함한다. 소스 구동칩들(310_1~310_k)은 대응하는 연성회로기판들(320_1~320_k) 상에 실장되어 구동 회로 기판(400)과 도 1에 도시된 제1 비 표시 영역(NDA1)의 데이터 패드부들(DPD1~DPDk)에 연결된다.
도시하지 않았으나, 소스 구동칩들(310_1~310_k)이 실장된 연성회로기판들(320_1~320_k)은 이방성 도전 필름(Anisotropic Conductive Film)들에 의해 각각 대응되는 데이터 패드부들(DPD1~DPDk)에 연결된다.
본 발명의 실시 예에서 소스 구동칩들(310_1~310_k)은 연성회로기판들(320_1~320_k) 상에 실장되는 테이프 캐리어 패키지(TCP: Tape Carrier Package) 방식을 예로 들었다. 그러나, 소스 구동칩들(310_1~310_k)은 제1 비 표시 영역(NDA)에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장 될 수 있다.
더미 패턴부들(DPU1,DPU2,DPU3)은 게이트 구동부(200)가 배치되지 않은 제1 비표시 영역(NDA1)에 배치될 수 있다. 또한, 더미 패턴부들(DPU1,DPU2,DPU3) 중 어느 하나는 데이터 패드부들(DPD1~DPDk)과 오버랩될 수 있다. 더미 패턴부들(DPU1,DPU2,DPU3) 및 박막 트랜지스터 기판(110)의 다른 구성은 앞서 상세히 설명하였으므로, 설명을 생략한다.
도시하지 않았으나, 컬러 필터 기판(120) 상에 컬러 필터들이 형성될 수 있다. 컬러 필터는 적색, 녹색, 및 청색 중 어느 하나의 색을 나타내는 색 화소를 포함할 수 있다. 또한, 도시하지 않았으나, 표시 장치(500)는 표시 패널(100) 후방에 배치되어 표시 패널(110)에 광을 제공하는 백라이트 유닛을 포함한다. 백라이트 유닛은 표시 패널(100)의 하부에서 광을 공급하는 직하형 또는 표시 패널(100)의 측면에서 광을 공급하는 엣지형으로 형성될 수 있다.
박막 트랜지스터들(TFT)에 의해 화소 전극들(PE)에 데이터 전압들이 인가되고, 공통 전극에 공통 전압이 인가되면, 액정층(LC)의 액정들의 배열이 변화된다. 변화된 액정들의 배열에 따라서 백라이트 유닛으로부터 제공된 광의 투과율이 조절되어 영상이 표시된다.
본 발명의 박막 트랜지스터 기판(110)을 포함하는 표시 장치(500)의 제1 비표시 영역(NDA1)의 제2 내지 제4 더미 영역들(DMA2~DMA4)에서 제1 베이스 기판(111) 상에 더미 패턴들(DPT)이 형성된다. 평탄화 막(112)은 제1 비표시 영역(NDA1)의 제2 내지 제4 더미 영역들(DMA2~DMA4)의 전체에 형성되지 않고, 더미 패턴들(DPT) 사이에서 제1 베이스 기판(111) 상에 형성된다. 따라서, 제1 비표시 영역(NDA1)의 제2 내지 제4 더미 영역들(DMA2~DMA4)에서 평탄화 막(112)이 형성되는 영역이 줄어드므로, 버블의 발생이 줄어들 수 있다.
결과적으로 본 발명의 실시 예에 따른 박막 트랜지스터 기판(110)을 포함하는 표시 장치(500)는 비표시 영역(NDA)의 버블 발생을 줄일 수 있다.
예시적인 실시 예로서 액정 표시 장치인 표시 장치(500)의 구성이 설명되었으나, 본 발명의 박막 트랜지스터 기판(110)은 다른 표시 장치에도 적용될 수 있다. 예를 들어, 전기 습윤 표시 장치, 전기 영동 표시 장치, 및 유기 발광 표시 장치는 화소들이 형성된 표시 영역 및 화소들을 구동하는 구동부가 배치되고 표시 영역 주변에 형성된 비표시 영역을 포함한다. 구동부는 게이트 구동부 및 데이터 구동부를 포함한다. 앞서 설명한 박막 트랜지스터 기판(110)의 구성과 같이, 전기 습윤 표시 장치, 전기 영동 표시 장치, 및 유기 발광 표시 장치의 비표시 영역에 복수의 더미 패턴들(DPT)이 배치되고, 더미 패턴들(DPT) 사이에 평탄화막(112)이 배치될 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 패널 110: 박막 트랜지스터 기판
120: 컬러 필터 기판 200: 게이트 구동부
300: 데이터 구동부 310_1~310_k: 소스 구동칩
320_1~320_k: 제2 연성회로 기판 400: 구동 회로 기판
500: 액정 표시 장치 111: 제1 베이스 기판
112: 평탄화 막 113: 게이트 절연막
114: 보호막 DPD1~DPDk: 데이터 패드부
DPU1~DPU3: 제1 내지 제3 더미 패턴부
DPT: 더미 패턴

Claims (26)

  1. 서로 절연되어 교차하는 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소들이 배치된 표시 영역;
    상기 게이트 라인들에 연결된 게이트 구동부;
    상기 데이터 라인들에 연결된 복수의 데이터 패드부들;
    상기 게이트 라인들과 동일층에 동시에 형성되는 복수의 더미 패턴부들; 및
    상기 게이트 구동부, 상기 데이터 패드부들, 및 상기 더미 패턴부들이 배치된 비표시 영역을 포함하고,
    상기 더미 패턴부들은 상기 게이트 구동부가 배치되지 않은 비표시 영역에 배치되고, 상기 더미 패턴부들 중 어느 하나는 상기 데이터 패드부들과 오버랩되는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 비표시 영역은,
    상기 표시 영역 주변에 형성되고, 상기 게이트 구동부, 상기 데이터 패드부들, 및 상기 더미 패턴부들이 배치된 제1 비표시 영역; 및
    상기 제1 비표시 영역 주변에 형성된 제2 비표시 영역을 포함하는 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 제1 비표시 영역은,
    상기 표시 영역의 좌측에 인접하고 상기 게이트 구동부가 배치된 제1 더미 영역;
    상기 표시 영역의 상측에 인접하고 상기 데이터 패드부들이 배치된 제2 더미 영역;
    상기 표시 영역의 우측에 인접한 제3 더미 영역; 및
    상기 표시 영역의 하측에 인접한 제4 더미 영역을 포함하고,
    상기 더미 패턴부들은 상기 제2, 제3, 및 제4 더미 영역들에 배치되는 박막 트랜지스터 기판.
  4. 제 3 항에 있어서,
    상기 더미 패턴부들은,
    상기 제2 더미 영역에 배치되어 상기 데이터 패드부들과 오버랩되는 제1 더미 패턴부;
    상기 제3 더미 영역에 배치되는 제2 더미 패턴부; 및
    상기 제4 더미 영역에 배치되는 제3 더미 패턴부를 포함하는 박막 트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 표시 영역은 행 방향으로 장변 및 열 방향으로 단변을 가지고, 상기 제1 및 제3 더미 패턴부들은 상기 행 방향으로 상기 표시 영역의 상기 장변 보다 길게 연장되고, 상기 제2 더미 패턴부는 상기 표시 영역의 상기 단변과 같게 연장되어 상기 제1 및 제3 더미 패턴부들과 오버랩되지 않는 박막 트랜지스터 기판.
  6. 제 4 항에 있어서,
    상기 제1, 제2, 및 제3 더미 패턴부들은 각각 복수의 더미 패턴들을 포함하고 상기 더미 패턴들은 상기 게이트 라인들과 동일한 층에 동시에 형성되는 박막 트랜지스터 기판.
  7. 제 6 항에 있어서,
    상기 제1 비표시 영역에서,
    제1 베이스 기판; 및
    상기 더미 패턴들 사이에 배치되어 상기 제1 베이스 기판상에 형성되는 평탄화 막을 더 포함하고,
    상기 더미 패턴들은 상기 제1 베이스 기판상에 형성되고, 상기 평탄화막의 두께는 상기 제1 베이스 기판의 상면과 상기 더미 패턴들의 상면과의 높이차로 정의되는 단차보다 작은 박막 트랜지스터 기판.
  8. 제 6 항에 있어서,
    상기 더미 패턴들 각각의 평면 면적은 1002μm보다 작거나 같은 박막 트랜지스터 기판.
  9. 제 6 항에 있어서,
    상기 제1 및 제3 더미 패턴부들의 상기 더미 패턴들은 각각 상기 열 방향으로 연장되어 상기 행 방향으로 단변 및 상기 열 방향으로 장변을 가지고, 상기 행 방향으로 서로 소정의 간격을 두고 이격되어 배치되며,
    상기 제2 더미 패턴부의 상기 더미 패턴들은 각각 상기 행 방향으로 연장되어 상기 열 방향으로 단변 및 상기 행 방향으로 장변을 가지고, 상기 열 방향으로 서로 소정의 간격을 두고 이격되어 배치되는 박막 트랜지스터 기판.
  10. 제 6 항에 있어서,
    상기 제1, 제2, 및 제3 더미 패턴부들 중 적어도 하나의 상기 더미 패턴들은 복수의 행들 또는 복수의 열들에 서로 소정의 간격을 두고 이격되어 배치되는 박막 트랜지스터 기판.
  11. 제 10 항에 있어서,
    상기 더미 패턴들은,
    복수의 제1 더미 패턴들; 및
    상기 제1 더미 패턴들과 다른 크기를 갖는 복수의 제2 더미 패턴들을 포함하고,
    상기 제1 및 제2 더미 패턴들은 상기 행 방향으로 또는 상기 열 방향으로 교대로 배치되는 박막 트랜지스터 기판.
  12. 표시 영역 및 비표시 영역으로 구분된 제1 베이스 기판을 준비하는 단계;
    상기 표시 영역의 상기 제1 베이스 기판상에 게이트 라인들 및 상기 비표시 영역의 상기 제1 베이스 기판상에 복수의 더미 패턴들을 형성하는 단계;
    상기 게이트 라인들 및 상기 더미 패턴들을 덮도록 상기 제1 베이스 기판상에 평탄화막을 형성하는 단계; 및
    상기 게이트 라인들 및 상기 더미 패턴들과 오버랩되는 상기 평탄화막의 영역을 제거하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  13. 제 12 항에 있어서,
    상기 평탄화막은 네거티브 타입의 감광성 유기막을 포함하는 박막 트랜지스터 기판의 제조 방법.
  14. 제 13 항에 있어서,
    상기 게이트 라인들 및 상기 더미 패턴들과 오버랩되는 상기 평탄화막의 상기 영역을 제거하는 단계는,
    상기 제1 베이스 기판의 후면에서 광을 조사하는 단계;
    상기 게이트 라인들 및 상기 더미 패턴들이 형성되지 않은 영역에서 상기 평탄화막을 상기 광에 노출시키는 단계;
    현상액을 이용하여 상기 게이트 라인들 및 상기 더미 패턴들과 오버랩되는 상기 평탄화막의 상기 영역을 제거하는 단계; 및
    열에 의해 상기 평탄화막을 경화시키는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  15. 제 12 항에 있어서,
    상기 비표시 영역에 상기 게이트 라인들에 연결되는 게이트 구동부를 배치하는 단계;
    상기 게이트 라인들과 절연되어 교차하도록 데이터 라인들을 형성하는 단계;
    상기 데이터 라인들에 연결되는 데이터 패드부들을 상기 비표시 영역에 배치하는 단계; 및
    상기 표시 영역에서 대응하는 게이트 라인들 및 대응하는 데이터 라인들에 연결되는 복수의 박막 트랜지스터들을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  16. 제 15 항에 있어서,
    상기 비표시 영역은,
    상기 표시 영역 주변에 형성된 제1 비표시 영역; 및
    상기 제1 비표시 영역 주변에 형성된 제2 비표시 영역을 포함하고,
    상기 제1 비표시 영역은,
    상기 표시 영역의 좌측에 인접하고 상기 게이트 구동부가 배치된 제1 더미 영역;
    상기 표시 영역의 상측에 인접하고 상기 데이터 패드부들이 배치된 제2 더미 영역;
    상기 표시 영역의 우측에 인접한 제3 더미 영역; 및
    상기 표시 영역의 하측에 인접한 제4 더미 영역을 포함하고,
    상기 제1 및 제3 더미 영역들은 열 방향으로 연장되고 상기 제2 및 제4 더미 영역들은 행 방향으로 연장되며, 상기 제1 및 제3 더미 영역들의 양 끝단의 소정의 영역은 상기 제2 및 제4 더미 영역들의 양 끝단의 소정의 영역과 오버랩되고, 상기 더미 패턴들은 상기 제2, 제3, 및 제4 더미 영역들에 배치되며, 상기 제2 더미 영역에 배치된 상기 더미 패턴들 중 소정의 개수의 더미 패턴들은 상기 데이터 패드들과 오버랩되는 박막 트랜지스터 기판의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제2 및 제4 더미 영역들에 배치되는 상기 더미 패턴들은 각각 상기 열 방향으로 연장되어 상기 행 방향으로 단변 및 상기 열 방향으로 장변을 가지고, 상기 행 방향으로 서로 소정의 간격을 두고 이격되어 배치되며,
    상기 제2 및 제4 더미 영역들과 오버랩되는 영역을 제외한 상기 제3 더미 영역에 배치된 상기 더미 패턴들은 각각 상기 행 방향으로 연장되어 상기 열 방향으로 단변 및 상기 행 방향으로 장변을 가지고, 상기 열 방향으로 서로 소정의 간격을 두고 이격되어 배치되는 박막 트랜지스터 기판의 제조 방법.
  18. 제 16 항에 있어서,
    상기 제2, 제3, 및 제4 더미 영역들 중 어느 하나에 배치된 상기 더미 패턴들은 복수의 행들 또는 복수의 열들에 서로 소정의 간격을 두고 이격되어 배치되는 박막 트랜지스터 기판의 제조 방법.
  19. 제 12 항에 있어서,
    상기 더미 패턴들 각각의 평면 면적은 1002μm보다 작거나 같은 박막 트랜지스터 기판의 제조 방법.
  20. 서로 절연되어 교차하는 게이트 라인들 및 데이터 라인들에 연결되어 게이트 신호들 및 데이터 전압들을 제공받는 복수의 화소들이 형성된 표시 영역 및 상기 표시 영역 주변에 형성된 비표시 영역을 포함하는 박막 트랜지스터 기판;
    상기 게이트 라인들에 연결되어 상기 화소들에 상기 게이트 신호들을 제공하는 게이트 구동부;
    상기 데이터 라인들에 연결되어 상기 화소들에 상기 데이터 전압들을 제공하는 데이터 구동부;
    상기 박막 트랜지스터 기판과 마주보는 컬러 필터 기판; 및
    상기 박막 트랜지스터 기판과 상기 컬러 필터 기판 사이에 개재된 액정층을 포함하고,
    상기 비표시 영역에서 상기 박막 트랜지스터 기판은,
    상기 데이터 라인들 및 상기 데이터 구동부에 연결된 복수의 데이터 패드부들; 및
    상기 게이트 라인들과 동일층에 동시에 형성되는 복수의 더미 패턴부들을 더 포함하고,
    상기 게이트 구동부 및 상기 데이터 패드부들은 상기 비표시 영역에 배치되고, 상기 더미 패턴부들은 상기 게이트 구동부가 배치되지 않은 비표시 영역에 배치되고, 상기 더미 패턴부들 중 어느 하나는 상기 데이터 패드부들과 오버랩되는 표시 장치.
  21. 제 20 항에 있어서,
    상기 비표시 영역은,
    상기 표시 영역 주변에 형성된 제1 비표시 영역; 및
    상기 제1 비표시 영역 주변에 형성된 제2 비표시 영역을 포함하고,
    상기 제1 비표시 영역은,
    상기 표시 영역의 좌측에 인접하고 상기 게이트 구동부가 배치된 제1 더미 영역;
    상기 표시 영역의 상측에 인접하고 상기 데이터 패드부들이 배치된 제2 더미 영역;
    상기 표시 영역의 우측에 인접한 제3 더미 영역; 및
    상기 표시 영역의 하측에 인접한 제4 더미 영역을 포함하고,
    상기 더미 패턴부들은 상기 제2, 제3, 및 제4 더미 영역들에 배치되는 표시 장치.
  22. 제 21 항에 있어서,
    상기 더미 패턴부들은,
    상기 제2 더미 영역에 배치되어 상기 데이터 패드부들과 오버랩되는 제1 더미 패턴부;
    상기 제3 더미 영역에 배치되는 제2 더미 패턴부; 및
    상기 제4 더미 영역에 배치되는 제3 더미 패턴부를 포함하고,
    상기 표시 영역은 행 방향으로 장변 및 열 방향으로 단변을 가지고, 상기 제1 및 제3 더미 패턴부들은 상기 행 방향으로 상기 표시 영역의 상기 장변 보다 길게 연장되고, 상기 제2 더미 패턴부는 상기 표시 영역의 상기 단변과 같게 연장되어 상기 제1 및 제3 더미 패턴부들과 오버랩되지 않는 표시 장치.
  23. 제 22 항에 있어서,
    상기 제1, 제2, 및 제3 더미 패턴부들은 각각 복수의 더미 패턴들을 포함하고 상기 더미 패턴들은 상기 게이트 라인들과 동일한 층에 동시에 형성되며, 상기 더미 패턴들 각각의 평면 면적은 1002μm보다 작거나 같은 표시 장치.
  24. 제 23 항에 있어서,
    상기 비표시 영역에서 상기 박막 트랜지스터 기판은,
    제1 베이스 기판; 및
    상기 더미 패턴들 사이에 배치되어 상기 제1 베이스 기판상에 형성되는 평탄화 막을 더 포함하고,
    상기 더미 패턴들은 상기 제1 베이스 기판상에 형성되고, 상기 평탄화막의 두께는 상기 제1 베이스 기판의 상면과 상기 더미 패턴들의 상면과의 높이차로 정의되는 단차보다 작은 표시 장치.
  25. 제 23 항에 있어서,
    상기 제1 및 제3 더미 패턴부들의 상기 더미 패턴들은 각각 상기 열 방향으로 연장되어 상기 행 방향으로 단변 및 상기 열 방향으로 장변을 가지고, 상기 행 방향으로 서로 소정의 간격을 두고 이격되어 배치되며,
    상기 제2 더미 패턴부의 상기 더미 패턴들은 각각 상기 행 방향으로 연장되어 상기 열 방향으로 단변 및 상기 행 방향으로 장변을 가지고, 상기 열 방향으로 서로 소정의 간격을 두고 이격되어 배치되는 표시 장치.
  26. 제 23 항에 있어서,
    상기 제1, 제2, 및 제3 더미 패턴부들 중 적어도 하나의 상기 더미 패턴들은 복수의 행들 또는 복수의 열들에 서로 소정의 간격을 두고 이격되어 배치되는 표시 장치.
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