CN114026489B - 显示基板和显示装置 - Google Patents

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Abstract

一种显示基板(100)和显示装置。该显示基板(100)包括：衬底基板(1)，包括显示区(10)和围绕显示区的周边区(20)；多个子像素单元(PIX)，位于显示区(10)；多条数据线(DATA)，位于显示区(10)且分别与多个子像素单元(PIX)电连接；多条数据传输线(DATAL)，位于显示区(10)至少一侧的周边区(20)，且分别与多条数据线(DATA)电连接；多个第一焊盘(31)和多个第二焊盘(32)，多个第二焊盘(32)位于多个第一焊盘(31)和多条数据传输线(DATAL)之间，且与多条数据传输线(DATAL)电连接；多个第三焊盘(33)，位于多个第一焊盘(31)和多个第二焊盘(32)之间，且多个第三焊盘(33)中的至少部分焊盘与多个第二焊盘(32)电连接；多个多路复用器(42)，位于多个第二焊盘(32)和多个第三焊盘(33)之间，多个多路复用器(42)中的至少一个电连接多个第二焊盘(32)中的至少两个第二焊盘(32)和多个第三焊盘(33)中的一个第三焊盘(33)。

Description

显示基板和显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种显示基板和显示装置。
背景技术
随着显示技术的进步，有机发光二极管(Organic Light Emitting Diode，OLED)显示装置是当今平板显示装置研究领域的热点之一，OLED显示发光装置具有色彩鲜艳，可视角度好，对比度高，响应速度快，可弯折、功耗低等优点而备受人们关注。OLED显示装置，尤其是有源矩阵有机发光二极管(AMLOED)显示装置，在未来显示领域的应用前景更为广泛，其在移动显示、车载显示、医疗显示等多个显示领域有着广阔的应用空间。
为了提高OLED显示装置的产品良率，在显示装置的生产工艺的不同阶段可能需要进行一些测试，根据测试的结果来确定在当前阶段制作的成品或半成品是否合格，如果不合格可以根据实际情况来进行修复或弃用。这种方式可以避免在前一阶段已经出现不合格问题的半成品未经处理而直接进入下一阶段的工艺，从而能够节省成本和提高良率。
发明内容
本公开的实施例提供一种显示基板，包括：衬底基板，包括显示区和围绕所述显示区的周边区；多个子像素单元，位于所述显示区；多条数据线，位于所述显示区且分别与所述多个子像素单元电连接；多条数据传输线，位于所述显示区至少一侧的所述周边区，且分别与所述多条数据线电连接；多个第一焊盘和多个第二焊盘，位于所述多条数据传输线远离所述显示区的一侧，所述多个第一焊盘和所述多个第二焊盘分别沿所述显示区边界的方向延伸，所述多个第二焊盘位于所述多个第一焊盘和所述多条数据传输线之间，且与所述多条数据传输线电连接；多个第三焊盘，位于所述多个第一焊盘和所述多个第二焊盘之间，且所述多个第三焊盘中的至少部分焊盘与所述多个第二焊盘电连接；多个多路复用器，位于所述多个第二焊盘和所述多个第三焊盘之间，所述多个多路复用器中的至少一个电连接所述多个第二焊盘中的至少两个第二焊盘和所述多个第三焊盘中的一个第三焊盘。
在一些实施例中，所述多个多路复用器中的至少一个包括：第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管包括第一源极、第一漏极和第一栅极，所述第二薄膜晶体管包括第二源极、第二漏极和第二栅极，所述第一源极和所述第一漏极中的一者以及所述第二源极和所述第二漏极中的一者与所述多个第三焊盘中的同一个焊盘电连接，所述第一源极和所述第一漏极中的另一者电连接至所述多个第二焊盘中的一个焊盘，所述第二源极和所述第二漏极中的另一者电连接至所述多个第二焊盘中的另一个焊盘，所述第一栅极电连接所述第一控制线，所述第二栅极电连接所述第二控制线，所述第一控制线用于接入第一电平信号，所述第二控制线用于接入第二电平信号，所述第一电平信号和所述第二电平信号用于使多路复用器中的第一栅极和第二栅极在显示基板的显示阶段关断。
在一些实施例中，所述多个第三焊盘还包括：第一控制端焊盘，所述第一控制端焊盘与所述第一控制线电连接；以及第二控制端焊盘，所述第二控制端焊盘与所述第二控制线电连接。
在一些实施例中，所述显示基板还包括位于所述多个第一焊盘和所述多个第三焊盘之间的第一电平信号线和第二电平信号线，所述多个第一焊盘包括至少一个第一电平输入焊盘和至少一个第二电平输入焊盘，所述至少一个第一电平信号线电连接所述第一控制端焊盘和第二控制端焊盘中的一个和所述至少一个第一电平输入焊盘，所述第二电平信号线电连接所述第一控制端焊盘和第二控制端焊盘中的另一个和所述至少一个第二电平输入焊盘。
在一些实施例中，所述显示基板还包括第一电平连接部和第二电平连接部，所述至少一个第一电平输入焊盘的数量为多个，所述至少一个第二电平输入焊盘的数量为多个；所述第一电平连接部位于所述多个第一电平输入焊盘和所述第一电平信号线之间，且与所述第一电平信号线和所述多个第一电平输入焊盘电连接；所述第二电平连接部位于所述多个第二电平输入焊盘和所述第二电平信号线之间，且与所述第二电平信号线和所述多个第二电平输入焊盘电连接。
在一些实施例中，所述第一电平连接部和所述第一电平信号线为一体结构，所述第二电平连接部和所述第二电平信号线为一体结构。
在一些实施例中，所述第一电平信号为正电压信号或负电压信号，所述第二电平信号为正电压信号或负电压信号。
在一些实施例中，所述正电压信号的数值范围在6V到8V之间，所述负电压信号的数值范围在-8V到-6V之间。
在一些实施例中，所述第一控制线、第二控制线、第一电平信号线、第二电平信号线、所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极由相同材料制成且布置于同一层。
在一些实施例中，所述多个第三焊盘被配置为向所述多个子像素输入测试信号，所述多个第一焊盘和所述多个第二焊盘被配置为与同一集成电路器件绑定。
在一些实施例中，所述显示基板还包括第三电平信号线和第四电平信号线以及多个静电释放结构，所述第三电平信号线用于提供正电平信号，所述第四电平信号线用于提供负电平信号，其中，至少一个静电释放结构包括：第三薄膜晶体管，所述第三薄膜晶体管的栅极与第三电平信号线电连接，所述第三薄膜晶体管的源极和漏极中一者与第三电平信号线电连接，另一者与所述多个第三焊盘中的一个对应的焊盘电连接；第四薄膜晶体管，所述第四薄膜晶体管的栅极与第三电平信号线电连接，所述第四薄膜晶体管的源极和漏极中一者与第三电平信号线电连接，另一者与所述多个第三焊盘中的所述对应的焊盘电连接；第五薄膜晶体管，所述第五薄膜晶体管的栅极与所述多个第三焊盘中的所述对应的焊盘电连接，所述第五薄膜晶体管的源极和漏极中一者与第四电平信号线电连接，另一者与所述多个第三焊盘中的所述对应的焊盘电连接；以及第六薄膜晶体管，所述第六薄膜晶体管的栅极与所述多个第三焊盘中的所述对应的焊盘电连接，所述第六薄膜晶体管的源极和漏极中一者与第四电平信号线电连接，另一者与所述多个第三焊盘中的所述对应的焊盘电连接。
在一些实施例中，所述第三薄膜晶体管和所述第四薄膜晶体管均包括有源层且所述第三薄膜晶体管和所述第四薄膜晶体管中的栅极包括第一条状子栅极和第二条状子栅极，所述第三薄膜晶体管和所述第四薄膜晶体管中的每一薄膜晶体管中的源极和漏极中的所述一者具有相互连接的第一臂部和第二臂部，所述第一臂部沿着第一方向延伸，所述第二臂部沿着与第一方向交叉的第二方向延伸，所述第一臂部通过第一过孔结构与有源层连接，所述第二臂部通过第二过孔结构与第一条状子栅极连接并通过第三过孔结构与第二条状子栅极连接。
在一些实施例中，所述静电释放结构还包括：第一连接部和第二连接部，所述第一连接部与所述有源层由相同材料制成且布置于同一层，所述第二连接部与所述源极和漏极由相同材料制成且布置于同一层，所述第一连接部通过第三过孔结构与所述第三薄膜晶体管和所述第四薄膜晶体管中的每一薄膜晶体管中的源极和漏极中的所述一者相连，所述第一连接部还通过第四过孔结构与所述第二连接部相连，所述第二连接部通过第五过孔结构与第三电平信号线相连。
在一些实施例中，所述多个子像素单元中至少一个包括像素电路和发光元件，所述像素电路位于所述衬底基板和所述发光元件之间；所述发光元件包括依次层叠设置的第一电极、发光层以及第二电极，所述第二电极位于所述发光层面向所述衬底基板的一侧；所述像素电路包括至少一个薄膜晶体管，所述薄膜晶体管包括位于所述衬底基板上的栅极、位于所述栅极远离所述衬底基板一侧的源极和漏极，所述薄膜晶体管的源极或漏极与所述第二电极电连接；所述至少一个薄膜晶体管中的源极和漏极与所述多个第一焊盘、所述多个第二焊盘和所述多个第三焊盘设置在同一层。
在一些实施例中，所述第一电平连接部、所述第一电平信号线、所述第二电平连接部、所述第二电平信号线和所述像素电路中的薄膜晶体管的栅极位于同一层。
在一些实施例中，所述显示基板为可折叠基板，所述显示基板包括弯折区域，所述多个第二焊盘比弯折区域更远离显示区。
本公开的实施例还提供了一种显示装置，包括：如上述任一实施例所述的显示基板；以及集成电路器件，所述集成电路器件与所述多个第一焊盘和所述多个第二焊盘绑定。
在一些实施例中，所述集成电路器件在衬底基板上的正投影至少部分地覆盖所述多个第三焊盘在衬底基板上的正投影。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：
图1为根据本公开的一些实施例的显示基板的示意图；
图2为图1中的集成电路器件布设区域的放大示意图；
图3为根据本公开的另一些实施例的显示基板的集成电路器件布设区域的示意图；
图4为图3中所示的集成电路器件布设区域中的线连接关系示意图；
图5为图2中的局部E的放大图，示意性地示出了根据本公开的一些实施例的显示基板中的多路复用器；
图6为沿图5中的线P-P截得的示意性剖视图；
图7为图2中的局部F的放大图；
图8示意性地示出了根据本公开的一些实施例的显示基板上的阵列测试组件的电路原理图；
图9为沿图7中的线Q-Q截得的示意性剖视图；
图10为沿图7中的线K-K截得的示意性剖视图；
图11为根据本公开的实施例的显示基板上的显示区的膜层结构的示意图；
图12为根据本公开的实施例的显示装置的示意图；以及
图13示出了根据本公开的再一些实施例的显示基板的集成电路器件布设区域的示意图。
具体实施方式
下面结合附图和实施例对本公开作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。
另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。
应该理解的是，尽管在这里可使用术语第一、第二等来描述不同的元件，但是这些元件不应受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。例如，在不脱离示例实施例的范围的情况下，第一元件可以被命名为第二元件，类似地，第二元件可以被命名为第一元件。如在这里使用的术语“和/或”包括一个或多个相关所列的项目的任意组合和所有组合。
应该理解的是，当元件或层被称作“形成在”另一元件或层“上”时，该元件或层可以直接地或间接地形成在另一元件或层上。也就是，例如，可以存在中间元件或中间层。相反，当元件或层被称作“直接形成在”另一元件或层“上”时，不存在中间元件或中间层。应当以类似的方式来解释其它用于描述元件或层之间的关系的词语(例如，“在...之间”与“直接在…之间”、“相邻的”与“直接相邻的”等)。
本文中使用的术语仅是为了描述特定实施例的目的，而不意图限制实施例。如本文中所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当在此使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组合。
在本文中，如无特别说明，表述“位于同一层”、“同层设置”一般表示的是：第一部件和第二部件可以使用相同的材料并且可以通过同一构图工艺形成。表述“位于不同层”、“不同层设置”一般表示的是：第一部件和第二部件通过不同构图工艺形成。
在显示面板的生产制造过程中，需要不断地检测产品的质量问题，从检测的过程中及时筛选出不合格的产品，从而及时调整工艺，以实现高良率、低成本生产。由于发光层、驱动集成电路等材料或部件相对昂贵，因此在蒸镀发光材料和绑定电路器件(例如集成电路器件等)之前均会进行电学性质的检测，如果半成品能够符合质量要求，才能进入下一阶段的工艺过程。常用的在蒸镀发光材料之前检测面板电学性质是否存在不良的检测方法称为AT测试(阵列测试)。
在进行AT测试时，需要将测试信号分别输入显示基板中的TFT(薄膜晶体管)阵列中来检测显示基板的各个部分的电学性质是否符合要求，例如电路的通断与设计是否一致等。对于COF封装的显示面板而言，由于具有FPC(柔性电路板)，通常可以直接将测试信号通过柔性电路板的排线处接入而将其输入至显示基板中的TFT阵列。然而，随着对于显示面板的窄边框的需求越来越高，对于某些显示面板可能不再将排线设置在显示基板上或者由于电路连接关系的问题仅仅通过排线无法将测试信号引入到所希望的TFT阵列中。
例如，图1给出了这样一种显示基板100的示例。该显示基板100应用于COP显示装置中。在这种显示基板上，设有显示区10和周边区20。显示区10用于显示图像，例如可以包括多个子像素单元PIX(例如子像素单元可以成阵列方式布置)。周边区20位于显示区10的周边(例如可围绕显示区10设置)，用于布设周围电路(例如驱动集成电路器件、连接走线等)等。显示装置的边框的尺寸在很大程度上受限于周边区20的大小和布设。对于显示装置的设计而言，在显示区各个侧面的周边区20中，往往会有一个周边区20中集成最多的电路元件，也就需要更大的面积。例如在图1所示的示例中，该周边区位于图1中显示区的下方。为了减小这个周边区对于显示装置的边框变窄的制约，该显示基板在周边区20中设置有弯折区域30。该弯折区域30是挠性的。在最终的产品中，该弯折区域30可以弯曲，从而使得显示基板的周边区域的一部分可以被折叠到显示装置的与显示面相反的一侧，从而减小边框的宽度。应当理解，上述显示区10和周边区20中的电路结构均可承载于衬底基板1(参见图10)之上。在周边区20中例如可以设置有高电平信号线VDD和低电平信号线VSS，为阵列测试组件40提供电平信号。作为示例，周边区20还可以设置有与柔性印刷电路板连接的接口60。在显示区10中还可以设置多条数据线DATA，分别与所述多个子像素单元PIX电连接。数据线DATA用于为各个子像素单元PIX提供所需要的数据驱动信号。在显示区10的至少一侧的周边区20中可以设置多条数据传输线DATAL(如图1中虚线所示)，分别与所述多条数据线DATA电连接，用于在显示基板的周边电路和数据线DATA之间传输信号。
显示基板能够被折叠的部分上通常会设置有与显示基板外部电路的接口以及相关的走线。在图1所示的示例中，在周边区20中包括集成电路器件布设区域21，如图1中的虚线框所示。该集成电路器件布设区域21用于布设集成电路器件，相应地，该集成电路器件布设区域21中设置有多个第一焊盘31和多个第二焊盘32。所述多个第一焊盘31和多个第二焊盘32可用于与集成电路器件绑定。例如，多个第一焊盘31可用于电连接集成电路器件的输入信号，多个第二焊盘32可用于电连接集成电路器件的输出信号。多个第一焊盘31和多个第二焊盘32例如可位于所述多条数据传输线DATAL远离所述显示区10的一侧，所述多个第一焊盘31和所述多个第二焊盘32分别沿所述显示区10的边界K的方向延伸，所述多个第二焊盘32可位于所述多个第一焊盘31和所述多条数据传输线DATAL之间，且与所述多条数据传输线DATAL电连接。当集成电路器件安装在集成电路器件布设区域21中时，多个第一焊盘31和多个第二焊盘32可以分别与集成电路(IC)器件的对应的输入引脚和输出引脚电连接(例如通过焊接等方式)。例如，该集成电路器件可以在显示装置工作时为显示区10中的各个子像素单元提供数据线DATA上的信号，这意味着该集成电路器件中的至少一些引脚是与各个子像素单元中的电路相连接的，因此在显示基板的制作过程中，可以通过从这些引脚中输入一些测试信号来检测子像素单元的驱动电路是否存在制作缺陷。为在对于在模组工艺(MDL)后进行电学性质测试的情况，由于此时集成电路器件已经安装在集成电路器件布设区域21中，所以可以将测试信号从多个第一焊盘31中对应的焊盘输入集成电路器件，然后再经过集成电路器件的输出端传递给显示区10中的各个子像素单元，从而实现电学性质的测试。
然而，对于前面所述的AT测试，情况则有所不同。如前所述，AT测试是在制作发光层和安装集成电路器件之前进行的，因此，在进行AT测试时，集成电路器件还没有被安装。于是，是无法使用所述多个第一焊盘31进行AT测试的。
为此，在根据本公开的实施例的显示基板上，在集成电路器件布设区域21中设置有阵列测试组件40。该阵列测试组件40位于所述多个第一焊盘31和所述多个第二焊盘32之间。在集成电路器件安装之后，阵列测试组件40的至少大部分将被集成电路器件所覆盖，这就意味着阵列测试组件40将不会增加显示基板的额外的布线面积。阵列测试组件40的布设充分利用了集成电路器件布设区域21中的第一焊盘31和第二焊盘32之间的空隙，对于减小布线面积很有帮助。另外，由于阵列测试组件40仅仅在AT测试中使用，因此，其在后续工艺中被集成电路器件所覆盖也不会对器件的功能产生任何不利影响。
在根据本公开的实施例中，所述阵列测试组件40可以包括用于电连接阵列测试电路的多个第三焊盘33以及与所述多个第二焊盘32电连接的多个连接端41。所述多个第三焊盘33可以用来与外部的阵列测试电路50电连接。阵列测试电路50用来为AT测试提供测试信号，测试信号例如可以是电平信号用来测试电路是否存在断路或短路等缺陷，或者还可以是其他用来测试TFT阵列的电学性质的专门的信号。作为示例，阵列测试组件40可以包括多个测试通道，每个测试通道通过一个或多个连接端41与多个第二焊盘32中的某个或某些焊盘电连接以进行相应的测试。每个测试通道从多个第三焊盘33中其所对应的焊盘获得测试信号并经由对应的连接端41将相应的测试信号输送给需要检测的电路。阵列测试电路50与多个第三焊盘33中的至少一些焊盘的电连接可以通过多种方式来实现，例如可以通过从阵列测试电路50引出探针并使探针与多个第三焊盘33中对应的焊盘接触，或者可通过从阵列测试电路50引出输入线头与多个第三焊盘33中对应的焊盘固接等等。阵列测试电路50与所述多个第三焊盘33中对应的焊盘的电连接并不意味着阵列测试电路50同时与多个第三焊盘33中的所有焊盘均电连接，例如阵列测试电路50在同一时刻可以仅与所述多个第三焊盘33中的一部分焊盘(如一个或几个焊盘)电连接。多个第三焊盘33位于所述多个第一焊盘31和所述多个第二焊盘32之间，且所述多个第三焊盘33中的至少部分焊盘与所述多个第二焊盘32中对应的焊盘电连接。由于第二焊盘32中的至少一些焊盘可与显示区10中的数据线DATA电连接，因此，多个第三焊盘33中的至少部分焊盘与对应的第二焊盘32电连接，可以用于为显示区10中的多个子像素单元PIX输入测试信号。
在一些实施例中，为了减小所述多个第三焊盘33的焊盘数量和阵列测试组件40中的布线面积，可以在阵列测试组件40中设置多个多路复用器42。多个多路复用器42可位于所述多个第二焊盘32和所述多个第三焊盘33之间，所述多个多路复用器42中的至少一个电连接至所述多个第二焊盘32中的至少两个第二焊盘32和所述多个第三焊盘33中的一个第三焊盘33。如图2和图5所示，至少一个多路复用器42可以包括：输入端421、第一输出端422、第二输出端423、第一控制开关424和第二控制开关425。所述输入端421与所述多个第三焊盘33中的一个焊盘电连接，所述第一输出端422与所述多个第二焊盘32中的一个焊盘(可称为第一输出焊盘321)电连接，所述第二输出端423与所述多个第二焊盘32中的另一个焊盘(可称为第二输出焊盘322)电连接，第一控制开关424用于控制输入端421与第一输出端422的接通和断开，第二控制开关425用于控制输入端421与第二输出端423的接通和断开。通常，多路复用器42可以具有两种状态，在第一工作状态中，第一控制开关424接通而第二控制开关425断开，输入端421输入的信号仅被提供至第一输出端422；而在第二工作状态中，第一控制开关424断开而第二控制开关425接通，输入端421输入的信号仅被提供至第二输出端423。这样，如果能够交替地控制第一控制开关424和第二控制开关425的接通和断开，则可以控制多路复用器42在第一工作状态和第二工作状态之间往复切换，从而使得可以通过一个输入通道就可以完成对于两个或更多个输出通道的测试。这可以减少布线面积，有益于窄化显示装置的边框。需要说明的是，上述第一工作状态和第二工作状态仅仅是示例性的，在本公开的实施例中，多路复用器42还可以有其他状态，例如，第一控制开关424和第二控制开关425均处于接通状态的第三工作状态以及第一控制开关424和第二控制开关425均处于断开状态的非工作状态。
为了控制第一控制开关424和第二控制开关425的操作，所述阵列测试组件40还可以包括第一控制线426和第二控制线427。所述第一控制线426与各个多路复用器42的第一控制开关424的控制端电连接，所述第二控制线427与各个多路复用器42的第二控制开关425的控制端电连接。第一控制线426和第二控制线427上的信号可以从外部输入，例如通过多个第三焊盘33来输入。作为示例，多个第三焊盘33可以包括：第一控制端焊盘MUX1和第二控制端焊盘MUX2。第一控制端焊盘MUX1与所述第一控制线426电连接，第二控制端焊盘MUX2与所述第二控制线427电连接。作为示例，从第一控制端焊盘MUX1和第二控制端焊盘MUX2输入到第一控制线426和第二控制线427中的控制信号可以为周期性的脉冲信号或时钟信号等。
在一些实施例中，上述控制开关可以由薄膜晶体管结构来实现。例如，如图2和图5所示，所述第一控制开关424可以包括第一薄膜晶体管T1，所述第一控制开关424的控制端为所述第一薄膜晶体管T1的栅极G1，所述第一薄膜晶体管T1的源极和漏极中的一者SD1(例如为源极)与所述多路复用器42的输入端421电连接，第一薄膜晶体管T1的源极和漏极中的另一者SD2(例如为漏极)与所述多路复用器42的第一输出端422电连接；所述第二控制开关425包括第二薄膜晶体管T2，所述第二控制开关425的控制端为所述第二薄膜晶体管T2的栅极G2，所述第二薄膜晶体管T2的源极和漏极中的一者SD1’(例如为源极)也与所述多路复用器42的输入端421电连接，另一者SD2’(例如为漏极)与所述多路复用器42的第二输出端423电连接。在一些实施例中，第一薄膜晶体管T1的源极和漏极中的一者SD1以及第二薄膜晶体管T2的源极和漏极中的一者SD1’与所述多个第三焊盘33中的同一个焊盘电连接，第一薄膜晶体管T1的源极和漏极中的另一者SD2电连接至所述多个第二焊盘32中的一个焊盘，所述第二薄膜晶体管T2的源极和漏极中的另一者SD2’电连接至所述多个第二焊盘中的另一个焊盘，所述第一薄膜晶体管T1的栅极G1电连接所述第一控制线426，所述第二薄膜晶体管T2的栅极G2电连接所述第二控制线427。
图6给出了上述双晶体管结构(第一薄膜晶体管T1和第二薄膜晶体管T2)图中沿着线P-P截得的剖视图。在图6中示出了衬底基板1、位于衬底基板1上的有源层2、位于有源层2的远离衬底基板1的一侧上的栅极绝缘层3以及位于栅极绝缘层3的远离有源层2的一侧上的栅极G1和栅极G2。作为示例，在有源层2和衬底基板1之间还可以设置有缓冲层BUF。在图5示出的示例中，有源层2中仅仅与第一控制线426和第二控制线427相交叠的部分分别用作第一薄膜晶体管T1和第二薄膜晶体管T2的沟道区，而其他部分则被导体化起到电连接作用。为了使多路复用器42中的第一薄膜晶体管T1和第二薄膜晶体管T2具有更平衡的结构，第一薄膜晶体管T1可以包括第一伸展部A1而第二薄膜晶体管T2可以包括第二伸展部A2。第一伸展部A1和第二伸展部A2可设置在同一层中，例如设置在有源层2中。第一伸展部A1与第一薄膜晶体管T1中的与所述多路复用器42的第一输出端422电连接的源极和漏极中的另一者SD2相连接，第二伸展部A2与第二薄膜晶体管T2中的与所述多路复用器42的第二输出端423电连接的源极和漏极中的另一者SD2’相连接。第一伸展部A1和第二伸展部A2在衬底基板1上的正投影与第一控制线426在衬底基板1上的正投影相交叠，且第一伸展部A1和第二伸展部A2在衬底基板1上的正投影与第二控制线427在衬底基板1上的正投影相交叠。第一伸展部A1与第一控制线426和第二控制线427的交叠面积和第二伸展部A2与第一控制线426和第二控制线427的交叠面积是基本相同的。这可以使第一薄膜晶体管T1和第二薄膜晶体管T2中的寄生电容更为一致，从而使得多路复用器42的两个输出端输出的测试信号更为均匀和稳定。
尽管上述以具有两个输出通道的多路复用器作为示例进行了介绍，但是应当理解，本公开的实施例不限于此，例如根据实际需要，单个多路复用器42可以具有更多的输出通道，例如可将一路输入信号复用至四路、八路甚至更多路输出信号，以进一步减小阵列测试组件40所占据的面积。
如前所述，阵列测试组件40仅仅在AT测试阶段使用，而在后续生产阶段以及最终产品的使用阶段都是不起作用的。因此，希望阵列测试组件40尽可能不影响显示装置的后续生产测试以及最终产品的正常使用。因此，上述多个多路复用器41可配置为在显示基板的显示阶段被关断。上述多个多路复用器41还可配置为在显示装置的后续生产测试阶段(例如蒸镀发光材料层后的测试、安装集成电路器件后的测试等)被关断。这样，多个第三焊盘33与数据线DATA的电连接将在显示基板的显示阶段以及后续生产测试阶段被切断，从而防止用于AT测试的组件对于显示基板的显示操作以及后续测试产生干扰。在一些实施例中，可以通过在所述第一控制线426上接入第一电平信号而在所述第二控制线427上接入第二电平信号来使多路复用器42中的第一薄膜晶体管T1的栅极G1和第二薄膜晶体管T2的栅极G2在显示基板的显示阶段关断。
在一些实施例中，如图3所示，上述多个第一焊盘31可以包括：第一电平输入焊盘311和第二电平输入焊盘312。第一电平输入焊盘311和第二电平输入焊盘312的数量可以有一个或更多个。所述第一电平输入焊盘311与所述第一控制端焊盘MUX1通过第一电平信号线313电连接，用于接入第一电平信号，所述第一电平信号使多路复用器42中的第一控制开关424保持断开。所述第二电平输入焊盘312与所述第二控制端焊盘MUX2通过第二电平信号线314电连接，用于接入第二电平信号，所述第二电平信号使多路复用器42中的第二控制开关425保持断开。作为示例，第一电平信号和第二电平信号均可为高电平信号(VGH)(如正电压信号，例如电压在6V至8V之间)。在图3所示的示例中，两个相邻的第一电平输入焊盘311彼此电连接，两个相邻的第二电平输入焊盘312也彼此电连接。这有利于提高信号的稳定性。然而，本公开的实施例不限于此，例如第一电平输入焊盘311和第二电平输入焊盘312可以为一个独立的焊盘构成，或者可以是设置多个彼此电连接的第一电平输入焊盘311以及多个彼此电连接的第二电平输入焊盘312。在此，所述第一控制端焊盘MUX1和所述第二控制端焊盘MUX2仅仅是表示次序，所述第一控制端焊盘MUX1和所述第二控制端焊盘MUX2两者是可以互换的。
在一些实施例中，如图13所示，显示基板上还可包括第一电平连接部315和第二电平连接部316，而第一电平输入焊盘311的数量可以设置为多个，第二电平输入焊盘312的数量也可以设置为多个。所述第一电平连接部315位于所述多个第一电平输入焊盘311和所述第一电平信号线313’之间，且与所述第一电平信号线313’和所述多个第一电平输入焊盘311电连接；所述第二电平连接部316位于所述多个第二电平输入焊盘312和所述第二电平信号线314’之间，且与所述第二电平信号线314’和所述多个第二电平输入焊盘312电连接。作为示例，第一电平连接部315和第二电平连接部316可以与第一电平信号线313’和第二电平信号线314’布置于同一层，而不与第一电平输入焊盘311和第二电平输入焊盘312同层布置。例如，第一电平连接部315可以通过过孔结构电连接至多个第一电平输入焊盘311，第二电平连接部316也可以通过过孔结构电连接至多个第二电平输入焊盘312。
在一些实施例中，所述第一电平连接部315和所述第一电平信号线313’可以为一体结构，所述第二电平连接部316和所述第二电平信号线314’可以为一体结构。
上述连接方式使得当集成电路器件具有输入信号时(可以是测试信号或正常工作信号)，多路复用器42中的第一控制开关424和第二控制开关425就可以保持断开。从图3和图4中可以看出，多路复用器42的输出端是与集成电路器件的输出端相连接的，因此，如果多路复用器42中的第一控制开关424和第二控制开关425不保持断开，则有可能产生漏电流，从而对于集成电路器件的输出信号(在正常工作中可能是数据线驱动信号，在后续测试阶段可能是其他测试信号)造成干扰。因此，上述连接方式能够避免阵列测试组件40对于后续生产步骤中的测试或显示装置成品的工作信号造成干扰。在上述的示例中，第一电平信号和第二电平信号均可为高电平信号(VGH)。然而，应当理解，多路复用器42中的第一控制开关424和第二控制开关425的设计是多种多样的。例如，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)，关闭电压为高电平电压(例如，5V、10V或其他合适的电压)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他合适的电压)，关闭电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)。于是，如果第一控制开关424和第二控制开关425中的至少一者采用N型晶体管，则可以设计成高电平信号(VGH)的控制下是断开的，如前所述，在此情况下，相应的第一电平信号和第二电平信号可为高电平信号(VGH)。而如果第一控制开关424和第二控制开关425中的至少一者采用P型晶体管，则可以设计成在低电平信号(VGL)的控制下是断开的，在这种情况下，第一电平信号和第二电平信号中的至少一者也可为低电平信号(VGL)(如负电压信号，例如电压在-8V至-6V之间)。
在一些实施例中，所述第一控制线426、第二控制线427、第一电平信号线313、第二电平信号线314、所述第一薄膜晶体管T1的栅极G1和所述第二薄膜晶体管T2的栅极G2由相同材料制成且布置于同一层。这可以简化工艺，节约成本。
在一些实施例中，阵列测试组件40还可以包括高电平信号(VGH)线51(例如用于提供正电平信号(例如电压在6V至8V之间)，亦可称为第三电平信号线)和低电平信号(VGL)线(例如用于提供负电平信号(例如电压在-8V至-6V之间)，亦可称为第四电平信号线)52以及多个静电释放结构43。静电释放结构43用于及时释放静电，以防止静电的积聚给阵列测试组件40造成损坏。
图8给出了阵列测试组件40中单个输入通道所对应的电路结构的原理图。图中示出了多路复用器42以及静电释放结构43。至少一个静电释放结构43包括：第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5和第六薄膜晶体管T6。所述第三薄膜晶体管T3的栅极G3与高电平信号线51电连接，所述第三薄膜晶体管T3的源极和漏极中一者SD31与高电平信号线51电连接，第三薄膜晶体管T3的源极和漏极中的另一者SD32与阵列测试组件40对应的输入端(多个第三焊盘33中的一个对应的焊盘)电连接。所述第四薄膜晶体管T4的栅极G4与高电平信号线51电连接，所述第四薄膜晶体管T4的源极和漏极中一者SD41与高电平信号线51电连接，第四薄膜晶体管T4的源极和漏极中的另一者SD42与阵列测试组件40对应的输入端(多个第三焊盘33中的所述对应的焊盘)电连接。第四薄膜晶体管T4和第三薄膜晶体管T3可以是并联的。所述第五薄膜晶体管T5的栅极G5与阵列测试组件40对应的输入端(多个第三焊盘33中的所述对应的焊盘)电连接，所述第五薄膜晶体管T5的源极和漏极中一者SD51与低电平信号线52电连接，第五薄膜晶体管T5的源极和漏极中的另一者SD52与阵列测试组件40对应的输入端(多个第三焊盘33中的所述对应的焊盘)电连接。所述第六薄膜晶体管T6的栅极G6与第三排焊盘33中的所述对应的焊盘电连接，所述第六薄膜晶体管T6的源极和漏极中一者SD61与低电平信号线52电连接，第六薄膜晶体管T6的源极和漏极中的另一者SD62与多个第三焊盘33中的所述对应的焊盘电连接。
从图8中可以看出，测试信号线Signal用于将阵列测试组件40对应的输入端(即多个第三焊盘33中的所述对应的焊盘)电连接至多路复用器42的输入端421。由于在测试信号线Signal上出现的静电电压可能是正电压也可能是负电压，因此，在本公开的实施例中为测试信号线Signal提供了两种释放静电的途径，即通过第三薄膜晶体管T3和第四薄膜晶体管T4向高电平信号线51释放和通过第五薄膜晶体管T5和第六薄膜晶体管T6向低电平信号线52释放。当测试信号线Signal上的节点与高电平信号线51之间的电压差大于第三薄膜晶体管T3和第四薄膜晶体管T4的阈值电压时，第三薄膜晶体管T3和第四薄膜晶体管T4将被接通，从而使测试信号线Signal上的静电电压向高电平信号线51释放。而当测试信号线Signal上的节点与低电平信号线52之间的电压差大于第五薄膜晶体管T5和第六薄膜晶体管T6的阈值电压时，第五薄膜晶体管T5和第六薄膜晶体管T6将被接通，从而使测试信号线Signal上的静电电压向低电平信号线52释放。第四薄膜晶体管T4位于第三薄膜晶体管T3远离显示区10的一侧。第六薄膜晶体管T6位于第五薄膜晶体管T5远离显示区10的一侧。第四薄膜晶体管T4和第三薄膜晶体管T3的并联结构以及第六薄膜晶体管T6和第五薄膜晶体管T5的并联结构有助于提高静电释放结构43的放电能力。
下面以第三薄膜晶体管T3为例对静电释放结构43中的上述薄膜晶体管的结构进行简要的介绍。如图7所示，第三薄膜晶体管T3包括有源层A3，所述有源层A3在衬底基板1上的正投影例如可以具有矩形形状。如图7和图10所示，有源层A3的一端通过过孔H31与第三薄膜晶体管T3的源极和漏极中的一者SD31(例如为L形)相连，有源层A3的另一端通过过孔H32与第三薄膜晶体管T3的源极和漏极中的另一者SD32(例如为条形)相连。在图10中可以看出，在有源层A3的远离衬底基板1的一侧上设有栅极绝缘层GI，在栅极绝缘层GI的远离衬底基板1的一侧上设有栅极G3(该栅极G3例如具有并排设置的第一条状子栅极G31和第二条状子栅极G32)，在栅极G3的远离衬底基板1的一侧上设置有层间介质层IDL。作为示例，在层间介质层IDL和栅极G3还可以设置有第二栅极绝缘层GI2。第三薄膜晶体管T3的源极和漏极中的所述一者SD31和另一者SD32设置在层间介质层IDL的远离衬底基板1的一侧。作为示例，在衬底基板1和有源层A3之间还可以设置有缓冲层BUF。图9示出了沿着图7中的线Q-Q的剖视图。图9中示出了第三薄膜晶体管T3的源极和漏极中的所述另一者SD32通过过孔H33连接至第一条状子栅极G31，并通过过孔H34连接至第二条状子栅极G32，还通过过孔H 35连接至第一连接部61。所述第一连接部61还通过过孔H36电连接至第二连接部62，第二连接部62又通过过孔H37电连接至高电平信号线51。第三薄膜晶体管T3的源极和漏极中的所述另一者SD32例如可以由测试信号线Signal的一部分形成。其中，所述第三薄膜晶体管T3的源极和漏极中的所述一者SD31和另一者SD32、测试信号线Signal以及第二连接部62由相同材料制成并位于同一层，且第一连接部61与有源层A3由相同材料制成并设置在同一层，第一条状子栅极G31和第二条状子栅极G32与高电平信号线51由相同材料制成并设置在同一层。第一连接部61的设置可以增大所述第三薄膜晶体管T3的源极和漏极中的所述一者SD31(例如漏极)与高电平信号线51之间的电阻，有利于防止第三薄膜晶体管T3由于放电电流过大而被损坏。从图7中可以看出，第三薄膜晶体管T3的源极和漏极中的所述一者SD31具有相互连接的第一臂部63和第二臂部64，所述第一臂部63沿着第一方向(例如图中的x方向)延伸，所述第二臂部64沿着与第一方向(例如图中的x方向)交叉(例如垂直)的第二方向(例如图中的y方向)延伸，所述第一臂部63通过过孔H31与有源层A3连接，所述第二臂部64通过过孔H33与第一条状子栅极G31连接并通过过孔H34与第二条状子栅极G32连接。作为示例，与图9相似，在衬底基板1和第一连接部61之间还可以设置有缓冲层BUF。在栅极G3的远离衬底基板1的一侧上可以设置有层间介质层IDL。作为示例，在层间介质层IDL和栅极G3还可以设置有第二栅极绝缘层GI2。
静电释放结构43中的其他薄膜晶体管的结构与第三薄膜晶体管T3类似，在此不再逐一描述。在一些实施例中，所述第三薄膜晶体管T3、所述第四薄膜晶体管T4、所述第五薄膜晶体管T5和所述第六薄膜晶体管T6中的一个、两个、三个或四个薄膜晶体管的栅极包括并排设置的第一条状子栅极和第二条状子栅极，第一条状子栅极的一端与第二条状子栅极的一端电连接(可以直接连接，也可以通过过孔等结构连接)。这种双子栅极设计可以更好地提高晶体管的驱动能力。
在一些实施例中，所述多个第二焊盘32中的至少一些焊盘与显示区10中的多条数据线DATA(例如参见图1)分别电连接。这有助于在生产过程中对显示区10中的电路单元的电学性质进行测试。
图11示意性地示出了显示区10中子像素单元的膜层结构。如图11所示，在一些实施例中，所述多个子像素中至少一个包括像素电路560和发光元件550，所述像素电路560位于所述衬底基板1和所述发光元件550之间。受限于图幅，仅能示出像素电路560的一部分，在图11中由虚线框所示。
所述发光元件550包括依次层叠设置的第一电极553(例如为阴极)、发光层552以及第二电极551(例如为阳极)，所述第二电极551位于所述发光层面向所述衬底基板的一侧。所述像素电路560包括至少一个薄膜晶体管，所述薄膜晶体管包括位于所述衬底基板1上的栅极450、位于所述栅极450远离所述衬底基板1一侧的源极491和漏极492，所述薄膜晶体管的源极491或漏极492与所述第二电极551电连接。所述至少一个薄膜晶体管中的源极491和漏极492与所述多个第一焊盘31、所述多个第二焊盘32和所述多个第三焊盘33设置在同一层(该层可称为源漏层)，可以采用同一构图工艺形成。
在一些实施例中，所述第一电平连接部315、所述第一电平信号线313’、所述第二电平连接部316、所述第二电平信号线314’和所述像素电路560中的薄膜晶体管的栅极450位于同一层，可以采用同一构图工艺形成。
在一些实施例中，子像素单元的膜层结构还可包括依次位于衬底基板1上的缓冲层420、有源层430、第一栅极绝缘层440、第二栅极绝缘层460、第二栅极层(上述栅极450所在的层可称为第一栅极层)、层间介质层480、钝化层510、平坦化层520、像素界定层540以及封装层570。
具体地，衬底基板1例如为柔性PI(聚酰亚胺)基板，采用透明材质制成；缓冲层420采用透明绝缘材料，例如为氧化硅、氮化硅等制成；有源层430包括像素电路中薄膜晶体管中的有源区，可以采用半导体材料制成；第一栅极绝缘层440采用透明绝缘材料，例如为氧化硅、氮化硅等制成；第一栅极层例如可以采用金属材料制作，在第一栅极层中可以形成薄膜晶体管中的栅极450以及存储电极中的第一电极471；第二栅极绝缘层460采用透明绝缘材料，例如为氧化硅、氮化硅等制成；第二栅极层例如可以用于形成存储电极的第二电极470。层间介质层80采用透明绝缘材料，例如为氧化硅、氮化硅等制成；源漏极层例如采用金属材料制作；钝化层510采用透明绝缘材料，例如为氧化硅、氮化硅等制成。平坦化层520采用透明有机材料，例如为氧化硅、氮化硅等制成。像素界定层540采用透明有机材料支撑，用于限定子像素单元中的发光区，可以采用构图工艺形成。封装层570包括依次远离衬底基板1设置的第一无机封装层571、有机封装层572以及第二无机封装层573，第一无机封装层571、有机封装层572以及第二无机封装层573叠置设置，封装层170是透光的。
本领域技术人员应当理解的是，图11中示出的结构仅是示意性的，主要体现构成OLED显示基板的显示区10中的子像素单元的层结构，以及体现通过薄膜晶体管将像素电路的信号传输给发光元件来实现发光。
在一些实施例中，如图1所示，所述显示基板可以为可折叠基板，所述显示基板包括弯折区域30，所述多个第二焊盘32比弯折区域30更远离显示区10。相应地多个第一焊盘31和多个第三焊盘33也比弯折区域30更远离显示区10。这样，通过弯折区域30的弯折，可以将包括上述多个第一焊盘31、多个第二焊盘32和多个第三焊盘33的集成电路器件布设区域40折叠到显示屏幕的背侧，从而减小显示装置的边框宽度。
在一些实施例中，在所述集成电路器件布设区域21上已经安装有集成电路器件的情况下，所述集成电路器件在衬底基板1上的正投影至少部分地覆盖所述阵列测试组件40在衬底基板1上的正投影。这使得在最终产品中阵列测试组件40被集成电路器件完全覆盖，而不会占据多余的空间。作为示例，集成电路器件在衬底基板1上的正投影可以与集成电路器件布设区域21在衬底基板1上的正投影一致。
在本公开的实施例中，阵列测试组件40是设置于多个第一焊盘31和多个第二焊盘32之间的用于AT测试的结构的统称。如前所述，阵列测试组件40例如可包括多个第三焊盘33、多个多路复用器42、高电平信号线51和低电平信号线52以及多个静电释放结构43、第一电平信号线313、第二电平信号线314等等中的至少一些。
在本公开的实施例中，薄膜晶体管的源极和漏极是可以互换使用的，因此，在上述表述中，采用“源极和漏极中的一者”以及“源极和漏极中的另一者”的表述来表示它们中的一个或另一个，而不对源极和漏极进行具体区分。
本公开一些实施例还提供一种显示装置。如图12所示，该显示装置可以包括前述的任一实施例中的显示基板100以及集成电路器件400，所述集成电路器件400与所述多个第一焊盘31和所述多个第二焊盘32绑定。
在一些实施例中，所述集成电路器件400在衬底基板1上的正投影至少部分地覆盖所述多个第三焊盘33在衬底基板1上的正投影，例如完全覆盖所述多个第三焊盘33在衬底基板1上的正投影。这有助于节省显示基板的布线面积。
在一些实施例中，所述多个多路复用器42可以配置成在所述显示装置工作时是关断的。
作为示例，显示装置可以为：电视、显示器、数码相框、手机、智能手表、平板电脑等任何具有显示功能的产品或部件。
以上描述仅为本公开的示例性实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本公开中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (18)

1.一种显示基板，包括：
衬底基板，包括显示区和围绕所述显示区的周边区；
多个子像素单元，位于所述显示区；
多条数据线，位于所述显示区且分别与所述多个子像素单元电连接；
多条数据传输线，位于所述显示区至少一侧的所述周边区，且分别与所述多条数据线电连接；
多个第一焊盘和多个第二焊盘，位于所述多条数据传输线远离所述显示区的一侧，所述多个第一焊盘和所述多个第二焊盘分别沿所述显示区边界的方向延伸，所述多个第二焊盘位于所述多个第一焊盘和所述多条数据传输线之间，且与所述多条数据传输线电连接；
多个第三焊盘，位于所述多个第一焊盘和所述多个第二焊盘之间，且所述多个第三焊盘中的至少部分焊盘与所述多个第二焊盘电连接；
多个多路复用器，位于所述多个第二焊盘和所述多个第三焊盘之间，所述多个多路复用器中的至少一个电连接所述多个第二焊盘中的至少两个第二焊盘和所述多个第三焊盘中的一个第三焊盘。
2.根据权利要求1所述的显示基板，其中，所述多个多路复用器中的至少一个包括：第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管包括第一源极、第一漏极和第一栅极，所述第二薄膜晶体管包括第二源极、第二漏极和第二栅极，所述第一源极和所述第一漏极中的一者以及所述第二源极和所述第二漏极中的一者与所述多个第三焊盘中的同一个焊盘电连接，所述第一源极和所述第一漏极中的另一者电连接至所述多个第二焊盘中的一个焊盘，所述第二源极和所述第二漏极中的另一者电连接至所述多个第二焊盘中的另一个焊盘，所述第一栅极电连接所述第一控制线，所述第二栅极电连接所述第二控制线，所述第一控制线用于接入第一电平信号，所述第二控制线用于接入第二电平信号，所述第一电平信号和所述第二电平信号用于使多路复用器中的第一栅极和第二栅极在显示基板的显示阶段关断。
3.根据权利要求2所述的显示基板，其中，所述多个第三焊盘还包括：
第一控制端焊盘，所述第一控制端焊盘与所述第一控制线电连接；以及
第二控制端焊盘，所述第二控制端焊盘与所述第二控制线电连接。
4.根据权利要求3所述的显示基板，还包括位于所述多个第一焊盘和所述多个第三焊盘之间的第一电平信号线和第二电平信号线，所述多个第一焊盘包括至少一个第一电平输入焊盘和至少一个第二电平输入焊盘，所述至少一个第一电平信号线电连接所述第一控制端焊盘和第二控制端焊盘中的一个和所述至少一个第一电平输入焊盘，所述第二电平信号线电连接所述第一控制端焊盘和第二控制端焊盘中的另一个和所述至少一个第二电平输入焊盘。
5.根据权利要求4所述的显示基板，还包括第一电平连接部和第二电平连接部，所述至少一个第一电平输入焊盘的数量为多个，所述至少一个第二电平输入焊盘的数量为多个；
所述第一电平连接部位于所述多个第一电平输入焊盘和所述第一电平信号线之间，且与所述第一电平信号线和所述多个第一电平输入焊盘电连接；
所述第二电平连接部位于所述多个第二电平输入焊盘和所述第二电平信号线之间，且与所述第二电平信号线和所述多个第二电平输入焊盘电连接。
6.根据权利要求5所述的显示基板，其中，所述第一电平连接部和所述第一电平信号线为一体结构，所述第二电平连接部和所述第二电平信号线为一体结构。
7.根据权利要求4所述的显示基板，其中，所述第一电平信号为正电压信号或负电压信号，所述第二电平信号为正电压信号或负电压信号。
8.根据权利要求7所述的显示基板，其中，所述正电压信号的数值范围在6V到8V之间，所述负电压信号的数值范围在-8V到-6V之间。
9.根据权利要求5所述的显示基板，其中，所述第一控制线、第二控制线、第一电平信号线、第二电平信号线、所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极由相同材料制成且布置于同一层。
10.根据权利要求1至9中任一项所述的显示基板，其中，所述多个第三焊盘被配置为向所述多个子像素输入测试信号，所述多个第一焊盘和所述多个第二焊盘被配置为与同一集成电路器件绑定。
11.根据权利要求1至9中任一项所述的显示基板，还包括第三电平信号线和第四电平信号线以及多个静电释放结构，所述第三电平信号线用于提供正电平信号，所述第四电平信号线用于提供负电平信号，其中，至少一个静电释放结构包括：
第三薄膜晶体管，所述第三薄膜晶体管的栅极与第三电平信号线电连接，所述第三薄膜晶体管的源极和漏极中一者与第三电平信号线电连接，另一者与所述多个第三焊盘中的一个对应的焊盘电连接；
第四薄膜晶体管，所述第四薄膜晶体管的栅极与第三电平信号线电连接，所述第四薄膜晶体管的源极和漏极中一者与第三电平信号线电连接，另一者与所述多个第三焊盘中的所述对应的焊盘电连接；
第五薄膜晶体管，所述第五薄膜晶体管的栅极与所述多个第三焊盘中的所述对应的焊盘电连接，所述第五薄膜晶体管的源极和漏极中一者与第四电平信号线电连接，另一者与所述多个第三焊盘中的所述对应的焊盘电连接；以及
第六薄膜晶体管，所述第六薄膜晶体管的栅极与所述多个第三焊盘中的所述对应的焊盘电连接，所述第六薄膜晶体管的源极和漏极中一者与第四电平信号线电连接，另一者与所述多个第三焊盘中的所述对应的焊盘电连接。
12.根据权利要求11所述的显示基板，其中，所述第三薄膜晶体管和所述第四薄膜晶体管均包括有源层且所述第三薄膜晶体管和所述第四薄膜晶体管中的栅极包括第一条状子栅极和第二条状子栅极，所述第三薄膜晶体管和所述第四薄膜晶体管中的每一薄膜晶体管中的源极和漏极中的所述一者具有相互连接的第一臂部和第二臂部，所述第一臂部沿着第一方向延伸，所述第二臂部沿着与第一方向交叉的第二方向延伸，所述第一臂部通过第一过孔结构与有源层连接，所述第二臂部通过第二过孔结构与第一条状子栅极连接并通过第三过孔结构与第二条状子栅极连接。
13.根据权利要求12所述的显示基板，其中，所述静电释放结构还包括：第一连接部和第二连接部，所述第一连接部与所述有源层由相同材料制成且布置于同一层，所述第二连接部与所述源极和漏极由相同材料制成且布置于同一层，所述第一连接部通过第三过孔结构与所述第三薄膜晶体管和所述第四薄膜晶体管中的每一薄膜晶体管中的源极和漏极中的所述一者相连，所述第一连接部还通过第四过孔结构与所述第二连接部相连，所述第二连接部通过第五过孔结构与第三电平信号线相连。
14.根据权利要求5至9中任一项所述的显示基板，其中，所述多个子像素单元中至少一个包括像素电路和发光元件，所述像素电路位于所述衬底基板和所述发光元件之间；
所述发光元件包括依次层叠设置的第一电极、发光层以及第二电极，所述第二电极位于所述发光层面向所述衬底基板的一侧；
所述像素电路包括至少一个薄膜晶体管，所述薄膜晶体管包括位于所述衬底基板上的栅极、位于所述栅极远离所述衬底基板一侧的源极和漏极，所述薄膜晶体管的源极或漏极与所述第二电极电连接；
所述至少一个薄膜晶体管中的源极和漏极与所述多个第一焊盘、所述多个第二焊盘和所述多个第三焊盘设置在同一层。
15.根据权利要求14所述的显示基板，其中，所述第一电平连接部、所述第一电平信号线、所述第二电平连接部、所述第二电平信号线和所述像素电路中的薄膜晶体管的栅极位于同一层。
16.根据权利要求1至9中任一项所述的显示基板，其中，所述显示基板为可折叠基板，所述显示基板包括弯折区域，所述多个第二焊盘比弯折区域更远离显示区。
17.一种显示装置，包括：
根据权利要求1-16中任一项所述的显示基板；以及
集成电路器件，所述集成电路器件与所述多个第一焊盘和所述多个第二焊盘绑定。
18.根据权利要求17所述的显示装置，其中，所述集成电路器件在衬底基板上的正投影至少部分地覆盖所述多个第三焊盘在衬底基板上的正投影。
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