KR950001159B1 - 반도체 메모리장치의 박막트랜지스터 및 그 제조방법 - Google Patents

반도체 메모리장치의 박막트랜지스터 및 그 제조방법 Download PDF

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Abstract

내용없음.

Description

반도체 메모리장치의 박막트랜지스터 및 그 제조방법
제1a도는 종래의 반도체 메모리장치의 박막트랜지스터의 평면 레이아웃도.
제1b도는 제1a도의 a-a 선에 따른 박막트랜지스터의 단면도.
제2a도는 본 발명에 의한 반도체 메모리장치의 박막트랜지스터의 평면 레이아웃도.
제2b도는 제2a도의 a-a선에 따른 박막트랜지스터의 단면도.
제3a도~제3e도는 본 발명에 의한 반도체 메모리장치의 박막트랜지스터의 제조공정을 도시한 공정순서도.
본 발명은 반도체 메모리장치의 박막트랜지스터 및 그 제조방법에 관한 것으로, 특히 6트랜지스터 메모리 셀구조의 SRAM의 PMOS 박막트랜지스터 부호 및 그 제조방법에 관한 것이다.
최근들어 SRAM의 수요의 증가와 DRAM 가격불안정등의 이유로 반도체 메모리 제조회사들은 DRAM 양산라인을 활용하여 SRAM의 증산을 꾀하고 있다. SRAM의 수요증가는 시스템의 다기능화, 고기능화 및 소형 경량화 추세에 따라 SRAM만이 갖고 있는 특성, 즉 고속, 저소비전력 그리고 리프레쉬(Refersh) 동작이 필요없이 시스템 설계의 간편함등이 장점에 기인하고 있다. 그러나, SRAM은 DRAM에 비해 셀구조가 복잡한 관계로 1세대 늦게 고집적화가 이루어지고 있다. 현재의 SRAM은 4트랜지스터와 6트랜지스터 셀구조 방식으로 구분되는데 대용량화 추세는 폴리실리콘을 고저항 부하로 하고 NMOS 메모리셀과 주변회로를 CMOS로 구성한 4트랜지스터 방식이 주도하고 있으며 완전 CMOS 구성의 SRAM은 저소비전력의 장점에도 불구하고 칩사이즈 문제로 현재 256K가 주제품으로 양산되고 있다. 따라서 최근에는 고정항 폴리실리콘 부하를 PMOS로 변경한 스택형 TFT(Thin Film Transistor)셀을 채용하여 소비전력도 적게 하고 칩사이즈도 기존 4트랜지스터방식과 비슷하게 유지하는 새로운 방식이 선보이고 있다. (1990년 Symposium on VLSI Techmology 19페이지∼24페이지 참조)
그러나 종래의 박막트랜지스터는 소오스 및 드레인영역들과 채널영역이 2차원 평면구조로 배치되기 때문에 많은 면적을 차지하였다. 따라서 2차원 평면구조의 박막트랜지스터는 SRAM의 고집적화, 대용량화를 방해한다.
본 발명의 목적은 반도체 메모리장치의 3차원 구조의 박막트랜지스터를 제공하는 데 있다.
본 발명의 다른 목적은 상기 박막트랜지스터를 제조하는데 가장 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 박막트랜지스터는 반도체기판의 제1절연막상에 형성되고 제1전도형의 불순물이 도우프된 제1도전층; 상기 제1도전층을 덮는 제2절연막; 상기 제1도전층상의 제2절연막에 형성된 콘택홀; 상기 콘택홀내에 노출된 상기 제1도전층, 콘택홀 내벽 및 상기 제2절연막의 소정부위에 형성된 반도체층; 상기 반도체층을 덮는 박막의 게이트절연막; 상기 콘택홀 및 상기 콘택홀의 입구주변부상에 오버랩되도록 상기 게이트절연막상에 형성된 제2도전층; 상기 콘택홀내의 상기 제1도전층과 접촉되는 상기 반도체층내에 상기 제1도전층내의 불순물이 상방향으로 확산되어 형성된 제1불순물영역; 상기 제2절연막상의 반도체층내에 상기 제1전도형의 불순물이 도우프된 제2불순물영역; 및 상기 제1및 제2불순물영역들 사이에 한정되고 상기 콘택홀 내측벽상의 상기 반도체층으로 제공되는 채널영역을 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 박막트랜지스터의 제조방법은 다음 스텝들로 이루어진다.
a. 반도체기판상의 제1절연막상에 제1전도형의 불순물이 도우프된 제1도전층의 패턴을 형성하는 공정; b. 상기 제1도전층의 패턴을 제2절연막으로 덮고 제1도전층상의 제2절연막에 콘택홀을 형성하는 공정; c. 상기 콘택홀내에 노출된 상기 제1도전층, 콘택홀 측벽 및 상기 제2절연막의 소정부위에 반도체층의 패턴을 형성하고, 이어서 상기 반도체층을 박막의 게이트절연막으로 덮는 공정; d. 상기 콘택홀 및 상기 콘택홀의 입구주변부상에 오버랩되도록 상기 게이트절연막상에 제2도전층의 패턴을 형성하고, 상기 반도체층에 제1전도형의 불순물을 도핑하는 공정; e. 상기 불순물 도핑후 제2도전층의 패턴을 형성하기 위한 포토레지스트를 제거하는 공정.
이하 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다. 여기서 도면들의 동일부분들에는 동일표시문자를 사용한다.
본 발명의 실시예를 설명하기 전에 종래의 반도체 메모리장치의 박막트랜지스터를 설명한다.
제1a도는 종래의 박막트랜지스터의 평면 레이아웃도이고, 제1b도는 제1a도의 a-a선에 따른 단면도이다.
종래에는 반도체기판상의 제1절연막(1)상에 PMOS 박막트랜지스터의 드레인콘택패드로 제공되는 다결정실리콘의 제1도전층(2)의 패턴을 형성하고, 그 위에 제2절연막(3)을 덮고, 제2절연막(3)에 콘택홀(4)을 형성한 후, 비정질실리콘의 반도체층(5)을 침적하고, 이 반도체층(5)을 패터닝한 다음, 그 위에 박막의 게이트절연막(6)을 덮고, 게이트절연막(6)상에 다결정실리콘의 제2도전층(7)을 침적하고, 이 제2도전층(7)을 패터닝하여 제2절연막(3)상의 소정영역에서 반도체층(5)과 오버랩되도록 박마트랜지스터의 게이트전극을 형성한다. 이어서, 게이트전극의 제2도전층(7)의 패턴에 셀프얼라인되게 제2도전층(7)과 오버랩되지 않은 반도체층(5)에 P형 불순물을 이온주입하여 PMOS 박막트랜지스터의 소오스영역(5a) 및 드레인영역(5b)을 형성한다. 소오스영역(5a) 및 드레인영역(5b) 사이의 반도체층이 PMOS 박막트랜지스터의 채널영역(5c)으로 제공된다. 즉 종래의 SRAM의 부하로 제공되는 PMOS 박막트랜지스터는 2차원 평면상에 형성되기 때문에 소정의 영역을 확보하지 않으면 안되었으므로 SRAM의 고집적화 및 대용량화를 방해하는 원인이 되었다.
따라서, 본 발명에서는 SRMA의 PMOS 박막트랜지스터가 차지하는 면적을 줄이기 위해 3차원 구조를 제안한다. 제2a도는 본 발명에 의한 3차원 구조의 박막트랜지스터의 평면 레이아웃도이고, 제2b도는 제2a도의 a-a선에 따른 단면도이다. 종래 기술에 비해 본 발명의 다른점은 PMOS 박막트랜지스터의 드레인 콘택홀의 내측벽상에 형성된 반도체층을 채널영역(5c)으로 사용하고, 콘택홀(4)의 바닥에 형성된 반도체층을 소오스영역(5a)으로 사용한다. 그리고 게이트전극으로 제공되는 제2도전층(7)의 패턴을 콘택홀을 덮도록 형성한다. 또한 소오스영역(5a)은 소오스콘택패드로 제공되는 제1도전층(2)에 있는 제1전도형의 불순물, 예컨대 p형 불순물의 상방향 확산에 의해 형성된다. 이와같은 구조에 의해 PMOS 박막트랜지스터의 채널사이즈는 콘택홀의 사이즈로 조정가능하다. 그리고 종래의 PMOS 박막트랜지스터가 차지하는 면적에 비해 대략 40%정도의 면적축소효과를 얻을 수 있다. 또한 배선설계의 자유도가 크게 향상된다.
이와같은 본 발명의 박막트랜지스터의 바람직한 일실시예의 제조방법은 제3a도∼제3e도에 도시한 바와같은 스텝으로 이루어진다.
제3a도를 참조하면, 반도체기판(미도시)상의 평탄화된 제1절연막(1)위에 두께 500∼2,000Å의 제1도전층(2), 예컨대 다결정실리콘 또는 비정질실리콘을 침적하고 p형 불순물을 1×∼1013∼5×1015 / ㎠의 농도로 이온주입한 다음 통상의 사진식각법으로 제1도전층(2)의 패턴을 형성한다.
제3b도를 참조하면, 제1도전층(2)의 패턴을 두께 2,000∼10,000Å의 제2절연막(3)으로 덮는다. 이어서, 통상의 사진식각법으로 제1도전층(2)상의 제2절연막(3)에 0.2㎛∼0.8㎛ 사이즈의 콘택홀(4)을 형성하여 콘택홀(4)내의 제1도전층(2)을 노출시킨다.
제3c를 참조하면, 콘택홀(4)이 형성된 제2절연막(3)상에 비정질실리콘으로 된 두께 100∼1,000Å의 반도체층(5)를 침적하고 통상의 사진식각법에 의해 반도체층(5)의 패턴을 형성한다. 이어서, 반도체층(5)위에 화학기상법에 의한 산화막과 같은 두께 100∼1,000Å의 게이트절연막(6)을 도포한다. 이때 제1도전층(2) 내에 p형 불순물이 상방향으로 화간되어 제1도전층(2)과 접촉하고 있는 반도체층(5)에 p형 불순물영역 즉, 소오스 영역(5a)이 형성된다.
제3d를 참조하면, 게이트절연막(6)상에 두께 500∼2,000Å의 제2도전층(7), 예컨대 다결정실리콘 또는 비정질실리콘을 침적하고 제2도전층(7)에 n형 또는 p형 불순물을 1×1014∼1×1016 /㎠의 농도로 도핑한다. 이어서 통상의 사진식각공정에 의해 게이트전극으로 제공되는 제2도전층(7)의 패턴을 형성한다.
이어서, 상기 제2도전층(7)의 패턴형성을 위한 포토레지스트(8)의 제거에 앞서서, 1×1013~5×1015/cm2의 농도로 p형 불순물을 제2도전층(7)의 패턴이 중첩되지 않은 반도체층(5)에 이온주입하여 p형 불순물영역, 즉 드레인영역(5b)을 형성한다. 또는 제3d-1도에 도시한 바와같이 상기 포토레지스트(8)를 제거한 후 포토레지스트(8a)를 형성하고 포토레지스트(8a)에 개구(8b)를 형성하고, 이 개구(8b)를 통해서 반도체층(5)의 소정영역에 p형 불순물영역(5b')을 형성할 수도 있다.
제3e도를 참조하면, 상기 포토레지스트(8 또는 8a)을 제거하여 PMOS 박막트랜지스터를 완성한다. 이와 같은 PMOS 박막트랜지스터의 채널영역(5c)은 콘택홀(4)의 내측벽에 형성된 반도체층과 제2도전층(7)의 패턴에 의해 p형 불순물이 주입되지 않은 반도체층으로 제공된다.
이상과 같이 본 발명에서는 비정질실리콘 PMOS 박막트랜지스터 부하를 가진 SRMA에 있어서 PMOS 박막트랜지스터의 소오스콘택영역과 게이트전극으로 제공되는 제2도전층을 중첩시킴으로서 콘택홀의 측벽상의 반도체층을 채널영역으로 제공하여 3차원 구조의 박막트랜지스터를 형성하며, 이로써 박막트랜지스터가 차지하는 면적을 축소시킬 수 있으므로 SRMA의 고집적화, 대용량화 및 배선설계자유도를 향상시킬 수 있다.

Claims (16)

  1. 반도체기판의 제1절연막상에 형성되고 제1전도형의 불순물이 도우프된 제1도전층; 상기 제1도전층을 덮는 제2절연막; 상기 제1도전층상의 제2절연막에 형성된 콘택홀; 상기 콘택홀내에 노출된 상기 제1도전층, 콘택홀 내벽 및 상기 제2절연막의 소정부위에 형성된 반도체층; 상기 반도체층을 덮는 박막의 게이트절연막; 상기 콘택홀 및 상기 콘택홀의 입구주변부상에 오버랩되도록 상기 게이트절연막상에 형성된 제2도전층; 상기 콘택홀내의 상기 제1도전층과 접촉되는 상기 반도체층내에 상기 제1도전층내의 불순물이 상방향으로 확산되어 형성된 제1불순물영역; 상기 제2절연막상에 반도체층내에 상기 제2전도형의 불순물이 도우프된 제2불순물영역; 및 상기 제1 및 제2불순물영역들 사이에 한정되고 상기 콘택홀 내측벽상의 상기 반도체층으로 제공되는 채널영역을 구비한 것을 특징으로 하는 반도체 메모리장치의 박막트랜지스터.
  2. 제1항에 있어서, 상기 박막트랜지스터의 채널영역의 사이즈가 상기 콘택홀의 넓이 및 깊이로 설정되는 것을 특징으로 하는 반도체 메모리장치의 박막트랜지스터.
  3. 제1항에 있어서, 상기 제1불순물은 p형인 것을 특징으로 하는 반도체 메모리장치의 박막트랜지스터.
  4. 반도체 메모리장치의 박막트랜지스터의 제조방법에 있어서, 상기 박막트랜지스터의 제조공정이 다음 스텝들로 이루어진 것을 특징으로 하는 반도체 메모리장치의 박막트랜지스터의 제조방법. a. 반도체기판상의 제1절연막상에 제1전도형의 불순물이 도우프된 제1도전층의 패턴을 형성하는 공정; b. 상기 제1도전층의 패턴을 제2절연막으로 덮고 제1도전층상의 제2절연막에 콘택홀을 형성하는 공정; c. 상기 콘택홀내에 노출된 상기 제1도전층, 콘택홀 측벽 및 상기 제2절연막의 소정부위에 반도체층의 패턴을 형성하고, 이어서 상기 반도체층을 박막의 게이트절연막으로 덮는 공정; d. 상기 콘택홀 및 상기 콘택홀의 입구 주변부상에 오버랩되도록 상기 게이트절연막상에 제2도전층의 패턴을 형성하고, 상기 반도체층에 제1전도형의 불순물을 도핑하는 공정; e. 상기 불순물 도핑후 제2도전층의 패턴을 형성하기 위한 포토레지스트를 제거하는 공정.
  5. 제4항에 있어서, 상기 제1도전층은 p형 불순물이 도우프된 다결정실리콘인 것을 특징으로 하는 반도체 메모리장치의 박막트랜지스터의 제조방법.
  6. 제5항에 있어서, 상기 제1도전층은 p형 불순물이 도우프된 비정질실리콘인 것을 특징으로 하는 반도체 메모리장치의 박막트랜지스터의 제조방법.
  7. 제4항에 있어서, 상기 제1도전층의 불순물농도는 1×1013∼5×1015 /㎠인 것을 특징으로 하는 반도에 메모리장치의 박막트랜지스터의 제조방법.
  8. 제4항에 있어서, 상기 제2절연막의 두께는 2,000∼10,000Å인 것을 특징으로 하는 반도체 메모리장치의 박막트랜지스터의 제조방법.
  9. 제4항에 있어서, 상기 콘택홀의 직경은 0.2∼0.8㎛인 것을 특징으로 하는 반도체 메모리장치의 박막트랜지스터의 제조방법.
  10. 제4항에 있어서, 상기 반도체층은 두께 100∼1,500Å의 비정질실리콘인 것을 특징으로 하는 반도체 메모리장치의 박막트랜지스터의 제조방법.
  11. 제4항에 있어서, 상기 게이트절연막의 두께는 100∼1,000Å인 것을 특징으로 하는 반도체 메모리장치의 박막트랜지스터의 제조방법.
  12. 제4항에 있어서, 상기 제2도전층은 n형 불순물이 도우프된 다결정실리콘인 것은 특징으로 하는 반도체 메모리장치의 박막트랜지스터의 제조방법.
  13. 제4항에 있어서, 상기 반도체층의 불순물영역의 불순물 농도는 1×1013∼5×1015 /㎠인 것을 특징으로 하는 반도체 메모리장치의 박막트랜지스터의 제조방법.
  14. 제4항에 있어서, 상기 제2도전층은 p형 불순물이 도우프된 다결정실리콘인 것을 특징으로 하는 반도체 메모리장치의 박막트랜지스터의 제조방법.
  15. 제4항에 있어서, 상기 제2도전층은 비정질실리콘인 것을 특징으로 하는 반도체 메모리장치의 박막트랜지스터의 제조방법.
  16. 반도체 메모리장치의 박막트랜지스터의 제조방법에 있어서, 상기 박막트랜지스터의 제조공정이 다음 스텝들로 이루어진 것을 특징으로 하는 반도체 메모리장치의 박막트랜지스터의 제조방법. a. 반도체기판상의 제1절연막상에 제1전도형의 불순물이 도우프된 제1도전층의 패턴을 형성하는 공정; b. 상기 제1도전층의 패턴을 제2절연막으로 덮고 제1도전층상의 제2절연막에 콘택홀을 형성하는 공정; c. 상기 콘택홀내에 노출된 상기 제1도전층, 콘택홀 측벽 및 상기 제2절연막의 소정부위에 반도체층의 패턴을 형성하고, 이어서 상기 반도체층을 박막의 게이트절연막으로 덮는 공정; d. 상기 콘택홀 및 상기 콘택홀의 입구 주변부상에 오버랩되도록 상기 게이트절연막에 제2도전층의 패턴을 형성하는 공정; 및 e. 상기 패턴형성후, 포토레지스트를 덮고 포토레지스트에 개구를 형성하고 개구를 통해 상기 반도체층의 소정영역에 제1도전형이 불순물을 도핑하는 공정.
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