JPH0773114B2 - 半導体メモリ装置の薄膜トランジスタおよびその製造方法 - Google Patents

半導体メモリ装置の薄膜トランジスタおよびその製造方法

Info

Publication number
JPH0773114B2
JPH0773114B2 JP4187031A JP18703192A JPH0773114B2 JP H0773114 B2 JPH0773114 B2 JP H0773114B2 JP 4187031 A JP4187031 A JP 4187031A JP 18703192 A JP18703192 A JP 18703192A JP H0773114 B2 JPH0773114 B2 JP H0773114B2
Authority
JP
Japan
Prior art keywords
thin film
conductive layer
film transistor
memory device
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP4187031A
Other languages
English (en)
Other versions
JPH0653440A (ja
Inventor
長來 金
漢洙 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH0653440A publication Critical patent/JPH0653440A/ja
Publication of JPH0773114B2 publication Critical patent/JPH0773114B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642Vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/78654Monocrystalline silicon transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/7866Non-monocrystalline silicon transistors
    • H01L29/78672Polycrystalline or microcrystalline silicon transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B10/00Static random access memory [SRAM] devices
    • H10B10/12Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体メモリ装置の薄
膜トランジスタおよびその製造方法に関するもので、特
に6トランジスタメモリセル構造のSRAMのPMOS
薄膜トランジスタおよびその製造方法に関するものであ
る。
【0002】
【従来の技術】最近SRAMの需要の増加とDRAMの
価格不安定等の理由で半導体メモリ製造会社らは、DR
AM生産ラインを活用し、SRAMの増産を図ってい
る。SRAMの需要増加は、システムの多機能化、高機
能化および小型軽量化の傾向により、SRAMだけが有
する特性、すなわち、高速、低消費電力、そしてリフレ
ッシュ(Refresh) 動作が必要なくシステム設計が簡便で
ある等の長所に起因している。だが、SRAMはDRA
Mに比べてセル構造が複雑な関係で、一世代遅く高集積
化がなされている。
【0003】現在のSRAMは4トランジスタと6トラ
ンジスタセル構造方式に区分されるが、大容量化の傾向
はポリシリコンを高抵抗負荷にし、NMOS回路構成の
メモリセルとCMOS回路構成の周辺回路を備えた4ト
ランジスタ方式が主導しており、完全なCMOS構成の
SRAMは低消費電力の長所にもかかわらずチップサイ
ズ問題で、現在256kが主製品に量産されている。し
たがって、最近では高抵抗ポリシリコン負荷をPMOS
に変更したスタック形TFT(Thin Film Transistor)セ
ルを採用し、消費電力も少なくし、チップサイズも既存
4トランジスタ方式と類似に維持する新しい方式が出て
いる(1990 年 Symposium on VLSI Technology pp.19 〜
24参照)。
【0004】だが、従来の薄膜トランジスタはソースお
よびドレイン領域らとチャネル領域が2次元平面構造に
配置されるので、多くの面積を占めた。したがって、2
次元平面構造の薄膜トランジスタはSRAMの高集積
化、大容量化を妨害する。
【0005】
【発明が解決しようとする課題】本発明の目的は、半導
体メモリ装置の3次元構造の薄膜トランジスタを提供す
ることにある。
【0006】本発明の他の目的は、前記薄膜トランジス
タを製造するのに一番適合な製造方法を提供することに
ある。
【0007】
【課題を解決するための手段】前記目的を達成するため
に本発明による半導体メモリ装置の薄膜トランジスタ
は、半導体基板の第1絶縁膜上に形成され、第1伝導形
の不純物がドープされた第1導電層と、前記第1導電層
を覆う第2絶縁膜と、前記第1導電層上の第2絶縁膜に
形成された開口と、前記開口内に露出された前記第1導
電層の表面および前記第2絶縁膜の所定部位の表面に形
成された半導体層と、前記半導体層を覆う薄膜のゲート
絶縁膜と、前記開口および前記開口周辺部上にオーバー
ラップされるように前記ゲート絶縁膜上に形成された第
2導電層と、前記開口底面の前記第1導電層と接触され
る前記半導体層内の第1部分に形成され、第1伝導形不
純物でドープされた第1不純物領域と、前記第2絶縁膜
上の半導体層内の第2部分に形成され第1伝導形の不純
物がドープされた第2不純物領域と、および前記第1お
よび第2不純物領域らの間に限定された前記半導体層の
チャネル領域を備えたことを特徴とする。
【0008】また、前記他の目的は、第1絶縁膜上に第
1伝導形の不純物がドープされた第1導電層を形成する
工程と、前記第1導電層を第2絶縁膜で覆う工程と、前
記第1導電層上の第2絶縁膜に開口を形成する工程と、
前記開口内に露出された前記第1導電層と前記第2絶縁
膜の所定部位に半導体層を形成する工程と、前記半導体
層を薄膜のゲート絶縁膜で覆うと同時に前記第1導電層
内の不純物を上方向に拡散し前記露出された第1導電層
と接触される前記半導体層の第1部分に第1不純物領域
を形成する工程と、前記開口および前記開口の周辺部上
の前記ゲート絶縁膜上に第2導電層を形成する工程と、
不純物ドーピング工程により前記第2絶縁膜上の前記第
2導電層を覆っていない前記半導体層の第2領域に第2
不純物領域を形成する工程よりなる半導体メモリ装置の
薄膜トランジスタの製造方法により達成される。
【0009】
【作用】本発明による半導体メモリ装置の薄膜トランジ
スタによると、SRAMの薄膜トランジスタが占める面
積を縮小させられるので、配線設計の自由度および高集
積化、大容量化を向上させられる。
【0010】
【実施例】以下、本発明に係る実施例を添付図面に従っ
て説明する。ここで、図面の同一部分には同一符号を使
用する。
【0011】本発明の実施例を説明する前に従来の半導
体メモリ装置の薄膜トランジスタを説明する。
【0012】図1Aは従来の薄膜トランジスタの平面レ
イアウト図であり、図1Bは図1Aのa−a線による断
面図である。
【0013】従来では、半導体基板上の第1絶縁膜1上
にPMOS薄膜トランジスタのドレインコンタクトパッ
ドとして提供される多結晶シリコンの第1導電層2のパ
ターンを形成し、その上に第2絶縁膜3をかぶせ、第2
絶縁膜3にコンタクトホール4を形成した後、非晶質シ
リコンの半導体層5を沈積し、この半導体層5をパター
ニングした後、その上に薄膜のゲート絶縁膜6をかぶせ
て、ゲート絶縁膜6上に多結晶シリコンの第2導電層7
を沈積し、この第2導電層7をパターニングし、第2絶
縁膜3上の所定領域で半導体層5とオーバーラップされ
るように薄膜トランジスタのゲート電極を形成する。引
き続き、ゲート電極の第2導電層7のパターンにセルフ
アラインで第2導電層7とオーバーラップされない半導
体層5にp形不純物をイオン注入し、PMOS薄膜トラ
ンジスタのソース領域5aおよびドレイン領域5bを形
成する。ソース領域5aおよびドレイン領域5bの間の
半導体層がPMOS薄膜トランジスタのチャネル領域5
cとなる。すなわち、従来のSRAMの負荷として提供
されるPMOS薄膜トランジスタは2次元平面上に形成
され、所定の領域を確保しなければならなかったので、
SRAMの高集積化および大容量化を妨害する原因とな
った。
【0014】したがって、本発明では、SRAMのPM
OS薄膜トランジスタが占める面積を減らすため、3次
元構造を提案する。
【0015】図2Aは本発明による3次元構造の薄膜ト
ランジスタの平面レイアウト図であり、図2Bは図2A
のa−a線による断面図である。
【0016】従来技術に比べて本発明の異なる点は、P
MOS薄膜トランジスタのドレインコンタクトホールの
内側壁上に形成された半導体層をチャネル領域5cとし
て用いて、コンタクトホール4の底面に形成された半導
体層をソース領域5aとして用いる。そして、ゲート電
極として提供される第2導電層7のパターンをコンタク
トホールをかぶせるように形成する。また、ソース領域
5aはソースコンタクトパッドとして提供される第1導
電層2にある第1伝導形の不純物、例えばp形不純物の
上方向拡散により形成される。この様な構造によりPM
OS薄膜トランジスタのチャネルサイズは、コンタクト
ホールのサイズとして調整可能である。そして、従来の
POMS薄膜トランジスタが占める面積に比べて、大略
40%程度の面積縮小効果が得られる。また、配線設計
の自由度が大きく向上される。
【0017】この様な本発明の薄膜トランジスタの望ま
しい一実施例の製造方法は図3A〜図4Eに図示したよ
うな工程からなる。
【0018】図3Aを参照すると、半導体基板(未図
示)上の平坦になった第1絶縁膜1上に厚さ500〜
2,000オングストロームの第1導電層2、例えば多
結晶シリコンまたは非晶質シリコンを沈積し、p形不純
物を1×1013〜5×1015/cm2 の濃度でイオン注
入した後、通常の写真蝕刻法で第1導電層2のパターン
を形成する。
【0019】図3Bを参照すると、第2導電層2のパタ
ーンを厚さ2,000〜10,000オングストローム
の第2絶縁膜3でかぶせる。次いで、通常の写真蝕刻法
で第1導電層2上の第2絶縁膜3に0.2〜0.8μm
サイズのコンタクトホール4を形成し、コンタクトホー
ル4内の第1導電層2を露出させる。
【0020】図4Cを参照すると、コンタクトホール4
が形成された第2絶縁膜3上に非晶質シリコンからなる
厚さ100〜1,000オングストロームの半導体層5
を沈積し、通常の写真蝕刻法により半導体層5のパター
ンを形成する。次いで、半導体層5の上に化学気相成長
法による酸化膜のような厚さ100〜1,000オング
ストロームのゲート絶縁膜6を成膜する。このとき第1
導電層2からp形不純物が上方向に拡散され、第1導電
層2と接触している半導体層5にp形不純物領域、すな
わち、ソース領域5aが形成される。
【0021】図4Dを参照すると、ゲート絶縁膜6上に
厚さ500〜2,000オングストロームの第2導電層
7、例えば多結晶シリコンまたは非晶質シリコンを沈積
し、第2導電層7にn形またはp形不純物を1×1014
〜1×1016/cm2 の濃度でドーピングする。次い
で、通常の写真蝕刻法によりゲート電極として提供され
る第2導電層7のパターンを形成する。
【0022】次いで、前記第2導電層7のパターン形成
のためのフォトレジスト8の除去の前に、1×1013
5×1015/cm2 の濃度でp形不純物を第2導電層7
のパターンが重畳になっていない半導体基板5にイオン
注入し、p形不純物領域、すなわち、ドレイン領域5b
を形成する。または、図4D−1に図示したように前記
フォトレジスト8を除去した後、フォトレジスト8aを
形成し、フォトレジスト8aに開口8bを形成し、この
開口8bを通じて、半導体層5の所定領域にp形不純物
領域5b´を形成することもできる。
【0023】図4Eを参照すると、前記フォトレジスト
(8または8a)を除去し、PMOS薄膜トランジスタ
を完成する。この様なPMOS薄膜トランジスタのチャ
ネル領域5cはコンタクトホール4の内側壁に形成され
た半導体層と第2導電層7のパターンによりp形不純物
が注入されてない半導体層として提供される。
【0024】
【発明の効果】以上のように、本発明では、非晶質シリ
コンPMOS薄膜トランジスタ負荷を持つSRAMにお
いて、PMOS薄膜トランジスタのソースコンタクト領
域とゲート電極として提供される第2導電層を重畳させ
ることによりコンタクトホールの側壁上の半導体層をチ
ャネル領域として提供し、3次元構造の薄膜トランジス
タを形成し、これにより薄膜トランジスタが占める面積
を縮小させられるのでSRAMの高集積化、大容量化お
よび配線設計の自由度を向上させられる。
【図面の簡単な説明】
【図1】 図1Aは従来の半導体メモリ装置の薄膜トラ
ンジスタの平面レイアウト図面であり、図1Bは図1A
のa−a線による薄膜トランジスタの断面図である。
【図2】 図2Aは本発明による半導体メモリ装置の薄
膜トランジスタの平面レイアウト図面であり、図2Bは
図2Aのa−a線による薄膜トランジスタの断面図であ
る。
【図3】 本発明による半導体メモリ装置の薄膜トラン
ジスタの製造工程を示した図面である。
【図4】 図3に続く本発明による半導体メモリ装置の
薄膜トランジスタの製造工程を示した図面である。
【符号の説明】
1…第1絶縁膜、 2…第2導電層、 3
…第2絶縁膜、5…半導体層、 5a…ソース
領域、 5b…ドレイン領域、5b´…不純物領
域、 5c…チャネル領域、 6…ゲート絶縁膜、
7…第2導電層、 8,8a…フォトレジスト、
8b…開口。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 9056−4M H01L 29/78 311 X

Claims (18)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板の第1絶縁膜上に形成され、
    第1伝導形の不純物がドープされた第1導電層と、前記
    第1導電層を覆う第2絶縁膜と、前記第1導電層上の第
    2絶縁膜に形成された開口と、前記開口内に露出された
    前記第1導電層の表面および前記第2絶縁膜の所定部位
    の表面に形成された半導体層と、前記半導体層を覆う薄
    膜のゲート絶縁膜と、前記開口および前記開口周辺部上
    にオーバーラップされるように前記ゲート絶縁膜上に形
    成された第2導電層と、前記開口底面の前記第1導電層
    と接触される前記半導体層内の第1部分に形成され、第
    1伝導形不純物でドープされた第1不純物領域と、前記
    第2絶縁膜上の半導体層内の第2部分に形成され第1伝
    導形の不純物がドープされた第2不純物領域と、および
    前記第1および第2不純物領域らの間に限定された前記
    半導体層のチャネル領域を備えたことを特徴とする半導
    体メモリ装置の薄膜トランジスタ。
  2. 【請求項2】 前記薄膜トランジスタのチャネル領域の
    サイズが前記開口の直径または深さで設定されることを
    特徴とする請求項1記載の半導体メモリ装置の薄膜トラ
    ンジスタ。
  3. 【請求項3】 前記第1伝導形不純物はp形であること
    を特徴とする請求項1記載の半導体メモリ装置の薄膜ト
    ランジスタ。
  4. 【請求項4】 第1不純物領域の不純物が前記第1導電
    層から上方向に拡散されることを特徴とする請求項1記
    載の半導体メモリ装置の薄膜トランジスタ。
  5. 【請求項5】 第1絶縁膜上に第1伝導形の不純物がド
    ープされた第1導電層を形成する工程と、 前記第1導電層を第2絶縁膜で覆う工程と、 前記第1導電層上の第2絶縁膜に開口を形成する工程
    と、 前記開口内に露出された前記第1導電層と前記第2絶縁
    膜の所定部位に半導体層を形成する工程と、 前記半導体層を薄膜のゲート絶縁膜で覆うと同時に前記
    第1導電層内の不純物を上方向に拡散し前記露出された
    第1導電層と接触される前記半導体層の第1部分に第1
    不純物領域を形成する工程と、 前記開口および前記開口の周辺部上の前記ゲート絶縁膜
    上に第2導電層を形成する工程と、および不純物ドーピ
    ング工程により前記第2絶縁膜上の前記第2導電層を覆
    っていない前記半導体層の第2領域に第2不純物領域を
    形成する工程よりなる半導体メモリ装置の薄膜トランジ
    スタの製造方法。
  6. 【請求項6】 前記第1導電層はp形不純物がドープさ
    れた多結晶シリコンであることを特徴とする請求項5記
    載の半導体メモリ装置の薄膜トランジスタの製造方法。
  7. 【請求項7】 前記第1導電層はp形不純物がドープさ
    れた非結晶シリコンであることを特徴とする請求項5記
    載の半導体メモリ装置の薄膜トランジスタの製造方法。
  8. 【請求項8】 前記第1導電層の不純物濃度は1×10
    13〜5×1015/cm2 であることを特徴とする請求項
    5記載の半導体メモリ装置の薄膜トランジスタの製造方
    法。
  9. 【請求項9】 前記第2絶縁膜の厚さは2,000〜1
    0,000オングストロームであることを特徴とする請
    求項5記載の半導体メモリ装置の薄膜トランジスタの製
    造方法。
  10. 【請求項10】 前記開口の直径は0.2〜0.8μm
    であることを特徴とする請求項5記載の半導体メモリ装
    置の薄膜トランジスタの製造方法。
  11. 【請求項11】 前記半導体層の厚さは100〜1,5
    00オングストロームの非結晶シリコンであることを特
    徴とする請求項5記載の半導体メモリ装置の薄膜トラン
    ジスタの製造方法。
  12. 【請求項12】 前記ゲート絶縁膜の厚さは100〜
    1,000オングストロームであることを特徴とする請
    求項5記載の半導体メモリ装置の薄膜トランジスタの製
    造方法。
  13. 【請求項13】 前記第2導電層はn形不純物がドープ
    された多結晶シリコンであることを特徴とする請求項5
    記載の半導体メモリ装置の薄膜トランジスタの製造方
    法。
  14. 【請求項14】 前記半導体層の不純物領域の不純物濃
    度は1×1013〜5×1015/cm2 であることを特徴
    とする請求項5記載の半導体メモリ装置の薄膜トランジ
    スタの製造方法。
  15. 【請求項15】 前記第2導電層はp形不純物がドープ
    された多結晶シリコンであることを特徴とする請求項5
    記載の半導体メモリ装置の薄膜トランジスタの製造方
    法。
  16. 【請求項16】 前記第2導電層は非結晶シリコンであ
    ることを特徴とする請求項5記載の半導体メモリ装置の
    薄膜トランジスタの製造方法。
  17. 【請求項17】 前記不純物ドーピング工程は前記第2
    導電層をマスクで利用したイオン注入であることを特徴
    とする請求項5記載の半導体メモリ装置の薄膜トランジ
    スタの製造方法。
  18. 【請求項18】 前記不純物ドーピング工程は望ましい
    フォトレジストをマスクに利用したイオン注入であるこ
    とを特徴とする請求項5記載の半導体メモリ装置の薄膜
    トランジスタの製造方法。
JP4187031A 1991-12-27 1992-07-14 半導体メモリ装置の薄膜トランジスタおよびその製造方法 Expired - Fee Related JPH0773114B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR910024664 1991-12-27
KR1992P6678 1992-04-21
KR1991P24664 1992-04-21
KR1019920006678A KR950001159B1 (ko) 1991-12-27 1992-04-21 반도체 메모리장치의 박막트랜지스터 및 그 제조방법

Publications (2)

Publication Number Publication Date
JPH0653440A JPH0653440A (ja) 1994-02-25
JPH0773114B2 true JPH0773114B2 (ja) 1995-08-02

Family

ID=26628882

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4187031A Expired - Fee Related JPH0773114B2 (ja) 1991-12-27 1992-07-14 半導体メモリ装置の薄膜トランジスタおよびその製造方法

Country Status (9)

Country Link
US (1) US5270968A (ja)
JP (1) JPH0773114B2 (ja)
KR (1) KR950001159B1 (ja)
CN (1) CN1032286C (ja)
DE (1) DE4221420A1 (ja)
FR (1) FR2685818B1 (ja)
GB (1) GB2262838B (ja)
IT (1) IT1255398B (ja)
TW (1) TW212851B (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5418393A (en) * 1993-11-29 1995-05-23 Motorola, Inc. Thin-film transistor with fully gated channel region
US5700727A (en) * 1995-07-24 1997-12-23 Micron Technology, Inc. Method of forming a thin film transistor
KR100223886B1 (ko) * 1995-12-26 1999-10-15 구본준 반도체소자 및 제조방법
US6238971B1 (en) 1997-02-11 2001-05-29 Micron Technology, Inc. Capacitor structures, DRAM cell structures, and integrated circuitry, and methods of forming capacitor structures, integrated circuitry and DRAM cell structures
US6214727B1 (en) * 1997-02-11 2001-04-10 Micron Technology, Inc. Conductive electrical contacts, capacitors, DRAMs, and integrated circuitry, and methods of forming conductive electrical contacts, capacitors, DRAMs, and integrated circuitry
US5905280A (en) 1997-02-11 1999-05-18 Micron Technology, Inc. Capacitor structures, DRAM cell structures, methods of forming capacitors, methods of forming DRAM cells, and integrated circuits incorporating capacitor structures and DRAM cell structures
US5981333A (en) 1997-02-11 1999-11-09 Micron Technology, Inc. Methods of forming capacitors and DRAM arrays
US5918122A (en) 1997-02-11 1999-06-29 Micron Technology, Inc. Methods of forming integrated circuitry, DRAM cells and capacitors
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
KR100259078B1 (ko) 1997-08-14 2000-06-15 김영환 박막트랜지스터 및 이의 제조방법
US6359302B1 (en) 1997-10-16 2002-03-19 Micron Technology, Inc. DRAM cells and integrated circuitry, and capacitor structures
TW400644B (en) * 1998-10-26 2000-08-01 United Microelectronics Corp The structure of Dynamic Random Access Memory(DRAM) and the manufacture method thereof
GB2362755A (en) * 2000-05-25 2001-11-28 Nanogate Ltd Thin film field effect transistor with a conical structure
KR100411813B1 (ko) * 2001-10-11 2003-12-24 한국전력공사 유동제어를 이용한 축열식 전기온돌의 실내온도조절시스템
KR100670140B1 (ko) 2004-08-26 2007-01-16 삼성에스디아이 주식회사 커패시터
TWI552345B (zh) * 2011-01-26 2016-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN104795400B (zh) * 2015-02-12 2018-10-30 合肥鑫晟光电科技有限公司 阵列基板制造方法、阵列基板和显示装置
CN114005838B (zh) * 2021-10-22 2024-02-09 武汉华星光电技术有限公司 一种阵列基板和显示面板
WO2023175437A1 (ja) * 2022-03-18 2023-09-21 株式会社半導体エネルギー研究所 半導体装置、及び、半導体装置の作製方法
WO2024209327A1 (ja) * 2023-04-05 2024-10-10 株式会社半導体エネルギー研究所 半導体装置、及び表示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59208783A (ja) * 1983-05-12 1984-11-27 Seiko Instr & Electronics Ltd 薄膜トランジスタ
JPS601868A (ja) * 1983-06-17 1985-01-08 Seiko Instr & Electronics Ltd 薄膜トランジスタ
US4820652A (en) * 1985-12-11 1989-04-11 Sony Corporation Manufacturing process and structure of semiconductor memory devices
GB2201544A (en) * 1987-02-27 1988-09-01 Philips Electronic Associated Vertical thin film transistor
JPH01231376A (ja) * 1988-03-11 1989-09-14 Nec Corp 薄膜トランジスタおよびその製造方法
US5210429A (en) * 1990-06-29 1993-05-11 Sharp Kabushiki Kaisha Static RAM cell with conductive straps formed integrally with thin film transistor gates

Also Published As

Publication number Publication date
FR2685818B1 (fr) 1994-04-15
IT1255398B (it) 1995-10-31
CN1032286C (zh) 1996-07-10
ITMI921603A0 (it) 1992-06-30
CN1073806A (zh) 1993-06-30
ITMI921603A1 (it) 1993-12-30
FR2685818A1 (fr) 1993-07-02
KR930015098A (ko) 1993-07-23
DE4221420A1 (de) 1993-07-01
KR950001159B1 (ko) 1995-02-11
TW212851B (ja) 1993-09-11
GB9213809D0 (en) 1992-08-12
JPH0653440A (ja) 1994-02-25
US5270968A (en) 1993-12-14
GB2262838B (en) 1995-09-06
GB2262838A (en) 1993-06-30

Similar Documents

Publication Publication Date Title
JPH0773114B2 (ja) 半導体メモリ装置の薄膜トランジスタおよびその製造方法
JP3403231B2 (ja) 半導体装置およびその製造方法
US6165823A (en) Thin film transistor and a fabricating method therefor
JPH0644603B2 (ja) 半導体装置とその製法
JP3902831B2 (ja) 半導体メモリ装置及びその製造方法
JP3036456B2 (ja) 半導体記憶装置及びその製造方法
JPH08130246A (ja) 半導体装置とその製造方法
US6391704B1 (en) Method for manufacturing an MDL semiconductor device including a DRAM device having self-aligned contact hole and a logic device having dual gate structure
JPH07240390A (ja) 半導体装置の製造方法
JPH05102415A (ja) 超高集積半導体メモリ装置の製造方法
JPH0715949B2 (ja) Dramセル及びその製造方法
JPH09181277A (ja) 半導体メモリ装置の製造方法
JPH03109764A (ja) Mos型半導体装置
JPS63281457A (ja) 半導体メモリ
JPH06232365A (ja) 半導体記憶装置のキャパシター製造方法
JP2908146B2 (ja) 半導体装置およびその製造方法
US6001674A (en) Method of eliminating buried contact trench in SRAM devices
JP4083468B2 (ja) 半導体装置およびその製造方法
JPH098238A (ja) 半導体メモリ装置及びその製造方法
JPS5972161A (ja) 半導体記憶装置
JP2621824B2 (ja) 半導体装置の製造方法
US5989951A (en) Semiconductor device with contacts formed in self-alignment
JP2754184B2 (ja) 薄膜トランジスタ及びその製造方法
JPH0328071B2 (ja)
JPH10242460A (ja) 半導体集積回路装置およびその製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080802

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080802

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090802

Year of fee payment: 14

LAPS Cancellation because of no payment of annual fees