JPH0773114B2 - 半導体メモリ装置の薄膜トランジスタおよびその製造方法 - Google Patents

半導体メモリ装置の薄膜トランジスタおよびその製造方法

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JPH0773114B2
JPH0773114B2 JP4187031A JP18703192A JPH0773114B2 JP H0773114 B2 JPH0773114 B2 JP H0773114B2 JP 4187031 A JP4187031 A JP 4187031A JP 18703192 A JP18703192 A JP 18703192A JP H0773114 B2 JPH0773114 B2 JP H0773114B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置の薄
膜トランジスタおよびその製造方法に関するもので、特
に６トランジスタメモリセル構造のＳＲＡＭのＰＭＯＳ
薄膜トランジスタおよびその製造方法に関するものであ
る。
【０００２】
【従来の技術】最近ＳＲＡＭの需要の増加とＤＲＡＭの
価格不安定等の理由で半導体メモリ製造会社らは、ＤＲ
ＡＭ生産ラインを活用し、ＳＲＡＭの増産を図ってい
る。ＳＲＡＭの需要増加は、システムの多機能化、高機
能化および小型軽量化の傾向により、ＳＲＡＭだけが有
する特性、すなわち、高速、低消費電力、そしてリフレ
ッシュ(Refresh) 動作が必要なくシステム設計が簡便で
ある等の長所に起因している。だが、ＳＲＡＭはＤＲＡ
Ｍに比べてセル構造が複雑な関係で、一世代遅く高集積
化がなされている。
【０００３】現在のＳＲＡＭは４トランジスタと６トラ
ンジスタセル構造方式に区分されるが、大容量化の傾向
はポリシリコンを高抵抗負荷にし、ＮＭＯＳ回路構成の
メモリセルとＣＭＯＳ回路構成の周辺回路を備えた４ト
ランジスタ方式が主導しており、完全なＣＭＯＳ構成の
ＳＲＡＭは低消費電力の長所にもかかわらずチップサイ
ズ問題で、現在２５６ｋが主製品に量産されている。し
たがって、最近では高抵抗ポリシリコン負荷をＰＭＯＳ
に変更したスタック形ＴＦＴ(Thin Film Transistor)セ
ルを採用し、消費電力も少なくし、チップサイズも既存
４トランジスタ方式と類似に維持する新しい方式が出て
いる(1990 年 Symposium on VLSI Technology pp.19 〜
24参照）。
【０００４】だが、従来の薄膜トランジスタはソースお
よびドレイン領域らとチャネル領域が２次元平面構造に
配置されるので、多くの面積を占めた。したがって、２
次元平面構造の薄膜トランジスタはＳＲＡＭの高集積
化、大容量化を妨害する。
【０００５】
【発明が解決しようとする課題】本発明の目的は、半導
体メモリ装置の３次元構造の薄膜トランジスタを提供す
ることにある。
【０００６】本発明の他の目的は、前記薄膜トランジス
タを製造するのに一番適合な製造方法を提供することに
ある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に本発明による半導体メモリ装置の薄膜トランジスタ
は、半導体基板の第１絶縁膜上に形成され、第１伝導形
の不純物がドープされた第１導電層と、前記第１導電層
を覆う第２絶縁膜と、前記第１導電層上の第２絶縁膜に
形成された開口と、前記開口内に露出された前記第１導
電層の表面および前記第２絶縁膜の所定部位の表面に形
成された半導体層と、前記半導体層を覆う薄膜のゲート
絶縁膜と、前記開口および前記開口周辺部上にオーバー
ラップされるように前記ゲート絶縁膜上に形成された第
２導電層と、前記開口底面の前記第１導電層と接触され
る前記半導体層内の第１部分に形成され、第１伝導形不
純物でドープされた第１不純物領域と、前記第２絶縁膜
上の半導体層内の第２部分に形成され第１伝導形の不純
物がドープされた第２不純物領域と、および前記第１お
よび第２不純物領域らの間に限定された前記半導体層の
チャネル領域を備えたことを特徴とする。
【０００８】また、前記他の目的は、第１絶縁膜上に第
１伝導形の不純物がドープされた第１導電層を形成する
工程と、前記第１導電層を第２絶縁膜で覆う工程と、前
記第１導電層上の第２絶縁膜に開口を形成する工程と、
前記開口内に露出された前記第１導電層と前記第２絶縁
膜の所定部位に半導体層を形成する工程と、前記半導体
層を薄膜のゲート絶縁膜で覆うと同時に前記第１導電層
内の不純物を上方向に拡散し前記露出された第１導電層
と接触される前記半導体層の第１部分に第１不純物領域
を形成する工程と、前記開口および前記開口の周辺部上
の前記ゲート絶縁膜上に第２導電層を形成する工程と、
不純物ドーピング工程により前記第２絶縁膜上の前記第
２導電層を覆っていない前記半導体層の第２領域に第２
不純物領域を形成する工程よりなる半導体メモリ装置の
薄膜トランジスタの製造方法により達成される。
【０００９】
【作用】本発明による半導体メモリ装置の薄膜トランジ
スタによると、ＳＲＡＭの薄膜トランジスタが占める面
積を縮小させられるので、配線設計の自由度および高集
積化、大容量化を向上させられる。
【００１０】
【実施例】以下、本発明に係る実施例を添付図面に従っ
て説明する。ここで、図面の同一部分には同一符号を使
用する。
【００１１】本発明の実施例を説明する前に従来の半導
体メモリ装置の薄膜トランジスタを説明する。
【００１２】図１Ａは従来の薄膜トランジスタの平面レ
イアウト図であり、図１Ｂは図１Ａのａ−ａ線による断
面図である。
【００１３】従来では、半導体基板上の第１絶縁膜１上
にＰＭＯＳ薄膜トランジスタのドレインコンタクトパッ
ドとして提供される多結晶シリコンの第１導電層２のパ
ターンを形成し、その上に第２絶縁膜３をかぶせ、第２
絶縁膜３にコンタクトホール４を形成した後、非晶質シ
リコンの半導体層５を沈積し、この半導体層５をパター
ニングした後、その上に薄膜のゲート絶縁膜６をかぶせ
て、ゲート絶縁膜６上に多結晶シリコンの第２導電層７
を沈積し、この第２導電層７をパターニングし、第２絶
縁膜３上の所定領域で半導体層５とオーバーラップされ
るように薄膜トランジスタのゲート電極を形成する。引
き続き、ゲート電極の第２導電層７のパターンにセルフ
アラインで第２導電層７とオーバーラップされない半導
体層５にｐ形不純物をイオン注入し、ＰＭＯＳ薄膜トラ
ンジスタのソース領域５ａおよびドレイン領域５ｂを形
成する。ソース領域５ａおよびドレイン領域５ｂの間の
半導体層がＰＭＯＳ薄膜トランジスタのチャネル領域５
ｃとなる。すなわち、従来のＳＲＡＭの負荷として提供
されるＰＭＯＳ薄膜トランジスタは２次元平面上に形成
され、所定の領域を確保しなければならなかったので、
ＳＲＡＭの高集積化および大容量化を妨害する原因とな
った。
【００１４】したがって、本発明では、ＳＲＡＭのＰＭ
ＯＳ薄膜トランジスタが占める面積を減らすため、３次
元構造を提案する。
【００１５】図２Ａは本発明による３次元構造の薄膜ト
ランジスタの平面レイアウト図であり、図２Ｂは図２Ａ
のａ−ａ線による断面図である。
【００１６】従来技術に比べて本発明の異なる点は、Ｐ
ＭＯＳ薄膜トランジスタのドレインコンタクトホールの
内側壁上に形成された半導体層をチャネル領域５ｃとし
て用いて、コンタクトホール４の底面に形成された半導
体層をソース領域５ａとして用いる。そして、ゲート電
極として提供される第２導電層７のパターンをコンタク
トホールをかぶせるように形成する。また、ソース領域
５ａはソースコンタクトパッドとして提供される第１導
電層２にある第１伝導形の不純物、例えばｐ形不純物の
上方向拡散により形成される。この様な構造によりＰＭ
ＯＳ薄膜トランジスタのチャネルサイズは、コンタクト
ホールのサイズとして調整可能である。そして、従来の
ＰＯＭＳ薄膜トランジスタが占める面積に比べて、大略
４０％程度の面積縮小効果が得られる。また、配線設計
の自由度が大きく向上される。
【００１７】この様な本発明の薄膜トランジスタの望ま
しい一実施例の製造方法は図３Ａ〜図４Ｅに図示したよ
うな工程からなる。
【００１８】図３Ａを参照すると、半導体基板（未図
示）上の平坦になった第１絶縁膜１上に厚さ５００〜
２，０００オングストロームの第１導電層２、例えば多
結晶シリコンまたは非晶質シリコンを沈積し、ｐ形不純
物を１×１０13〜５×１０15／ｃｍ2 の濃度でイオン注
入した後、通常の写真蝕刻法で第１導電層２のパターン
を形成する。
【００１９】図３Ｂを参照すると、第２導電層２のパタ
ーンを厚さ２，０００〜１０，０００オングストローム
の第２絶縁膜３でかぶせる。次いで、通常の写真蝕刻法
で第１導電層２上の第２絶縁膜３に０．２〜０．８μｍ
サイズのコンタクトホール４を形成し、コンタクトホー
ル４内の第１導電層２を露出させる。
【００２０】図４Ｃを参照すると、コンタクトホール４
が形成された第２絶縁膜３上に非晶質シリコンからなる
厚さ１００〜１，０００オングストロームの半導体層５
を沈積し、通常の写真蝕刻法により半導体層５のパター
ンを形成する。次いで、半導体層５の上に化学気相成長
法による酸化膜のような厚さ１００〜１，０００オング
ストロームのゲート絶縁膜６を成膜する。このとき第１
導電層２からｐ形不純物が上方向に拡散され、第１導電
層２と接触している半導体層５にｐ形不純物領域、すな
わち、ソース領域５ａが形成される。
【００２１】図４Ｄを参照すると、ゲート絶縁膜６上に
厚さ５００〜２，０００オングストロームの第２導電層
７、例えば多結晶シリコンまたは非晶質シリコンを沈積
し、第２導電層７にｎ形またはｐ形不純物を１×１０14
〜１×１０16／ｃｍ2 の濃度でドーピングする。次い
で、通常の写真蝕刻法によりゲート電極として提供され
る第２導電層７のパターンを形成する。
【００２２】次いで、前記第２導電層７のパターン形成
のためのフォトレジスト８の除去の前に、１×１０13〜
５×１０15／ｃｍ2 の濃度でｐ形不純物を第２導電層７
のパターンが重畳になっていない半導体基板５にイオン
注入し、ｐ形不純物領域、すなわち、ドレイン領域５ｂ
を形成する。または、図４Ｄ−１に図示したように前記
フォトレジスト８を除去した後、フォトレジスト８ａを
形成し、フォトレジスト８ａに開口８ｂを形成し、この
開口８ｂを通じて、半導体層５の所定領域にｐ形不純物
領域５ｂ´を形成することもできる。
【００２３】図４Ｅを参照すると、前記フォトレジスト
（８または８ａ）を除去し、ＰＭＯＳ薄膜トランジスタ
を完成する。この様なＰＭＯＳ薄膜トランジスタのチャ
ネル領域５ｃはコンタクトホール４の内側壁に形成され
た半導体層と第２導電層７のパターンによりｐ形不純物
が注入されてない半導体層として提供される。
【００２４】
【発明の効果】以上のように、本発明では、非晶質シリ
コンＰＭＯＳ薄膜トランジスタ負荷を持つＳＲＡＭにお
いて、ＰＭＯＳ薄膜トランジスタのソースコンタクト領
域とゲート電極として提供される第２導電層を重畳させ
ることによりコンタクトホールの側壁上の半導体層をチ
ャネル領域として提供し、３次元構造の薄膜トランジス
タを形成し、これにより薄膜トランジスタが占める面積
を縮小させられるのでＳＲＡＭの高集積化、大容量化お
よび配線設計の自由度を向上させられる。
【図面の簡単な説明】
【図１】 図１Ａは従来の半導体メモリ装置の薄膜トラ
ンジスタの平面レイアウト図面であり、図１Ｂは図１Ａ
のａ−ａ線による薄膜トランジスタの断面図である。
【図２】 図２Ａは本発明による半導体メモリ装置の薄
膜トランジスタの平面レイアウト図面であり、図２Ｂは
図２Ａのａ−ａ線による薄膜トランジスタの断面図であ
る。
【図３】 本発明による半導体メモリ装置の薄膜トラン
ジスタの製造工程を示した図面である。
【図４】 図３に続く本発明による半導体メモリ装置の
薄膜トランジスタの製造工程を示した図面である。
【符号の説明】
１…第１絶縁膜、 ２…第２導電層、 ３
…第２絶縁膜、５…半導体層、 ５ａ…ソース
領域、 ５ｂ…ドレイン領域、５ｂ´…不純物領
域、 ５ｃ…チャネル領域、 ６…ゲート絶縁膜、
７…第２導電層、 ８，８ａ…フォトレジスト、
８ｂ…開口。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｘ

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の第１絶縁膜上に形成され、
    第１伝導形の不純物がドープされた第１導電層と、前記
    第１導電層を覆う第２絶縁膜と、前記第１導電層上の第
    ２絶縁膜に形成された開口と、前記開口内に露出された
    前記第１導電層の表面および前記第２絶縁膜の所定部位
    の表面に形成された半導体層と、前記半導体層を覆う薄
    膜のゲート絶縁膜と、前記開口および前記開口周辺部上
    にオーバーラップされるように前記ゲート絶縁膜上に形
    成された第２導電層と、前記開口底面の前記第１導電層
    と接触される前記半導体層内の第１部分に形成され、第
    １伝導形不純物でドープされた第１不純物領域と、前記
    第２絶縁膜上の半導体層内の第２部分に形成され第１伝
    導形の不純物がドープされた第２不純物領域と、および
    前記第１および第２不純物領域らの間に限定された前記
    半導体層のチャネル領域を備えたことを特徴とする半導
    体メモリ装置の薄膜トランジスタ。
  2. 【請求項２】 前記薄膜トランジスタのチャネル領域の
    サイズが前記開口の直径または深さで設定されることを
    特徴とする請求項１記載の半導体メモリ装置の薄膜トラ
    ンジスタ。
  3. 【請求項３】 前記第１伝導形不純物はｐ形であること
    を特徴とする請求項１記載の半導体メモリ装置の薄膜ト
    ランジスタ。
  4. 【請求項４】 第１不純物領域の不純物が前記第１導電
    層から上方向に拡散されることを特徴とする請求項１記
    載の半導体メモリ装置の薄膜トランジスタ。
  5. 【請求項５】 第１絶縁膜上に第１伝導形の不純物がド
    ープされた第１導電層を形成する工程と、 前記第１導電層を第２絶縁膜で覆う工程と、 前記第１導電層上の第２絶縁膜に開口を形成する工程
    と、 前記開口内に露出された前記第１導電層と前記第２絶縁
    膜の所定部位に半導体層を形成する工程と、 前記半導体層を薄膜のゲート絶縁膜で覆うと同時に前記
    第１導電層内の不純物を上方向に拡散し前記露出された
    第１導電層と接触される前記半導体層の第１部分に第１
    不純物領域を形成する工程と、 前記開口および前記開口の周辺部上の前記ゲート絶縁膜
    上に第２導電層を形成する工程と、および不純物ドーピ
    ング工程により前記第２絶縁膜上の前記第２導電層を覆
    っていない前記半導体層の第２領域に第２不純物領域を
    形成する工程よりなる半導体メモリ装置の薄膜トランジ
    スタの製造方法。
  6. 【請求項６】 前記第１導電層はｐ形不純物がドープさ
    れた多結晶シリコンであることを特徴とする請求項５記
    載の半導体メモリ装置の薄膜トランジスタの製造方法。
  7. 【請求項７】 前記第１導電層はｐ形不純物がドープさ
    れた非結晶シリコンであることを特徴とする請求項５記
    載の半導体メモリ装置の薄膜トランジスタの製造方法。
  8. 【請求項８】 前記第１導電層の不純物濃度は１×１０
    13〜５×１０15／ｃｍ2 であることを特徴とする請求項
    ５記載の半導体メモリ装置の薄膜トランジスタの製造方
    法。
  9. 【請求項９】 前記第２絶縁膜の厚さは２，０００〜１
    ０，０００オングストロームであることを特徴とする請
    求項５記載の半導体メモリ装置の薄膜トランジスタの製
    造方法。
  10. 【請求項１０】 前記開口の直径は０．２〜０．８μｍ
    であることを特徴とする請求項５記載の半導体メモリ装
    置の薄膜トランジスタの製造方法。
  11. 【請求項１１】 前記半導体層の厚さは１００〜１，５
    ００オングストロームの非結晶シリコンであることを特
    徴とする請求項５記載の半導体メモリ装置の薄膜トラン
    ジスタの製造方法。
  12. 【請求項１２】 前記ゲート絶縁膜の厚さは１００〜
    １，０００オングストロームであることを特徴とする請
    求項５記載の半導体メモリ装置の薄膜トランジスタの製
    造方法。
  13. 【請求項１３】 前記第２導電層はｎ形不純物がドープ
    された多結晶シリコンであることを特徴とする請求項５
    記載の半導体メモリ装置の薄膜トランジスタの製造方
    法。
  14. 【請求項１４】 前記半導体層の不純物領域の不純物濃
    度は１×１０13〜５×１０15／ｃｍ2 であることを特徴
    とする請求項５記載の半導体メモリ装置の薄膜トランジ
    スタの製造方法。
  15. 【請求項１５】 前記第２導電層はｐ形不純物がドープ
    された多結晶シリコンであることを特徴とする請求項５
    記載の半導体メモリ装置の薄膜トランジスタの製造方
    法。
  16. 【請求項１６】 前記第２導電層は非結晶シリコンであ
    ることを特徴とする請求項５記載の半導体メモリ装置の
    薄膜トランジスタの製造方法。
  17. 【請求項１７】 前記不純物ドーピング工程は前記第２
    導電層をマスクで利用したイオン注入であることを特徴
    とする請求項５記載の半導体メモリ装置の薄膜トランジ
    スタの製造方法。
  18. 【請求項１８】 前記不純物ドーピング工程は望ましい
    フォトレジストをマスクに利用したイオン注入であるこ
    とを特徴とする請求項５記載の半導体メモリ装置の薄膜
    トランジスタの製造方法。
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