JPS601868A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS601868A JPS601868A JP10992883A JP10992883A JPS601868A JP S601868 A JPS601868 A JP S601868A JP 10992883 A JP10992883 A JP 10992883A JP 10992883 A JP10992883 A JP 10992883A JP S601868 A JPS601868 A JP S601868A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/78642—Vertical transistors
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く所業上の利用分野〉
本発明は、非品質や多結晶1たはそれらをビームアニー
ルして結晶化した半導体薄膜を用うた薄膜トランジスタ
(TFPT)に関するものでろる。
ルして結晶化した半導体薄膜を用うた薄膜トランジスタ
(TFPT)に関するものでろる。
〈従来技術〉
非晶質シリコン(a−Si.)薄膜を例Vことれば、従
来のTPT.は、主に第1図f.a)壕たは第1図(b
)に示す断面構造を有していた。第1図(aJの例では
、絶縁体全表面に有する基板(例えばガラス.石英。
来のTPT.は、主に第1図f.a)壕たは第1図(b
)に示す断面構造を有していた。第1図(aJの例では
、絶縁体全表面に有する基板(例えばガラス.石英。
セラミフクス, Si02でカバーざれたSiや′&楠
ラン1上にゲート金属4%ゲート絶縁膜6がめり、その
上りこ高抵抗a−Si饋域5 7)、i形成されている
。
ラン1上にゲート金属4%ゲート絶縁膜6がめり、その
上りこ高抵抗a−Si饋域5 7)、i形成されている
。
asi鎖域5の両端にはソース電極5、ドレイン電極2
lとの主峨極が配もれている。衣面保映のため酸化哄等
の絶縁膜7がa−Si饋職域5土眩けられることもある
。ゲート電極4、ドレインやソース主klm2.3は、
At, Mg, Pt, MO 寺の蛍編や七のノリサ
イドで形成されたり、不純物を雄刃0した8−81で形
成されることがある。第1図(b)の例では、ゲート改
称4が最上次面に設けられた例で、ゲート絶縁膜6を介
して面抵抗a−Bi領域5の上にある。ドレイン・ソー
ス+a+J12.15は金属や半導体薄1摸から成るド
レイン・ソース主電極領域2.5を介してイボなわれて
いる。ドレイン・ソース或極領域2,5は、この場合a
−8i領域の下に設けられることが多い。
lとの主峨極が配もれている。衣面保映のため酸化哄等
の絶縁膜7がa−Si饋職域5土眩けられることもある
。ゲート電極4、ドレインやソース主klm2.3は、
At, Mg, Pt, MO 寺の蛍編や七のノリサ
イドで形成されたり、不純物を雄刃0した8−81で形
成されることがある。第1図(b)の例では、ゲート改
称4が最上次面に設けられた例で、ゲート絶縁膜6を介
して面抵抗a−Bi領域5の上にある。ドレイン・ソー
ス+a+J12.15は金属や半導体薄1摸から成るド
レイン・ソース主電極領域2.5を介してイボなわれて
いる。ドレイン・ソース或極領域2,5は、この場合a
−8i領域の下に設けられることが多い。
子連の如く、従来のI’ +1’ Tは簡単な構造でし
力・も基板1とし、て安1lIIlfr、ガラス孕用い
)ることかできるので、安価な集積回路、大面積のTF
Tアレイ(例えは液晶表示パネル)等に応用されつつあ
る。
力・も基板1とし、て安1lIIlfr、ガラス孕用い
)ることかできるので、安価な集積回路、大面積のTF
Tアレイ(例えは液晶表示パネル)等に応用されつつあ
る。
しかし、一般的にa−8iは光によって導磁率カニ著し
く変化するので例えばン沙晶表示ツキネルへの適用に当
っては、避−ye+俣の形成が必要であった。才だ、8
.81はキャリア移動度が一般的すこ小さいので商運動
作においては極めてチャンネル艮りを短かくするする必
要かめるが、イオン注入等を利用するセルフアライメン
ト技術の適用が困難でるつた。第1図の例の如き構造の
TETでは做細力1工技術を必要とされ、逆に大面積化
が困難となる。
く変化するので例えばン沙晶表示ツキネルへの適用に当
っては、避−ye+俣の形成が必要であった。才だ、8
.81はキャリア移動度が一般的すこ小さいので商運動
作においては極めてチャンネル艮りを短かくするする必
要かめるが、イオン注入等を利用するセルフアライメン
ト技術の適用が困難でるつた。第1図の例の如き構造の
TETでは做細力1工技術を必要とされ、逆に大面積化
が困難となる。
〈発明の目的〉
本発明は、斜上の従来のTFTの問題点に鑑みてなされ
たものである。本発明の目的の1つは、チャンネ/I/
長の短いTPTの1構造例であるi<か型TFTと同時
に作りやすいTFTi提供することである。他の目的は
、%に34光1侯全必要としないTPT構造を提供する
ことである。本発明におけるTF’Tはソース及びドレ
イン磁極が4色縁嗅の」二面及び底面にそれぞ丸形ノ戊
され、チャンネル鎖酸が前記絶縁膜の表面及び1H11
面Vこ接し、かつ両路が前記ソース及びドレイン磁極に
接して眩けられ、チャンネル領域の挟部にゲート絶縁膜
とゲート電極が形成された構造を有するものである。
たものである。本発明の目的の1つは、チャンネ/I/
長の短いTPTの1構造例であるi<か型TFTと同時
に作りやすいTFTi提供することである。他の目的は
、%に34光1侯全必要としないTPT構造を提供する
ことである。本発明におけるTF’Tはソース及びドレ
イン磁極が4色縁嗅の」二面及び底面にそれぞ丸形ノ戊
され、チャンネル鎖酸が前記絶縁膜の表面及び1H11
面Vこ接し、かつ両路が前記ソース及びドレイン磁極に
接して眩けられ、チャンネル領域の挟部にゲート絶縁膜
とゲート電極が形成された構造を有するものである。
以下に図面を用いて本発明について評述する。
〈発明の構成〉
第2図には、本発明によるTPTの一司\拡大断面図か
示されている。少なくとも次向か絶縁′l′/Iから成
る基板1(例えば、SiQ□や賦化暎コート塾れた81
基板やステンレス等の金属基板、ガラスや石英基板、セ
ラミンクス基板、プラスチック基板など)の表面に、第
1主題極薄ffl領域(例えばドレイン)2.絶縁膜1
7、第2主峨極領域(例えはソース)6がlII次堆槓
され、第1主也極領域2の端部と絶縁1俣17のそれが
ほぼ一致している。
示されている。少なくとも次向か絶縁′l′/Iから成
る基板1(例えば、SiQ□や賦化暎コート塾れた81
基板やステンレス等の金属基板、ガラスや石英基板、セ
ラミンクス基板、プラスチック基板など)の表面に、第
1主題極薄ffl領域(例えばドレイン)2.絶縁膜1
7、第2主峨極領域(例えはソース)6がlII次堆槓
され、第1主也極領域2の端部と絶縁1俣17のそれが
ほぼ一致している。
第2主龜極饋域6は、#3縁膜17の端部工9内側に位
置している。尚抵抗半導体薄膜領域5は、第1.第2主
嵐極領域2.6にその両側を接し。
置している。尚抵抗半導体薄膜領域5は、第1.第2主
嵐極領域2.6にその両側を接し。
その上りこはゲート絶縁膜6、ゲート電極4が形成式れ
ている。このr[I’Tは、チャンネル長りとして第2
主題極饋域6の端部と絶縁膜17の端部間の距離及び絶
縁1摸17の厚みとの和できめられる。
ている。このr[I’Tは、チャンネル長りとして第2
主題極饋域6の端部と絶縁膜17の端部間の距離及び絶
縁1摸17の厚みとの和できめられる。
不TIFTは、1扁抵bt饋域5が表面側をゲート電極
4で、裏面IIIを第1主電極領域2で光から遮断され
ているので、たとえ造明基板1を用いても特別に避光膜
ケ設ける必要がない。
4で、裏面IIIを第1主電極領域2で光から遮断され
ているので、たとえ造明基板1を用いても特別に避光膜
ケ設ける必要がない。
第6図(a)及び第6図(1))には本発明の他の実施
例VCよるTEPTの断面構造例が示されている。第6
図(t)lのB−B’断面は、第6図(a)のA −A
’断面KPM父する図である。不例においては、例えば
ガラス基板1上に第1主電極としてのソース市極N倹碩
域6が形成され、その上に絶縁膜17が堆積δれている
。絶縁膜17の端部の一部は、ソース尾極領域6より内
側に形成されている。また、e絽膜17土には第2主電
極饋域とし王のドレイン屯4り薄膜領域2が設けられ、
その一部は絶縁1模17の端Sエラ内側になっているδ
ドレイン磁極領域2゜絶縁膜17、ソース奄極狽域6
が階段状になった部分に高抵抗半導体薄膜1pJA域5
が設けらn、ちらにその上にゲート絶縁1換6、ゲート
磁極4がjll多官れ、トランジスタ動作部分子 R全
形造つ−Cいる。
例VCよるTEPTの断面構造例が示されている。第6
図(t)lのB−B’断面は、第6図(a)のA −A
’断面KPM父する図である。不例においては、例えば
ガラス基板1上に第1主電極としてのソース市極N倹碩
域6が形成され、その上に絶縁膜17が堆積δれている
。絶縁膜17の端部の一部は、ソース尾極領域6より内
側に形成されている。また、e絽膜17土には第2主電
極饋域とし王のドレイン屯4り薄膜領域2が設けられ、
その一部は絶縁1模17の端Sエラ内側になっているδ
ドレイン磁極領域2゜絶縁膜17、ソース奄極狽域6
が階段状になった部分に高抵抗半導体薄膜1pJA域5
が設けらn、ちらにその上にゲート絶縁1換6、ゲート
磁極4がjll多官れ、トランジスタ動作部分子 R全
形造つ−Cいる。
ドレイン及びソース醸極狽域2,6の一部は、この例で
はA −A’方向Vcpf在し、でれ−f:*”t、ド
レイン・ソース配線12.15に軸台しCいる。トフン
ジスタ妨作部分TRは、前記階段状VClxつた部分V
C設けらIしるので、チャンネル輻Wは氏くとれ/)守
徴を有し、〃・り外t$元に<寸しtチャンネル沢域(
高抵抗狽域5ンは完全に避畝δ)tでいる。
はA −A’方向Vcpf在し、でれ−f:*”t、ド
レイン・ソース配線12.15に軸台しCいる。トフン
ジスタ妨作部分TRは、前記階段状VClxつた部分V
C設けらIしるので、チャンネル輻Wは氏くとれ/)守
徴を有し、〃・り外t$元に<寸しtチャンネル沢域(
高抵抗狽域5ンは完全に避畝δ)tでいる。
第4図には、本発明の他の実JM例かがされている。こ
の例においては、ドレイン−他領域2が基板1に接し1
収けられているが、ドレイン電極領域2とソース電極頭
域5の取前が極力小さくされ、両電極間の容量を不妊く
している。本発明においては、この重畳部分がわずかで
も存在すれば目的を達成でき、基板1を透過した元が高
抵抗領域5f(直接照射されなければよい。
の例においては、ドレイン−他領域2が基板1に接し1
収けられているが、ドレイン電極領域2とソース電極頭
域5の取前が極力小さくされ、両電極間の容量を不妊く
している。本発明においては、この重畳部分がわずかで
も存在すれば目的を達成でき、基板1を透過した元が高
抵抗領域5f(直接照射されなければよい。
第5図(a) 〜(e) VCは、本発明vr−よるT
H’ T T 1と絶縁膜の厚みKよってチャンネル
長りがきめられる短チャンネル原型T F TT 2と
を同時に形成するときの工程断面図が示されている。第
5図(a)には、例えばガラス基板1土r(、それぞれ
T1及びT2のドレイン醸極頭域2,102 を設け、
さらに絶縁膜17會堆積した断面を示す。ドレイン電極
領域2,102は、例えば不純物を添加したa−8i、
Cr、 Pt、 At、 )Ao、 W、 Mg等の
金属やその硅化vIJ等か用いらnる。絶縁膜17は、
瞭化硅素嗅、窒化硅素1摸、酸化アルミニウムなどの他
に、ポリイミド等の樹脂が用いられ、誘颯率が不埒<、
〃・つ破壊毛止が高い程望ましい。この例では、例えば
酸化膜全豹1μmの厚みでプラスマDVD(P、0VD
)やブQCVD等低温で形成する。
H’ T T 1と絶縁膜の厚みKよってチャンネル
長りがきめられる短チャンネル原型T F TT 2と
を同時に形成するときの工程断面図が示されている。第
5図(a)には、例えばガラス基板1土r(、それぞれ
T1及びT2のドレイン醸極頭域2,102 を設け、
さらに絶縁膜17會堆積した断面を示す。ドレイン電極
領域2,102は、例えば不純物を添加したa−8i、
Cr、 Pt、 At、 )Ao、 W、 Mg等の
金属やその硅化vIJ等か用いらnる。絶縁膜17は、
瞭化硅素嗅、窒化硅素1摸、酸化アルミニウムなどの他
に、ポリイミド等の樹脂が用いられ、誘颯率が不埒<、
〃・つ破壊毛止が高い程望ましい。この例では、例えば
酸化膜全豹1μmの厚みでプラスマDVD(P、0VD
)やブQCVD等低温で形成する。
第5図(b) Kは、ドレイン電極領域2,402と同
様な材料から成るソース電極饋域す、 1os をTI
、T2のそれぞれに形成した断面を示す。少なくともト
ランジスタ動作狽域が形成されるべき部分のソース電極
領域5,103 は、ドレイン市極饋域2,102 工
り内S−1ljに設けられている。第5図(C)では、
レジスト8γマスクVこして絶縁膜17を選択エッチし
た断面を示す。TFTTlではレジスト8はソース屯h
m域6よりも幅広く残され、ソース岨極慣域6と絶縁!
117とが階段状断面を有する。−万、T P T ’
r 2では、絶縁楔17のエッチのマスクの一部として
ソース−極帆域106が用いられ、ソース電極′−域1
1J3とII」」一端部を有する絶縁膜117が残きれ
る。レジスト8を除去した後、高抵抗半専坏博1模5,
10り を選択的に堆積し、′2!らにケート絶縁6,
106 を堆積した断面を第5図(d)にボす。面抵抗
半24体薄膜s、ios は例えはHやF全碓加された
aSlで、PCVD、光CVD、分子線蒸着、イオンヒ
ーム堆抗法等で形成され、ゲート絶縁楔6,106と同
様であり、時として連続して堆積される。
様な材料から成るソース電極饋域す、 1os をTI
、T2のそれぞれに形成した断面を示す。少なくともト
ランジスタ動作狽域が形成されるべき部分のソース電極
領域5,103 は、ドレイン市極饋域2,102 工
り内S−1ljに設けられている。第5図(C)では、
レジスト8γマスクVこして絶縁膜17を選択エッチし
た断面を示す。TFTTlではレジスト8はソース屯h
m域6よりも幅広く残され、ソース岨極慣域6と絶縁!
117とが階段状断面を有する。−万、T P T ’
r 2では、絶縁楔17のエッチのマスクの一部として
ソース−極帆域106が用いられ、ソース電極′−域1
1J3とII」」一端部を有する絶縁膜117が残きれ
る。レジスト8を除去した後、高抵抗半専坏博1模5,
10り を選択的に堆積し、′2!らにケート絶縁6,
106 を堆積した断面を第5図(d)にボす。面抵抗
半24体薄膜s、ios は例えはHやF全碓加された
aSlで、PCVD、光CVD、分子線蒸着、イオンヒ
ーム堆抗法等で形成され、ゲート絶縁楔6,106と同
様であり、時として連続して堆積される。
a−sil摸5,1+15 には必要に応じ不純物が添
加される。また、半導体得1摸5,105 として多結
晶やビームアニール等で結晶化さ1した薄1換も用いら
れる。第5図(e)には、コンタクト開孔後、TFTT
I及びT2のそれぞれのドレイン金属配線12.112
. ソース金属配置θi6,1i3(図示せず)、ゲー
)K極4,10’4’i形成した完成断面図全示す。以
上の製造方法によって、チャンネル長りが絶縁膜17(
117)の厚み程度の短かいTPT(T2)と、チャン
ネル長がさらに長く自由に値を選択できる本発明VCよ
るTR’T(Tl)を同時に製作できる。
加される。また、半導体得1摸5,105 として多結
晶やビームアニール等で結晶化さ1した薄1換も用いら
れる。第5図(e)には、コンタクト開孔後、TFTT
I及びT2のそれぞれのドレイン金属配線12.112
. ソース金属配置θi6,1i3(図示せず)、ゲー
)K極4,10’4’i形成した完成断面図全示す。以
上の製造方法によって、チャンネル長りが絶縁膜17(
117)の厚み程度の短かいTPT(T2)と、チャン
ネル長がさらに長く自由に値を選択できる本発明VCよ
るTR’T(Tl)を同時に製作できる。
〈発明の効果〉
以上の様に、本発明VこよるTPTは%に短チヤンネル
縦型TPTと混載可能で、TPT集積回路のm能向上と
最フ!、役計を口■能tこするものである。
縦型TPTと混載可能で、TPT集積回路のm能向上と
最フ!、役計を口■能tこするものである。
また、本発明によるTPTは特Vcg元暎を必要としな
いことも%徴の1つである。本発明によるTPTは、従
来のTF″Tと同一基板上に混載できる層数、マスクを
有するので、きらに設計の幅を広げることができる。
いことも%徴の1つである。本発明によるTPTは、従
来のTF″Tと同一基板上に混載できる層数、マスクを
有するので、きらに設計の幅を広げることができる。
主にa−8iを用いる例を述べてきたが、同様に多結晶
SiKも適用されるし、レーザやランプ等によるビーム
アニール技術金剛いて高抵抗#導体領域5(105)と
して結晶層ひいては単結晶層を用いることができ、特性
の向上か1才しる。制科としても、Slに限らずGaA
E1等他の半導体薄膜に適用されること(はいうまでも
ない。本発明によるTPTの他の利点を述べれは、占有
面績めたりのチャンネル幅Wを大きくできるので、液晶
表示パネル等に使用した場合に開口+全天さくでき、例
えは周辺回路を報復T11”TT2で形成した場tにも
容易に襄造できる。斜上の様に、本’ib明はTB’T
の応用範囲を広げ、工業的に極めて型費−〇、りる。
SiKも適用されるし、レーザやランプ等によるビーム
アニール技術金剛いて高抵抗#導体領域5(105)と
して結晶層ひいては単結晶層を用いることができ、特性
の向上か1才しる。制科としても、Slに限らずGaA
E1等他の半導体薄膜に適用されること(はいうまでも
ない。本発明によるTPTの他の利点を述べれは、占有
面績めたりのチャンネル幅Wを大きくできるので、液晶
表示パネル等に使用した場合に開口+全天さくでき、例
えは周辺回路を報復T11”TT2で形成した場tにも
容易に襄造できる。斜上の様に、本’ib明はTB’T
の応用範囲を広げ、工業的に極めて型費−〇、りる。
第1図(a)及び第1図(b)は従来のTFTの構造断
面図、第2図は本発明によるTPTの一部拡大構造断面
し1、第6図(、a)及び第6図(b)は本発明による
TFT(/J構造断面図で互いに直角方向の断面図、第
4図は本発明VCよるTPTの他の実施例を示す断面図
、第5図(a)乃至(θ)は本発明によるTFTの製造
工程を説明するための断面図である01・・・基板、 2(102)・・・ドレイン主電極ft#膜領域、6(
105)・・・ソース主嘔樟薄膜領域、4(104)・
・・ゲート磁極、 5(105)・・・商抵抗半専体薄膜。 6(106)・・・ゲート絶縁膜、 7.17,117 ・・・絶縁i摸。 以 上 第1図(a) 易1図(F)) 第2図 第3図(d) 第3図(b> 第4図
面図、第2図は本発明によるTPTの一部拡大構造断面
し1、第6図(、a)及び第6図(b)は本発明による
TFT(/J構造断面図で互いに直角方向の断面図、第
4図は本発明VCよるTPTの他の実施例を示す断面図
、第5図(a)乃至(θ)は本発明によるTFTの製造
工程を説明するための断面図である01・・・基板、 2(102)・・・ドレイン主電極ft#膜領域、6(
105)・・・ソース主嘔樟薄膜領域、4(104)・
・・ゲート磁極、 5(105)・・・商抵抗半専体薄膜。 6(106)・・・ゲート絶縁膜、 7.17,117 ・・・絶縁i摸。 以 上 第1図(a) 易1図(F)) 第2図 第3図(d) 第3図(b> 第4図
Claims (1)
- (1) 少なくとも表向が絶縁−1り成る基板と、該基
板上に設けられた第1主電極薄膜領域と、該領域上で、
かつ該領域の少なくとも一部の端部エフ外Il!llに
はみ出さない端部を有する絶縁1漠と、該絶縁候上又、
かつ該絶縁膜の端部エリも内惧jに少なくとも一部の端
≠ISを有する第2主也極漕模領域と、前記第1及び第
2主電極薄喚領域に接し、かつ前記絶縁1臭の上面及び
端部側面に設けられた高抵抗牛導体#模唄域と、該半導
体薄膜領域の表面に設けられたゲート絶縁膜及びゲート
電極より成る薄1摸トランジスタ。 (21前記杷縁嗅下の前記第1主電極須域と、前記絶縁
1換上の前記第2主磁極領域とが少なくとも一部で前記
絶縁換金介して重畳していることを特徴とする請求 ジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10992883A JPS601868A (ja) | 1983-06-17 | 1983-06-17 | 薄膜トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10992883A JPS601868A (ja) | 1983-06-17 | 1983-06-17 | 薄膜トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS601868A true JPS601868A (ja) | 1985-01-08 |
JPH0519831B2 JPH0519831B2 (ja) | 1993-03-17 |
Family
ID=14522661
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10992883A Granted JPS601868A (ja) | 1983-06-17 | 1983-06-17 | 薄膜トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS601868A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6089958A (ja) * | 1983-10-24 | 1985-05-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JPS6237968A (ja) * | 1985-08-12 | 1987-02-18 | Nippon Telegr & Teleph Corp <Ntt> | 絶縁ゲ−ト型薄膜トランジスタ及びその製法 |
FR2685818A1 (fr) * | 1991-12-27 | 1993-07-02 | Samsung Electronics Co Ltd | Transistor a couches minces pour un dispositif formant memoire a semiconducteur et procede de fabrication de celui-ci. |
CN111200024A (zh) * | 2018-11-20 | 2020-05-26 | 乐金显示有限公司 | 具有垂直结构的晶体管和电子装置 |
-
1983
- 1983-06-17 JP JP10992883A patent/JPS601868A/ja active Granted
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6089958A (ja) * | 1983-10-24 | 1985-05-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JPS6237968A (ja) * | 1985-08-12 | 1987-02-18 | Nippon Telegr & Teleph Corp <Ntt> | 絶縁ゲ−ト型薄膜トランジスタ及びその製法 |
FR2685818A1 (fr) * | 1991-12-27 | 1993-07-02 | Samsung Electronics Co Ltd | Transistor a couches minces pour un dispositif formant memoire a semiconducteur et procede de fabrication de celui-ci. |
CN111200024A (zh) * | 2018-11-20 | 2020-05-26 | 乐金显示有限公司 | 具有垂直结构的晶体管和电子装置 |
KR20200059016A (ko) * | 2018-11-20 | 2020-05-28 | 엘지디스플레이 주식회사 | 수직 구조 트랜지스터 및 전자장치 |
JP2020088378A (ja) * | 2018-11-20 | 2020-06-04 | エルジー ディスプレイ カンパニー リミテッド | 垂直構造トランジスタ及び電子装置 |
EP3657550A3 (en) * | 2018-11-20 | 2020-08-12 | LG Display Co., Ltd. | Transistor having vertical structure and electric device comprising the same |
US11177390B2 (en) | 2018-11-20 | 2021-11-16 | Lg Display Co., Ltd. | Transistor having vertical structure and electric device |
CN111200024B (zh) * | 2018-11-20 | 2023-08-22 | 乐金显示有限公司 | 具有垂直结构的晶体管和电子装置 |
US11777037B2 (en) | 2018-11-20 | 2023-10-03 | Lg Display Co., Ltd. | Transistor having vertical structure and electric device |
Also Published As
Publication number | Publication date |
---|---|
JPH0519831B2 (ja) | 1993-03-17 |
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