JPS60161672A - 薄膜トランジスタとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分析〕 本発明は、薄膜トランジスタ（ＴＰＴ）、特にチャンネ
ル長の短いＴ　Ｆ’Ｔとその製造方法に関する。

〔従来技術〕

アモルファスＳｉ（α−８ｉ）ｆ主に用いたＴＦＴは、
製造温度が低いため、安価かつ大面積の電子装置例えば
液晶表示装置やイメージセンサへの応用が注目されてい
る。しかしながら、α−Ｂｉのキャリア移動度は単結晶
ｓｊのそねに比し著しく低いためα−８ｉ　Ｔ　Ｆ　Ｔ
は高速動作、大電流ＷｉＡ動に問題がある。これを改善
する一方法としてＴＰＴのチャンネル長（Ｌ）を短くす
ることが挙げられるが、以下に説明する様に製造上問題
がある。第１図には従来のＴＰＴの製造工程断面図が示
されている。第１図（α）は、ガラス、石英、セラミ・
ソクス等の絶縁物、Ｓｉや金属ウェハの表面を絶縁物で
コートしたもの等のいわゆる絶縁物基板１０の表面Ｋｆ
ｆｉ１及び第２主電極領域（ソース及びドレイン１ｊＦ
＠）１．２を形成した断面である。第１．第２主雷極領
域１゜２　ＦｉＡｌ　、　Ｏｒ　、　Ｍｏ　、　Ｗ　、
　Ｔ（＋、　、　Ｍｇ等の金属や、不純物を多量に添加
した一ａ−８ｊ膜（ｎ”　ａ−ｓｉ　、ｐ＋ａ−８ｉ　
）等の低抵抗半導体膜や、これらの多層膜が用いらｈ、
通常フォトリングラフィによって形成される。

第１図（ｂ）は、α−８？、膜３を堆積後、パターニン
グした断面を示す。α−８ｉ膜３の堆積は通常ａ−ｓ４
：Ｈ合金になる様５ｊＨ４等のプラズマＯＶＤ、光ＣＶ
Ｄ等で行なわれるが、ａ−８ｉ：Ｆも用いられることが
ある。第１図（ｃ）は、ゲート絶縁膜４を堆積した後、
コンタクト開孔を行なった断面である。

ゲート絶縁膜４はやはり、ブラズヤＯＶＤ、光ＣＶＤ、
スパッタ等低温で堆積した酸化硅素（ＢｉＯｘ）膜や窒
化硅素（Ｒｉｚ　Ｎｙ　）膜等が用いられる。第１図（
めでは金属膜を堆積・パターニングして、ゲート電極５
、ソース・ドレイン配線２１．２２を形成した凹面で、
ＴＰＴとしての完成断面でもある。この構造例において
、短チャンネル化を行なうには第１図ら）の第１．第２
主電適領域１．２形成時の両領域の間隔りを短くする必
要がある。通常の光露光法においては、この間隔りはせ
いぜい１μｍが限界で、それ以下は電子ビーム露光法等
が適用される。しかし、α−Ｂｉ　Ｔ　Ｆ　Ｔの応用を
考えるとき、大面積にわたって上述の微細加工を歩留り
よく行なうのけ困難で、加工最少寸法や露光面積の面か
ら制限が生じる。第１図（ｄ＋の構造例に限らイゲート
電極がａ−Ｓｉ膜の下側にあり、ソース−ドレイン電極
がα−ｓｔ膜の上側にある、いわゆる逆スタガー型にお
いても同様な問題がある。

一方、短チャンネルＴ４Ｔとして縦型構造が提案されて
いるが、寄生容量や製造の困難さの点で問題がある。

〔発明の目的〕

本発明は、微細加工技術を必要としないでも短チャンネ
ル化が容易にできるＴＰＴの構造と、その製造方法を提
供するものである。チャンネル長は半導体薄膜の厚みで
決められる構造で、かつ横型Ｔ′ＦＴ構造を提供するこ
とを目的とし、しかし７その容易な製造方法も提供する
ものである。勺の結果、チャンネル長の制御性の容易な
特性のそろったＴＰＴを提供する。

〔発明の構成〕

以下に図面を用いて本発明を詳述する。第２図には、本
発明による短チャンネルＴＰＴの製造工程例と構造例が
示されている。第２図（α）は、ガラス、石英、セラミ
＋１クス、絶縁物コートされた半導体や金属等の絶縁物
基板１０上に、ゲート電極５及びゲート絶縁膜４を形成
した状態を示す。ゲート電極５としては、Ａｔ、　Ｗ、
　Ｔｃ、Ｍｏ、Ｏγ等の金属やその硅化物やη＋　、　
ｐ”　（１−８Ｚ膜等の導電膜が用いられ、ゲート絶縁
膜４にはプラズマや光等を用いたＯＶＤやスパ９り、蒸
着、イオンビーム等によるＳ？：　Ｏｘ　＋ＳＺ：　ｒ
；　Ｎｙ等が用いられる。また、ゲート絶縁膜４として
他に金属の酸化膜やポリイミド系の絶縁膜も用いた例が
ある。第２図（ｂ）にはソース会、たけドレインとなる
第１導電膜を含む第１主電極領域１を島状に形成した断
面を示す。第１主雷１極領域１の１つの端部け、ゲート
電極４の端部上またはゲート電極４上に設定される。第
２図（Ｃ）は、ａ−ｓｉ膜３と第２導電膜２を連続して
堆積し、同一形状にパターニングしチャンネル領域と第
２主［ｉ領域を形成した断面を示す。α−８ｉ膜３及び
第２導電膜２け、第１主電極領域１と一部重畳し、同領
埴の伊１面及びゲート絶縁膜４ｃゲート電極５）上ＶＣ
延在している。ａ−ｓｊ膜３の属人け、第１主電極領域
１の島状高さより薄く１選ばれると共に、チャンネル長
を決定することになる、必要に応じては、第２導電膜２
のみをパターニングしα−８ｉ膜３に対しては不要であ
る。第２図（ｄ＋には、必要に応じ絶縁膜６を全面に堆
積し、各領域のコンタクト開孔（ソース・ドレイン及び
ゲート）を行なった後、金属を堆積パターニングしてソ
ース・ドレイン配線２１．２２及びゲート配線ヲ行なっ
て完成した状態を示す。この例においてはチャンネル長
りは半導体薄膜３の厚みにほぼ等しくなり、厳密にいえ
ば第１主電極領域１の側面に堆積された半導体薄膜３の
属人に相当する。第１図の例では、第１主電極領域１の
側面は表面に対しほぼ垂直であるか、テーパーを設ける
ことも行なえる。

第３図には、本発明によるＴＰＴの他の構造例が示され
ている。この例では、第１主電極領域１は、第１導電膜
としてのｎ＋α−Ｓｉ膜１１と金属膜１０１及び絶縁膜
６１から成り、第１導電膜と第２導電膜２間のリーク電
流、容量の減少に有効である。さらに、筑１主電極領域
１の島状高さもかせいでいる。

第４図には、本発明によるＴＰＴの他の構造例が示され
ている。この例では、第２図（ぬ及びＭ３図に示した例
における第１導電膜と第２導電膜２間の容量もしくはリ
ーク電流をさらに減少するため、第１主電極領域１と第
２導電膜（第２主電極領域）２の重畳部をなくした構造
を有している。

さらに、第１主電極領域１け下側に金属膜１０１、ヒ側
Ｋｎ＋α−８ｉ嗅１１があり、第２主電極領域は下側に
ｎ＋α−８ｉ膜１２、上側に金属膜１０２がある例をも
示している。第４図の構造例は、第５図に示す製造工程
例が適している。第５図（α）は、基板１゜上にゲート
電極５、ゲート絶縁膜４、島状の第１主電極領域１を形
成後、全面にα−ｓｊ膜３、第２導電［２を堆積し、さ
らに全面に塗布絶縁膜７をコートし表面を平滑化した断
面状態を示干。塗布絶縁膜７としては、レジスト、塗布
酸化膜、ポリイミド系絶縁膜が用いられる。しかる後、
全面を少なくとも塗布絶縁膜７、筑２導雷膜２に対しほ
ぼ等しいエッチ速度でエッチする。望ましく、ツ、この
エッチけα−８ｉ膜３、第１主電極領域１゛内の最上層
（この例でけｎ＋α−ｓｉ膜１１）に対してもほぼ同ｔ
：エッチ速朋を有することが表面平滑化に有効である。

エッチ途中工程で、第２導雷膜２の第１主電極領域１上
を除去した状態を第５図（ｂ）Ｋ第１主電極領域１まで
露出し塗布絶縁膜７を除去した状態を第５図（ｃ）に示
す。この例では、第２導電膜２及びα−８ｉ嘆３の合訂
厚みは、島状第１主電極領域１の高さ以下に選ばれてい
る。全面工・ノチは、例えば第２導電膜２としてＭｏ膜
１０２とｎ＋α−Ｂｉ膜１２から成る２層膜、塗布絶縁
膜７としてレジスト、第１主電極領域１の最上層にｎ＋
α−ｓｊ嘆１１を使用したときＫは、ＯＦ４＋０２　、
　Ｅ”Ｆａ　＋ＯＦ４＋０２等を用いたプラズマエッチ
や反応性イオンビームで行なえる。その他、材料によっ
て工・ソチ速度差の小さいイオンエッチやスパツタエヅ
チも適用できる。第５図の例では、第１主電極領域１　
ｔｒｉ　ｎ”ａ　−Ｓｉ膜１１と金属膜１０１の２層膜
について示したが、絶縁膜ｆｔ挿入することも、Ｐａ、
−８ｉ膜を用いることも可能である。第２導電膜２とし
ても他の金属が使えることは勿論である。第５図（ｃ）
の状態の後、必要により絶縁膜を堆積コンタクト開孔、
配線を行なって第４図のＴＰＴが完成するわけである。

必要によっては、第５図（ｂ）の状態でエツチングを終
了し、ＴＰＴを完成することもできる。

〔発明の効果〕

以上の様に、本発明によれば、例えば１μｍ以下の微細
バターニング技術を必要とせずに、α−ｓｉ膜６のＪ！
入を制御してチャンネル長の制御されたＴＰＴが実現で
きる。一般的にα−Ｂｉ膜３の厚み制御は精度良く行な
えるので、特性のそろったＴＦＴが得られる。

本発明について、ａ−８ｉ　Ｔ　Ｆ　Ｔを中心に例を述
べてきたが、半導体薄膜は６に限らず他の材料について
も、またアモルファスに限らず多結晶やビームアニール
による結晶化膜についても適用される。本発明により、
高速動作可能なＴＦ’Ｔが容易に得られるので、ＴＰＴ
の応用分野を著しく拡げその１秦的意義は大きい。

【図面の簡単な説明】

第１図（ｉｚｌ〜（ｄ）け従来のＴＰＴ製造工程例に沿
った断面図、第２図（α）〜（ｄ）は本発明によるＴＰ
Ｔの製造工程例に沿った断面図。第３図及び第４図は本
発明によるＴＩＦＴの構造例。第５図（ハ））〜（Ｃ）
は第４図のＴＰＴの製造工程に沿った断面図である。 １・・第１主電極領域 ２・・９４２主電極領域（第２導電膜）３・・α−８ｉ
膜　４・・ゲート絶縁膜５・・ゲート電極　６・・絶縁
膜 ７・・塗布絶縁膜　１０・・基板 以　上 第１図

Claims (1)

1. 【特許請求の範囲】 （１）少なくとも表面が絶縁物である基板と、該基板上
   忙形成さね、たゲート電極と、該ゲート電極ヲ杉うて形
   成さｈたゲート絶縁膜と、ゲート絶縁膜を介して前記ゲ
   ート覆極上の一部に重畳して形成された島状で、導電膜
   を少なくとも一部に含む第１主ｗＷＩ領域と、第１主電
   極領域の側面及びゲート絶縁膜上に延在し、前記島状の
   第１主電極領域の、へさより薄い厚さを有する半導体薄
   膜と、該半導体薄膜をはさんで前記第１主電極領域の側
   面に対向し、かつ前記半導体薄膜上に延在した第２主電
   極領域とから成り、チャンネル長が前記半導体薄膜の厚
   みできめられたことを特徴とする薄膜トランジスタ。 （２）　少なくとも前記半導体薄膜が前記第１主電極領
   域上の一部にも延在することを特徴とする特許請求の範
   囲第１項記載の薄膜トランジスタ。 （５）　前記第１主電極領域である島状領域の最上層で
   絶縁膜であり、前記半導体薄膜が前記第１主電極領域内
   の導電膜に前記島状領域の側面で直接機することを特徴
   とする特許請求の範囲第２項記載の薄膜トランジスタ、 （４）　少なくとも表面が絶縁物である基板上にゲート
   電極を形成する第１工程と、該ゲート電極を被ってゲー
   ト絶縁膜を形成する第２工程と、前記ゲート絶縁膜上で
   平面的に前記ゲート電極の一部に重畳して、第１導電膜
   を少なくとも一部に含む島状の第１主電極傾城を形成す
   る第３工程と、全面に前記島状の第１主電極領域の高さ
   より薄い厚みを有する半導体薄膜を堆積する第４工程と
   、前記半導体薄膜Ｈの全面に第２導電膜を堆積する第５
   工程と、前記第１主電極領域上に重畳する前記第２導雷
   膜の少ｆｃ　（とも一部を除去し、前記第２導電膜を第
   ２主電極領域となす第６エ稈とから成る薄膜トランジス
   タの製造方法。 （５）　前記第６エ程において、第２導電嘆の除去後回
   −考状１（半導体薄膜を除去すること？［徴とする特許
   請求の範囲第４項記載の薄膜トランジスタの製造方法。 （６）　前記第６エ穆が、前記第２導電膜上に塗布絶縁
   膜上に塗布し表面を平滑化する第１付加工程と少なくと
   も前記塗布絶縁膜と前記第２導電膜に対しほぼ同じエッ
   チ速度を有するエツチングを全面に施し、前記第１主電
   極領域上に重畳した前記第２導電膜を少なくと′も除去
   する第２付加工程より成る特許請求の範囲第４項記載の
   薄膜トランジスタの製造方法。 （７）　前記第４かび第５工程で堆積した半導体薄膜と
   第２導電嘆の合計厚みが前記島状の第１主電極領域高さ
   より薄くなし、前記第６エ程の＠２付加工程で少なくと
   も前記塗布絶縁膜、第２導電膜、半導体薄膜に対しほぼ
   同じエッチ速度で、前記第１主電極領域が露出するまで
   エツチングを施すことｆ特徴とする特許請求の範囲第６
   項記載の薄膜トランジスタの製造方法、