JP2005277017A

JP2005277017A - 有機薄膜トランジスタ

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Publication number: JP2005277017A
Application number: JP2004086736A
Authority: JP
Inventors: Shunei Kamata; 俊英鎌田; Manabu Yoshida; 学吉田
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2004-03-24
Filing date: 2004-03-24
Publication date: 2005-10-06
Anticipated expiration: 2024-03-24
Also published as: JP4528961B2

Abstract

【課題】活性層に有機半導体材料を用いる薄膜トランジスタにおいて、トランジスタ特性を向上させるためには、電流が流れるチャネル（ソースとドレイン間の距離）を狭くしていくことが必要である。しかし、チャネル長を著しく狭くすると、寄生抵抗の影響が大きくなり、出力電流が大きく取れないこと、またソース−ドレイン間での漏洩電流が大きくなってしまい、トランジスタ特性としては電流増幅比（オン／オフ比）が十分大きく取れないという問題が生じていた。
【解決手段】薄膜トランジスタにおいて、基板１０上に、ゲート電極２０、ゲート絶縁層３０、第１半導体層４０、ソース又はドレイン電極５０、絶縁層６０、第２半導体層７０及びドレイン又はソース電極８０を設けた。
【選択図】図２

Description

本発明は、薄膜トランジスタに関するものであり、特に半導体層に有機半導体を用いた薄膜トランジスタにおいて、キャリアの効率的な移動を促進させ、高い出力特性を得ると共に、トランジスタ特性としての電流増幅比（オン／オフ比）を向上させるための技術に関するものである。

有機半導体を用いた薄膜トランジスタの開発は、１９８０年代後半から徐々に活発になってきており、近年では基本性能としてアモルファスシリコンの薄膜トランジスタの特性を越えるものが報告されるに至っている。このため近年、薄膜トランジスタを有機材料で作製する技術が数多く提案されるようになってきた。これは、有機半導体薄膜トランジスタが、柔軟な基板上への作製に適合性が良く、印刷法などの常温・常圧下での低コスト製造プロセスが適応可能であるという利点を有していること等に依存する。こうした特徴は、携帯ディスプレイ及び電子値札・電子荷札等の電子タグ等のように、携帯環境下で使用され、かつ低価格で供給される電子機器の集積回路技術への適合性が良いとの期待を集めている。

有機半導体を用いた薄膜トランジスタの高性能化に対しては、主として高い電界効果移動度を示す有機半導体材料を開発するか、短いチャネル長を有する構造を創製するかが検討されている。特に薄膜トランジスタの高速応答性、低電圧駆動などの基本特性の向上を図るためには、ソースとドレイン間の距離、すなわちチャネル長を狭めることが最も重要な要因の一つである。

一般に、チャネル長が短いトランジスタを作製するには、フォトリソフォトリソフォトリソグラフィーなどの微細加工技術を用いなければならないが、有機半導体材料を用いて作製するトランジスタの優位性は、製造プロセスが簡便になりうるという点にあることから、こうした微細加工技術を用いることは、本来の優位性を発揮するのには必ずしも適していない。

チャネル長の制御を、微細加工技術によらないで作製するトランジスタとしては、縦型構造を有する素子が種々提案されている（下記非特許文献１、２、３参照）。これらの構造の多くは、基本的には有機半導体材料の移動度の低さをカバーしようとの構想の元に設計されているため、基板面に垂直方向にチャネルを形成させ、短チャネルとなる縦型構造が良く検討されている。しかし、チャネルが膜厚方向の界面に形成されるとなると、縦方向界面に対して薄膜の品質を向上させなくてはならなくなる。一般に有機材料では、アモルファス材料でない限り、縦方向界面に対して高い品質を有する薄膜は形成するのは必ずしも容易ではない。特に、溶液プロセスで縦方向に高い品質を有する薄膜を形成させるのは、さらにバリアが高いという問題点を有している。

そこで、基板面に平行方向にチャネルが形成され、なおかつフォトリソグラフィーなどの微細加工技術を適応せずに実現可能にするトランジスタの基本素子構造として、ソースとドレインを異なる工程で作製する有機薄膜トランジスタが提案されている（下記特許文献１参照）。本構造は、単純積層工程だけで特に微細加工技術を適応することなく短チャネルを有する薄膜トランジスタを作製できるという大きな利点を有している。しかし、本構造では安定した性能を得るためには、ボトム電極を精緻に作製する必要が出てきており、やや特性の安定性にかけるという問題点が発生してきていた。また、これを高性能化するために電極種の調整などを行うが、こうした電極種の調整を行うと、電極半導体界面における接触抵抗が大きくなるという問題点も発生していた。
F.Garnier, Appl. Phys. Lett.,７３巻、１７２１頁、１９９８年 N.Stutzmann, Science,２９９巻、１８８１頁、２００３年 R.Parashkov, Appl. Phys. Lett.,８２巻、４５７９頁、２００３年特開２００３―２５８２６５号公報

活性層に有機半導体材料を用いる薄膜トランジスタにおいて、トランジスタ特性を向上させるためには、電流が流れるチャネル（ソースとドレイン間の距離）を狭くしていくことが必要である。しかし、チャネル長を著しく狭くすると、寄生抵抗の影響が大きくなり、出力電流が大きく取れないこと、またソース−ドレイン間での漏洩電流が大きくなってしまい、トランジスタ特性としては電流増幅比（オン／オフ比）が十分大きく取れないという問題が生じていた。

本発明は、電極と半導体層間に生じる抵抗を軽減させて、出力特性を向上させるとともに、ソース−ドレイン間での漏洩電流を軽減させて、オン／オフ比を向上させる薄膜トランジスタの製造方法を提供するものである。

有機薄膜トランジスタにおいて、電荷注入効率を向上させるとともに、漏洩電流が生じる経路を封鎖すれば、チャネル長が短いトランジスタにおいて、高い出力特性を得ながら、漏洩電流を抑えることができるとの予測を行い、電流の流れる経路を鋭意検討してきた結果、本発明を成すにいたった。

本発明により、有機薄膜トランジスタにおいて、ソースとドレイン電極間距離すなわちチャネル長が短くした場合に増大する漏洩電流を軽減させ、低電圧下で高い電流増幅比（オン／オフ比）を取ることを実現させることができる。

以下に、本発明を実施例によりさらに詳細に説明するが、本発明はこれらの実施例に限定されるものではない。

即ち、本発明によれば、図２に示すような、基板１０上に、ゲート電極２０、ゲート絶縁層３０、第１半導体層４０、ソース又はドレイン電極５０、絶縁層６０、第２半導体層７０及びドレイン又はソース電極８０を有する薄膜トランジスタにおいて、該基板１０上の一部に該ゲート電極２０を設け、該ゲート電極２０及び該基板１０を該絶縁層３０により覆い、該絶縁層３０上に第１半導体層４０を設け、第１半導体層４０上であって該ゲート電極２０に対応する領域の一部に該ソース又はドレイン電極５０を設け、該ソース又はドレイン電極５０上のうち、該ソース又はドレイン５０が該ゲート電極２０と重なり合っている領域に対応する場所に絶縁層６０を設け、第１半導体層４０及び該絶縁層６０を第２半導体層７０により覆い、該第２半導体層７０上であって該ソース又はドレイン電極５０に対応する領域のうち、該ソース又はドレイン電極５０が該ゲート電極２０と重なり合っている領域を覆うように該ドレイン又はソース電極８０を形成したことを特徴とする薄膜トランジスタが提供される。

また、本発明によれば、基板１０、ゲート電極２０、ゲート絶縁層３０、第１半導体層４０、ソースもしくはドレイン電極５０、絶縁層６０、第２半導体層７０、ドレインもしくはソース電極８０の順で、順次積層されて形成されることを特徴とする薄膜トランジスタの作製方法が提供される。

本発明における薄膜トランジスタは、基板１０上に、ゲート電極２０、ゲート絶縁層３０、第１半導体層４０、ソースもしくはドレイン電極５０、絶縁層６０、第２半導体層７０、ドレインもしくはソース電極８０を、順次積層していくことで作製されるが、この際の作製方法は特に限定されない。積層していく方法は、各層を構成する材料によって異なってくる。溶媒溶解性のない材料を用いる場合には、真空蒸着法や、スパッタリング法など、真空条件下などで作製する気相成長法が用いられることが多いが、溶媒溶解性がある材料を用いる場合には、スピンコーティングや塗布など、材料を溶媒と混合させ溶液からの塗布などとして液層から薄膜形成させる方法が用いられる。これには、スクリーン印刷やインクジェット印刷などの印刷法を適応することも、作製プロセスの簡便化という点で好適な方法である。また、マイクロコンタクトプリンティング、マイクロモルディングなどのソフトリソグラフィーと呼ばれる印刷法などを適応することもできる。

本発明における薄膜トランジスタは、図２に示されるような構造により構成されているが、これらの素子構造の上に、素子の耐久性の向上や、後工程からの素子の保護を目的のために、保護膜を形成させても構わない。この際、保護膜を形成する材料、その形状、厚さおよび作製法は特に限定されず、いかなる材料、方法などを用いても構わない。これらの条件は、いずれも薄膜トランジスタを構成させる材料、作製方法等により異なってくる。

本発明における薄膜トランジスタは、第１半導体層４０には、キャリアがホールとなるp型動作をするトランジスタを形成させる場合、ペンタセン、テトラセン、チオフェン、フタロシアニン、及びこれらの末端が置換された誘導体、ポリチオフェン、ポリフェニレン、ポリフェニレンビニレン、ポリフルオレン、及びこれらの末端もしくはその側鎖が置換された誘導体のポリマーから選択される有機半導体材料が用いられるが、その組成は、特に限定されず、単一物質で構成されても構わないし、また複数の物質の混合によって構成されても構わない。

本発明における薄膜トランジスタは、第１半導体層４０に、キャリアがホールとなるp型半導体材料を用いた場合、第２半導体層７０は、第１半導体層４０と同じ材料が用いられるか、もしくはホール輸送材料が用いられるが、その組成は、特に限定されず、単一物質で構成されても構わないし、また複数の物質の混合によって構成されても構わない。

本発明における薄膜トランジスタは、第１半導体層４０には、キャリアが電子となるｎ型動作をするトランジスタを形成させる場合、ペリレンテトラカルボン酸二無水物、ナフタレンテトラカルボン酸二無水物、フッ素化フタロシアニン、及びこれらの末端が置換された誘導体の中から選択される有機半導体材料が用いられるが、その組成は、特に限定されず、単一物質で構成されても構わないし、また複数の物質の混合によって構成されても構わない。

本発明における薄膜トランジスタは、第１半導体層４０に、キャリアが電子となるn型半導体材料を用いた場合、第２半導体層７０は、第１半導体層４０と同じ材料が用いられるか、もしくは電子輸送材料が用いられるが、その組成は、特に限定されず、単一物質で構成されても構わないし、また複数の物質の混合によって構成されても構わない。

本発明における薄膜トランジスタの第１半導体層４０の厚さとして、一般に用いられる値は、５ｎｍ以上１００ｎｍ以下であるが、好ましくは、１０ｎｍ以上５０ｎｍ以下である。また、第２半導体層７０の厚さは、一般に用いられるのは２０ｎｍ以上２０００ｎｍ以下であるが、好ましくは１００ｎｍ以上１０００ｎｍ以下である。

本発明における第１半導体層４０および第２半導体層の形状は特に限定されない。漏洩電流を軽減させｏｆｆ電流を下げるためには、半導体領域を最小限にする島加工などを施すことも有効である。

本発明において用いるゲートに接触するゲート絶縁層３０は、より効果的な電界効果を得るために大きな誘電率を有する材料が望ましい。例えば、ＳｉＯ_２やＡｌ_２Ｏ_３、ＺｒＯ_２、Ｔａ_２Ｏ_５、Ｌａ_２Ｏ_３などがあげられるが、これらに限定されるものではなく、素子の柔軟性を付与させるために、ポリメチルメタクリレート、ポリイミド、ポリスチレン、ポリパラキシレン、ポリフッ化ビニリデン、ポリビニルアルコール、ポリビニルフェノール、プルラン及びこれらの末端が置換された誘導体の中から選択されるポリマー誘電体なども用いることができる。これらの組成は、特に限定されず、単一物質で構成されても構わないし、また複数の物質の混合によって構成されても構わない。また、半導体薄膜５０の結晶粒を大きくしたり、配向性を高めたりするためにゲート絶縁層３０の第１半導体層４０側をコーティングしたり、ゲート絶縁層３０の表面の配向処理をしたりすることなども可能である。

本発明における薄膜トランジスタにおいて、第１半導体層４０およびソースもしくはドレイン電極５０が、真空蒸着法やスパッタリング法などの真空条件下などで作製する気相成長法により作製される場合、絶縁層６０も同様に、気相成長法により作製するのが好ましい。これは、ソースもしくはドレイン電極５０を形成させるに際して、メタルマスクを用いる方法が、一般に好適に用いられるが、絶縁層６０を形成させる際、このメタルマスクを取り外すことなく、連続して作製するのが効果的であるためである。この場合、絶縁層６０を構成させる材料は、シルセスキオキサンや、パリレンやポリウレアなど、気相成長法が適応できる材料が用いられる。金属酸化物や金属窒化物などの無機物系の絶縁層を用いることも可能である。また、塗布などの液層プロセスで作製する場合には、ポリメチルメタクリレート、ポリイミド、ポリスチレン、ポリパラキシレン、ポリフッ化ビニリデン、ポリビニルアルコール、ポリビニルフェノール、プルラン及びこれらの末端が置換された誘導体の中から選択される高分子材料などのほかに、シロキサン化合物やポリシラザン化合物なども用いることもできる。

本発明における絶縁層６０の膜厚は特に限定されない。一般に用いられる厚さは、５０ｎｍ以上２０００ｎｍ以下であるが、好ましくは、２００ｎｍ以上１０００ｎｍ以下である。

本発明における絶縁層６０の形状は特に限定されない。ソースもしくはドレイン電極５０の上部で、ドレイン又はソース電極８０の下部に対応する部分が覆われていれば、いかなる形状でも構わない。

本発明において用いるゲート絶縁層３０の作製法は特に限定されず、いかなる方法を用いても良い。一般に、真空蒸着やスパッタリングなどの気相成長法が用いられることが多いが、簡便で低コストでの作製という点からは、スピンコーティング法やディップコーティング法、ダイコーティング法の他、スクリーン印刷、インクジェット印刷など、材料を溶媒と混合させ溶液からの塗布などとして作製する湿式製造プロセスとしての印刷手法なども適応される。

本発明において用いるソースもしくはドレイン５０もしくは８０の材料は、特に限定されずいかなるものを用いても良い。一般に好適に用いられるのは、活性層にホールをキャリアとするp型半導体材料を用いる場合、仕事関数の大きい金属材料が用いられ、活性層に電子をキャリアとするn型半導体材料を用いる場合には、仕事関数が小さな金属材料が用いられることが多いが、漏洩電流の軽減や、素子内における電界分布の調整のために、一方は仕事関数が大きい材料を用い、他方は仕事関数が小さい材料を用いることもある。またこの際、仕事関数の調整、素子の安定化、長寿命化、高電荷注入効率化などを図るため、ソース及びドレインが複数の材料の混合もしくは積層で構成されたり、あるいは表面処理や半導体層との間の界面修飾を施しておくことも可能である。

本発明において用いるソースもしくはドレイン電極５０もしくは８０の作製法は特に限定されず、いかなる方法を用いても良い。一般に、真空蒸着やスパッタリングなどの気相成長法が用いられることが多いが、簡便で低コストでの作製という点からは、スクリーン印刷、インクジェット印刷など、材料を溶媒と混合させ溶液からの塗布などとして作製する湿式製造プロセスとしての印刷手法なども適応される。

本発明において用いるソースもしくはドレイン電極５０もしくは８０の形状は特に限定されず、いかなる形状を用いてもよい。一般に好適に用いられるのは、１μｍ以上１ｍｍ以下の幅で、２０ｎｍ以上１０μｍ以下の厚さの直線配線であるが、これに限定されるものではない。

本発明におけるゲート２０、ソースもしくはドレイン電極５０、ドレインもしくはソース電極８０の配置に関しては、配線される際、基板平面上におけるそれぞれの軸の相互角は特に限定されず、いかなる角度で配線されてもよい。ただし、ゲート２０、ソースもしくはドレイン電極５０、ドレインもしくはソース電極８０が交差した部分を持つことが必要である。また、それぞれが素子部を外れた部分においては、上下方向に重ならないように設置されることが望ましい。

合成石英 (ESグレード)による基板（面積２０×３５ mm、厚さ：１．０mm）を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて２０分間超音波洗浄を行い、その後、純水中にて２０分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において１０分間紫外線照射洗浄を行った。このようにして洗浄した石英基板上に、図３で示すように、ゲート電極２０として、金を幅１００μｍ、厚さ０．２μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。この際の製膜条件は、基板温度３０℃で、毎分６ｎｍの蒸着速度である。

次に、図４で示すように、ゲート電極２０上からポリメチルメタクリレート（PMMA）をクロロホルムに溶解し、その溶液から絶縁膜３０としてスピンコート法により０．４μｍの厚さに製膜した。その後、絶縁膜３０の上から、図５に示すように第１半導体層４０としてペンタセンを真空蒸着した。ペンタセンは、市販のものを昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０^−６Ｔｏｒｒにまで減圧した。その後毎分１ｎｍの速度で５ｎｍの厚さに真空蒸着を行った。

次に、図６に示すように、ドレイン電極５０として、金を幅１００μｍ、厚さ０．２μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。この際の製膜条件は、基板温度３０℃で、毎分６ｎｍの蒸着速度である。この際、ドレイン電極５０は、先に作製したゲート電極２０と一部のみで重なり、ゲート電極２０の軸とドレイン電極５０の軸とが平行にならないようにした。次に、図７に示すように、ドレイン電極５０の上に、ポリオクタビニルシルセスキオキサン（POSS）の絶縁層６０をニッケル製のマスクを通して真空蒸着して作製した。

さらに、図８に示すように第２半導体層７０としてペンタセンを真空蒸着した。ペンタセンは、毎分１ｎｍの速度で１μｍの厚さに真空蒸着を行った。その後、図９に示すように、ソース電極８０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。この際、ソース電極８０の長さ方向の軸が、ドレイン電極５０の長さ方向の軸と直交し、かつゲート電極２０の軸と平行とならないように製膜した。この際の製膜条件は、基板温度３０℃で、毎分６ｎｍの蒸着速度である。このようにして、チャネル長１．００５μｍ、チャネル幅１００μｍの電界効果型薄膜トランジスタが作成された。

シリコン熱酸化膜３００ｎｍを絶縁層として育成したｎ型シリコン基板を、純水にて希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて超音波洗浄を行い、その後、純水中、超音波洗浄にて洗剤除去を行った。さらにその後、紫外線照射下オゾン洗浄器にて２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、金のドレイン電極を、幅１００μｍ、厚さ３０ｎｍのサイズで真空蒸着した。この際の製膜条件は、基板３０℃下、毎分６ｎｍの蒸着速度である。その上から、ドレイン電極の上にのみPOSSを真空蒸着した。これによりドレイン上に厚さ５００ｎｍのPOSSの絶縁層を形成した。

さらにその後、ホール輸送材料であるＮ，Ｎ'-ジフェニル-Ｎ，Ｎ'-ジ（ｍ-トリル）ベンジディン（ＴＰＤ）の薄膜を真空蒸着法で作製した。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約４５℃に調整し、真空度を２×１０^−６Ｔｏｒｒにまで減圧した。その後毎分１ｎｍの速度で２μｍの厚さに真空蒸着を行った。さらにその上から、ソース電極として金を、幅１００μｍ、厚さ０．１μｍのサイズで、長さ方向が、ドレイン電極の長さ方向と直交するように真空蒸着した。この際の製膜条件は、基板３０℃下、毎分６ｎｍの蒸着速度である。ゲート電極は、基板として用いたシリコンウェハーを用いた。

このようにして作製された薄膜トランジスタは、チャネル長２μｍ、チャネル幅１００μｍの電界効果型薄膜トランジスタとして動作する。図１０に、このようにして作製された素子の出力特性を示す。ＴＰＤの厚さが２μｍと厚いことと、ボトム電極の電荷注入効率が悪いために、出力電流地値は小さく、オンオフ比も２程度と著しく小さい。

シリコン熱酸化膜３００ｎｍを絶縁層として育成したｎ型シリコン基板を、純水にて希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて超音波洗浄を行い、その後、純水中、超音波洗浄にて洗剤除去を行った。さらにその後、紫外線照射下オゾン洗浄器にて２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、第１半導体層としてｐ型半導体であるペンタセン薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約４５℃に調整し、真空度を２×１０^−６Ｔｏｒｒにまで減圧した。その後毎分１ｎｍの速度で２０ｎｍの厚さに真空蒸着を行った。

その後、金のドレイン電極を、幅１００μｍ、厚さ３０ｎｍのサイズで真空蒸着した。この際の製膜条件は、基板温度３０℃、毎分６ｎｍの蒸着速度である。その上から、ドレイン電極の上にのみPOSSを真空蒸着した。これによりドレイン上に厚さ５００ｎｍのPOSSの絶縁層を形成した。さらにその後、第２半導体層としてホール輸送材料であるＮ，Ｎ'-ジフェニル-Ｎ，Ｎ'-ジ（ｍ-トリル）ベンジディン（ＴＰＤ）の薄膜を真空蒸着法で作製した。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約４５℃に調整し、真空度を２×１０^−６Ｔｏｒｒにまで減圧した。その後毎分１ｎｍの速度で２μｍの厚さに真空蒸着を行った。

さらにその上から、ソース電極として金を、幅１００μｍ、厚さ０．１μｍのサイズで、長さ方向が、ドレイン電極の長さ方向と直交するように真空蒸着した。この際の製膜条件は、基板３０℃下、毎分６ｎｍの蒸着速度である。ゲート電極は、基板として用いたシリコンウェハーを用いた。このようにして作製された薄膜トランジスタは、チャネル長２．０１μｍ、チャネル幅１００μｍの電界効果型薄膜トランジスタとして動作する。図１１に、このようにして作製された素子の、出力特性を示す。図１０で示されている第１半導体層がない時に比べ、出力電流が２桁以上増大し、オン／オフ比が著しく改善された。

ソースとドレインを異なる工程で作製する有機薄膜トランジスタの素子構造の一例の模式的断面図本発明における有機薄膜トランジスタの一例の模式的断面図本発明における有機薄膜トランジスタ形成のための有用な製造プロセス工程の概略図本発明における有機薄膜トランジスタ形成のための有用な製造プロセス工程の概略図本発明における有機薄膜トランジスタ形成のための有用な製造プロセス工程の概略図本発明における有機薄膜トランジスタ形成のための有用な製造プロセス工程の概略図本発明における有機薄膜トランジスタ形成のための有用な製造プロセス工程の概略図本発明における有機薄膜トランジスタ形成のための有用な製造プロセス工程の概略図本発明における有機薄膜トランジスタ形成のための有用な製造プロセス工程の概略図実施例２で作製した素子の出力特性実施例３で作製した素子の出力特性

符号の説明

１０基板
２０ゲート電極
３０ゲート絶縁層
４０第１半導体層
５０ドレインもしくはソース電極（第１電極）
６０絶縁層
７０第２半導体層
８０ソースもしくはドレイン電極（第２電極）
９０保護膜

Claims

基板、ゲート電極、ゲート絶縁層、第１半導体層、ソース電極、ドレイン電極、絶縁層、第２半導体層、保護膜で構成され、ソース電極とドレイン電極が異なる工程で形成される薄膜トランジスタにあって、基板上の一部に該ゲート電極を設け、ゲート電極及び基板をゲート絶縁層により覆い、その絶縁層を覆うように第１半導体層が形成され、ソース電極とドレイン電極のうち最初に形成される第１電極が第１半導体層上にあってゲート電極に対応する領域の一部に形成され、第１電極の上を絶縁層が覆い、第１電極層上の絶縁層及び第１半導体層を第２半導体層で覆い、ソース電極とドレイン電極のうち後から形成される第２電極が第２半導体層上であって、少なくとも第１電極に対応する領域のうち、第１電極がゲート電極と重なり合っている領域を覆うように形成されることを特徴とする薄膜トランジスタ。
上記請求項１に記載の薄膜トランジスタであって、基板、ゲート電極、ゲート絶縁層、第１半導体層、ソースもしくはドレイン電極（第１電極）、絶縁層、第２半導体層、ドレインもしくはソース電極（第２電極）、保護膜の順で、順次積層されていることを特徴とする薄膜トランジスタ。
上記請求項１又は２に記載の薄膜トランジスタであって、キャリアがホールとなるp型トランジスタを形成させる場合、第１半導体層を形成する半導体材料は、ペンタセン、テトラセン、チオフェン、フタロシアニン、コロネン、オバレン、アントラセン若しくはこれらの末端が置換された誘導体、ポリチオフェン、ポリフェニレン、ポリフェニレンビニレン、ポリチエニレンビニレン、ポリフルオレン、ポリフルオレンチエニレン、ポリアニリン、ポリピロール、ポリアセチレン、ポリジアセチレン、ポリアズレン、ポリピレン又はこれらの末端若しくはその側鎖が置換された誘導体のポリマーから選択されることを特徴とする薄膜トランジスタ。
上記請求項３に記載の薄膜トランジスタであって、第２半導体層を形成する半導体材料は、正孔輸送材料である第１半導体層を形成する材料と同じもの又はトリフェニルアミン化合物、スチルベン化合物、ベンジジン化合物、ポリトリフェニルアミン化合物若しくはこれらの末端が置換された誘導体であるにより構成されることを特徴とする薄膜トランジスタ。
上記請求項１又は２に記載の薄膜トランジスタであって、キャリアが電子となるｎ型トランジスタを形成させる場合、第１半導体層を形成する半導体材料は、ペリレンテトラカルボン酸二無水物、ナフタレンテトラカルボン酸二無水物、フッ素化フタロシアニン、フラーレン又はこれらの末端が置換された誘導体の中から選択されることを特徴とする薄膜トランジスタ。
上記請求項５に記載の薄膜トランジスタであって、第２半導体層を形成する半導体材料は、電子輸送材料である第１半導体層を形成する材料と同じもの又はオキサジアゾール、トリアゾール、トリアジン、アルミキノリノール錯体若しくはこれらの末端が置換された誘導体により構成されることを特徴とする薄膜トランジスタ。
上記第１電極上に形成される絶縁層は、ＳｉＯ_２、Ａｌ_２Ｏ_３又はパリレン、ポリイミド、ポリスチレン、ポリパラキシレン、ポリフッ化ビニリデン、ポリビニルフェノール、プルラン、ポリシロキサン、シルセスキオキサン若しくはこれらの末端が置換された誘導体により構成されることを特徴とする請求項１に記載の薄膜トランジスタ。