JPS60242674A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） この発明は基板上にゲート電極と、ゲート絶縁層と、半
導体層とを具える絶縁ゲート型電界効果薄膜トランジス
タに関する。

（従来技術の説明） 従来、半導体層にアモルファスシリコンを用いた薄膜ト
ランジスタが知られている。その製造方法及び構造につ
き第４図（Ａ）及び（Ｂ）を参照して簡単に説明する。

第４図（Ａ）に示すように、絶縁性基板４０の基板面４
０ａの全面にゲート電極層を形成した後、パターン形成
を行ってゲート電極４１を形成する。然る後、第４図（
Ｂ）に示すように、ゲート電極４１が形成されている基
板面４０ａ上に、ゲート絶縁膜４２及びアモルファスシ
リコン膜（以下、単にａ　−Ｓｉ膜という）４３を順次
に堆積させ、続いて、ソース及びドレイン電極４４及び
４５を形成していた。

この従来の製造方法によれば、一旦基板面４０ａ」−に
ゲート電極４１のパターン形成を行っているため、ゲー
ト電極４１の端縁４６でその表面４１ａ　と基板面４０
ａとに段差が出来ており、従って、その後に堆積させた
ゲート絶縁膜４２及びａ−３ｉ膜４３にも段差か出来る
構造となっている。

（解決すべき問題点） そのため、従来構造の薄膜トランジスタではゲート絶縁
膜４２及びａ−３ｉ膜４３に段切れが生じたり、或いは
、段差部分の膜質が劣化により耐圧が低下して絶縁破壊
が起るため、信頼性に乏しいという欠点があった。

そこで、ゲート絶縁膜４２や、ａ−８ｉ膜４３の膜厚を
充分に厚くする必要があるが、その場合にはトランジス
タとしての特性が悪化するという欠点があった。

さらに、これら段差に起因してトランジスタ表面に凹凸
が出来るため、ソース及びドレイン電極形成時のフォト
エツチングを用いる微細加工に限界があり、このため、
高集積化が困難であった。

（発明の目的） この発明の第一の目的は、ゲート絶縁層及び半導体層自
体をそれぞれ段差のない層形状として、信頼性及び特性
に優れ、しかも、高集積化に適した構造の薄膜トランジ
スタを提供することにある。

この発明の第二の目的はゲート電極及び半導体層自体に
段差を生じさせないようにした薄膜トランジスタの製造
方法を提供することにある。

（発明の構成） この発明の第一の目的の達成を図るため、この発明にお
いては、ゲート絶縁層及び半導体層自体をそれぞれ平担
な層形状としたことを特徴とする。

さらに、この発明の第二の目的の達成を図るため、基板
上にゲート電極と、ゲート絶縁層と、半導体層とを順次
に堆積した後に、これら半導体層、ゲート絶縁層及びゲ
ート電極をこの順序でパターン形成することを特徴とす
る。

（実施例の説明） 以下、図面につきこの発明の詳細な説明する。

先ず、この発明の薄膜トランジスタの製造方法及び構造
の第一実施例につき、第１図（Ａ）〜（Ｄ）に示す製造
工程図を参照して説明する。

第１図（Ａ）に示すように、例えばガラスの絶縁性基板
ｌの基板面１ｄの全面上に、例えば、多結晶シリコンを
ｃｖｎ法により堆積させてゲート電極層２を形成する。

次に、この電極層２上に、ＣＶＤ法又はプラズマＣＶＤ
法を用いて、例えば、酸化シリコンから成るゲート絶縁
層３を堆積させる。続いて、このゲート酸化膜３上にＣ
ＶＤ法を用いて、例えば、多結晶シリコンから成る半導
体層４を順次に堆積させる。

次に、第１図（Ｂ）に示すように、これらゲート電極層
２、ゲート絶縁層３及び半導体層４の、トランジスタの
構成に不要な部分を、順次に、個別にエツチング除去し
パターン形成を行う。このエツチングにより各層２．３
．４間に段差が生じないようにする。従って、この実施
例では、このエツチングを各層２．３．４のエツチング
面が基板面１ａに垂直となるように行う。

次に、第１図（Ｃ）に示すように、表面保護層５を残存
している各層２．３．４を含む基板面ｌａ上に、例えば
、酸化シリコンを堆積させ、続いて、この表面保護層５
にゲート、ソース、ドレイン電極を取り出すための電極
用穴６を開ける。

次に、第１図（Ｄ）に示すように、例えば、不純物が多
量に添加された多結晶シリコンから成るオーミック接合
層７及びソース及びドレイン電極８及び９を堆積させて
、薄膜トランジスタを完成する。

このように、この発明によれば、基板１上にゲート電極
層２を堆積させた後、従来のようなパターン形成を直ち
に行わずに、ゲート絶縁層３及び半導体層４を堆積させ
、然る後、パターン形成を行うので、ゲート絶縁層３及
び半導体層４自体に段差による凹凸が形成されることが
ない。従ってこれら各層３及び４は平担状の層形状を成
しておリ、ゲート電極２及びゲート絶縁層３の幅は半導
体層４の幅と等しくなっている。

次に、この発明の第二実施例を、第２図（Ａ）及び（Ｂ
）を参照して説明する。

この実施例においては、ゲート電極層２としてＮｌＣｒ
、　Ｎｉ、Ａｕ、Ｎｏ又はＡＱ（７）金属薄膜を用い、
前述した第１図（Ａ）の工程と同様にして、基板ｌの基
板面ｌａ上にゲート電極層２、ゲート絶縁層３及び半導
体層４を順次に堆積した後、これら層４．３．２を順次
に個別にパターン形成を行う。このパターン形成の際、
他の二層３及び５に比べてゲート電極層２のみを長時間
エツチングして横方向にエツチングを行い、このゲート
電極層２の幅ｗ２を上側の二層３及び今の幅Ｗよりも狭
い層にする。

続いて、第２図（Ｂ）に示すように、ソース及びドレイ
ン電極８及び９を形成する。この場合には表面保護層を
設けていないが、これを設けることも出来る。

このように構成すれば、半導体Ｎ４及びゲート絶縁層３
自体に凹凸が無く、しかも、この半導体層４と、ゲート
絶縁層３との間には段差はないが、これら各層３及び４
と、ゲート電極層２との間に段差がある。しかし、上側
の二層３及び４は平担な層形状であるので、この段差は
上側二Ｎ３及び４に段切れや、層の劣化を来たすもので
はない。

さらに、横方向エツチングの効果によって、ゲート電極
Ｍ２と、ソース及びドレイン電極８及び９との間の重な
り面積が減少するため、ゲート・ドレイン及びゲート・
ソース間の容量が小さくなり、従って、トランジスタの
スイッチング速度を増大させることが出来るという利点
がある。

次に、この発明の第三実施例を第３図を参照して説明す
る。

この実施例では、上述した第二実施例における各層４．
３．２の順次のエツチングによるパターン形成工程にお
いて、ゲート電極層２及びゲート絶縁層３の双方を横方
向エツチングし、半導体層４の幅Ｗ４よりもゲート絶縁
層３の幅Ｗ３及びゲート電極層２の幅Ｗ２を順次に狭く
したものである。この構造においても、第二実施例と同
様に、半導体Ｍ４及びゲート絶縁層３自体に凹凸が無い
。又、各層間には段差があるが、上側の二層３及び４は
平担な層形状であるので、これら段差は」二側の二層３
及び４にそれぞれ段切れや、層の劣化を来たすものでは
ない。また、ゲート・ドレイン及びゲート・ソース間の
容量が小さくなり、従って、トランジスタのスイッチン
グ速度を増大させることが出来るという利点がある。こ
の場合にも同様に、表面保護層を設けていないが、これ
を設けることも出来る。

上述した各実施例において、ゲート電極層２として多結
晶シリコンを用いる場合には、ゲート電極２、ゲート絶
縁層３及び半導体層４の三層を同一の成長槽内で真空を
破ることなく連続的に成膜することが可能となるので、
各層の界面を清浄にに保つことが出来る。

この発明は上述した実施例にのみ限定されるものではな
いこと明らかである。例えば、絶縁基板ｌとしてガラス
以外に石英、セラミック又は合成樹脂の材料を使用する
ことが出来る。ゲート電極層２として上述した多結晶シ
リコン以外にＮｌＣｒ、Ｎｉ、Ａｕ、Ｈａ又はＭの金属
をスパッタ又は蒸着により形成することが出来る。さら
に、ゲート絶縁層３としては上述した酸化シリコン以外
に窒化シリコン又はアルミナの材料を用いることが出来
る。

さらに、半導体層４としては上述した多結晶シリコン以
外にａ−９ｉ又は微結晶シリコンを用いることが出来る
。又、オーミック接合層７としては上述した多結晶シリ
コン以外に不純物が多量に添加されたａ−Ｓｉを用いる
ことが出来る。さらに、表面保護層５としては上述した
酸化シリコン以外に窒化シリコンその他の絶縁性物質を
使用することが出来る。

（発明の効果） 上述した説明から明らかなように、この発明の薄膜トラ
ンジスタによれば、ゲート絶縁層は段差を生ずること無
くゲート電極層の上側を被覆しているので、従来のゲー
ト絶縁層形成時の段差被覆の不完全さに起因する短絡や
、絶縁破壊電圧の低下を来す恐れが無く又ゲート絶縁層
を薄く形成出来るという利点がある。

さらに、ゲート絶縁層及び半導体層自体が平担な層形状
となっていてその表面に凹凸がないので、ソース及びド
レイン電極の形成のためのフォトエツチングの際のマス
ク合わせが簡単かつ容易であり、これがため、従来の薄
膜トランジスタよりも微細加工が可能となり、よって、
一層の高集積化を実現することが出来るという利点があ
る。

さらに、この発明の薄膜トランジスタの製造方法によれ
ば、ゲート電極層の上側にゲート絶縁層及び半導体層を
一旦形成した後にこれら各層のパターン形成を順次に個
別に行なうので、それ自体に段差の無いゲート絶縁層及
び半導体層を簡単かつ容易に形成することが出来る。

さらに、ゲート電極層を多結晶シリコンで形成する場合
には、各層の界面を清浄に保つことが出来るので、界面
電荷、界面準位による立ち上がり電圧のバラツキ、電荷
移動度の劣化を防止出来、これがため、特性が均一でか
つ優れた薄膜トランジスタを少ない工程数で製造出来る
という利点がある。

このような利点を有するため、この発明の薄膜トランジ
スタ及びその製造方法は液晶ディスプレイやイメージセ
ンサのスイッチ用の半導体装置にはもちろんのこと、他
の半導体装置にも適用して好適である。

【図面の簡単な説明】

第１図（Ａ）〜（Ｄ）第２図（Ａ）及び（Ｂ）及び第３
図はこの発明の薄膜トランジスタ及びその製造方法の実
施例をそれぞれ説明するための工程図、第４図（Ａ）及
び（Ｂ）は従来の簿膜トランジスタ及びその製造方法を
説明するための工程図である。 １・・・絶縁性基板、　ｌａ・・・基板面２・・・ゲー
ト電極層、３・・・ゲート絶縁層４・・・半導体層、　
５・・・表面保護層６・・・電極用穴、　７・・・オー
Ｅ　ｙり接合層８・・・ソース電極、　９・・・ドレイ
ン電極。 特許出願人　沖電気工業株式会社 第１図 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １、基板上にゲート電極と、ゲート絶縁層と、半導体層
   とを具える絶縁ゲート型電界効果薄膜トランジスタにお
   いて、該ゲート絶縁層及び半導体層自体をそれぞれ平担
   な層形状としたことを特徴とする薄膜トランジスタ。 ２、基板上にゲート電極と、ゲート絶縁層と、半導体層
   とを具える絶縁ゲート型電界効果薄膜トランジスタを製
   造するに当り、前記基板上に前記ゲート電極と、ゲート
   絶縁層と、半導体層とを順次に堆積した後に、該半導体
   層、ゲート絶縁層及びゲート電極をこの順序でパターン
   形成すること゛を特徴とする薄膜トランジスタの製造方
   法。 ３、特許請求の範囲第２項に記載の薄膜トランジスタの
   製造方法において、前記パターン形成の際に、前記ゲー
   ト絶縁層及びゲート電極の双方又はいずれか一方を横方
   向にエツチングすることを特徴とする薄膜トランジスタ
   の製造方法。