KR100259189B1 - 박막트랜지스터 표시소자의 소스버스전극 및 그 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 표시소자의 소스 버스전극 및 그 제조방법에 관한 것으로, 종래의 박막 트랜지스터 표시소자의 소스 버스전극 및 그 제조방법 비정질 반도체층과 제 2절연층이 게이트전극의 상부에만 위치하는 패턴을 갖도록 제조함으로써, 비정질 반도체층과 제 2절연층의 상부에 순차적으로 증착되는 N+비정질 반도체층과 소스 버스전극이 단차를 갖게 되며, 상기 소스 버스전극을 식각하는 공정에서 단차사이의 틈에 식각용액이 침투하여 식각속도가 증가함으로써, 소스 버스전극이 식각되어 단선되어 수율이 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 제 1절연층, 비정질 반도체층, 제 2절연층 및 N+비정질 반도체층을 패턴을 형성하지 않고 게이트전극이 형성된 절연기판의 상부에 순차적으로 증착함으로써, N+비정질 반도체층의 상부에는 상기 게이트전극과 절연기판의 단차에 의해 발생한 작은 단차만을 남게 하여, 소스 및 드레인 전극의 단선을 방지하여 수율을 증가시키는 효과와 아울러 비정질 반도체층과 제 2절연층의 패턴을 형성하지 않아 제조공정이 단순해져 제조비용을 줄일 수 있는 효과가 있다.
Description
제 1도는 종래 박막 트랜지스터 표시소자 단위셀의 평면도.
제 2도는 상기 제 1도에 있어서, A-A'단면인 소스 버스전극의 제조공정 수순단면도.
제 3도는 본 발명 박막 트랜지스터 표시소자 단위셀의 평면도.
제 4도는 제 3도에 있어서, A-A'단면인 소스 버스전극의 제조공정 수순단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 절연기판 2 : 게이트전극
3 : 제 1절연층 4 : 비정질 반도체층
5 : 제 2절연층 6 : N+비정질 반도체층
7 : 투명전극 8 : 소스 및 게이트전극
본 발명은 박막 트랜지스터 표시소자의 소스 버스전극 및 그 제조방법에 관한 것으로, 특히 비정질 반도체층과 절연층을 패턴을 소스 및 드레인 전극의 하부측에 연장되어 위치하도록 패터닝하여 소스 버스전극의 단차를 줄이는데 적당하도록 한 박막 트랜지스터 표시소자의 소스 버스전극 및 그 제조방법에 관한 것이다.
일반적으로 박막 트랜지스터(TFT) 표시소자는 절연기판의 상부에 게이트전극을 형성하고, 그 상부에 하부 절연층, 비정질 또는 다결정의 반도체, 상부 절연층을 순차적으로 증착하고, 그 상부 절연층의 상부에 소정 패턴의 투명전극을 형성한 후, 상기 투명전극의 일부와 상부 절연층의 상부에 소정 패턴을 갖는 소스 및 드레인 전극을 형성하여 제조한다. 이때의 소스 및 드레인 전극을 소스 버스전극이라고 칭하며, 이와 같은 종래 박막 트랜지스터 표시소자의 소스 버스전극 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제 1도는 반도체 종래 박막 트랜지스터 표시장치 단위 셀의 평면도로서, 이에 도시한 바와 같이 박막 트랜지스터가 형성되는 박막 트랜지스터 영역(10)과 그 박막 트랜지스터의 소스 및 드레인 전극인 소스 버스전극영역(20)으로 구분하며, 상기 소스 버스전극영역(20)은 절연기판(1)상에 수평방향으로 길게 위치하는 게이트전극(2)과; 그 게이트전극(2)과 절연기판(1)의 상부전면에 위치하는 제 1절연층(3)과; 상기 게이트전극(2)의 상부측 제 1절연층(3)상에 순차적으로 적층된 비정질 반도체층(4) 및 제 2절연층(5)과; 상기 제 1절연층(3)의 상부에 위치함과 아울러 상기 비정질 반도체층(4)과 제 2 절연층(5)의 상부측에서 상기 게이트전극(2)과 수직으로 교차하도록 순차적으로 적층된 N+비정질 반도체층(6)과 소스 및 드레인전극(8)으로 구성된다.
제 2도는 상기 제 1도에 있어서, A-A'방향의 단면을 보인 박막 트랜지스터 표시소자의 소스 버스전극 제조공정 수순단면도로서, 이에 도시한 바와 같이 절연기판(1)의 상부에 도전성 물질을 증착하고, 이를 패터닝하여 수평방향으로 긴형태이며, 박막 트랜지스터 영역에서 수직방향으로 긴 돌출부분을 갖는 게이트전극(2)을 형성하는 단계(가)와; 상기 절연기판(1) 및 게이트전극(2)의 상부전면에 제 1절연층(3)을 증착하는 단계(나)와; 상기 구조의 상부전면에 비정질 반도체와 절연물질을 증착하고, 패터닝하여 상기 게이트전극(2)의 상부에 위치하는 제 1절연층(3)의 상부에만 비정질 반도체층(4) 및 제 2절연층(5)을 순차적으로 형성하는 단계(다)와; 상기 제 2절연층(5), 비정질 반도체층(4) 및 제 1절연층(3)의 상부에 N+비정질 반도체를 증착하고 패터닝하여 상기 게이트전극(2)과는 수직으로 교차하는 N+비정질 반도체층(6)을 형성하는 단계(라)와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 패터닝하여 상기 N+비정질 반도체층(6)의 상부에 위치하는 소스 및 드레인전극(8)을 제조하는 단계(마)로 구성된다.
이하, 상기와 같이 구성된 종래 박막 트랜지스터 표시소자의 소스 버스전극 및 그 제조방법을 좀 더 상세히 설명한다.
먼저, 제 2도의 (a)에 도시한 바와 같이 유리, 석영 등과 같은 절연기판(1)의 상부에 다결정실리콘을 증착한 후, 사진식각공정으로 소정의 패턴을 갖는 게이트전극(2)을 형성한다.
그 다음, 제 2도의 (b)에 도시한 바와 같이 상기 게이트전극(2)이 형성된 절연기판(1)의 상부 전면에 제 1절연층(3)을 증착한다.
그 다음, 제 2도의 (c)에 도시한 바와 같이 상기 제 1절연층(3)의 상부전면에 비정질 반도체를 증착하고, 사진식각공정을 통해 일부를 식각하여 그 하부에 제 1절연층(3)과 게이트전극(2)의 상부에 위치하는 비정질 반도체층(4)을 형성하고, 다시 절연체를 상기 비정질 반도체층(4) 및 제 1절연층(3)의 상부전면에 증착한 다음, 사진식각공정으로 통해 상기 비정질 반도체층(4)의 상부 중앙에 위치하는 제 2절연층(5)을 형성한다.
그 다음, 제 2도의 (d)에 도시한 바와 같이 상기 제 2절연층(5)의 상부전면과, 노출된 비정질 반도체층(4)의 상부 및 제 1절연층(3)의 상부 전면에 5족의 원소가 고농도로 포함된 비정질 또는 다결정 반도체를 증착하여 N+비정질 반도체층(6)을 형성한다.
이후의 공정에서 도면에는 도시되지 않았지만, 상기 제 1도의 박막 트랜지스터영역(10)에 위치하는 상기 제 1절연층(3)의 상부에 증착된 N+비정질 반도체층(6)의 상부 일부에 화소전극으로 사용되는 투명전극(7)을 증착한다.
그 다음, 제 1도의 (e)에 도시한 바와 같이 상기 투명전극(7), N+비정질 반도체층(6)의 상부 전면에 금속 등의 도체를 증착한 후, 사진식각공정으로 상기 투명전극(7)의 일부와 게이트전극(2)의 상부영역을 식각하여 소스 및 드레인전극(8)을 형성한다.
상기한 바와 같이 종래 박막 트랜지스터 표시소자의 소스 버스전극 및 그 제조방법은 비정질 반도체층과 제 2절연층이 게이트전극의 상부에만 위치하는 패턴을 갖도록 제조함으로써, 비정질 반도체층과 제 2절연층의 상부에 순차적으로 증착되는 N+비정질 반도체층과 소스 버스전극이 단차를 갖게 되며, 상기 소스 버스전극을 식각하는 공정에서 단차사이의 틈에 식각용액이 침투하여 식각속도가 증가함으로써, 소스 버스전극이 식각되어 단선되어 수율이 저하되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 소스 버스전극의 단차를 갖지 않고 형성되도록 함으로써 수율을 증가시킨 박막 트랜지스터 표시소자의 소스 버스전극 및 그 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적은 비정질 반도체층과 제 2절연층을 소스 및 드레인전극의 하부측에 위치하도록 패터닝하여, 소스 및 드레인전극에 단차를 형성하지 않음으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제 3도는 본 발명 박막 트랜지스터 표시소자 단위 셀의 평면도로서, 이에 도시한 바와 같이 소스 버스전극영역(20)에서의 비정질 반도체층(4)과 제 2절연층(5)은 N+비정질 반도체층(6)의 하부에 위치한다. 이와 같이 제 2절연층(5)과 비정질 반도체층(4)을 게이트전극(2)의 상부측에만 형성하지 않고, N+비정질 반도체층(6)의 하부영역의 제 1절연막(3) 상으로 확장하여 위치시킴으로써, 소스 및 드레인 전극(8)의 단차를 줄이게 된다.
제 4도는 상기 제 3도에 있어서, A-A'방향의 단면도로서, 이에 도시한 바와 같이 절연기판(1)의 상부에 게이트전극(2)을 증착하는 단계(가)와; 상기 게이트전극(2)과 절연기판(1)의 상부전면에 제 1절연층(3), 비정질 반도체층(4), 제 2절연층(5) 및 N+비정질 반도체층(6)을 순차적으로 증착하는 단계(나)와; 상기 게이트 전극(2)이 그 하부에 위치하지 않도록 N+비정질 반도체층(6)의 상부 일부에 소스 및 드레인전극(8)을 형성하는 단계(다)를 포함하여, 절연기판(1)의 상부 일부에 소정패턴으로 형성된 게이트전극(2)과; 상기 게이트전극(2) 및 절연기판(1)의 상부에 순차적으로 증착된 제 1절연층(3), 비정질 반도체층(4), 제 2절연층(5) 및 N+비정질 반도체층(6)과; N+비정질 반도체층(6)의 상부에 증착된 소스 및 드레인전극(8)으로 구성되는 박막 트랜지스터를 제조하게 된다.
이하, 상기와 같이 구성된 본 발명 박막 트랜지스터 및 그 제조방법을 좀더 상세히 설명한다.
먼저, 제 4도의 (a)에 도시한 바와 같이 유리, 석영 등의 절연기판(1)의 상부에 다결정실리콘을 증착하고, 사진식각공정을 통해 소정의 패턴을 형성하여 게이트전극(2)을 형성한다.
그 다음, 제 4도의 (b)에 도시한 바와 같이 상기 절연기판(1)과 게이트전극(2)의 상부전면에 제 1절연층(3), 비정질 반도체층(4), 제 2절연층(5) 및 N+비정질 반도체층(6)을 순차적으로 증착한다. 이때 순차적으로 증착되는 비정질 반도체층(4)과 제2절연층(5)은 제 4도의 (b)에는 도시되어 있지 않으나, 평면을 보인 도4 에서와 같이 A-A'의 단면방향으로 길게 패턴을 형성한 후, N+비정질 반도체층(6)을 증착한다. 이로 인해 N+비정질 반도체층(6)의 상부는 상기 게이트전극(2)에 의한 단차만이 낮게 형성된다.
그 다음, 제 4도의 (c)에 도시한 바와 같이 상기 N+비정질 반도체층(6)의 도체를 증착하고, 사진식각공정으로 패터닝하여 소스 및 드레인전극(8)을 형성한다.
또한, 제 4도는 본 발명 박막 트랜지스터 어레이의 평면도로서, 이에 도시한 바와 같이 순차적으로 증착되는 제 1절연층(3), 비정질 반도체층(4), 제 2절연층(5) 및 N+비정질 반도체층(6)은 각각의 패턴의 형상이 일측방향으로 긴 패턴을 갖으며, 상부측 박막의 패턴의 폭이 더 큰형태임을 알 수 있다.
상기한 바와 같이 본 발명 박막 트랜지스터 비정질 반도체층, 제 2절연층 및 N+비정질 반도체층의 패턴을 일측방향으로 긴 형태로 형성하여, N+비정질 반도체층의 상부에는 상기 게이트전극과 절연기판의 단차에 의해 발생한 작은 단차만을 남게 하여, 소스 및 드레인전극의 단선을 방지하여 수율을 증가시키는 효과가 있다.
Claims (4)
- 절연기판과, 상기 절연기판의 상부일부에 위치하는 게이트전극과, 상기 게이트전극의 진행방향과 수직이 되는 방향으로 긴 형태로 각각 형성되며, 상부에 위치하는 박막의 폭이 하부에 위치하는 박막의 폭보다 크도록 순차적으로 적층된 제1절연층, 비정질반도체층, 제2절연층, N+비정질 반도체층, 소스 및 드레인전극으로 구성하여 된 것을 특징으로 하는 박막 트랜지스터 표시소자의 소스 버스전극.
- 절연기판의 상부에 게이트전극을 형성하는 단계와, 상기 절연기판 및 게이트전극의 상부에 제 1절연층을 증착하는 단계와, 비정질 반도체물질을 증착하고 패터닝하여 상기 게이트전극의 상부에서 그 게이트전극과 수직으로 교차되는 비정질 반도체층을 형성하는 단계와; 상기 구조의 상부에 절연물질을 증착하고 사진식각공정으로 패터닝하여 상기 비정질 반도체층의 상부에 위치하며 그 폭이 상기 비정질 반도체층의 폭보다 큰 제2절연층을 형성하는 단계와, 상기 구조의 상부에 N+비정질 반도체층형성하고, 소스 및 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 표시소자의 소스 버스 전극 제조방법.
- 제 1항에 있어서, 상기 절연기판은 유리 또는 석영기판인 것을 특징으로 하는 박막 트랜지스터 표시소자의 소스 버스전극.
- 제 2항에 있어서, 상기 절연기판으로 유리 또는 석영기판을 사용하는 것을 특징으로 하는 박막 트랜지스터 표시소자의 소스 버스전극 제조방법.
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