JPS61191072A - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
- Publication number
- JPS61191072A JPS61191072A JP3193285A JP3193285A JPS61191072A JP S61191072 A JPS61191072 A JP S61191072A JP 3193285 A JP3193285 A JP 3193285A JP 3193285 A JP3193285 A JP 3193285A JP S61191072 A JPS61191072 A JP S61191072A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- semiconductor thin
- film
- gate electrode
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 98
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000010408 film Substances 0.000 claims abstract description 74
- 239000004065 semiconductor Substances 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 8
- 230000001681 protective effect Effects 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims 2
- 238000000576 coating method Methods 0.000 claims 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 22
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 4
- 241001589086 Bellapiscis medius Species 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクティブマトリクス表示装置等に用いられ
る。非晶質シリコンや多結晶シリコンなどの半導体薄膜
を用いた絶縁ゲート型薄膜トランジスタ装置で特に半導
体薄膜が極めて薄い構造とその容易な製造方法に関する
。
る。非晶質シリコンや多結晶シリコンなどの半導体薄膜
を用いた絶縁ゲート型薄膜トランジスタ装置で特に半導
体薄膜が極めて薄い構造とその容易な製造方法に関する
。
絶縁膜基盤上にゲート電極を設け、極めて薄い半導体薄
膜とゲート電極とをほぼ同一の平面形状にした薄膜トラ
ンジスタの構造によって、遮光不要、低いソース・チャ
ンネル間、ドレイン・チャンネル間抵抗を得るとともに
、２回のマスク工程でも製造可能ならしめるものである
。その結果。
膜とゲート電極とをほぼ同一の平面形状にした薄膜トラ
ンジスタの構造によって、遮光不要、低いソース・チャ
ンネル間、ドレイン・チャンネル間抵抗を得るとともに
、２回のマスク工程でも製造可能ならしめるものである
。その結果。
液晶表示装置用などの薄膜トランジスタ装置が高歩留り
、低コストで得られる。
、低コストで得られる。
半導体薄膜とくに非晶質シリコンを用いた薄膜トランジ
スタは、低温で大面積に製作できるので。
スタは、低温で大面積に製作できるので。
ガラスとうの安価な絶縁基板が使用でき、液晶表示装置
やイメージセンサ−等に応用されつつある。
やイメージセンサ−等に応用されつつある。
しかし、非晶質シリコンは光によって導電率が大きく変
化するので、薄膜トランジスタ製作においては遮光を行
う必要があり、工程数が多い欠点があった。非晶質シリ
コンの光導電率を低下する一方法として、非晶質シリコ
ン膜厚を極めて薄くすることがあるが、従来の構造では
製作が困難であった。以下に第２図を用いて従来技術の
問題点を説明する。第２図は、一般的に用いられる逆ス
タガー構造薄膜トランジスタの断面図である。薄膜トラ
ンジスタは、絶縁基板工の上のゲート電極２゜ゲート絶
縁膜３．その上の半導体薄膜（例えば非晶質シリコンＩ
Ｉ＊）４．非晶質シリコン膜４の両端に設けられたソー
ス電極５．ドレイン電極６からなり、必要に応じフィー
ルド絶縁膜９が形成されている。非晶質シリコン膜４と
ソース電極５或いはドレイン電極６の界面には低抵抗半
導体膜７が形成されている。非晶質シリコン膜が殆ど光
に感しない厚さである５００オングストローム以下にな
ると１次のような問題が生じる。フィールド絶縁膜９に
ソース、ドレイン電極用開孔を設ける際。
化するので、薄膜トランジスタ製作においては遮光を行
う必要があり、工程数が多い欠点があった。非晶質シリ
コンの光導電率を低下する一方法として、非晶質シリコ
ン膜厚を極めて薄くすることがあるが、従来の構造では
製作が困難であった。以下に第２図を用いて従来技術の
問題点を説明する。第２図は、一般的に用いられる逆ス
タガー構造薄膜トランジスタの断面図である。薄膜トラ
ンジスタは、絶縁基板工の上のゲート電極２゜ゲート絶
縁膜３．その上の半導体薄膜（例えば非晶質シリコンＩ
Ｉ＊）４．非晶質シリコン膜４の両端に設けられたソー
ス電極５．ドレイン電極６からなり、必要に応じフィー
ルド絶縁膜９が形成されている。非晶質シリコン膜４と
ソース電極５或いはドレイン電極６の界面には低抵抗半
導体膜７が形成されている。非晶質シリコン膜が殆ど光
に感しない厚さである５００オングストローム以下にな
ると１次のような問題が生じる。フィールド絶縁膜９に
ソース、ドレイン電極用開孔を設ける際。
非晶質シリコン膜４が充分なストッパーとならず。
ゲート絶縁膜３にピンホールを生じやすく、ゲートとソ
ース、ドレイン間耐圧不良の原因になっていた。また、
従来の場合、非晶質シリコン膜４と低抵抗半導体膜７は
連続的に形成されていないので、非晶質シリコン膜４と
低抵抗半導体膜７の界面に酸化膜が出来やす（ソース、
ドレイツ部の接触不良が起きやすかった。その他の問題
点として。
ース、ドレイン間耐圧不良の原因になっていた。また、
従来の場合、非晶質シリコン膜４と低抵抗半導体膜７は
連続的に形成されていないので、非晶質シリコン膜４と
低抵抗半導体膜７の界面に酸化膜が出来やす（ソース、
ドレイツ部の接触不良が起きやすかった。その他の問題
点として。
従来構造では製作工程数が多く （例えば第２図の例で
は４回のマスク工程が必要）高歩留り化や低コスト化が
充分達成できなかった。
は４回のマスク工程が必要）高歩留り化や低コスト化が
充分達成できなかった。
そこで、この発明は、従来のこのような欠点を解決する
ためになされたもので、第一の目的は極めて薄い半導体
薄膜を用いたときでも、製造しやすい薄膜トランジスタ
の構造を提供し、第二の目的は製造工程数が大幅に減少
できる薄膜トランジスタの構造を提供することである。
ためになされたもので、第一の目的は極めて薄い半導体
薄膜を用いたときでも、製造しやすい薄膜トランジスタ
の構造を提供し、第二の目的は製造工程数が大幅に減少
できる薄膜トランジスタの構造を提供することである。
第三の目的は。
本発明の薄膜トランジスタに最も通した製造方法を提示
し、総合目的として高歩留り、低コスト。
し、総合目的として高歩留り、低コスト。
大面積化が容易な薄膜トランジスタと製造方法を提供す
るものである。
るものである。
上記問題点を解決するために、この発明は、半導体薄膜
や低抵抗半導体薄膜の膜厚を極めて薄くし、絶縁基板を
透明とし、裏面からの入射光で自己整合的なマスク合わ
せを行い低抵抗半導体薄膜。
や低抵抗半導体薄膜の膜厚を極めて薄くし、絶縁基板を
透明とし、裏面からの入射光で自己整合的なマスク合わ
せを行い低抵抗半導体薄膜。
半導体薄膜をなどを選択除去する。
上記のように、半導体薄膜や低抵抗半導体薄膜の膜厚を
極めて薄くすると、大部分の光は半導体薄膜や低抵抗半
導体薄膜を殆ど透過するので、フォトレジストを塗布後
、絶縁基盤の裏面から露光。
極めて薄くすると、大部分の光は半導体薄膜や低抵抗半
導体薄膜を殆ど透過するので、フォトレジストを塗布後
、絶縁基盤の裏面から露光。
現像して形成したフォトレジストの平面形状をマスクと
して、半導体薄膜や低抵抗半導体薄膜を選択除去できる
ので、マスク合わせの工程を大幅に減らすことができる
。
して、半導体薄膜や低抵抗半導体薄膜を選択除去できる
ので、マスク合わせの工程を大幅に減らすことができる
。
〔実施例］
第１図に１本発明による薄膜トランジスタの一構造例を
、アクティブマトリクス液晶表示装置に通用した例を示
す。第１図（ａ）は本発明の薄膜トランジスタの平面図
である。第１図（ｂ）は第１図（ａ）のＡ−Ａ″線に沿
った断面図である。
、アクティブマトリクス液晶表示装置に通用した例を示
す。第１図（ａ）は本発明の薄膜トランジスタの平面図
である。第１図（ｂ）は第１図（ａ）のＡ−Ａ″線に沿
った断面図である。
本発明を非晶質シリコンを用いる例で説明すれば。
薄膜トランジスタはガラス等の透明絶縁膜基板１の上に
形成された導電膜からなるゲート電極２とその上のゲー
ト絶縁膜３．ゲート絶縁膜３の上に形成された非晶質シ
リコン膜４．非晶質シリコン膜４とその両端で接するソ
ース電極５とドレイン電極６からなる。ソース電極５と
ドレイン電極６は低抵抗半導体薄膜７と透明導電膜８の
二層膜からなる。特徴的なことはゲート電極２と非晶質
シリコンｌ！Ｊ４がゲート電極延在部を含めほぼ同一形
状の島状領域２として形成されている点と透明導電膜８
の一部の端が低抵抗半導体薄膜７の一部の端とほぼ一致
している点である。第１図（ａ）の平面図から明らかな
ように、パターニングは原則的に２種のみである。
形成された導電膜からなるゲート電極２とその上のゲー
ト絶縁膜３．ゲート絶縁膜３の上に形成された非晶質シ
リコン膜４．非晶質シリコン膜４とその両端で接するソ
ース電極５とドレイン電極６からなる。ソース電極５と
ドレイン電極６は低抵抗半導体薄膜７と透明導電膜８の
二層膜からなる。特徴的なことはゲート電極２と非晶質
シリコンｌ！Ｊ４がゲート電極延在部を含めほぼ同一形
状の島状領域２として形成されている点と透明導電膜８
の一部の端が低抵抗半導体薄膜７の一部の端とほぼ一致
している点である。第１図（ａ）の平面図から明らかな
ように、パターニングは原則的に２種のみである。
第３図には９本発明による薄膜トランジスタの製造方法
を、第１図の本発明の薄膜トランジスタに通用した例を
示す。
を、第１図の本発明の薄膜トランジスタに通用した例を
示す。
第３図（ａ）は、ガラス、石英等の透明絶縁基板ｌの上
に導電Ｉｒ！！１０を堆積し、フォトレジスト１１を選
択的にパターニングした状態を示す。導電膜１０として
Ｃｒ、Ｍｏ、Ｗ、Ａ１．Ａｕ等の金属膜あるいはこれら
の多層膜を用いた例を示した。
に導電Ｉｒ！！１０を堆積し、フォトレジスト１１を選
択的にパターニングした状態を示す。導電膜１０として
Ｃｒ、Ｍｏ、Ｗ、Ａ１．Ａｕ等の金属膜あるいはこれら
の多層膜を用いた例を示した。
第３図（ｂ）は、フォトレジスト１１をマスクとして導
電膜１０を選択的にパターニングしてゲート電極２を形
成した後、ゲート絶縁膜３．非晶質シリコン膜４．低抵
抗半導体薄膜７を連続的に堆積し、その上にフォトレジ
スト１２を塗布し。
電膜１０を選択的にパターニングしてゲート電極２を形
成した後、ゲート絶縁膜３．非晶質シリコン膜４．低抵
抗半導体薄膜７を連続的に堆積し、その上にフォトレジ
スト１２を塗布し。
透明絶縁基板１の裏面からゲート電極２をマスクとして
露光、現像してパターニングした状態を示す。ゲート絶
縁膜３．半導体薄膜４．低抵抗半導体薄膜７は例えばプ
ラズマＣＶＤ法により、二酸化シリコン膜（または窒化
シリコン膜など）、非品質シリコン膜、不純物をドープ
した非晶質シリコン膜と連続的に堆積される。
露光、現像してパターニングした状態を示す。ゲート絶
縁膜３．半導体薄膜４．低抵抗半導体薄膜７は例えばプ
ラズマＣＶＤ法により、二酸化シリコン膜（または窒化
シリコン膜など）、非品質シリコン膜、不純物をドープ
した非晶質シリコン膜と連続的に堆積される。
第３図（Ｃ）は、フォトレジスト１２をマスクとして、
不純物をドープした非晶質シリコン膜。
不純物をドープした非晶質シリコン膜。
非晶質シリコン膜を選択的にパターニングした後。
透明導電膜８を堆積した後フォトレジスト１３を塗布し
、第二のバターニングをした状態を示す。
、第二のバターニングをした状態を示す。
透明導電膜８はスパッタ法、ＣＶＤ法などで堆積された
インジウム・スズ酸化物等からなる。第３図（Ｃ）のフ
ォトレジスト１３をマスクとして透明導電膜８を選択的
にパターニングすると第１図に示す本発明の１ｌｌ）ト
ランジスタ装置が完成する。
インジウム・スズ酸化物等からなる。第３図（Ｃ）のフ
ォトレジスト１３をマスクとして透明導電膜８を選択的
にパターニングすると第１図に示す本発明の１ｌｌ）ト
ランジスタ装置が完成する。
第４図（ａ）、 （ｂ）には、薄膜トランジスタ上に
保護膜を形成する場合の１本発明の製造方法の一実施例
を示す。
保護膜を形成する場合の１本発明の製造方法の一実施例
を示す。
第４図（ａ）は、 第１図で示す薄膜トランジスタ装置
の上にポリイミドなどの絶縁性保護膜１４を塗布または
堆積し５ その上にフォトレジスト１５を塗布し、透明
絶縁基板ｌの裏面からゲート電極２をマスクとして露光
、現像してバターニングした状態を示す。
の上にポリイミドなどの絶縁性保護膜１４を塗布または
堆積し５ その上にフォトレジスト１５を塗布し、透明
絶縁基板ｌの裏面からゲート電極２をマスクとして露光
、現像してバターニングした状態を示す。
第４図（ｂ）は、フォトレジスト１５をマスクとして絶
縁性保護膜１４を選択的に形成した状態を示す。絶縁性
保護膜１４の平面形状は、ゲート電極２とほぼ同じにな
ることは図から明らかである。
縁性保護膜１４を選択的に形成した状態を示す。絶縁性
保護膜１４の平面形状は、ゲート電極２とほぼ同じにな
ることは図から明らかである。
以上に説明した第３図（ａ）、 （ｂ）、 （ｃ）
第４図（ａ）、 （ｂ）の本発明の実施例では、絶縁
性保護膜１４の選択的形成を含めて２回のマスク工程で
製造できるので製造歩留りと製造コストを大幅に向上で
きる。また、半導体薄膜４と低抵抗半導体薄膜１２は同
一装置内で連続的に堆積できるので、二層の間に絶縁膜
が出来に＜＜、良好な電気的接触が実現できる。
第４図（ａ）、 （ｂ）の本発明の実施例では、絶縁
性保護膜１４の選択的形成を含めて２回のマスク工程で
製造できるので製造歩留りと製造コストを大幅に向上で
きる。また、半導体薄膜４と低抵抗半導体薄膜１２は同
一装置内で連続的に堆積できるので、二層の間に絶縁膜
が出来に＜＜、良好な電気的接触が実現できる。
以上のように１本発明によれば極めて薄い半導体薄膜を
用いて、薄膜トランジスタが容易に製作でき、工程数も
非常に少ない。アクティブマトリクス液晶表示装置を例
にとれば、従来の４〜６回のマスク工程が２回にでき、
コスト低減と高歩留り化が達成される。極薄の半導体薄
膜を用いるので、遮光が不要な上に、ソースとドレイン
間のチャンネル間抵抗が減少して、オン電流の大きな薄
膜トランジスタが得られる利点がある。
用いて、薄膜トランジスタが容易に製作でき、工程数も
非常に少ない。アクティブマトリクス液晶表示装置を例
にとれば、従来の４〜６回のマスク工程が２回にでき、
コスト低減と高歩留り化が達成される。極薄の半導体薄
膜を用いるので、遮光が不要な上に、ソースとドレイン
間のチャンネル間抵抗が減少して、オン電流の大きな薄
膜トランジスタが得られる利点がある。
本半導体薄膜を主にアクティブマトリクス液晶表示装置
を例に述べたが、他の薄膜トランジスタ装置例えば薄膜
トランジスタ集積回路、イメージセンサ−１薄膜トラン
ジスタを撮像や画像装置等にも適用できる。また半導体
薄膜として非晶質シリコンを例にとって説明したが多結
晶シリコン。
を例に述べたが、他の薄膜トランジスタ装置例えば薄膜
トランジスタ集積回路、イメージセンサ−１薄膜トラン
ジスタを撮像や画像装置等にも適用できる。また半導体
薄膜として非晶質シリコンを例にとって説明したが多結
晶シリコン。
ビームアニールされたｉ膜半導体や他の材料にも適用可
能である。
能である。
本発明により、薄膜トランジスタ装置の低コスト化が可
能になるので、更に応用範囲が拡がり工業的価値が高い
。
能になるので、更に応用範囲が拡がり工業的価値が高い
。
第１図（ａ）は本発明による薄膜トランジスタの平面図
、第１図（ｂ）は第１図（ａ）のＡ−Ａ’線に沿った断
面図、第２図は従来の薄膜トランジスタの構造を示す断
面図、第３図（ａ）乃至（Ｃ）は本発明の製造方法を示
す工程順断面図である。 第４図（ａ）と（ｂ）は本発明の他の製造方法を示す工
程順断面図である。 １−・−−一−−−−透明絶縁基板 ２〜−−−−・−一−−ゲート電極 ３ −−−−−−−−−ゲート絶縁膜 ４−・−・・非晶質シリコン膜 ５−・・−＝−・ソース電極 ６−・−・−−−一−−ドレイン電極 ？ −−−−−−−・・低抵抗半導体薄膜８−−−−
・−・・透明導電膜 １１．１２，１３．１５ −・・−−−−フォトレジス
ト１４−−−−・−絶縁性保護膜 以上 出願人 セイコー電子工業株式会社 代理人 弁理人 最 上 務 Ｉ 従来のＳ脹トつンジスタの断面図 第２図 々 （Ｃ）７− 薄膜トつンヅスタの製追工程１ｍ面図 第３図
、第１図（ｂ）は第１図（ａ）のＡ−Ａ’線に沿った断
面図、第２図は従来の薄膜トランジスタの構造を示す断
面図、第３図（ａ）乃至（Ｃ）は本発明の製造方法を示
す工程順断面図である。 第４図（ａ）と（ｂ）は本発明の他の製造方法を示す工
程順断面図である。 １−・−−一−−−−透明絶縁基板 ２〜−−−−・−一−−ゲート電極 ３ −−−−−−−−−ゲート絶縁膜 ４−・−・・非晶質シリコン膜 ５−・・−＝−・ソース電極 ６−・−・−−−一−−ドレイン電極 ？ −−−−−−−・・低抵抗半導体薄膜８−−−−
・−・・透明導電膜 １１．１２，１３．１５ −・・−−−−フォトレジス
ト１４−−−−・−絶縁性保護膜 以上 出願人 セイコー電子工業株式会社 代理人 弁理人 最 上 務 Ｉ 従来のＳ脹トつンジスタの断面図 第２図 々 （Ｃ）７− 薄膜トつンヅスタの製追工程１ｍ面図 第３図
Claims (11)
- （１）透明絶縁基板と、該基板上に形成されたゲート電
極と、該ゲート電極上に形成されたゲート絶縁膜と、該
ゲート絶縁膜上に形成された半導体薄膜と、該半導体薄
膜上に互いに離間して形成されたソース電極とドレイン
電極とからなる薄膜トランジスタにおいて、 前記ゲート電極と半導体薄膜とがゲート電極とほぼ同一
の平面形状に形成されたことを特徴とする薄膜トランジ
スタ装置。 - （２）前記ソース及びドレイン電極は、透明導電膜と、
金属膜と低抵抗半導体薄膜の少なくとも一方とからなる
ことを特徴とする特許請求の範囲第１項記載の薄膜トラ
ンジスタ装置。 - （３）前記ゲート電極と半導体薄膜と低抵抗半導体薄膜
の一部の端部は、ほぼ一致していることを特徴とする特
許請求の範囲第１項または２項記載の薄膜トランジスタ
装置。 - （４）前記半導体薄膜は５００オングストローム以下の
厚みを有することを特徴とする特許請求の範囲第１項か
ら第３項いずれかに記載の薄膜トランジスタ装置。 - （５）前記低抵抗半導体薄膜は３００オングストローム
以下の厚みを有することを特徴とする特許請求の範囲第
１項から第４項いずれかに記載の薄膜トランジスタ装置
。 - （６）前記半導体薄膜は表面保護膜で覆われており、該
表面保護膜の平面形状は前記ゲート電極とほぼ同一形状
に形成されたことを特徴とする特許請求の範囲第１項か
ら第５項いずれかに記載の薄膜トランジスタ装置。 - （７）ａ）透明絶縁基板上に第１導電膜からなるゲート
電極を選択的に形成する第１工程 ｂ）ゲート絶縁膜、半導体薄膜、低抵抗半導体薄膜を順
次連続して堆積する第２工程 ｃ）前記ゲート電極の少なくとも一部と平面的に重畳す
るように、前記低抵抗半導体薄膜と半導体薄膜を選択除
去する第３工程 ｄ）透明導電膜を堆積する第４工程 ｅ）前記透明導電膜と低抵抗半導体薄膜の不要部を少な
くとも除去する第５工程 とからなる薄膜トランジスタ装置の製造方法。 - （８）前記第３工程において、フォトレジストを塗布後
、透明絶縁基盤の裏面から露光、現像して形成したフォ
トレジストの平面形状をマスクとして、前記低抵抗半導
体薄膜と半導体薄膜を選択除去したことを特徴とする特
許請求の範囲第７項記載の薄膜トランジスタ装置の製造
方法。 - （９）ａ）透明絶縁基板上に第１導電膜からなるゲート
電極を選択的に形成する第１工程 ｂ）ゲート絶縁膜、半導体薄膜、低抵抗半導体薄膜を順
次連続して堆積する第２工程 ｃ）前記ゲート電極の少なくとも一部と平面的に重畳す
るように、前記低抵抗半導体薄膜と半導体薄膜を選択除
去する第３工程 ｄ）透明導電膜を堆積する第４工程 ｅ）前記透明導電膜と低抵抗半導体薄膜の不要部を少な
くとも除去する第５工程 ｆ）表面保護用絶縁膜を堆積する第６工程 ｇ）前記表面保護用絶縁膜を、前記ゲート電極と少なく
とも一部が重畳するように選択除去する第７工程 とからなる薄膜トランジスタ装置の製造方法。 - （１０）前記第３工程において、フォトレジストを塗布
後、透明絶縁基盤の裏面から露光、現像して形成したフ
ォトレジストの平面形状をマスクとして、前記低抵抗半
導体薄膜と半導体薄膜を選択除去したことを特徴とする
特許請求の範囲第９項記載の薄膜トランジスタ装置の製
造方法。 - （１１）前記第７工程において、フォトレジストを塗布
後、透明絶縁基盤の裏面から露光、現像して形成したフ
ォトレジストの平面形状をマスクとして、前記前記表面
保護用絶縁膜を選択除去したことを特徴とする、特許請
求の範囲第９項または第１０項記載の薄膜トランジスタ
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193285A JPH06101478B2 (ja) | 1985-02-20 | 1985-02-20 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193285A JPH06101478B2 (ja) | 1985-02-20 | 1985-02-20 | 薄膜トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61191072A true JPS61191072A (ja) | 1986-08-25 |
| JPH06101478B2 JPH06101478B2 (ja) | 1994-12-12 |
Family
ID=12344742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193285A Expired - Lifetime JPH06101478B2 (ja) | 1985-02-20 | 1985-02-20 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101478B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137479A (ja) * | 1986-11-29 | 1988-06-09 | Sharp Corp | 薄膜トランジスタ |
| JPS63142868A (ja) * | 1986-12-05 | 1988-06-15 | Sharp Corp | 薄膜トランジスタ |
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| US5327268A (en) * | 1992-02-19 | 1994-07-05 | Hitachi, Ltd. | Reflective type liquid crystal display with reversely staggered TFT structures |
-
1985
- 1985-02-20 JP JP3193285A patent/JPH06101478B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137479A (ja) * | 1986-11-29 | 1988-06-09 | Sharp Corp | 薄膜トランジスタ |
| JPH0529136B2 (ja) * | 1986-11-29 | 1993-04-28 | Sharp Kk | |
| JPS63142868A (ja) * | 1986-12-05 | 1988-06-15 | Sharp Corp | 薄膜トランジスタ |
| JPH0529137B2 (ja) * | 1986-12-05 | 1993-04-28 | Sharp Kk | |
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| US5327268A (en) * | 1992-02-19 | 1994-07-05 | Hitachi, Ltd. | Reflective type liquid crystal display with reversely staggered TFT structures |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06101478B2 (ja) | 1994-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI311815B (en) | Thin film transistor array panel and manufacturing method thereof | |
| US7189998B2 (en) | Thin film transistor array panel for a liquid crystal display | |
| JP2776083B2 (ja) | 液晶表示装置およびその製造方法 | |
| JPH0242761A (ja) | アクティブマトリクス基板の製造方法 | |
| JPS59208783A (ja) | 薄膜トランジスタ | |
| JP2002246607A (ja) | 薄膜トランジスタ基板及びその製造方法 | |
| US5998230A (en) | Method for making liquid crystal display device with reduced mask steps | |
| JPH11133455A (ja) | 液晶表示装置の製造方法 | |
| US8093595B2 (en) | Thin film array panel and manufacturing method thereof | |
| JPS61225869A (ja) | 薄膜トランジスタ装置とその製造方法 | |
| JP2678044B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JPS61191072A (ja) | 薄膜トランジスタとその製造方法 | |
| JPH0824185B2 (ja) | 薄膜トランジスタ装置とその製造方法 | |
| JPH0225038A (ja) | シリコン薄膜トランジスタおよびシリコン薄膜トランジスタの製造方法 | |
| KR100192507B1 (ko) | 티에프티-엘씨디의 구조 및 제조방법 | |
| JPS6273669A (ja) | 薄膜トランジスタ装置の製造方法 | |
| TW400653B (en) | Thin film transistor, LCD having thin film transistors, and method for making TFT array board | |
| TWI445176B (zh) | 薄膜電晶體陣列面板及其製造方法 | |
| JPH0618921A (ja) | マトリックス型表示装置 | |
| US5834344A (en) | Method for forming high performance thin film transistor structure | |
| US5751017A (en) | Thin film transistor having double gate insulating layer | |
| JPH0384963A (ja) | 薄膜トランジスタ | |
| JPH04326769A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPS61187369A (ja) | 薄膜トランジスタの製造方法 | |
| JP3340782B2 (ja) | 薄膜半導体素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |