JPH0529137B2 - - Google Patents
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- JPH0529137B2 JPH0529137B2 JP61291222A JP29122286A JPH0529137B2 JP H0529137 B2 JPH0529137 B2 JP H0529137B2 JP 61291222 A JP61291222 A JP 61291222A JP 29122286 A JP29122286 A JP 29122286A JP H0529137 B2 JPH0529137 B2 JP H0529137B2
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- JP
- Japan
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- layer
- thin film
- gate electrode
- active layer
- insulating substrate
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78666—Amorphous silicon transistors with normal-type structure, e.g. with top gate
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- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
この発明はアモルフアスシリコンから成る半導
体膜を用いた薄膜トランジスタに関し、特に液晶
パネルと組合わせることにより表示装置として用
いる場合の背面照明に起因する薄膜トランジスタ
のoff抵抗の低下を防止する技術に関する。
体膜を用いた薄膜トランジスタに関し、特に液晶
パネルと組合わせることにより表示装置として用
いる場合の背面照明に起因する薄膜トランジスタ
のoff抵抗の低下を防止する技術に関する。
(ロ) 従来の技術
今日、ガラス等の絶縁性基板上に薄膜トランジ
スタをマトリクス状に配設し、液晶等と組合わせ
た大容量表示装置の研究及び実用化が活発に行な
われている。殊にａ−Si（アモルフアスシリコン）
半導体膜を用いた薄膜トランジスタは、絶縁性基
板に廉化であるガラスが使用できること、大面積
化が可能なこと等の理由から有望視されている。
スタをマトリクス状に配設し、液晶等と組合わせ
た大容量表示装置の研究及び実用化が活発に行な
われている。殊にａ−Si（アモルフアスシリコン）
半導体膜を用いた薄膜トランジスタは、絶縁性基
板に廉化であるガラスが使用できること、大面積
化が可能なこと等の理由から有望視されている。
さて、ａ−Si半導体膜を用いた従来の薄膜トラ
ンジスタTbは、その構成が第８図に示すとおり
であつた。つまり、ゲート絶縁膜３ｂ上に積層さ
れた能動層４ｂはゲート電極２ｂに対応するより
も広く、又能動層４ｂ及び、ソース領域５ｂとド
レイン領域６ｂを形成するn+型アモルフアスシ
リコン半導体膜の厚さに工夫がなされていなかつ
た。なお、７ｂと８ｂは、それぞれソース電極と
ドレイン電極である。
ンジスタTbは、その構成が第８図に示すとおり
であつた。つまり、ゲート絶縁膜３ｂ上に積層さ
れた能動層４ｂはゲート電極２ｂに対応するより
も広く、又能動層４ｂ及び、ソース領域５ｂとド
レイン領域６ｂを形成するn+型アモルフアスシ
リコン半導体膜の厚さに工夫がなされていなかつ
た。なお、７ｂと８ｂは、それぞれソース電極と
ドレイン電極である。
(ハ) 発明が解決しようとする問題点
薄膜トランジスタTbを液晶と組合わせて表示
装置を構成して用いる場合、絶縁性基板１ｂであ
るガラス板側に背面照明を置く。この時、薄膜ト
ランジスタTbをoff状態（ゲート電極２ｂに負電
圧を印加）において能動層baのゲート電極２ｂ
に対して自己整合していない部位にキヤリアが生
じoff抵抗が下がるという問題があつた。
装置を構成して用いる場合、絶縁性基板１ｂであ
るガラス板側に背面照明を置く。この時、薄膜ト
ランジスタTbをoff状態（ゲート電極２ｂに負電
圧を印加）において能動層baのゲート電極２ｂ
に対して自己整合していない部位にキヤリアが生
じoff抵抗が下がるという問題があつた。
この問題を解決する手段として、ａ−Si半導体
膜からなる能動層４ｂの厚さを薄くするという方
法がある。因みに、能動層４ｂの厚さを100Å以
下とした場合では能動層４ｂに背面照明による影
響は観察されない、しかし、この能動層４ｂの厚
さをある程度より薄くすると、on状態の抵抗が
高くなるという問題が生じる。
膜からなる能動層４ｂの厚さを薄くするという方
法がある。因みに、能動層４ｂの厚さを100Å以
下とした場合では能動層４ｂに背面照明による影
響は観察されない、しかし、この能動層４ｂの厚
さをある程度より薄くすると、on状態の抵抗が
高くなるという問題が生じる。
又、光シールドを形成することによつてキヤリ
アの発生を防ぐ方法が考えられる。しかし、光シ
ールドを形成すると、製造上の工程数が増加し、
歩留りが悪くコストが高くつくという問題が生じ
る。
アの発生を防ぐ方法が考えられる。しかし、光シ
ールドを形成すると、製造上の工程数が増加し、
歩留りが悪くコストが高くつくという問題が生じ
る。
更に、薄膜トランジスタTbを、能動層４ｂが
ゲート絶縁層３ｂ上の対応する部位に位置し且つ
ゲート電極２ｂと同じ形状となる構成のものとす
る方法が考えられる。しかし、薄膜トランジスタ
がこの構成となるように通常のマスクアライメン
トを用いて形成すると、アライメント誤差やサイ
ドエツチ等を見込まなければならず薄膜トランジ
スタのサイズは大きくなる。従つて、薄膜トラン
ジスタのサイズが大きいと表示装置における開口
率が低下し又ゲートドレイン間の負荷容量が増加
し、結果的に本来の目的である表示装置の大面積
化が強くは望めないということになる。
ゲート絶縁層３ｂ上の対応する部位に位置し且つ
ゲート電極２ｂと同じ形状となる構成のものとす
る方法が考えられる。しかし、薄膜トランジスタ
がこの構成となるように通常のマスクアライメン
トを用いて形成すると、アライメント誤差やサイ
ドエツチ等を見込まなければならず薄膜トランジ
スタのサイズは大きくなる。従つて、薄膜トラン
ジスタのサイズが大きいと表示装置における開口
率が低下し又ゲートドレイン間の負荷容量が増加
し、結果的に本来の目的である表示装置の大面積
化が強くは望めないということになる。
この発明は上述の事情に鑑みてなされたもので
あり、液晶と組合わせて表示装置を構成して用い
る場合において、off抵抗とon抵抗が所定の値に
確保され、コストが高くならず、更には表示装置
の大面積化に支障のない薄膜トランジスタを提供
するものである。
あり、液晶と組合わせて表示装置を構成して用い
る場合において、off抵抗とon抵抗が所定の値に
確保され、コストが高くならず、更には表示装置
の大面積化に支障のない薄膜トランジスタを提供
するものである。
(ニ) 問題点を解決するための手段
この発明は、不透明金属のゲート電極を利用し
てゲート電極と自己整合された形状の能動層、及
びソース領域とドレイン領域を形成した薄膜トラ
ンジスタである。
てゲート電極と自己整合された形状の能動層、及
びソース領域とドレイン領域を形成した薄膜トラ
ンジスタである。
その詳細な構成は、絶縁性基板上に不透明な金
属からなるゲート電極が積層され、さらに該ゲー
ト電極と前記絶縁性基板面上にゲート絶縁層が積
層され、該ゲート絶縁層上には厚さが共に100Å
以上で双方の合計膜厚が1000Å以下であるアモル
フアスシリコン半導体膜とアモルフアスシリコン
コンタクト膜とが前記ゲート電極と自己整合され
た輪郭形状で積層されかつ該アモルフアスシリコ
ンコンタクト膜はソース領域とドレイン領域に分
離され、該ソース領域とドレイン領域にはそれぞ
れソース電極とドレイン電極が接合していること
を特徴とする薄膜トランジスタである。
属からなるゲート電極が積層され、さらに該ゲー
ト電極と前記絶縁性基板面上にゲート絶縁層が積
層され、該ゲート絶縁層上には厚さが共に100Å
以上で双方の合計膜厚が1000Å以下であるアモル
フアスシリコン半導体膜とアモルフアスシリコン
コンタクト膜とが前記ゲート電極と自己整合され
た輪郭形状で積層されかつ該アモルフアスシリコ
ンコンタクト膜はソース領域とドレイン領域に分
離され、該ソース領域とドレイン領域にはそれぞ
れソース電極とドレイン電極が接合していること
を特徴とする薄膜トランジスタである。
(ホ) 作用
能動層のゲート電極に自己整合する形状は、絶
縁性基板側からの光とポジ型フオトレジストによ
り形成されるレジストをマスクとして、エツチン
グすると簡便に得られる。
縁性基板側からの光とポジ型フオトレジストによ
り形成されるレジストをマスクとして、エツチン
グすると簡便に得られる。
(ヘ) 実施例
この発明を第１〜７図に示す実施例に基づき詳
述するが、これによつてこの発明が限定されるも
のではない。
述するが、これによつてこの発明が限定されるも
のではない。
薄膜トランジスタＴの構成は第１図に示すとお
りであり、１は絶縁性基板、２はゲート電極、３
はゲート絶縁層、４は能動層、５はソース領域、
６はドレイン領域、７はソース電極、８はドレイ
ン電極である。
りであり、１は絶縁性基板、２はゲート電極、３
はゲート絶縁層、４は能動層、５はソース領域、
６はドレイン領域、７はソース電極、８はドレイ
ン電極である。
絶縁性基板１は、厚さが約１mmのガラス板であ
る。ゲート電極２は、Ta，Cr，Mo，Al，Ｗを
材料としていて不透明である。能動層４は、ａ−
Si膜からなり、絶縁性基板１側からの光がポジ型
フオトレジスト層へ照射しゲート電極２に対応す
る部位のみが残つて得られたレジスト９をマスク
としてエツチングし、ゲート電極２に自己整合し
て形状となつている。ソース領域５とドレイン領
域６は、リンドープによるn+型ａ−Si膜から形成
されている。ソース電極７とドレイン電極８は、
金属膜から形成されている。
る。ゲート電極２は、Ta，Cr，Mo，Al，Ｗを
材料としていて不透明である。能動層４は、ａ−
Si膜からなり、絶縁性基板１側からの光がポジ型
フオトレジスト層へ照射しゲート電極２に対応す
る部位のみが残つて得られたレジスト９をマスク
としてエツチングし、ゲート電極２に自己整合し
て形状となつている。ソース領域５とドレイン領
域６は、リンドープによるn+型ａ−Si膜から形成
されている。ソース電極７とドレイン電極８は、
金属膜から形成されている。
能動層４の厚さは、200〜300Åである。又、ソ
ース領域５とドレイン領域６であるn+型ａ−Si膜
の厚さは、100〜500Å（200〜300Å）である。こ
れらの値は、on状態の抵抗を所定以下に確保し、
且つ能動層４を形成するためのポジ型フオトレジ
スト層９Ａに絶縁性基板１側からの光を効果があ
るように照射する場合を実験的に求めた値であ
る。なお、この実験的に求めた値には幅があり、
能動層４の厚さとn+型ａ−Si膜５Ａの厚さが共に
100Å以上で且つ両者の合計の厚さが1000Å以下
であれば所定の薄膜トランジスタＴは得られる。
ース領域５とドレイン領域６であるn+型ａ−Si膜
の厚さは、100〜500Å（200〜300Å）である。こ
れらの値は、on状態の抵抗を所定以下に確保し、
且つ能動層４を形成するためのポジ型フオトレジ
スト層９Ａに絶縁性基板１側からの光を効果があ
るように照射する場合を実験的に求めた値であ
る。なお、この実験的に求めた値には幅があり、
能動層４の厚さとn+型ａ−Si膜５Ａの厚さが共に
100Å以上で且つ両者の合計の厚さが1000Å以下
であれば所定の薄膜トランジスタＴは得られる。
この発明の薄膜トランジスタＴは上述したよう
に構成されており、液晶と組合わせて表示装置
（図示省略）を構成して用いる場合において、絶
縁性基板１側から光を照射しても能動層４にキヤ
リアが生じることはなく、従つてoff状態でoff抵
抗が下がることはない。つまり、以下に述べる実
験結果のとおりである。能動層４の厚さが200Å
で、大きさが10μm×12μmである薄膜トランジス
タＴを、液晶と組合わせて表示装置を構成して用
いる場合において、ソース−ドレイ間の電圧VSD
＝10Vで、絶縁性基板１側から照度が104Lxの光
を照射した際、ドレイン領域６に流れる電流Idと
ゲート−ドレイン間の電圧VGDとの関係を示すId
−VGD特性曲線は第２図C1で表わされるものであ
つた。因に、絶縁性基板１側から光照射がない場
合のId−VGD特性曲線はC2であり、従来例におい
て絶縁性基板１ｂ側から照度が104Lxの光を照射
した場合にId−VGD特性曲線C3であつた。VGDの
−20v〜−3vにおいてoff特性の改善が明らかに認
められる。
に構成されており、液晶と組合わせて表示装置
（図示省略）を構成して用いる場合において、絶
縁性基板１側から光を照射しても能動層４にキヤ
リアが生じることはなく、従つてoff状態でoff抵
抗が下がることはない。つまり、以下に述べる実
験結果のとおりである。能動層４の厚さが200Å
で、大きさが10μm×12μmである薄膜トランジス
タＴを、液晶と組合わせて表示装置を構成して用
いる場合において、ソース−ドレイ間の電圧VSD
＝10Vで、絶縁性基板１側から照度が104Lxの光
を照射した際、ドレイン領域６に流れる電流Idと
ゲート−ドレイン間の電圧VGDとの関係を示すId
−VGD特性曲線は第２図C1で表わされるものであ
つた。因に、絶縁性基板１側から光照射がない場
合のId−VGD特性曲線はC2であり、従来例におい
て絶縁性基板１ｂ側から照度が104Lxの光を照射
した場合にId−VGD特性曲線C3であつた。VGDの
−20v〜−3vにおいてoff特性の改善が明らかに認
められる。
しかも、能動層４が一定以上の厚さを持つてい
ることからon状態においてon抵抗が高くなるこ
とはない。又、能動層４の形成は、絶縁性基板１
側からの光とポジ型フオトレジスト層９Ａとによ
つてゲート電極２に自己整合した形状のレジスト
９をマスクとして用いて行つているので、薄膜ト
ランジスタＴの製造が簡便で煩雑になることはな
く、又サイズが大きくなることはない。
ることからon状態においてon抵抗が高くなるこ
とはない。又、能動層４の形成は、絶縁性基板１
側からの光とポジ型フオトレジスト層９Ａとによ
つてゲート電極２に自己整合した形状のレジスト
９をマスクとして用いて行つているので、薄膜ト
ランジスタＴの製造が簡便で煩雑になることはな
く、又サイズが大きくなることはない。
以下において、薄膜トランジスタＴの製造方法
を説明する。ガラス板からなる絶縁性基板１上
に、Taを材料として所望形状のゲート電極２を
積層する（第３図を参照）。
を説明する。ガラス板からなる絶縁性基板１上
に、Taを材料として所望形状のゲート電極２を
積層する（第３図を参照）。
絶縁性基板１のゲート電極２を積層した側の面
の全てにPCVDによつてゲート絶縁層３を、その
ゲート絶縁層３上に厚さが200Åのａ−Si半導体
層４Ａを、更にそのａ−Si半導体層４Ａ上の厚さ
が200〜300Åのリンドープのn+型ａ−Si層５Ａ
を、加えてこのn+a−Si層５Ａ上にポジ型フオト
レジスト層９Ａを積層する（第４図を参照）。
の全てにPCVDによつてゲート絶縁層３を、その
ゲート絶縁層３上に厚さが200Åのａ−Si半導体
層４Ａを、更にそのａ−Si半導体層４Ａ上の厚さ
が200〜300Åのリンドープのn+型ａ−Si層５Ａ
を、加えてこのn+a−Si層５Ａ上にポジ型フオト
レジスト層９Ａを積層する（第４図を参照）。
絶縁性基板１側から露光し、不透明であるゲー
ト電極２をフオトマスクとして作用させて、n+
型ａ−Si層５Ａ上にゲート電極２に対して自己整
合した形状のレジスト９を形成する（第５図を参
照）。なお、この時n+型ａ−Si層５Ａとａ−Si半
導体層４Ａとの合計の厚さが1000Å以下であるこ
とより、ポジ型フオトレジスト層９Ａに光が効果
的に働く。
ト電極２をフオトマスクとして作用させて、n+
型ａ−Si層５Ａ上にゲート電極２に対して自己整
合した形状のレジスト９を形成する（第５図を参
照）。なお、この時n+型ａ−Si層５Ａとａ−Si半
導体層４Ａとの合計の厚さが1000Å以下であるこ
とより、ポジ型フオトレジスト層９Ａに光が効果
的に働く。
レジスト９をマスクとして、n+型ａ−Si層５Ａ
及びａ−Si半導体層４ａをエツチングしてゲート
電極２に対して自己整合した形状のn+型ａ−Si層
５Ｂ及び能動層４を形成する。その後、レジスト
９を除去する（第６図を参照）。
及びａ−Si半導体層４ａをエツチングしてゲート
電極２に対して自己整合した形状のn+型ａ−Si層
５Ｂ及び能動層４を形成する。その後、レジスト
９を除去する（第６図を参照）。
n+型ａ−Si層５Ｂのある側の面全てに金属層７
Ａを積層し、金属層７Ａのn+型ａ−Si層５Ｂの中
央部を除いた部位上部にフオトレジスト１０を積
層する（第７図を参照）。
Ａを積層し、金属層７Ａのn+型ａ−Si層５Ｂの中
央部を除いた部位上部にフオトレジスト１０を積
層する（第７図を参照）。
このフオトレジスト１０をマスクとして金属層
７Ａ及びn+型ａ−Si層５Ｂをエツチングし、ソー
ス領域５とドレイン領域６、及びソース電極７と
ドレイン電極８を形成する。この後、フオトレジ
スト１０を除去する（第１図を参照）。
７Ａ及びn+型ａ−Si層５Ｂをエツチングし、ソー
ス領域５とドレイン領域６、及びソース電極７と
ドレイン電極８を形成する。この後、フオトレジ
スト１０を除去する（第１図を参照）。
(ト) 発明の効果
この発明は、液晶と組合せて表示装置として用
いる場合に、ゲート電極に負電圧を印加したoff
状態においても能動層からのキヤリアの発生を防
いでいてoff抵抗が所定の値に保たれるとともに、
on状態において抵抗が高くなることはなく、又
製造が煩雑で歩留りが悪くなるということがない
ことによりコスト高とならず、更にサイズが大き
くならないことにより表示装置の大面積化に支障
のない薄膜トランジスタである。
いる場合に、ゲート電極に負電圧を印加したoff
状態においても能動層からのキヤリアの発生を防
いでいてoff抵抗が所定の値に保たれるとともに、
on状態において抵抗が高くなることはなく、又
製造が煩雑で歩留りが悪くなるということがない
ことによりコスト高とならず、更にサイズが大き
くならないことにより表示装置の大面積化に支障
のない薄膜トランジスタである。
第１図はこの発明の一実施例を示す構成説明
図、第２図はこの実施例及び従来例の特性を示す
説明図、第３〜７図はこの実施例の製造過程を示
す構成説明図、第８図は従来例の第１図相当図で
ある。 Ｔ……薄膜トランジスタ、１……絶縁性基板、
２……ゲート電極、４……能動層、５……ソース
領域、６……ドレイン領域、９……レジスト。
図、第２図はこの実施例及び従来例の特性を示す
説明図、第３〜７図はこの実施例の製造過程を示
す構成説明図、第８図は従来例の第１図相当図で
ある。 Ｔ……薄膜トランジスタ、１……絶縁性基板、
２……ゲート電極、４……能動層、５……ソース
領域、６……ドレイン領域、９……レジスト。
１ ボンデイングパツドとなる金属導体の配置位
置に対応する領域に所定の埋込み層が設けられ、
且つ、前記領域に対応して酸化膜が除去されて前
記酸化膜による段差が形成される半導体基板と、
前記埋込み層の上に配置される前記ボンデイング
パツドとなる金属導体と、を備えることを特徴と
するMOS集積回路装置。
置に対応する領域に所定の埋込み層が設けられ、
且つ、前記領域に対応して酸化膜が除去されて前
記酸化膜による段差が形成される半導体基板と、
前記埋込み層の上に配置される前記ボンデイング
パツドとなる金属導体と、を備えることを特徴と
するMOS集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29122286A JPS63142868A (ja) | 1986-12-05 | 1986-12-05 | 薄膜トランジスタ |
| EP87310516A EP0270323B1 (en) | 1986-11-29 | 1987-11-27 | Method of manufacture of a thin-film transistor |
| DE3752301T DE3752301T2 (de) | 1986-11-29 | 1987-11-27 | Verfahren zur Herstellung eines Dünnschichttransistors |
| US07/125,961 US4862234A (en) | 1986-11-29 | 1987-11-27 | Thin-film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29122286A JPS63142868A (ja) | 1986-12-05 | 1986-12-05 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142868A JPS63142868A (ja) | 1988-06-15 |
| JPH0529137B2 true JPH0529137B2 (ja) | 1993-04-28 |
Family
ID=17766051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29122286A Granted JPS63142868A (ja) | 1986-11-29 | 1986-12-05 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142868A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6119072A (ja) * | 1984-07-06 | 1986-01-27 | Nippon Nenryo Gijutsu Kaihatsu Kk | 燃料電池発電プラント |
| JPS61191072A (ja) * | 1985-02-20 | 1986-08-25 | Seiko Instr & Electronics Ltd | 薄膜トランジスタとその製造方法 |
-
1986
- 1986-12-05 JP JP29122286A patent/JPS63142868A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6119072A (ja) * | 1984-07-06 | 1986-01-27 | Nippon Nenryo Gijutsu Kaihatsu Kk | 燃料電池発電プラント |
| JPS61191072A (ja) * | 1985-02-20 | 1986-08-25 | Seiko Instr & Electronics Ltd | 薄膜トランジスタとその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63142868A (ja) | 1988-06-15 |
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|---|---|---|---|
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