CN111200024A - 具有垂直结构的晶体管和电子装置 - Google Patents

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Abstract

具有垂直结构的晶体管和电子装置。一种电子装置包括：面板；驱动器电路，其被配置为驱动所述面板；以及晶体管，其被设置在所述面板中，所述晶体管包括：第一电极，其被设置在基板上，绝缘图案，其被设置在所述基板上，所述绝缘图案与所述第一电极的边缘交叠，第二电极，其被设置在所述绝缘图案的上表面上，有源层，其被设置在所述第一电极、所述绝缘图案和所述第二电极上，栅极绝缘膜，其被设置在所述有源层上，以及栅极，其被设置在所述栅极绝缘膜上。

Description

具有垂直结构的晶体管和电子装置
技术领域
示例实施方式涉及一种具有垂直结构的晶体管和电子装置。
背景技术
响应于信息社会的发展，对诸如显示装置和照明装置之类的一系列电子装置的各种需求正在增加。这种电子装置可以包括其中设置有数据线和选通线的面板、驱动数据线的数据驱动器以及驱动选通线的选通驱动器。
作为电子装置的关键组件的面板可以包括具有各种功能的大量晶体管以驱动面板。
因此，面板制造工艺不可避免地变得复杂和困难。然而，问题在于，如果追求简化工艺，则晶体管的性能会降低。
此外，晶体管应具有高水平的集成度，以实现电子装置的诸如高分辨率之类的优越特性。然而，由于与工艺、设计等相关的问题，致使晶体管的尺寸不能无限地减小。因此，希望调节晶体管占据的面积而不降低晶体管的特性。
发明内容
本公开的各个方面提供了一种能够实现短沟道和集成的具有垂直结构的晶体管和电子装置。
还提供了一种由于晶体管的高S因子而增加操作裕度的具有垂直结构的晶体管和电子装置。
还提供了一种有源层没有断裂(例如，在电路中没有不连续性)的具有垂直结构的晶体管和电子装置。
还提供了一种由于减小的装置面积而能够实现超高分辨率面板的具有垂直结构的晶体管和电子装置。
还提供了一种具有垂直结构的晶体管和电子装置，其中能够在减小非显示区域的尺寸的同时增加晶体管的驱动电流。
示例实施方式可以提供一种电子装置，该电子装置包括面板和驱动面板的驱动电路。
在电子装置中，示例实施方式可以提供一种设置在面板中的晶体管，该晶体管包括：第一电极，该第一电极被设置在基板上；绝缘图案，该绝缘图案被设置在基板上并与第一电极的一端交叠；第二电极，该第二电极被设置在绝缘图案的顶表面的一部分上；有源层，该有源层被设置在第一电极、绝缘图案和第二电极上；栅极绝缘膜，该栅极绝缘膜被设置在有源层上；以及栅极，该栅极被设置在栅极绝缘膜上。有源层的一端与第一电极交叠，有源层的另一端与第二电极交叠，沟道区域被设置在有源层的不与第一电极或第二电极交叠的部分中。沟道区域包括第一部分和第二部分，第一部分包括与绝缘图案的侧表面对应的区域，第二部分从第一部分延伸并且包括与绝缘图案的顶表面的不与第二电极交叠的一部分交叠的区域。栅极绝缘膜的在与绝缘图案的侧表面相对应的区域中的一部分的厚度比栅极绝缘膜的在与绝缘图案的顶表面的未与第二电极交叠的一部分交叠的区域中的一部分的厚度薄。
绝缘图案可以包括其宽度在垂直地远离基板的方向上增加的区域。
有源层的沟道区域的长度可以与绝缘图案的高度成正比。
栅极绝缘膜可以包括：第一栅极绝缘膜，该第一栅极绝缘膜被设置在有源层的顶表面上，以与第一电极的一部分和第二电极的一部分或全部交叠；第二栅极绝缘膜，第二栅极绝缘膜被设置在第一栅极绝缘膜上，以与有源层的沟道区域交叠。
第一栅极绝缘膜可以暴露有源层的设置在绝缘图案的侧表面上的一部分或全部。
第一栅极绝缘膜可以包括第一区域和第二区域，第一区域与有源层的一端和第一电极的一部分交叠，并且第二区域与有源层的另一端和第二电极的一部分或全部交叠。
第二区域可以设置在有源层的沟道区域中的与绝缘图案的一部分交叠而未与第二电极交叠的部分上。
第二栅极绝缘膜的最厚区域可以比第一栅极绝缘膜的最薄区域薄。
电子装置还可以包括设置在第一电极、绝缘图案和第二电极上并且设置在有源层下方的中间层。
中间层可以是厚度为
Figure BDA0002167598580000021
至
Figure BDA0002167598580000022
的无机膜。
中间层的厚度可以比第一栅极绝缘膜或第二栅极绝缘膜的厚度薄。
在晶体管被设置在显示区域中的情况下，钝化层可以覆盖晶体管的栅极，像素电极可以位于钝化层上，以通过钝化层中的孔与第一电极或第二电极电连接。可以将数据电压施加到栅极。
晶体管可以被设置在面板的显示区域中的多个子像素的每一个区域中。
晶体管可以被包括在面板的位于显示区域的外围的非显示区域中所设置的选通驱动器电路中。
在根据示例实施方式的具有垂直结构的晶体管和电子装置中，能够实现短沟道和集成。
在根据示例实施方式的具有垂直结构的晶体管和电子装置中，由于晶体管的高S因子，致使操作裕度增加。
在根据示例实施方式的具有垂直结构的晶体管和电子装置中，有源层没有断裂。
在根据示例实施方式的具有垂直结构的晶体管和电子装置中，由于减小的装置面积，致使能够实现超高分辨率面板。
在根据示例实施方式的具有垂直结构的晶体管和电子装置中，能够在减小非显示区域的尺寸的同时增加晶体管的驱动电流。
附记1.一种电子装置，该电子装置包括：
面板；
驱动器电路，所述驱动器电路被配置为驱动所述面板；以及
晶体管，所述晶体管被设置在所述面板中，所述晶体管包括：
第一电极，所述第一电极被设置在基板上，
绝缘图案，所述绝缘图案被设置在所述基板上，所述绝缘图案与所述第一电极的边缘交叠，
第二电极，所述第二电极被设置在所述绝缘图案的上表面上，
有源层，所述有源层被设置在所述第一电极、所述绝缘图案和所述第二电极上，
栅极绝缘膜，所述栅极绝缘膜被设置在所述有源层上，以及
栅极，所述栅极被设置在所述栅极绝缘膜上，
其中，所述有源层的第一部分与所述第一电极交叠，所述有源层的第二部分与所述第二电极交叠，并且所述有源层的沟道区域在所述有源层的第一部分与所述有源层的第二部分之间，并且
其中，所述沟道区域包括沿着所述绝缘图案的侧表面设置的第一沟道部和设置在所述绝缘图案的所述上表面的一部分上的第二沟道部，所述第二沟道部从所述第二电极的边缘延伸到所述第一沟道部。
附记2.根据附记1所述的电子装置，其中，所述栅极绝缘膜的第一部分与所述第二沟道部交叠并且具有第一厚度，并且所述栅极绝缘膜的第二部分沿着所述绝缘图案的所述侧表面设置并且具有比所述栅极绝缘膜的所述第一部分的第一厚度小的第二厚度。
附记3.根据附记1所述的电子装置，其中，所述绝缘图案的宽度在垂直地远离所述基板的方向上增加，或者
其中，所述绝缘图案相对于所述基板具有倒锥形形状。
附记4.根据附记1所述的电子装置，其中，所述有源层的所述沟道区域的长度与所述绝缘图案的高度成正比。
附记5.根据附记1所述的电子装置，其中，所述栅极绝缘膜包括：
第一栅极绝缘膜，所述第一栅极绝缘膜被设置在所述有源层的上表面上并且与所述第一电极的部分和所述第二电极的部分交叠；以及
第二栅极绝缘膜，所述第二栅极绝缘膜被设置在所述第一栅极绝缘膜上并且与所述有源层的所述沟道区域交叠。
附记6.根据附记5所述的电子装置，其中，所述第二栅极绝缘膜在相对于所述基板的垂直方向上与所述沟道区域交叠。
附记7.根据附记5所述的电子装置，其中，所述第一栅极绝缘膜暴露所述有源层的沿着所述绝缘图案的所述侧表面的一部分。
附记8.根据附记5所述的电子装置，其中，所述第一栅极绝缘膜被设置在所述有源层的整个沟道区域上，并且
其中，设置在所述第一沟道部上的所述第一栅极绝缘膜的厚度比设置在所述第二沟道部上的所述第一栅极绝缘膜的厚度薄。
附记9.根据附记5所述的电子装置，其中，所述第一栅极绝缘膜包括：
第一区域，所述第一区域与所述有源层的所述第一部分和所述第一电极的一部分交叠；以及
第二区域，所述第二区域与所述有源层的所述第二部分和所述第二电极的一部分交叠。
附记10.根据附记9所述的电子装置，其中，所述第一栅极绝缘膜的所述第二区域被设置在所述沟道区域的所述第二沟道部。
附记11.根据附记9所述的电子装置，其中，所述第一栅极绝缘膜包括：
第三区域，所述第三区域与所述有源层的所述第一沟道部交叠，并且
其中，所述第三区域暴露所述有源层的所述第一沟道部的一部分。
附记12.根据附记5所述的电子装置，其中，所述第二栅极绝缘膜的最厚区域比所述第一栅极绝缘膜的最薄区域薄。
附记13.根据附记5所述的电子装置，其中，所述第二栅极绝缘膜的密度比第一栅极绝缘膜的密度高，并且
其中，所述第二栅极绝缘膜的厚度变化小于所述第一栅极绝缘膜的厚度变化，或者所述第二栅极绝缘膜的厚度比所述第一栅极绝缘膜的厚度更均匀。
附记14.根据附记1所述的电子装置，其中，所述有源层包括非晶硅半导体或氧化物半导体。
附记15.根据附记1所述的电子装置，该电子装置还包括：
中间层，所述中间层被设置在所述第一电极、所述绝缘图案和所述第二电极上，
其中，所述中间层被设置在所述有源层的下方。
附记16.根据附记15所述的电子装置，其中，所述中间层的厚度小于第一栅极绝缘膜的厚度和第二栅极绝缘膜的厚度。
附记17.根据附记1所述的电子装置，其中，所述晶体管被设置在所述面板的显示区域中，
其中，钝化层覆盖所述晶体管的所述栅极，并且
其中，像素电极位于所述钝化层上，以通过所述钝化层中的孔电连接到所述第一电极或所述第二电极。
附记18.根据附记1所述的电子装置，其中，所述面板的显示区域中的多个子像素中的每一个包括附记1中的所述晶体管。
附记19.根据附记1所述的电子装置，其中，所述晶体管被包括在所述面板的位于显示区域的外围的非显示区域中的选通驱动器电路中。
附记20.根据附记1所述的电子装置，该电子装置还包括：
第二晶体管，所述第二晶体管被设置在所述基板上，
其中，所述第二晶体管包括：
第三电极，所述第三电极被设置在所述基板上；
第四电极，所述第四电极被设置在与所述第三电极的一部分交叠的第二绝缘图案上；
第二有源层，所述第二有源层连接在所述第三电极和所述第四电极之间，并且包括沿着所述第二绝缘图案的侧表面设置的第二沟道区域；
栅极绝缘膜，所述第二晶体管的所述栅极绝缘膜被设置在所述第二有源层上；以及
第二栅极，所述第二栅极被设置在所述栅极绝缘膜上，
其中，所述第二晶体管的所述第二有源层在所述第三电极和所述第四电极上方从所述第二沟道区域开始延伸，并且
其中，所述第二晶体管的在所述第二有源层的所述第二沟道区域上所设置的所述栅极绝缘膜的厚度与所述第二晶体管的在所述第三电极和所述第四电极上方延伸的所述第二有源层上所设置的所述栅极绝缘膜的厚度相同。
附记21.一种具有垂直结构的晶体管，该晶体管包括：
第一电极，所述第一电极被设置在基板上，
绝缘图案，所述绝缘图案被设置在所述基板上，所述绝缘图案与所述第一电极的边缘交叠，
第二电极，所述第二电极被设置在所述绝缘图案的上表面上，
有源层，所述有源层被设置在所述第一电极、所述绝缘图案和所述第二电极上，
栅极绝缘膜，所述栅极绝缘膜被设置在所述有源层上，以及
栅极，所述栅极被设置在所述栅极绝缘膜上，
其中，所述有源层的第一部分与所述第一电极交叠，所述有源层的第二部分与所述第二电极交叠，并且所述有源层的沟道区域在所述有源层的第一部分与所述有源层的第二部分之间，并且
其中，所述沟道区域包括沿着所述绝缘图案的侧表面设置的第一沟道部和设置在所述绝缘图案的所述上表面的一部分上的第二沟道部，所述第二沟道部从所述第二电极的边缘延伸到所述第一沟道部。
附记22.根据附记21所述的晶体管，其中，所述栅极绝缘膜的第一部分与所述第二沟道部交叠并且具有第一厚度，并且所述栅极绝缘膜的第二部分沿着所述绝缘图案的所述侧表面设置并且具有比所述栅极绝缘膜的所述第一部分的第一厚度小的第二厚度。
附记23.一种具有垂直结构的晶体管，该晶体管包括：
基板；
第一电极，所述第一电极被设置在所述基板上；
绝缘图案，所述绝缘图案设置在所述基板上以覆盖所述第一电极的端部；
第二电极，所述第二电极被设置在所述绝缘图案上；
有源层，所述有源层连接在所述第一电极和所述第二电极之间；
所述有源层的沟道区域，所述有源层的所述沟道区域沿着所述绝缘图案的侧表面并围绕所述绝缘图案的上边缘设置；
栅极，所述栅极被设置在所述有源层上；以及
栅极绝缘膜，所述栅极绝缘膜被设置在所述栅极和所述有源层之间。
附记24.根据附记23所述的晶体管，其中，所述栅极绝缘膜的上部在与所述绝缘图案的所述上边缘交叠的区域中具有第一厚度，并且
其中，所述栅极绝缘膜的沿着所述绝缘图案的所述侧表面设置的中部具有第二厚度，所述栅极绝缘膜的所述中部的所述第二厚度小于所述栅极绝缘膜的所述上部的所述第一厚度。
附记25.根据附记23所述的晶体管，其中，所述第一电极的边缘在垂直方向上与所述第二电极的边缘交叠。
附记26.根据附记23所述的晶体管，其中，所述第一电极的一部分位于所述绝缘图案的下表面下方，并且所述第二电极被设置在所述绝缘图案的最上表面上。
附记27.根据附记23所述的晶体管，其中，所述有源层与所述第一电极的上表面、所述绝缘图案的所述侧表面、所述绝缘图案的所述上边缘以及所述第二电极的上表面接触，并且
其中，所述绝缘图案的所述上边缘与所述第二电极间隔开。
附图说明
从以下结合附图的详细描述中，将更清楚地理解本公开的上述和其它目的、特征和优点，在附图中：
图1示出了根据实施方式的电子装置的示意性配置；
图2示出了根据实施方式的电子装置的系统；
图3示出了在面板是有机发光二极管(OLED)面板的情况下根据实施方式的面板中的子像素的结构；
图4示出了根据一个实施方式的单个子像素还包括电连接在驱动晶体管的第二节点与参考电压线之间的第二晶体管的三个晶体管和一个电容器(3T1C)结构；
图5示出了在面板是液晶显示(LCD)面板的情况下根据实施方式的面板中的子像素的结构；
图6示意性示出了根据实施方式的设置在面板中的选通驱动器电路；
图7示出了根据一个实施方式的具有垂直结构的晶体管；
图8示出了根据一个实施方式的绝缘图案的形状；
图9示出了根据另一实施方式的具有垂直结构的晶体管；
图10示出了根据一个实施方式的沟道区域的长度与第一电极和绝缘图案的布置结构的关系；
图11示出了根据另一实施方式的具有垂直结构的晶体管；
图12示出了根据一个实施方式的图11中的接触区域；
图13示出了根据实施方式的在子像素中将晶体管连接到像素电极的结构；以及
图14至17示出了根据实施方式的设置在子像素中的多个晶体管的结构。
具体实施方式
参照附图和实施方式的详细描述，本公开的优点和特征及其实现方法将变得显而易见。本公开不应被解释为限于本文所阐述的实施方式，而是可以以许多不同的形式实施。相反，提供这些实施方式是为了使本公开将是彻底的和完整的，并且将本公开的范围充分地传达给本领域普通技术人员。本公开的范围应由所附权利要求来限定。
为了说明示例实施方式而在附图中所绘制的形状、尺寸、比率、角度、数量等仅是说明性的，并且本公开不限于附图中所示的实施方式。在整个说明书中，相同的附图标记和符号将用于表示相同或相似的组件。在本公开的以下描述中，在本公开的主题可能由此变得不清楚的情况下，将省略合并到本公开中的已知功能和组件的详细描述。应当理解，除非明确地相反描述，否则本文使用的术语“包括”、“包含”、“具有”及其任何变型旨在涵盖非排它性内包含。除非明确地相反描述，否则本文使用的单数形式的组件的描述旨在包括复数形式的组件的描述。
在分析组件时，应该理解，即使在没有明确描述的情况下，组件也包括误差范围。
还应该理解，虽然诸如“第一”、“第二”、“A”、“B”、“(a)”和“(b)”之类的术语可以在本文中用于描述各种元件，但是这些术语仅用于将一个元件与其它元件区分开来。这些元件的本质、排序、顺序或数量不受这些术语的限制。可以理解，当一个元件被称为“连接”、“联接”或“链接”到另一元件时，它不仅可以“直接连接、联接或链接”到另一元件，而且也可以经由“中间”元件“间接连接、联接或链接”到另一元件。在相同的上下文中，将理解的是，当一个元件被称为形成在另一元件“上”、“上方”、“下方”或“旁边”时，它不仅可以直接位于另一元件之上或之下，而且还可以经由中间元件间接位于另一元件之上或之下。
另外，本文可以使用诸如“第一”和“第二”之类的术语来描述各种组件。然而，应该理解，这些组件不受这些术语的限制。这些术语仅用于将一个元件或组件与其它元件或组件区分开。因此，在下文中称为第一的第一元件可以是本公开的精神内的第二元件。
本公开的示例实施方式的特征(或组件)可以部分地或完全地彼此联接或组合，并且可以彼此协同工作或者可以以各种技术方法操作。另外，各个实施方式可以独立地实施或者可以与其它实施方式相关联地实施。
在下文中，将参照附图详细描述示例实施方式。图1示出了根据实施方式的电子装置的示意性配置。
根据实施方式的电子装置可包括显示装置、照明装置、发光装置等。为简洁起见，以下描述将主要集中在显示装置上。然而，以下描述可以以基本相同的方式不仅应用于显示装置，而且应用于诸如照明装置或发光装置之类的各种其它电子装置，只要包括晶体管即可。
根据实施方式的电子装置可以包括显示图像或发光的面板PNL和驱动面板PNL的驱动电路。
在面板PNL中，可以设置多条数据线DL和多条选通线GL，并且由多条选通线和多条数据线的交叉点限定的多个子像素SP可以以矩阵的形式排列。
在面板PNL中，多条数据线DL和多条选通线GL可以被设置成彼此交叉。例如，多条选通线GL可以按行或列排列，而多条数据线DL可以按列或行排列。在下面的描述中，为简洁起见，多条选通线GL将被视为按行排列，而多条数据线DL将被视为按列排列。
根据子像素结构等，可以在面板PNL中设置除了多条数据线DL和多条选通线GL之外的各种信号线。还可以设置驱动电压线、参考电压线、公共电压线等。
面板PNL可以是诸如液晶显示(LCD)面板和有机发光二极管(OLED)面板之类的各种类型的面板中的一种。
设置在面板PNL中的信号线的类型可以根据子像素结构、面板类型(例如，LCD面板或OLED面板)等而变化。另外，本文使用的术语“信号线”在概念上可以包括施加有信号的电极。
面板PNL可以包括显示图像的显示区域A/A和不显示图像的非显示区域N/A，非显示区域N/A位于显示区域A/A的外围。这里，非显示区域N/A也称为边框区域。
用于显示图像的多个子像素SP被设置在显示区域A/A中。
焊盘组件可以设置在非显示区域N/A中，其中数据驱动器DDR电连接到焊盘组件。将焊盘组件和多条数据线DL连接的多条数据链接线可以设置在非显示区域N/A中。这里，多条数据链接线可以是多条数据线DL到非显示区域N/A中的延伸部，或者是电连接到多条数据线DL的单独图案。
另外，选通驱动相关线可以设置在非显示区域N/A中，以经由与数据驱动器DDR电连接的焊盘组件将用于选通驱动的电压(或信号)传送到选通驱动器GDR。例如，选通驱动相关线可以包括：时钟线，通过其传送时钟信号；栅极电压线，通过其传送栅极电压VGH和VGL；选通驱动控制信号线，通过其传送各种控制信号以用于生成扫描信号；等等。与设置在显示区域A/A中的选通线GL不同，这些选通驱动相关线设置在非显示区域N/A中。
驱动面板PNL的驱动电路可以包括驱动多条数据线DL的数据驱动器DDR、驱动多条选通线GL的选通驱动器GDR、控制数据驱动器DDR和选通驱动器GDR的控制器CTR等。
数据驱动器DDR可以通过向多条数据线DL输出数据电压来驱动多条数据线DL。
选通驱动器GDR可以通过向多条选通线GL输出扫描信号来驱动多条选通线GL。
控制器CTR可以通过提供用于数据驱动器DDR和选通驱动器GDR的驱动操作的各种控制信号DCS和GCS来控制数据驱动器DDR和选通驱动器GDR的驱动操作。另外，控制器CTR可以向数据驱动器DDR提供图像数据DATA。
控制器CTR在各个帧实现的时间点开始扫描，将从外部源输入的图像数据转换为具有数据驱动器DDR可读的数据信号格式的图像数据DATA，输出转换后的图像数据DATA，并根据扫描在适当时间点控制数据驱动。
控制器CTR从外部源(例如，主机系统)接收包括垂直同步信号Vsync、水平同步信号Hsync、输入数据使能信号DE、时钟信号CLK等的定时信号，生成各种控制信号，并将各种控制信号输出到数据驱动器DDR和选通驱动器GDR，以控制数据驱动器DDR和选通驱动器GDR。
例如，控制器CTR输出包括选通起始脉冲GSP、选通移位时钟GSC、选通输出使能信号GOE等的各种选通控制信号GCS，以控制选通驱动器GDR。
另外，控制器CTR输出源起始脉冲SSP、源采样时钟SSC、源输出使能信号SOE等的各种数据控制信号DCS，以控制数据驱动器DDR。
控制器CTR可以是在典型的显示装置中使用的定时控制器，或者可以是包括定时控制器并执行其它控制功能的控制装置。
控制器CTR可以作为与数据驱动器DDR分离的组件来提供，或者可以作为与数据驱动器DDR集成(或组合)的集成电路(IC)来提供。
数据驱动器DDR从控制器CTR接收图像数据DATA，并将数据电压提供给多条数据线DL，以驱动多条数据线DL。数据驱动器DDR也称为源极驱动器。
数据驱动器DDR可以经由各种接口向控制器CTR发送各种信号以及从控制器CTR接收各种信号。
选通驱动器GDR通过向多条选通线GL依次提供扫描信号来依次驱动多条选通线GL。这里，选通驱动器GDR也称为扫描驱动器。
在控制器CTR的控制下，选通驱动器GDR将具有导通电压或截止电压的扫描信号依次提供给多条选通线GL。
如果选通驱动器GDR开启特定选通线，则数据驱动器DDR将从控制器CTR接收的图像数据DATA转换为模拟数据电压，并将该数据电压提供给多条数据线DL。
数据驱动器DDR可以设置在面板PNL的一侧(例如，面板PNL的上方或下方)。在一些情况下，根据驱动系统、面板的设计等，数据驱动器DDR可以设置在面板PNL的两侧(例如，面板PNL的上方和下方)。
选通驱动器GDR可以设置在面板PNL的一侧(例如，面板PNL的右侧或左侧)。在一些情况下，根据驱动系统、面板的设计等，选通驱动器GDR可以设置在面板PNL的两侧(例如，面板PNL的右侧和左侧)。
数据驱动器DDR可以包括一个或更多个源极驱动器IC(SDIC)。
源极驱动器IC中的每一个可以包括移位寄存器、锁存电路、数模转换器(DAC)、输出缓冲器等。在一些情况下，数据驱动器DDR还可以包括一个或更多个模数转换器(ADC)。
源极驱动器IC中每一个可以通过带载自动接合(TAB)或通过玻璃上芯片(COG)方法连接到面板PNL的接合焊盘，或者可以直接安装在面板PNL上。在一些情况下，源极驱动器IC中的每一个可以与面板PNL集成。另外，源极驱动器IC中的每一个可以使用膜上芯片(COF)结构来实现。在这种情况下，源极驱动器IC中的每一个可以被安装在电路膜上，以经由电路膜电连接到面板PNL中的数据线DL。
选通驱动器GDR可以包括多个选通驱动器电路(GDC)。这里，多个选通驱动器电路可以分别对应于多条选通线GL。
选通驱动器电路中的每一个可以包括移位寄存器、电平移位器等。
选通驱动器电路中的每一个可以通过TAB或COG方法连接到面板PNL的接合焊盘。另外，选通驱动器电路中的每一个可以使用COF结构来实现。在这种情况下，选通驱动器电路中的每一个可以被安装在电路膜上，以经由电路膜电连接到面板PNL中的选通线GL。另外，选通驱动器电路中的每一个可以使用设置在面板PNL内的面板内选通(GIP)结构来实现。也就是说，选通驱动器电路中的每一个可以直接设置在面板PNL中。
图2示出了根据实施方式的电子装置的系统。
参照图2，在根据实施方式的电子装置中，数据驱动器DDR可以使用诸如TAB结构、COG结构和COF结构之类的多个结构当中的COF结构来实现，而选通驱动器GDR可以使用诸如TAB结构、COG结构、COF结构和GIP结构之类的各种结构当中的GIP结构来实现。
数据驱动器DDR可以包括一个或更多个源极驱动器IC SDIC。在图2中，数据驱动器DDR被例示为包括多个源极驱动器IC SDIC。
在数据驱动器DDR具有COF结构的情况下，数据驱动器DDR的每个源极驱动器ICSDIC可以安装在源极侧电路膜SF中的对应一个上。
每个源极侧电路膜SF的一部分可以电连接到存在于面板PNL的非显示区域N/A中的焊盘组件(例如，焊盘的组件)。
将源极驱动器IC SDIC和面板PNL电连接的线可以设置在源极侧电路膜SF上。
电子装置可以包括至少一个源极印刷电路板SPCB和其上安装有控制组件和各种电子装置的控制印刷电路板CPCB，以便将多个源极驱动器IC SDIC与其它装置电路连接。
其上安装有源极驱动器IC SDIC的每个源极侧电路膜SF的另一部分可以连接到至少一个源极印刷电路板SPCB。
也就是说，其上安装有源极驱动器IC SDIC的每个源极侧电路膜SF的一部分可以电连接到面板PNL的非显示区域N/A，而每个源极侧电路膜SF的另一部分可以电连接到源极印刷电路板SPCB。
控制数据驱动器DDR、选通驱动器GDR等的操作的控制器CTR可以设置在控制印刷电路板CPCB中。
另外，可以在控制印刷电路板CPCB上设置电源管理IC(PMIC)等。电源管理IC向面板PNL、数据驱动器DDR、选通驱动器GDR等提供各种形式的电压或电流，或者控制要提供给它们的各种形式的电压或电流。
源极印刷电路板SPCB和控制印刷电路板CPCB可以经由至少一个连接器CBL彼此电路连接。连接器CBL可以是例如柔性印刷电路(FPC)、柔性扁平线缆(FFC)等。
至少一个源极印刷电路板SPCB和控制印刷电路板CPCB可以集成(或组合)为单个印刷电路板。
在选通驱动器GDR使用GIP结构实现的情况下，选通驱动器GDR的多个选通驱动器电路GDC可以直接设置在面板PNL的非显示区域N/A中。
多个选通驱动器电路GDC中的每一个可以将扫描信号SCAN输出到面板PNL的显示区域A/A中所设置的多条选通线GL当中的对应选通线GL。
设置在面板PNL上的多个选通驱动器电路GDC可以经由设置在非显示区域N/A中的选通驱动相关线被提供各种信号(例如，时钟信号、高电平栅极电压VGH、低电平栅极电压VGL、起始信号VST、复位信号RST等)，以生成扫描信号。
设置在非显示区域N/A中的选通驱动相关线可以电连接到最靠近多个选通驱动器电路GDC设置的特定源极侧电路膜SF。
图3示出了在面板PNL是OLED面板的情况下根据实施方式的面板PNL中的子像素SP的结构。
参照图3，OLED面板PNL中的每个子像素SP可以包括有机发光二极管OLED、驱动有机发光二极管OLED的驱动晶体管DRT、电连接在驱动晶体管DRT的第一节点N1与对应数据线DL之间的开关晶体管O-SWT、电连接到驱动晶体管DRT的第一节点和第二节点N2的存储电容器Cst等。
有机发光二极管OLED可以包括阳极、有机发光层、阴极等。
参照图3中的电路，有机发光二极管OLED的阳极(也称为像素电极)可以电连接到驱动晶体管DRT的第二节点N2。有机发光二极管OLED的阴极(也称为公共电极)可以具有施加到其上的基电压EVSS。
这里，基电压EVSS可以是例如地电压或者比地电压高或低的电压。另外，基电压EVSS可以根据驱动状态而变化。例如，在图像驱动期间的基电压EVSS和在感测驱动期间的基电压EVSS可以被不同地设置。
驱动晶体管DRT通过向有机发光二极管OLED提供驱动电流来驱动有机发光二极管OLED。
驱动晶体管DRT可以包括第一节点N1、第二节点N2、第三节点N3等。
驱动晶体管DRT的第一节点N1可以是栅极节点，并且可以电连接到开关晶体管O-SWT的源极节点或漏极节点。驱动晶体管DRT的第二节点N2可以是源极节点或漏极节点，并且可以电连接到有机发光二极管OLED的阳极(或阴极)。驱动晶体管DRT的第三节点N3可以是能够被施加驱动电压EVDD的漏极节点或源极节点。第三节点N3可以电连接到通过其提供驱动电压EVDD的驱动电压线DVL。
存储电容器Cst可以电连接在驱动晶体管DRT的第一节点N1与第二节点N2之间，以在单帧时间(或预定时间)期间保持与图像信号电压相对应的数据电压Vdata或者与数据电压Vdata相对应的电压。
开关晶体管O-SWT的漏极节点或源极节点可以电连接到对应数据线DL。开关晶体管O-SWT的源极节点或漏极节点可以电连接到驱动晶体管DRT的第一节点N1。开关晶体管O-SWT的栅极节点可以电连接到被施加扫描信号SCAN的对应选通线GL。
扫描信号SCAN可以经由对应选通线被施加到开关晶体管O-SWT的栅极节点，从而对开关晶体管O-SWT进行导通-截止控制。
开关晶体管O-SWT可以通过扫描信号SCAN导通，以将从对应数据线DL提供的数据电压Vdata传送到驱动晶体管DRT的第一节点。
另外，存储电容器Cst可以是有意设计为设置在驱动晶体管DRT外部的外部电容器，而不是例如存在于驱动晶体管DRT的第一节点N1与第二节点N2之间的内部电容器的寄生电容器(例如，Cgs或Cgd)。
驱动晶体管DRT和开关晶体管O-SWT中的每一个可以是n型晶体管或p型晶体管。
图3所示的子像素结构具有两个晶体管和一个电容器(2T1C)结构。然而，这是仅出于说明性目的而呈现的，并且在一些情况下，可进一步包括一个或更多个晶体管或一个或更多个电容器。另外，多个子像素可以具有相同的结构，或者多个子像素中的一些子像素可以具有与其余子像素不同的结构。
图4示出了子像素SP的三个晶体管和一个电容器(3T1C)结构。3T1C结构还包括电连接到驱动晶体管DRT的第二节点N2和参考电压线RVL的第二晶体管T2。
参照图4，第二晶体管T2可以电连接在驱动晶体管DRT的第二节点N2与参考电压线RVL之间。第二扫描信号SCAN2可以被施加到第二晶体管T2的栅极节点，以对第二晶体管T2进行导通-截止控制。
第二晶体管T2的漏极节点或源极节点可以电连接到参考电压线RVL，并且第二晶体管T2的源极节点或漏极节点可以电连接到驱动晶体管DRT的第二节点N2。
例如，第二晶体管T2可以在显示驱动时段期间导通，并且可以在感测驱动晶体管DRT的特性或有机发光二极管OLED的特性的感测驱动时段期间截止。
第二晶体管T2可以在对应驱动时间(例如，显示驱动时间或感测驱动期间的初始化时间)通过第二扫描信号SCAN2导通，以将提供给参考电压线RVL的参考电压Vref传送到驱动晶体管DRT的第二节点N2。
另外，第二晶体管T2可以在对应驱动时间(例如，感测驱动期间的采样时间)通过第二扫描信号SCAN2导通，以将驱动晶体管DRT的第二节点N2的电压传送给参考电压线RVL。
换句话说，第二晶体管T2可以控制驱动晶体管DRT的第二节点N2的电压状态或者将驱动晶体管DRT的第二节点N2的电压传送到参考电压线RVL。
参考电压线RVL可以电连接到模数转换器(ADC)，该模数转换器(ADC)感测参考电压线RVL的电压并将其转换为数字值，并输出包括数字值的数据。
模数转换器可以被包括在数据驱动器DDR的源极驱动器IC SDIC中。
由模数转换器输出的检测数据可用于感测驱动晶体管DRT的特性(例如，阈值电压或迁移率)或有机发光二极管OLED的特性(例如，阈值电压)。
另外，电容器Cst可以是有意设计为设置在驱动晶体管DRT外部的外部电容器，而不是例如存在于驱动晶体管DRT的第一节点N1与第二节点N2之间的内部电容器的寄生电容器(例如，Cgs或Cgd)。
驱动晶体管DRT、第一晶体管T1和第二晶体管T2中的每一个可以是n型晶体管或p型晶体管。
另外，第一扫描信号SCAN1和第二扫描信号SCAN2可以是单独的选通信号。在这种情况下，第一扫描信号SCAN1和第二扫描信号SCAN2可以分别通过不同的选通线施加到第一晶体管T1的栅极节点和第二晶体管T2的栅极节点。
在一些情况下，第一扫描信号SCAN1和第二扫描信号SCAN2可以是相同的选通信号。在这种情况下，第一扫描信号SCAN1和第二扫描信号SCAN2可以通过相同的选通线共同施加到第一晶体管T1的栅极节点和第二晶体管T2的栅极节点。
图3和图4中示出的子像素结构仅出于说明性目的而呈现，并且在一些情况下，可进一步包括一个或更多个晶体管或一个或更多个电容器。
另外，多个子像素可以具有相同的结构，或者多个子像素中的一些子像素可以具有与其余子像素不同的结构。
图5示出了在面板PNL是LCD面板的情况下根据实施方式的面板PNL中的子像素SP的结构。
参照图5，LCD面板PNL中的每个子像素SP可以包括像素电极PXL和开关晶体管L-SWT。
开关晶体管L-SWT可以由扫描信号SCAN控制，并且可以电连接在对应数据线DL与像素电极PXL之间。
开关晶体管L-SWT通过扫描信号SCAN导通，以将从数据线DL提供的数据电压Vdata传送到像素电极PXL。施加有数据电压Vdata的像素电极PXL可以与施加有公共电压的公共电极COM一起形成电场。也就是说，可以在像素电极PXL和公共电极COM之间产生电容器(例如，存储电容器)。
图6示意性地示出了根据实施方式的设置在面板PNL中的选通驱动器电路GDC。
参照图6，选通驱动器电路GDC中的每一个可以包括上拉晶体管Tup、下拉晶体管Tdown、控制开关电路CSC等。
控制开关电路CSC是控制与上拉晶体管Tup的栅极节点对应的节点Q的电压和与下拉晶体管Tdown的栅极节点对应的节点QB的电压的电路。控制开关电路CSC可以包括多个开关(晶体管)。
上拉晶体管Tup是通过选通信号输出节点Nout向选通线GL提供与第一电平电压(例如，高电平电压VGH)对应的选通信号Vgate的晶体管。下拉晶体管Tdown是通过选通信号输出节点Nout向选通线GL提供与第二电平电压(例如，低电平电压VGL)对应的选通信号Vgate的晶体管。上拉晶体管Tup和下拉晶体管Tdown可以在不同的时间点导通。
上拉晶体管Tup电连接在施加有时钟信号CLK的时钟信号施加节点Nclk与电连接到选通线GL的选通信号输出节点Nout之间。上拉晶体管Tup通过节点Q的电压导通或截止。
上拉晶体管Tup的栅极节点电连接到节点Q。上拉晶体管Tup的漏极节点或源极节点电连接到时钟信号施加节点Nclk。上拉晶体管Tup的源极节点或漏极节点电连接到输出选通信号Vgate的选通信号输出节点Nout。
上拉晶体管Tup由节点Q的电压导通，以将时钟信号CLK的高电平范围内具有高电压电平VGH的选通信号输出到选通信号输出节点Nout。
输出到选通信号输出节点Nout的高电平电压VGH的选通信号Vgate被提供给对应选通线GL。
下拉晶体管Tdown电连接在选通信号输出节点Nout与基电压节点Nvss之间，并且由节点QB的电压导通或截止。
下拉晶体管Tdown的栅极节点电连接到节点QB。下拉晶体管Tdown的漏极节点或源极节点电连接到基电压节点Nvss，以接收施加到其上的与正电压对应的基电压VSS。下拉晶体管Tdown的源极节点或漏极节点电连接到输出选通信号Vgate的选通信号输出节点Nout。
下拉晶体管Tdown由节点QB的电压导通，以将具有低电平电压VGL的选通信号Vgate输出到选通信号输出节点Nout。因此，具有低电平电压VGL的选通信号Vgate可以通过选通信号输出节点Nout被提供给对应选通线GL。这里，具有低电平电压VGL的选通信号Vgate可以是例如基电压VSS。
另外，控制开关电路CSC可以包括两个或更多个晶体管，并且可以包括诸如节点Q、节点QB、置位节点(也称为“起始节点”)S和复位节点R之类的主节点。在一些情况下，控制开关电路CSC还可以包括被输入诸如驱动电压VDD之类的各种电压的输入节点。
在控制开关电路CSC中，节点Q电连接到上拉晶体管Tup的栅极节点，并被重复充电和放电。
在控制开关电路CSC中，节点QB电连接到下拉晶体管Tdown的栅极节点，并被重复充电和放电。
在控制开关电路CSC中，置位节点S具有施加于其上的置位信号SET，置位信号SET指示对应选通驱动器电路GDC的选通驱动的开始。
这里，施加到置位节点S的置位信号SET可以是从选通驱动器GDR的外部输入的起始信号VST，或者可以是反馈由当前选通驱动器电路GDC之前的前一级选通驱动器电路GDC输出的选通信号Vgate的信号(例如，进位信号)。
施加到控制开关电路CSC的复位节点R的复位信号RST可以是将所有级的选通驱动器电路GDC同时初始化的复位信号，或者可以是从另一级(例如，前一级或后一级)输入的进位信号。
控制开关电路CSC响应于置位信号SET而对节点Q充电，并且响应于复位信号RST而使节点Q放电。控制开关电路CSC可以包括逆变器电路，以在不同时间点对节点Q和节点QB充电或放电。
如图3所示，驱动晶体管DRT和开关晶体管O-SWT可以设置在作为OLED面板实现的面板PNL的显示区域A/A中的多个子像素SP当中的每个子像素SP中。然而，实施方式不限于此，如图4所示，可以在OLED面板PNL的显示区域A/A中设置三个或更多个晶体管。
另外，如图5所示，开关晶体管L-SWT可以被设置在OLED面板PNL的显示区域A/A中的多个子像素SP当中的每个子像素SP中。
如上所述，晶体管DRT、O-SWT或L-SWT中的至少一个可以被设置在OLED面板PNL的显示区域A/A中的多个子像素SP的每个区域中。
另外，如图2所示，选通驱动器电路GDC可以使用GIP(面板中选通)结构来实现，例如，选通驱动器电路GDC可以被设置在面板PNL内。在这种情况下，选通驱动器电路GDC的各种晶体管(诸如图6所示的上拉晶体管Tup、下拉晶体管Tdown以及CSC内的其它晶体管)可以设置在位于面板PNL的显示区域A/A的外围的非显示区域N/A中。
另外，在设置在面板PNL的显示区域A/A中和/或非显示区域N/A中的晶体管TR中，可以通过沟道长度和S因子(SS，亚阈值摆幅)来确定其装置性能(例如，迁移率或导通电流特性)。因此，下面将描述晶体管TR当中的具有短沟道和高S因子以改善装置性能的晶体管TR的结构。
根据示例实施方式的晶体管TR可包括：第一电极，第一电极被设置在基板上；绝缘图案，该绝缘图案被设置在基板上并与第一电极的一端交叠；第二电极，该第二电极被设置在绝缘图案的顶表面的一部分上；有源层，该有源层被设置在第一电极、绝缘图案和第二电极上；栅极绝缘膜，该栅极绝缘膜被设置在有源层上；以及栅极，该栅极被设置在栅极绝缘膜上。有源层的一端与第一电极交叠，有源层的另一端与第二电极交叠，并且沟道区域被设置在有源层的不与第一电极或第二电极交叠的部分中。有源层的沟道区域包括与绝缘图案的侧表面对应的区域以及其中有源层与绝缘图案的顶表面的未与第二电极交叠的一部分交叠的区域。栅极绝缘膜的在与绝缘图案的侧表面对应的区域中的一部分的厚度可以低于栅极绝缘膜的在与绝缘图案的顶表面的未与第二电极交叠的一部分交叠的区域中的一部分的厚度。
将参照附图更详细地描述如上简要描述的晶体管TR的结构。
图7示出了根据一个实施方式的具有垂直结构的晶体管，并且图8示出了根据一个实施方式的绝缘图案的形状。
根据实施方式限定的具有垂直结构的晶体管TR是有源层ACT的沟道区域CHA被设置为与基板SUB不平行的晶体管TR。总的来说，可以采用有源层ACT的沟道区域CHA与基板SUB之间的角度大于0°且小于180°的所有情况。
参照图7，设置在面板PNL中的具有垂直结构的晶体管TR可以包括栅极GATE、有源层ACT、第一电极E1和第二电极E2。
第一电极E1可以是源极，而第二电极E2可以是漏极。另选地，第一电极E1可以是漏极，而第二电极E2可以是源极。
具体地，第一电极E1被设置在基板SUB上。
绝缘图案INP被设置在其上设置有第一电极E1的基板SUB上，绝缘图案INP与第一电极E1的一端交叠。
在具有垂直结构的晶体管TR中，绝缘图案INP可以具有其中有源层ACT的沟道区域CHA的一部分在与基板SUB不平行的方向上垂直延伸的结构。绝缘图案INP可包含无机绝缘材料，例如，SiOx、SiO2、SiON、SiNx等中的至少一种。
第二电极E2被设置在绝缘图案INP的顶表面的一部分上。
另外，如图7所示，第二电极E2的一端A与绝缘图案INP的一端B间隔开。
有源层ACT以交叠的方式设置在第一电极E1的一部分、第二电极E2的一部分(或整体)以及绝缘图案INP的一个侧表面上。
具体地，如图7所示，有源层ACT的一端可以与第一电极E1交叠，有源层ACT的另一端可以与第二电极E2交叠。
尽管在图7中将有源层ACT例示为单层，但是本公开不限于此。相反，有源层ACT可以包括两层或更多层。
有源层ACT可以包括沟道区域CHA。
沟道区域CHA可以包括与绝缘图案INP的一个侧表面对应的区域和与绝缘图案INP的顶表面的未与第二电极E2交叠的一部分交叠的区域(例如，沟道区域CHA可以围绕绝缘图案INP的拐角或台阶部分，有源层ACT的沟道区域CHA可以与绝缘图案INP的两个不同表面接触)。
也就是说，沟道区域CHA可以是有源层ACT不与第一电极E1或第二电极E2交叠的区域。在截面图中，沟道区域CHA可以与栅极GATE垂直和/或水平交叠。
根据另一方面，有源层ACT的沟道区域CHA可以与第一部分CHA1(例如，与绝缘图案INP的一个侧表面交叠的区域)和第二部分CHA2(例如，从第一部分CHA1延伸的区域)对应，第二部分CHA2可以被设置在绝缘图案INP的暴露的上表面上。在第二部分CHA2中，第二电极E2的一端A和绝缘图案INP的一端B彼此间隔开，使得绝缘图案INP的上部通过第二电极E2暴露。
因此，沟道区域CHA的长度可以是第一部分CHA1的长度L1和第二部分CHA2的长度L2之和。
换句话说，沟道区域CHA的长度可以是位于绝缘图案INP的一个侧表面上的有源层ACT的长度L1和从所述有源层ACT延伸的有源层ACT的长度L2的总和。有源层ACT位于绝缘图案INP的一个侧表面上，同时被设置在与绝缘图案INP的顶表面的未与第二电极E2交叠的一部分交叠的区域中。
如上所述，L1表示与绝缘图案INP的一个侧表面交叠的区域中的有源层ACT的长度。
由于根据实施方式的有源层ACT的沟道区域CHA的长度包括有源层ACT在与绝缘图案INP的一个侧表面交叠的区域中的长度，因此沟道区域CHA的长度可以随着绝缘图案INP的高度变化而改变。也就是说，沟道区域CHA的长度可以与绝缘图案INP的高度成正比。换句话说，可以通过改变绝缘图案INP的高度来调节或微调沟道区域CHA的长度。
例如，当绝缘图案INP的高度减小时，在与绝缘图案INP的一个侧表面交叠的区域中的有源层ACT的长度减小(例如，CHA1减小)，从而减小了沟道区域CHA的整个长度。
换句话说，在根据实施方式的晶体管TR中，可以通过仅调节绝缘图案INP的高度来调节沟道区域CHA的长度，而不是通过曝光工艺等确定有源层ACT的沟道区域CHA的长度。
尽管根据实施方式的绝缘图案INP的高度可以在100nm至500nm的范围内，但是本公开不限于此。
在具有水平结构的晶体管的情况下，对微观尺寸应用曝光工艺来减小有源层ACT的沟道区域CHA的长度。然而，由于曝光设备的能力有限，可能难以充分地减小沟道区域CHA的长度(例如，换句话说，随着晶体管变得越来越小-并且沟道区域变得更加难以控制，使用掩模或其它曝光技术来控制非常小的沟道区域的尺寸的能力会变得有限或变得低效，导致产量也会降低)。
另外，即使在使用曝光设备形成具有短沟道的有源层ACT的情况下，在面板PNL中制造的晶体管TR的沟道区域CHA具有不均匀的长度。沟道区域CHA的长度可以根据晶体管TR而变化。
然而，由于有源层ACT的沟道区域的长度可以使用绝缘图案INP的高度来调节，因此根据示例实施方式的晶体管TR不需要仅依靠曝光工艺来制造具有短沟道的有源层ACT。
设置栅极绝缘膜INS以覆盖有源层ACT。栅极绝缘膜INS可以被设置为在覆盖第一电极E1的一部分和第二电极E2的一部分或全部的同时覆盖有源层ACT的顶表面和侧表面。例如，如图7所示，栅极绝缘膜INS可以相对于基板在垂直方向上与沟道区域交叠。
栅极GATE被设置在栅极绝缘膜INS上。
具有上述结构的晶体管TR可适用于设置在OLED面板PNL中的多个晶体管TR当中的驱动晶体管DRT。
驱动晶体管DRT具有高S因子和高导通电流特性。术语“导通电流”表示面板开启时的电流。具体地，针对用于移动应用的OLED面板PNL中所使用的驱动晶体管DRT，上述特性可变得更重要。
S因子可以使用亚阈值曲线图(例如，S因子曲线图)来表示。
S因子曲线图是表示栅极电压的变化与驱动电流的变化的比率的曲线图。驱动晶体管DRT的S因子曲线图的相对高的倾斜度可导致窄范围的可用数据电压，这对于低灰度表达是不利的。在这种情况下，晶体管可以以低速率从截止状态转换为导通状态。
这里，S因子曲线图的倾斜度可以是1/S因子。
换句话说，S因子表示沟道电位响应于栅极电压的变化而变化得有多快。与低S因子的情况相比，高S因子意味着沟道电位的变化相对缓慢。
S因子与栅极绝缘膜INS的电容值相关。具体地，栅极绝缘膜INS的电容值与S因子成反比。
这里，栅极绝缘膜INS的电容值是指由栅极GATE和沟道区域CHA产生的每面积的电容值。栅极绝缘膜INS的电容值、栅极绝缘膜INS的厚度和栅极绝缘膜INS的介电常数之间的关系可以由公式1表示：
[公式1]
Figure BDA0002167598580000231
在公式1中，CINS是栅极绝缘膜INS的电容值，TINS是栅极绝缘膜INS的厚度，并且εINS是栅极绝缘膜INS的介电常数。
根据公式1，可以理解，位于沟道区域CHA和栅极GATE之间的栅极绝缘膜INS的电容值与栅极绝缘膜INS的厚度成反比。另外，S因子可以随着栅极绝缘膜INS的厚度的增加而增加。
也就是说，与栅极绝缘膜INS的厚度相对较低时相比，当栅极绝缘膜INS的厚度相对较高时，栅极电压可以更缓慢地到达沟道区域CHA。因此，S因子可以增加。
如上所述，可以通过调节与栅极GATE交叠的区域中的栅极绝缘膜的厚度来调节S因子。
在具有平面结构的典型晶体管中，当栅极绝缘膜的厚度减小时，可以获得更大的导通电流，而S因子可降低。相反，当栅极绝缘膜的厚度增加时，可以获得更高的S因子，而导通电流可减小。
另外，可以通过不仅改变栅极绝缘膜的厚度而且改变有源层的沟道长度来调节导通电流的幅值。具体地，随着有源层的沟道长度的减小，可以降低阈值电压，从而增加导通电流。
因此，已经对具有平面结构的典型晶体管进行了研究，以在保持栅极绝缘膜的厚度的同时利用有源层的短沟道来实现高S因子和高导通电流特性。然而，如上所述，由于工艺限制，难以制造具有短沟道的有源层。
在根据实施方式的电子装置中，由于使用驱动晶体管DRT作为具有垂直结构的晶体管TR，因此包括具有短沟道区域CHA的有源层ACT，并且根据区域调节栅极绝缘膜INS的厚度。因此，可以获得高S因子和高导通电流特性。
在具有根据实施方式的垂直结构的晶体管TR中，可以通过降低绝缘图案INP的高度来限定有源层ACT的沟道区域CHA。尽管绝缘图案INP的高度可以在100nm至500nm的范围内，但是本公开不限于此。
也就是说，可以容易地实现由于工艺问题等而在具有水平结构的晶体管中尚未实现的具有短沟道的有源层ACT。
另外，在根据实施方式的电子装置中，可以通过增加栅极绝缘膜INS的一部分的厚度来增加S因子。
具体地，设置在其中第二电极E2的一端和绝缘图案INP的一端彼此间隔开的区域中的有源层ACT上的栅极绝缘膜INS的厚度(下文中，称为“第一厚度”)t1可以比设置在与绝缘图案INP的一个侧表面交叠的区域中的有源层ACT上的栅极绝缘膜INS的厚度(下文中，称为“第二厚度”)t2厚。
也就是说，在设置在有源层ACT的沟道区域CHA上的栅极绝缘膜INS中，栅极绝缘膜INS的第一厚度t1可以比栅极绝缘膜INS的第二厚度t2厚。第一厚度t1是栅极绝缘膜INS在与基板SUB不平行的方向上的厚度，而第二厚度t2是栅极绝缘膜INS在与基板SUB平行的方向上的厚度。
由于第一厚度t1比第二厚度t2厚，因此沟道区域CHA的与栅极绝缘膜INS具有第一厚度的区域对应的一部分的电阻可以大于沟道区域CHA的与栅极绝缘膜INS具有第二厚度T2的区域对应的一部分的电阻。
因此，由于第一厚度t1比第二厚度t2厚，因此与栅极绝缘膜INS具有第一厚度t1的区域相对应的部分的沟道电位可以比与栅极绝缘膜INS具有第二厚度t2的区域相对应的部分的沟道电位更缓慢地改变。
即使在沟道区域CHA的某些部分的沟道电位可能快速变化的情况下，如果沟道区域CHA的其余部分的沟道电位变化缓慢，则整个沟道区域CHA的电位可以取决于沟道区域CHA的电位变化最慢的部分的速度(例如，与栅极绝缘膜INS的具有第一厚度t1的部分交叠的第二部分CHA2)。
也就是说，通过仅增加设置在沟道区域CHA上的栅极绝缘膜INS的特定区域的厚度，可以获得增加S因子的效果。
换句话说，由于有源层ACT具有短沟道，因此具有根据实施方式的垂直结构的晶体管TR可以具有高导通电流特性。通过调节设置在沟道区域CHA中的栅极绝缘膜INS的厚度，以使得栅极绝缘膜INS的一部分的厚度增加，可以增加S因子。因此，可以获得增加可用数据电压范围的效果。
另外，有源层ACT的短沟道可以增加具有垂直结构的晶体管TR的驱动电流。
另外，如图7和图8所示，栅极绝缘膜INS可以包括其中绝缘图案INP的宽度WS在远离基板SUB的方向上增加的区域。栅极绝缘膜INS的与绝缘图案INP的侧表面的一部分对应的该区域具有第二厚度t2，例如，较薄的厚度。
具体地，绝缘图案INP的一个表面与基板SUB之间的角度α可以大于90°。也就是说，绝缘图案INP可以具有倒锥形形状。这里，绝缘图案INP的宽度WS可以是在平行于基板SUB的方向上取的长度。
根据本公开，可以通过沉积工艺制造栅极绝缘膜INS。
然而，由于绝缘图案INP具有倒锥形形状，因此栅极绝缘膜INS的原材料被绝缘图案INP的上部的顶端阻挡，使得适量的原料不能到达绝缘图案INP的侧表面。因此，形成在绝缘图案INP的一个侧表面上的栅极绝缘膜INS的厚度可以比形成在绝缘图案INP的顶表面上和第一电极E1上的栅极绝缘膜INS的厚度薄。
根据示例实施方式的晶体管TR的装置面积可以小于具有水平结构的典型晶体管的装置面积。具体地，在根据实施方式的晶体管TR中，由于绝缘图案INP，致使有源层ACT的一部分在与基板SUB不平行的方向上垂直延伸。因此，可以减小沟道区CHA以及有源层ACT的长度，从而减小装置面积。
另外，有源层ACT被配置为与第一电极E1和第二电极E2直接接触。
当栅极绝缘膜被设置在有源层ACT与第一电极E1之间以及有源层ACT与第二电极E2之间时，第一电极E1和第二电极E2可以经由形成在栅极绝缘膜中的接触孔分别与有源层ACT接触。在这种情况下，第一电极E1的面积和第二电极E2的面积不可避免地增加了与形成在栅极绝缘膜中的接触孔的入口宽度相对应的面积。相反，在根据实施方式的晶体管TR中，由于有源层ACT如上所述地与第一电极E1和第二电极E2直接接触，因此可以减小装置面积。
尽管设置在有源层ACT和栅极GATE之间的栅极绝缘膜INS在图7中示出为单层，但是本公开不限于此。相反，栅极绝缘膜INS可以包括两层或更多层。下面将参照图9描述该配置。
图9示出了根据另一实施方式的具有垂直结构的晶体管。
在下文中，当一些特征(例如，组件或效果)与上述实施方式的特征相同时，将省略对这些特征(例如，组件或效果)的描述。
参照图9，根据另一实施方式的具有垂直结构的晶体管TR可包括栅极GATE、有源层ACT、第一电极E1和第二电极E2。
绝缘图案INP被设置在其上设置有第一电极E1的基板SUB上，以与第一电极E1的一端交叠。
由于绝缘图案INP被设置为与第一电极E1的一端交叠，因此可以进一步减小有源层ACT的沟道区域CHA的长度。
具体地，下面将参照图10讨论沟道区域CHA的长度与第一电极E1和绝缘图案INP的布置结构的关系。
图10示出了沟道区域的长度与第一电极和绝缘图案INP的布置结构的关系。
参照图10，第一电极E1和绝缘图案INP可以彼此间隔开。有源层ACT的一端可以与第一电极E1交叠，而有源层ACT的另一端可以与第二电极E2交叠。
有源层ACT的沟道区域CHA可以沿绝缘图案INP的一个侧表面和顶表面的一部分提供。沟道区域CHA也可以被设置在基板SUB的位于第一电极E1与绝缘图案INP之间的一部分上。
因此，图10中所示的有源层ACT的沟道区域CHA的长度可以比图7和图9中所示的沟道区域CHA的长度长以下量，该量等于设置在基板SUB的位于第一电极E1与绝缘图案INP之间的部分上的沟道区域CHA的长度PCL。
设置在基板SUB的位于第一电极E1和绝缘图案INP之间的部分上的沟道区域CHA的长度PCL可以比第一电极E1和绝缘图案INP之间的距离LD短。
也就是说，由于绝缘图案INP与第一电极E1的一端交叠，具有根据实施方式的垂直结构的晶体管TR可以实现相对短的沟道。
在图9中，有源层ACT的一端沿着第一电极E1的顶表面的一部分、绝缘图案INP的一个侧表面、绝缘图案INP的顶表面的一部分和第二电极E2的顶表面的一部分设置。
第一栅极绝缘膜INS1和第二栅极绝缘膜INS2被设置在有源层ACT上。
第一栅极绝缘膜INS1包括与第一电极E1交叠的第一区域IP1和与第二电极E2交叠的第二区域IP2。
第一栅极绝缘膜INS1被设置为使与绝缘图案INP的侧表面的一部分对应的区域中所设置的有源层ACT的顶表面暴露。有源层ACT的其顶表面被第一栅极绝缘膜INS1部分地暴露的区域可以是沟道区域CHA的一部分。
第二区域IP2也可以被设置在其中第二电极E2的一端A和绝缘图案INP的一端B间隔开以使得第二电极E2暴露绝缘图案INP的顶表面的区域中。
有源层ACT的沟道区域CHA可以被设置在其中第二电极E2的一端A和绝缘图案INP的一端B间隔开以使得第二电极E2暴露绝缘图案INP的顶表面的区域中。
也就是说，第二区域IP2也可以被设置在沟道区域CHA的一部分上，例如，沟道区域CHA的第二部分CHA2上。
第二栅极绝缘膜INS2可以被设置在第一栅极绝缘膜INS1和有源层ACT上。
第二栅极绝缘膜INS2可以被设置为覆盖第一栅极绝缘膜INS1和有源层ACT。
尽管在图9中示出了第一栅极绝缘膜INS1和第二栅极绝缘膜INS2的端部与第一电极E1和第二电极E2交叠的结构，但是本公开不限于此。例如，第一栅极绝缘膜INS1可以被设置在基板SUB的前表面(或顶表面)上，除了在与绝缘图案INP的侧表面对应的部分上之外，第二栅极绝缘膜可以被设置在基板SUB的前表面上。另选地，第一栅极绝缘膜INS1的一些部分可以被设置在第二栅极绝缘膜INS2与绝缘图案INP的侧表面之间(例如，由于制造偏差或工艺限制)。
在具有根据实施方式的垂直结构的晶体管TR中，绝缘图案INP使有源层ACT的沟道区域CHA的一部分在与基板SUB不平行的方向上垂直延伸。
然而，可能难以从设置在绝缘图案INP上的组件当中的沿着绝缘图案INP制造并且具有小厚度要求的诸如有源层ACT或第二栅极绝缘膜INS2之类的一些组件来获得厚度可靠性。
为了克服这些问题，根据实施方式的电子装置中的有源层ACT和第二栅极绝缘膜INS2可以通过其中薄膜沉积处理可控的诸如金属有机化学气相沉积(MOCVD)或原子层沉积(ALD)之类的薄膜沉积方法来制造，
MOCVD方法是化学气相沉积(CVD)的子类，用于通过在其上注入了反应气体的热基板的表面上的沉积反应来制造薄膜。反应气体含有有机金属化合物。MOCVD方法是通过加热来分解热基板上的有机金属气体而生成半导体薄膜的技术。MOCVD方法在比诸如等离子体增强化学气相沉积(PECVD)和低压化学气相沉积(LPCVD)之类的其它CVD方法更低的温度下进行。可以以原子级控制薄膜处理，从而可以制造均匀的薄膜。
ALD方法是CVD的子类，用于通过在基板表面上单独提供反应物并沉积通过反应气体的化学反应所产生的颗粒来制造薄膜。在一种反应物化学吸附到基板之后，将第二气体或第三气体供应到基板，使其随后化学吸附到基板，从而在基板上沉积薄膜。
与物理气相沉积(PVD)方法或其它CVD方法相比，使用MOCVD或ALD方法可以提高薄膜的生产率或生长速率。另外，由于高薄膜涂覆性能，可以更精确地调节薄膜的厚度。也就是说，使用MOCVD或ALD方法可以制造具有优异的阶梯覆盖特性的薄膜。
另外，与诸如溅射的其它沉积方法相比，MOCVD或ALD方法可以制造具有更高的厚度和组分均匀性以及更高的密度水平的薄膜。
通过MOCVD或ALD方法制造的有源层ACT和第二栅极绝缘膜INS2可以是制造的即使在台阶区域中也没有断裂(例如，电路中的不连续)的非常薄的膜。
另外，通过MOCVD或ALD方法制造的有源层ACT和第二栅极绝缘膜INS2可以在厚度方面具有非常小的位置特定变化。也就是说，有源层ACT和第二栅极绝缘膜INS2可以具有非常高的厚度均匀性。
相反，包括第一区域IP1和第二区域IP2的第一栅极绝缘膜INS1可以通过除MOCVD或ALD方法之外的沉积方法制造。例如，第一栅极绝缘膜INS1可以通过诸如PECVD或溅射之类的另一种沉积方法制造。
在制造第一栅极绝缘膜INS1的过程中，第一栅极绝缘膜INS1的原材料可以被具有倒锥形形状的绝缘图案INP的上部的一端阻挡，从而未能到达与绝缘图案INP的侧表面对应的区域。因此，第一栅极绝缘膜INS1可以被形成在与第一电极E1和绝缘图案INP的顶表面相对应的区域中，而未沉积在与绝缘图案INP的侧表面相对应的区域上。
另外，与第一栅极绝缘膜INS1相比，第二栅极绝缘膜INS2可以被设置为在具有更小的厚度变化和更高的密度水平的同时与第一栅极绝缘膜INS1和有源层ACT交叠。
另外，第二栅极绝缘膜INS2可以比第一栅极绝缘膜INS1薄。具体地，第二栅极绝缘膜INS2的最厚区域可以比第一栅极绝缘膜INS1的最薄区域薄。
例如，第二栅极绝缘膜INS2的厚度等于或小于50nm，而第一栅极绝缘膜INS1的厚度可以大于50nm并且等于或小于200nm。
因此，设置在有源层ACT的沟道区域CHA与栅极GATE之间的栅极绝缘膜可以具有根据位置的厚度变化。
具体地，在第二电极E2的一端A和绝缘图案INP的一端B彼此间隔开以使得第二电极E2暴露绝缘图案INP的顶表面的区域中，第一栅极绝缘膜INS1和第二栅极绝缘膜INS2被设置在沟道区域CHA与栅极GATE之间。在有源层ACT与绝缘图案INP的一个侧表面交叠的区域中，第二栅极绝缘膜INS2被设置在沟道区域CHA与栅极GATE之间。
也就是说，设置在绝缘图案INP的顶表面上所存在的沟道区域CHA上的栅极绝缘膜(例如，第一栅极绝缘膜和第二栅极绝缘膜)的厚度t1比设置在绝缘图案INP的侧表面上所存在的沟道区域CHA上的栅极绝缘膜(例如，第二栅极绝缘膜)的第二厚度t2厚。
也就是说，在根据实施方式的电子装置中，可以在没有掩模工艺的情况下调节沟道区域CHA上的栅极绝缘膜INS1和INS2的厚度。
图11示出了根据另一实施方式的具有垂直结构的晶体管。
参照图11，具有垂直结构的晶体管TR还可以包括设置在第一电极E1、第二电极E2和绝缘图案INP上的中间层INT，并且中间层INT被设置在有源层ACT的下方。
具体地，中间层INT和有源层ACT可以通过以下步骤来制造：将中间层INT的材料施加到基板上，将有源层ACT的材料施加到中间层INT的材料上，然后使用单个掩模对中间层INT的材料和有源层ACT的材料进行图案化。
中间层INT可以由无机材料制成。例如，中间层INT可包括选自但不限于Al2O3、TiO2、Ga2O3或ZnO中的至少一种。
另外，中间层INT的厚度可以在
Figure BDA0002167598580000291
至
Figure BDA0002167598580000292
的范围内选择。
中间层INT的厚度可以小于第一栅极绝缘膜INS1和/或第二栅极绝缘膜INS2的厚度。
另外，有源层ACT可以由非晶硅(a-Si)半导体制成。包括该有源层ACT的晶体管TR被称为a-Si晶体管。
在另一示例中，有源层ACT可以由氧化物半导体制成。包括该有源层ACT的晶体管TR被称为氧化物晶体管。在这种情况下，例如，氧化物半导体可以是诸如铟镓锌氧化物(IGZO)、铟锌氧化物(IZO)或铟钛锌氧化物(ITZO)之类的n型氧化物半导体，或者可以是诸如CuOx、SnOx或NiOx之类的p型氧化物半导体。
中间层INT包括与第一电极E1和有源层ACT接触的区域以及与第二电极E2和有源层ACT接触的区域。
下面将参照图12描述图11的接触区域(CTA)。
图12示出了图11中的接触区域CTA。
参照图12，接触区域CTA是其中第一电极E1通过金属-绝缘体-半导体(MIS)接触与有源层ACT接触，同时第二电极E2通过MIS接触与有源层ACT接触的区域。
在金属和半导体之间直接接触的情况下，由于高肖特基势垒，导致接触电阻增加。然而，当在金属和半导体之间插入薄栅极绝缘膜(MIS接触)时，可以消除金属和半导体之间的直接接触，从而防止接触电阻增加。
参照图12，中间层INT被设置在第一电极E1和有源层ACT之间。中间层INT被设置在第二电极E2和有源层ACT之间。
即使在第一电极E1和有源层ACT之间存在由无机绝缘材料制成的中间层INT的情况下，由于中间层INT通过诸如MOCVD或ALD之类的沉积方法制造得非常薄，因此由于MIS接触原理也可以降低第一电极E1和有源层ACT之间接触电阻。
同样，即使在第二电极E2和有源层ACT之间存在由无机绝缘材料制成的中间层INT的情况下，由于中间层INT被制造得非常薄，因此由于MIS接触原理也可以降低第二电极E2和有源层ACT之间的接触电阻。
另外，在电子装置是面板PNL等的情况下，具有如图7、图9和图11所示的垂直结构的晶体管TR可以被设置在显示区域中的子像素SP内，并且可以连接到像素电极。
这些特征将在下文中参照图13进行讨论。
图13示出了将根据实施方式的设置在子像素中的晶体管连接到像素电极的结构。
参照图13，在设置在显示区域A/A中的子像素SP中的具有垂直结构的晶体管TR当中，其第二电极E2电连接到像素电极PXL。
可以提供钝化层PAS以覆盖晶体管TR的栅极GATE。尽管为了简洁起见在图13中将钝化层PAS例示为设置在栅极GATE上，但是本公开不限于此。相反，可以在栅极GATE和钝化层PAS之间添加诸如另一绝缘膜的另一组件。
像素电极PXL可以位于钝化层PAS上。像素电极PXL可以经由钝化层PAS中的孔连接到第二电极E2。这里，第二电极E2可以是源极或漏极。
尽管根据本公开的晶体管TR在图13中被例示为设置在显示区域A/A中，但是根据实施方式的晶体管TR可以被设置在位于显示区域A/A的外围的非显示区域中。
由于具有垂直结构的晶体管TR占据的面积小于具有水平结构的晶体管占据的面积，因此通过使用设置在非显示区域中的根据实施方式的晶体管TR可以减小非显示区域(也称为边框)的尺寸。
由于有源层ACT具有短沟道，因此根据实施方式的晶体管TR可以具有高导通电流特性。通过仅增加栅极绝缘膜INS的设置在沟道区域CHA上的一部分的厚度，可以增加S因子。因此，可以获得增加可用数据电压范围的效果。
在根据实施方式的电子装置是OLED面板PNL的情况下，可以在显示区域A/A中的子像素SP中设置多个晶体管TR。设置在子像素SP中的多个晶体管TR当中的至少一个晶体管TR可以具有根据实施方式的结构。
这些特征将在下文中参照图14至图17详细讨论。
图14至图17示出了设置在子像素SP中的多个晶体管的结构。
为简洁起见，关于图14至图17，将主要针对在单个子像素SP中设置三个晶体管T1、T2和DRT的配置(参见图4)进行描述。
参照图14，驱动晶体管DRT可以是根据实施方式的具有垂直结构的晶体管TR。
与驱动晶体管DRT的垂直结构不同，第一晶体管T1和第二晶体管T2可以是具有相同类型的水平结构的晶体管。
具体地，在第一晶体管T1和第二晶体管T2中的每一个中，缓冲层可以被设置在基板SUB上，并且有源层ACT可以被设置在缓冲层BUF上。
第一栅极绝缘膜INS1、第二栅极绝缘膜INS2和栅极GATE可以依次层叠在与有源层ACT的沟道区域CHA相对应的区域上。
设置绝缘膜INS3以覆盖栅极GATE。
第一电极E1和第二电极E2被设置在绝缘膜INS3上，并且可以通过在绝缘膜INS3中形成的孔与有源层ACT接触。
参照图15，驱动晶体管DRT可以是根据实施方式的具有垂直结构的晶体管TR，而第一晶体管T1和第二晶体管T2可以是具有与驱动晶体管TR的垂直结构不同的水平结构(例如，具有相同的结构)的晶体管。
具体地，将如下讨论图15中的第一晶体管T1和第二晶体管T2的结构。
栅极GATE被设置在基板SUB上。
依次设置第一栅极绝缘膜INS1和第二栅极绝缘膜INS2以覆盖栅极GATE。
有源层ACT、第一电极E1和第二电极E2被设置在第二栅极绝缘膜INS2上。有源层ACT的一端可以与第一电极E1交叠，而有源层ACT的另一端可以与第二电极E2交叠。
另外，还可以包括设置在有源层ACT上的蚀刻停止层。
参照图14和图15，具有根据实施方式的垂直结构的晶体管TR可以用作驱动晶体管DRT。
如上所述，具有包括有源层ACT的短沟道区域和高S因子的垂直结构的晶体管TR用作驱动晶体管DRT。这可以获得更宽的可用数据电压范围，从而可以更容易地执行低灰度级表示(例如，增加的操作裕度的效果)。
参照图16，具有根据实施方式的垂直结构的晶体管TR可以用作驱动晶体管DRT。
第一晶体管T1和第二晶体管T2可以是具有垂直结构(例如，具有相同的结构)的晶体管，该垂直结构与具有根据实施方式的垂直结构的晶体管TR的结构不同。
具体地，在第一晶体管T1和第二晶体管T2中，第一电极E1可以被设置在基板SUB上，并且绝缘图案INP可以被设置为与第一电极E1的一端交叠。
第二电极E2可以被设置在绝缘图案INP上。
有源层ACT可以被设置为使得其一端与第一电极E1交叠，并且其另一端与第二电极E2交叠。有源层ACT可以与绝缘图案INP的一个侧表面交叠。
第一栅极绝缘膜INS1和第二栅极绝缘膜INS2可以被依次设置以覆盖有源层ACT。
栅极GATE可以被设置在第二栅极绝缘膜INS2上。
在第一晶体管T1和第二晶体管T2中，设置在有源层ACT和栅极GATE之间的第一栅极绝缘膜INS1和第二栅极绝缘膜INS2的厚度在与沟道区域CHA相对应的区域中可以是均匀的。
另外，参照图17，驱动晶体管DRT以及第一晶体管T1和第二晶体管T2中的每一个可以是具有根据实施方式的垂直结构的晶体管TR。
如图16和图17所示，在设置在子像素SP中的三个晶体管TR中的每一个具有垂直结构的情况下，可以显著减小装置所占据的面积。因此，可以显著减小子像素SP的尺寸，从而可以实现超高分辨率面板PNL。
根据实施方式，有源层ACT的沟道区域CHA可以基于绝缘图案INP的高度来确定，从而可以容易地实现短沟道。另外，由于可以提供具有垂直结构的晶体管，所以可以减小装置尺寸，并且可以进行装置集成。
另外，根据实施方式，设置在沟道区域CHA上的栅极绝缘膜INS1或INS2的一部分具有与其余部分不同的厚度。因此，在具有垂直结构的晶体管和电子装置中，可以增加晶体管的S因子，从而增加操作裕度。
另外，根据实施方式，具有垂直结构的晶体管和电子装置可以通过MOCVD或ALD方法来提供，使得有源层ACT没有断裂，例如，在电路中没有不连续性。
MOCVD或ALD方法是一种能够制造具有优异的阶梯覆盖特性的薄膜的沉积方法。与通过其它沉积方法制造的薄膜相比，所得薄膜可具有更高的厚度和组分均匀性，以及更高的密度水平。
另外，根据实施方式，与有源层ACT的整个沟道区域CHA交叠的第二栅极绝缘膜INS2也可以通过MOCVD或ALD方法来制造。因此，当在阶梯结构上提供具有小厚度的第二栅极绝缘膜INS2时，可以在没有断裂的情况下制造第二栅极绝缘膜INS2。
另外，根据实施方式，使用具有垂直结构的晶体管可以减小器件面积，从而实现超高分辨率面板PNL。
另外，在具有垂直结构的晶体管和电子装置中，根据实施方式，沟道区域CHA的减小的长度可以增加晶体管的驱动电流并减小器件面积，从而减小非显示区域的尺寸。
已经呈现了前面的描述和附图，以便通过示例解释本公开的某些原理。本公开所涉及领域的普通技术人员可以通过组合、划分、替换或改变元件来进行各种修改和变型而不脱离本公开的原理。本文所公开的前述实施方式应被解释为对本公开的原理和范围具有说明性而非限制性。应当理解，本公开的范围应由所附权利要求限定，并且它们的所有等同物都落入本公开的范围内。
相关申请的交叉引用
本申请要求于2018年11月20日在韩国提交的韩国专利申请No.10-2018-0143817的优先权，该韩国专利申请的全部内容通过引用合并于本文中，如同在此完全阐述一样。

Claims (10)

1.一种电子装置，该电子装置包括：
面板；
驱动器电路，所述驱动器电路被配置为驱动所述面板；以及
晶体管，所述晶体管被设置在所述面板中，所述晶体管包括：
第一电极，所述第一电极被设置在基板上，
绝缘图案，所述绝缘图案被设置在所述基板上，所述绝缘图案与所述第一电极的边缘交叠，
第二电极，所述第二电极被设置在所述绝缘图案的上表面上，
有源层，所述有源层被设置在所述第一电极、所述绝缘图案和所述第二电极上，
栅极绝缘膜，所述栅极绝缘膜被设置在所述有源层上，以及
栅极，所述栅极被设置在所述栅极绝缘膜上，其中，所述有源层的第一部分与所述第一电极交叠，所述有源层的第二部分与所述第二电极交叠，并且所述有源层的沟道区域在所述有源层的第一部分与所述有源层的第二部分之间，并且
其中，所述沟道区域包括沿着所述绝缘图案的侧表面设置的第一沟道部和设置在所述绝缘图案的所述上表面的一部分上的第二沟道部，所述第二沟道部从所述第二电极的边缘延伸到所述第一沟道部。
2.根据权利要求1所述的电子装置，其中，所述栅极绝缘膜的第一部分与所述第二沟道部交叠并且具有第一厚度，并且所述栅极绝缘膜的第二部分沿着所述绝缘图案的所述侧表面设置并且具有比所述栅极绝缘膜的所述第一部分的第一厚度小的第二厚度。
3.根据权利要求1所述的电子装置，其中，所述绝缘图案的宽度在垂直地远离所述基板的方向上增加，或者
其中，所述绝缘图案相对于所述基板具有倒锥形形状。
4.根据权利要求1所述的电子装置，其中，所述有源层的所述沟道区域的长度与所述绝缘图案的高度成正比。
5.根据权利要求1所述的电子装置，其中，所述栅极绝缘膜包括：
第一栅极绝缘膜，所述第一栅极绝缘膜被设置在所述有源层的上表面上并且与所述第一电极的部分和所述第二电极的部分交叠；以及
第二栅极绝缘膜，所述第二栅极绝缘膜被设置在所述第一栅极绝缘膜上并且与所述有源层的所述沟道区域交叠。
6.根据权利要求5所述的电子装置，其中，所述第二栅极绝缘膜在相对于所述基板的垂直方向上与所述沟道区域交叠。
7.根据权利要求5所述的电子装置，其中，所述第一栅极绝缘膜暴露所述有源层的沿着所述绝缘图案的所述侧表面的一部分。
8.根据权利要求5所述的电子装置，其中，所述第一栅极绝缘膜被设置在所述有源层的整个沟道区域上，并且
其中，设置在所述第一沟道部上的所述第一栅极绝缘膜的厚度比设置在所述第二沟道部上的所述第一栅极绝缘膜的厚度薄。
9.一种具有垂直结构的晶体管，该晶体管包括：
第一电极，所述第一电极被设置在基板上；
绝缘图案，所述绝缘图案被设置在所述基板上，所述绝缘图案与所述第一电极的边缘交叠；
第二电极，所述第二电极被设置在所述绝缘图案的上表面上；
有源层，所述有源层被设置在所述第一电极、所述绝缘图案和所述第二电极上；
栅极绝缘膜，所述栅极绝缘膜被设置在所述有源层上；以及
栅极，所述栅极被设置在所述栅极绝缘膜上，
其中，所述有源层的第一部分与所述第一电极交叠，所述有源层的第二部分与所述第二电极交叠，并且所述有源层的沟道区域在所述有源层的第一部分与所述有源层的第二部分之间，并且
其中，所述沟道区域包括沿着所述绝缘图案的侧表面设置的第一沟道部和设置在所述绝缘图案的所述上表面的一部分上的第二沟道部，所述第二沟道部从所述第二电极的边缘延伸到所述第一沟道部。
10.一种具有垂直结构的晶体管，该晶体管包括：
基板；
第一电极，所述第一电极被设置在所述基板上；
绝缘图案，所述绝缘图案设置在所述基板上以覆盖所述第一电极的端部；
第二电极，所述第二电极被设置在所述绝缘图案上；
有源层，所述有源层连接在所述第一电极和所述第二电极之间；
所述有源层的沟道区域，所述有源层的所述沟道区域沿着所述绝缘图案的侧表面并围绕所述绝缘图案的上边缘设置；
栅极，所述栅极被设置在所述有源层上；以及
栅极绝缘膜，所述栅极绝缘膜被设置在所述栅极和所述有源层之间。
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