KR20200068174A - 트랜지스터, 패널 및 트랜지스터 제조방법 - Google Patents

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박진성
김민정
최완호
문정민
정순신
송문봉
정지환
장기석
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Abstract

본 발명의 실시예들은 트랜지스터 제조방법, 트랜지스터 및 패널에 관한 것으로서, 본 발명의 실시예들에 따른 트랜지스터 제조방법은 제1 사이클과 제2 사이클을 포함하는 원자층 증착 공법에 의해 게이트 절연막을 형성하여 소자 특성 및 신뢰성이 우수한 트랜지스터를 제공할 수 있다.

Description

트랜지스터, 패널 및 트랜지스터 제조방법 {TRANSISTOR, PANEL AND MANUFACTRUING METHOD FOR THE TRANSISTOR}
본 발명은 트랜지스터 제조방법, 트랜지스터 및 패널에 관한 것이다.
정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 표시패널에 대한 요구가 다양한 형태로 증가하고 있다.
표시패널에 포함되는 픽셀을 구동하기 위하여 표시패널에는 트랜지스터가 포함될 수 있다. 표시패널에 포함되는 트랜지스터는, 표시장치 및 조명장치 등의 경량화 및 박형화 등을 위하여, 기판 표면에 여러 층의 박막을 패터닝하여 형성된 박막 트랜지스터일 수 있다.
트랜지스터는 표시패널에 포함되는 픽셀을 제어하는 한편, 표시장치 등의 전력 효율을 향상시키기 위하여 우수한 ON/OFF 특성, 누설전류 방지 특성, 전자 이동도 등의 우수한 소자 특성이 요구된다.
트랜지스터는, 게이트 전극, 소스 전극, 드레인 전극, 반도체층 및 게이트 전극과 반도체층을 절연하는 게이트 절연막을 포함할 수 있다. 특히, 게이트 절연막은 트랜지스터의 소자 특성에 영향을 미치므로, 우수한 소자 특성을 제공할 수 있는 게이트 절연막에 대한 연구가 진행되고 있다.
본 발명의 실시예들의 목적은, 유전율이 높아 저전압 구동이 가능하면서도 누설 전류가 낮고, 이동도 및 on/off 특성이 우수한 트랜지스터를 제공할 수 있는 제조방법, 트랜지스터 및 패널을 제공하는 데 있다.
일 측면에서, 본 발명의 실시예들에 따른 트랜지스터 제조방법은, 제1 사이클 및 제2 사이클을 포함하는 원자층 증착 공법에 의한 게이트 절연막 형성 단계를 포함할 수 있다.
제1 사이클은, 제1 전구체를 공급하는 단계, 제1 전구체를 퍼지하는 단계, 제1 반응물을 공급하는 단계 및 제1 반응물을 퍼지하는 단계를 포함할 수 있다.
제1 전구체는, 지르코늄, 아연, 하프늄, 알루미늄, 티타늄, 탄탈럼 및 란타넘 중 하나 이상을 포함할 수 있다.
제2 사이클은, 제2 전구체를 공급하는 단계, 제2 전구체를 퍼지하는 단계, 제2 반응물을 공급하는 단계 및 제2 반응물을 퍼지하는 단계를 포함할 수 있다.
제2 전구체는 규소를 포함할 수 있다.
제1 반응물 및 제2 반응물은 각각 산소(O2), 물(H2O), 과산화수소(H2O2), 오존(O3) 및 아산화질소(N2O) 중 하나 이상을 포함할 수 있다.
게이트 절연막 형성 단계는 제1 사이클 수행단계와 제2 사이클 수행단계를 교대로 반복하는 단계를 포함할 수 있다.
제1 사이클 수행단계는, 제1 사이클을 n회 수행하는 단계일 수 있다.
제2 사이클 수행단계는, 제2 사이클을 m회 수행하는 단계일 수 있다.
상기 n 및 m은 각각 1 내지 10의 정수일 수 있다.
상기 n 및 m은 1일 수 있다.
상기 제1 전구체는 지르코늄을 포함할 수 있다.
게이트 절연막은 ZrSiOx를 포함하며, 상기 x는 3 내지 8일 수 있다.
게이트 절연막은, 지르코늄을 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 10% 내지 35%의 비율로 포함할 수 있다.
게이트 절연막은, 규소를 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 10% 내지 35%의 비율로 포함할 수 있다.
게이트 절연막은, 산소 원자를 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 35% 내지 80%의 비율로 포함할 수 있다.
게이트 절연막 형성 단계는 게이트 절연막을 10nm 내지 200nm로 형성할 수 있다.
다른 측면에서, 본 발명의 실시예들에 따른 트랜지스터는, 규소, 금속 원소 및 산소를 포함하고, 상술한 본 발명의 트랜지스터 제조방법에 의해 제조된 게이트 절연막을 포함할 수 있다.
게이트 절연막에 포함되는 금속 원소는, 지르코늄, 아연, 하프늄, 알루미늄, 티타늄, 탄탈럼 및 란타넘 중 하나 이상일 수 있다.
또 다른 측면에서, 본 발명의 실시예들에 따른 패널은, 상술한 본 발명의 실시예들에 따른 트랜지스터를 포함할 수 있다.
본 발명의 실시예들에 의하면, 소자 특성이 우수한 트랜지스터 제조방법, 트랜지스터 및 패널을 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 패널이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 패널이 LCD (Liquid Crystal Display) 인 경우, 서브픽셀의 구조를 나타내는 도면이다.
도 5는 본 발명의 실시예들에 따른 트랜지스터 제조방법에 있어서, 제1 사이클 및 제2 사이클을 포함하는 게이트 절연막 형성 단계를 포함하는 트랜지스터 제조방법의 흐름도이다.
도 6은 본 발명의 실시예들에 따른 트랜지스터 제조방법에 있어서, 제1 사이클 수행단계와 제2 사이클 수행단계를 교대로 반복하는 단계를 포함하는 흐름도이다.
도 7은 본 발명의 실시예들에 따른 트랜지스터 제조방법에 의해 형성된 게이트 절연막의 유전율을 나타내는 도면이다.
도 8은 본 명세서에서 소자 특성을 관찰한 박막 트랜지스터의 구조를 나타내는 도면이다.
도 9는 도 8의 구조를 가지는 트랜지스터에 있어서, 게이트 절연막의 종류에 따른 트랜지스터의 누설 전류를 나타내는 자료이다.
도 10은 도 8의 구조를 가지는 트랜지스터에 있어서, 게이트 절연막의 종류에 따른 소자 특성을 나타내는 자료이다.
도 11 및 도 12은 도 8의 구조를 가지는 트랜지스터에 있어서, 게이트 절연막의 종류에 따른 신뢰성을 나타내는 자료이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 공지된 구성이 아니더라도 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 어떤 구성요소가 다른 구성요소 "상에" 위치하거나, 형성된다고 기재된 경우, 그 구성요소는 그 다른 구성요소 표면 상에 접촉하여 위치할 수 있지만, 각 구성요소 사이에 다른 구성요소가 위치할 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 아래의 설명은 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다.
본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다.
패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 2를 참조하면, OLED 패널인 패널(110)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자장치에서, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현될 수 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 다수의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.
데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는, 소스 측 회로필름(SF) 상에 실장 될 수 있다.
소스 측 회로필름(SF)의 일 측은 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 부 (패드들의 집합체)와 전기적으로 연결될 수 있다.
소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.
전자장치는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 측이 연결될 수 있다.
즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 패널(PNL)의 넌-액티브 영역(N/A)과 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.
또한, 컨트롤 인쇄회로기판(CPCB)에는, 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.
소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)에 포함된 다수의 게이트 구동회로(GDC)는 패널(PNL)의 넌-액티브 영역(N/A) 상에 직접 형성될 수 있다.
다수의 게이트 구동회로(GDC) 각각은 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔신호(SCAN)를 출력할 수 있다.
패널(PNL) 상에 배치된 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.
넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동회로(GDC)에 가장 인접하게 배치된 소스 측 회로필름(SF)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 3을 참조하면, OLED 패널인 패널(110)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다.
도 3의 회로 예시에 따르면, 유기발광다이오드(OLED)의 애노드 전극(픽셀전극이라고도 함)은 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 유기발광다이오드(OLED)의 캐소드 전극(공통전극이라고도 함)에는 기저전압(EVSS)이 인가될 수 있다.
여기서, 기저전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압보다 높거나 낮은 전압일 수 있다. 또한, 기저전압(EVSS)은 구동상태에 따라 가변될 수 있다. 예를 들어, 영상 구동 시 기저전압(EVSS)과 센싱 구동 시 기저전압(EVSS)은 서로 다르게 설정될 수 있다.
구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다.
구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드일 수 있으며, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있으며, 유기발광다이오드(OLED)의 애노드 전극(또는 캐소드 전극)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있으며, 구동전압(EVDD)이 인가될 수 있고, 구동전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 (또는 정해진 시간) 동안 유지해줄 수 있다.
스위칭 트랜지스터(O-SWT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 게이트 노드는 해당 게이트 라인과 전기적으로 연결되어 스캔신호(SCAN)를 인가 받을 수 있다.
스위칭 트랜지스터(O-SWT)는 해당 게이트 라인을 통해 스캔신호(SCAN)를 게이트 노드로 인가 받아 온-오프가 제어될 수 있다.
이러한 스위칭 트랜지스터(O-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
한편, 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
도 3에 예시된 각 서브픽셀 구조는 2T(Transistor) 1C (Capacitor) 구조로서, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 4는 본 발명의 실시예들에 따른 패널(PNL)이 LCD (Liquid Crystal Display) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 4를 참조하면, LCD 패널인 패널(110)에서의 각 서브픽셀(SP)은 픽셀전극(PXL) 및 스위칭 트랜지스터(L-SWT) 등을 포함할 수 있다.
스위칭 트랜지스터(L-SWT)는, 스캔신호(SCAN)에 의해 제어되며, 데이터 라인(DL)과 픽셀전극(PXL) 사이에 전기적으로 연결될 수 있다.
스위칭 트랜지스터(L-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 픽셀전극(PXL)에 전달해준다. 데이터전압(Vdata)이 인가된 픽셀전극(PXL)은 공통전압이 인가되는 공통전극(COM)과 전계를 형성할 수 있다. 즉, 픽셀전극(PXL)과 공통전극(COM) 사이애 캐패시터가 형성될 수 있다.
도 5는 본 발명의 실시예들에 따른 트랜지스터 제조방법을 설명하기 위한 흐름도이다.
도 5를 참조하면, 본 발명의 실시예들에 따른 트랜지스터 제조방법은, 제1 사이클(CYC1) 및 제2 사이클(CYC2)을 포함하는 원자층 증착 공법에 의한 게이트 절연막 형성 단계(GIF)를 포함할 수 있다.
원자층 증착 공법(Atomic layer deposition)은, 원자층 단위로 박막을 증착하는 기술로서, 매우 정밀하게 조성을 제어하면서 매우 얇은 막을 증착시킬 수 있다는 장점이 있다. 본 발명의 실시예들에 따른 트랜지스터 제조방법은, 원자층 증착 공법에 의한 게이트 절연막 형성단계를 포함함으로서, 우수한 소자 특성을 가지는 트랜지스터를 제조할 수 있다.
원자층 증착 공법은 형성을 위한 일련의 공정단계를 포함하는 사이클을 수회 반복하여 수행될 수 있다. 본 발명의 실시예들에 따른 트랜지스터 제조방법의 게이트 절연막 형성단계(GIF)는, 서로 상이한 제1 사이클(CYC1) 및 제2 사이클(CYC2)을 포함한다.
제1 사이클(CYC1)은 제1 전구체를 공급하는 단계(SPRE1), 제1 전구체를 퍼지하는 단계(PPRE1), 제1 반응물을 공급하는 단계(SR1) 및 제1 반응물을 퍼지하는 단계(PR1)를 포함할 수 있다.
제 1 전구체는, 제1 사이클(CYC1)에 의해 형성하고자 하는 물질의 조성에 따라 결정될 수 있으며, 제1 사이클(CYC1)의 수행에 의해 형성하고자 하는 물질로 변환되는 전구체를 지칭할 수 있다. 본 발명의 실시예들에 따른 트랜지스터 제조방법에 있어서, 제1 전구체는 지르코늄, 아연, 하프늄, 알루미늄, 티타늄, 탄탈럼 및 란타넘 중 하나 이상의 금속 원소를 포함할 수 있다. 상기 제1 전구체로는, 예를 들면, TEMAZr(Tetrakis(ethylmethylamido)zirconium(IV)을 사용할 수 있으나, 이에 제한되는 것은 아니다.
제2 사이클(CYC2)은 제2 전구체를 공급하는 단계(SPRE2), 제2 전구체를 퍼지하는 단계(PPRE2), 제2 반응물을 공급하는 단계(SR2) 및 제2 반응물을 퍼지하는 단계(PR2)를 포함할 수 있다.
제2 전구체는, 제2 사이클(CYC2)에 의해 형성하고자 하는 물질의 조성에 따라 결정될 수 있으며, 제2 사이클(CYC2)의 수행에 의해 형성하고자 하는 물질로 변환되는 전구체를 지칭할 수 있다. 본 발명의 실시예들에 따른 트랜지스터 제조방법에 있어서, 제2 전구체는 규소를 포함할 수 있다. 상기 제2 전구체로는, 예를 들면, DIPAS(Diisoprophylamino Silane)을 사용할 수 있으나, 이에 제한되는 것은 아니다.
제1 반응물은, 제1 사이클에서 제1 전구체에 포함된 금속 원소의 산화물을 형성할 수 있는 것이면 종류가 제한되지 않는다. 제2 반응물 또한, 제2 사이클에서 규소 산화물을 형성할 수 있는 것이면 종류가 제한되지 않는다. 제1 반응물 및 제2 반응물은, 각각 산소(O2), 물(H2O), 과산화수소(H2O2), 오존(O3) 및 아산화질소(N2O) 중 하나 이상을 포함할 수 있다.
본 발명의 실시예들에 따른 트랜지스터 제조방법이 상기와 같은 전구체를 사용하는 제1 사이클 및 제2 사이클을 포함함으로써, 유전율이 높으면서도 누설 전류가 낮고, on/off 스위칭 특성이 우수한 트랜지스터 소자를 제공할 수 있다.
본 발명의 실시예들에 따른 트랜지스터 제조방법에 포함되는 제1 사이클과 제2 사이클의 순서는 특별히 제한되는 것은 아니며, 도 5에 도시했듯이 제1 사이클을 진행한 후에 제2 사이클을 진행할 수도 있고, 제2 사이클을 진행한 후에 제1 사이클을 진행할 수도 있으며, 제1 사이클을 수차례 진행한 후에 제2 사이클을 수차례 진행할 수도 있고, 제2 사이클을 수차례 진행한 후에 제1 사이클을 수차례 진행할 수도 있다.
도 6은 제1 사이클 수행단계와 제2 사이클 수행단계를 교대로 반복하는 단계를 설명하는 흐름도이다.
도 6을 참조하면, 게이트 절연막 형성 단계(GIF)는 제1 사이클(CYC1)을 n회 수행하는 단계인 제1 사이클 수행단계(PCYC1)와 제2 사이클(CYC2)을 m회 수행하는 단계인 제2 사이클 수행단계(PCYC2)를 교대로 반복(rep)하는 단계를 포함할 수 있다.
상기 n 및 m은 각각 1 내지 10일 수 있다. 즉, 제1 사이클(CYC1) 및 제2 사이클(CYC2)은, 각각 1회 내지 10회 수행될 수 있으며, 제1 사이클(CYC1) 수행횟수(n)와 제2 사이클(CYC2) 수행횟수(m)는 서로 상이할 수도 있고, 동일할 수도 있다. 제1 사이클(CYC1) 및 제2 사이클(CYC2)의 수행 횟수(n, m)를 상기와 같이 조절함으로써, 제1 사이클(CYC1)에 의해 형성되는 산화물이 결정의 성장을 억제할 수 있다. 왜냐하면, 원자층 증착법은 하나의 원자층 단위로 형성이 이루어지는데, 결정이 형성되기에는 너무 적은 양의 금속 산화물이 형성된다. 이후, 금속 산화물 결정이 성장하기 전에 규소 산화물을 형성하므로, 본 발명의 트랜지스터 제조방법에 의하면 금속 산화물 결정 성장에 의한 누설 전류 특성 저하를 효과적으로 예방할 수 있다.
제1 사이클(CYC1)에 의해 제1 전구체에 포함된 금속 원소와 제1 반응물에 포함된 산소가 결합한 금속 산화물이 형성되며, 제2 사이클(CYC2)에 제2 전구체에 포함된 규소와 제2 반응물에 포함된 산소가 결합한 규소 산화물(SiO2)이 형성된다. 제1 사이클(CYC1)을 n회 수행할 경우, 제1 사이클의 생성물인 금속 산화물의 형성이 촉진되며, 제2 사이클(CYC2)을 m회 수행할 경우, 제2 사이클의 생성물인 규소 산화물의 형성이 촉진된다. 따라서, 형성하고자 하는 게이트 절연막의 조성에 따라 제1 사이클(CYC1) 및 제2 사이클(CYC2)의 수행횟수를 조절함으로써, 형성되는 게이트 절연막의 조성을 정밀하게 제어할 수 있다.
예를 들면, 상기 n 및 m은 1일 수 있다. 즉, 제1 사이클 수행단계(PCYC1)는 제1 사이클(CYC1)을 1회 수행하는 단계이고, 제2 사이클 수행단계(PCYC2)는 제2 사이클(CYC2)을 1회 수행하는 단계일 수 있다. 이 경우, 게이트 절연막 형성 단계(GIF)는 제1 사이클(CYC1)과 제2 사이클(CYC2)이 1회씩 교대로 수행되는 것이 반복되는 단계를 포함할 수 있다.
제1 사이클 수행단계(PCYC1) 및 제2 사이클 수행단계(PCYC2)를 교대로 반복할 경우 제1 전구체로부터 유도된 산화물 및 제2 전구체로부터 유도된 산화물을 포함하는 게이트 절연막이 형성될 수 있다. 제1 전구체는 지르코늄 등의 금속 원소를 포함하고, 제2 전구체는 규소를 포함하므로, 본 발명의 제조방법에 의해 형성된 게이트 절연막은 지르코늄 등의 금속 산화물과 규소 산화물을 포함할 수 있다.
원자층 증착 공정을 수행할 경우, 어떤 물질을 형성하는 사이클을 수차례 반복하여 어떤 물질로 구성된 층을 증착할 수 있으나, 본 발명의 트랜지스터 제조방법은 상이한 물질을 형성하는 제1 사이클 및 제2 사이클 각각을 하나의 층을 형성하기에는 부족한 횟수만큼만 반복하고, 제1 사이클 수행단계와 제2 사이클 수행단계를 교대로 수행함으로써, 제1 사이클에 의해 형성되는 물질과 제2 사이클에 의해 형성되는 물질이 분리된 층을 구성하지 않고 하나의 층에 혼재하게 된다. 본 발명에서는, 이러한 방식으로 형성된 게이트 절연막이 나노라미네이트(nanolaminate) 구조를 가진다고 표현할 수 있다.
예를 들면, 상술한 것과 같이 m 및 n이 1이고, 제1 전구체가 지르코늄을 포함할 경우, 게이트 절연막은 지르코늄, 규소 및 산소가 한 층에 혼재할 수 있으며, ZrSiOx로 표시될 수 있다. 예를 들어, 제1 전구체로 TEMAZr을 사용하고, 제2 전구체로 DIPAS를 사용하며, 제1 반응물 및 제2 반응물로 산소 (O2)를 사용하고, 제1 사이클 및 제2 사이클을 1회씩 교대로 반복하여 원자층 증착을 수행할 경우, 상기 x는 3 내지 8일 수 있다. 상기와 같이 트랜지스터를 제조할 경우, 유전율이 높아 저전압 구동이 가능하면서도, 누설전류 특성이 우수하여 on/off 특성이 우수한 트랜지스터를 제조할 수 있다.
또한, 상기와 같이 제1 사이클(CYC1) 및 제2 사이클(CYC2)을 1회씩 교대로 수행하는 것을 반복하는 원자층 증착에 의해 게이트 절연막을 형성할 경우, 게이트 절연막은, 지르코늄, 규소 및 산소를 포함할 수 있다.
상기 게이트 절연막은, 지르코늄을 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 10% 내지 35%의 비율로 포함할 수 있다. 상기 지르코늄의 비율은 지르코늄 원자 수를 기준으로 계산한 것이며, 예를 들면, 상기 지르코늄의 비율은 10% 내지 30% 또는 15% 내지 20%일 수 있다.
상기 게이트 절연막은, 규소를 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 10% 내지 35%의 비율로 포함할 수 있다. 상기 규소의 비율은 규소 원자 수를 기준으로 계산한 것이며, 예를 들면, 상기 규소의 비율은 10% 내지 30% 또는 13% 내지 18%일 수 있다.
상기 게이트 절연막은, 산소 원자를 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 35% 내지 80%의 비율로 포함할 수 있다. 상기 산소 원자의 비율은 산소 원자 수를 기준으로 계산한 것이며, 예를 들면, 상기 산소 원자의 비율은, 45% 내지 80%, 55% 내지 75% 또는 60% 내지 70% 일 수 있다.
상기 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 비율을 상기와 같이 조절함으로서, 유전율이 우수하여 저전압 구동이 가능하면서도 누설전류 특성이 개선된 트랜지스터를 제조할 수 있다.
제1 사이클 수행단계(PCYC1) 및 제2 사이클 수행단계(PCYC2)의 반복 횟수(rep)는 특별히 제한되는 것은 아니며, 형성하고자 하는 게이트 절연막의 두께에 따라 결정될 수 있다. 예를 들면, 본 발명의 트랜지스터 제조방법은, 10nm 내지 200nm의 두께를 가지는 게이트 절연막을 형성할 수 있을 정도로 제1 사이클 수행단계(PCYC1) 및 제2 사이클 수행단계(PCYC2)를 반복할 수 있다.
본 발명의 실시예들에 따른 트랜지스터는, 상술한 본 발명의 실시예들에 따른 트랜지스터 제조방법에 의해 제조된 게이트 절연막을 포함할 수 있다.
상기 게이트 절연막은, 규소; 지르코늄, 아연, 하프늄, 알루미늄, 티타늄, 탄탈럼 및 란타넘 중 하나 이상의 금속 원소; 및 산소를 포함할 수 있다. 게이트 절연막이 상기 원소를 포함하는 것은, 상술한 제1 사이클(CYC1) 및 제2 사이클(CYC2)을 포함하는 게이트 절연막 형성 단계(GIF)에 의해 제조되기 때문이다.
본 발명의 실시예들에 따른 트랜지스터에 포함되는 게이트 절연막에 대한 설명은, 상술한 본 발명의 실시예들에 따른 트랜지스터 제조방법에 의해 형성된 게이트 절연막에 대한 것과 동일하다. 따라서, 상술한 본 발명의 실시예들에 따른 트랜지스터 제조방법에 의해 형성된 게이트 절연막의 조성에 관한 설명은, 본 발명의 실시예들에 따른 트랜지스터의 게이트 절연막에도 그대로 적용될 수 있다.
도 7은 본 발명의 실시예들에 따른 제조방법에 의해 형성된 게이트 절연막의 유전율을 설명하기 위한 자료이다.
도 7에서 물성을 측정한 게이트 절연막은, 하기 표 1과 같은 제1 사이클 및/또는 제2 사이클을 1회씩 반복하여 형성한 것이다.
　 제1 사이클 제2 사이클
전구체 TEMAZr DIPAS
반응물 O2 plasma O2 plasma
퍼지가스 Ar Ar
증착온도 250℃ 250℃
도 7의 SiO2 막, ZrO2 막 및 SiO2/ZrO2 나노라미네이트 막 각각은 총 두께가 100nm가 되도록 제1 사이클 및/또는 제2 사이클을 반복 수행하여 제조되었다. SiO2 막은 제2 사이클만을 반복하여 형성하였으며, ZrO2 막은 제1 사이클만을 반복하여 형성하였다. SiO2/ZrO2 나노라미네이트 막은 제1 사이클 및 제2 사이클 각각을 1회씩 교대로 수행하는 것을 반복하여 형성하였다.
도 7에서 알 수 있는 것처럼, 본 발명의 실시예들에 따른 제조방법에 의해 제조된 나노라미네이트 막은 SiO2 막보다 유전율이 높은 것을 알 수 있다. 따라서, 본 발명의 실시예들에 따른 제조방법으로 제조한 트랜지스터는, 저전압 구동이 가능하다는 장점이 있다.
도 8은 소자 특성을 관찰하기 위해 제조한 트랜지스터의 구조를 나타내는 도면이다. 도 8에 도시한 트랜지스터는, 게이트(G), 게이트 절연막(GI), 반도체층(SEM), 소스 전극(S) 및 드레인 전극(D)을 포함한다. 게이트(G)로는 highly p doped silicon을 사용하였고, 반도체층(SEM)으로는 ITZO(Indium Tin Zinc Oxide)를 사용하였으며, 소스 전극(S) 및 드레인 전극(D)은 ITO(Indium Tin Oxide)를 사용하였다. 게이트(G)는 0.5mm, 게이트 절연막(GI)은 100nm, 반도체층(SEM)은 30nm, 소스 전극(S) 및 드레인 전극(D)은 100nm로 증착하였다.
도 9는 도 8의 구조를 가지는 트랜지스터에 있어서, 게이트 절연막(GI)을 달리하여 누설전류 특성을 측정한 것이다. SiO2 막, ZrO2 막 및 SiO2/ZrO2 나노라미네이트 막은 상기 표 1에 기재한 제1 사이클 및/또는 제2 사이클을 반복 수행하여 형성하였다.
도 9를 참조하면, 나노라미네이트 막은 ZrO2 막보다 누설전류 특성이 우수한 것을 알 수 있다. 따라서, 나노라미네이트 게이트 절연막은 SiO2 게이트 절연막보다 낮은 전압에서 구동을 가능하게 하면서, ZrO2 게이트 절연막보다 누설전류 특성이 개선되는 장점이 있다.
도 10은 도 8의 구조를 가지는 트랜지스터에 있어서, 게이트 절연막의 종류에 따른 소자 특성을 나타내는 자료이다.
도 10에서 측정한 소자 특성을 하기 표 2에 기재하였다. 각 막은, 상기 표 1에 관한 부분에서 동일한 방법으로 형성되었다.
　 Vth(V) μ(cm2/Vs) Subthreshhold swing(V/decade) Hysterisis(V) Ion/Ioff(X108)
ZrO2 -0.93 40.06 0.24 0.30 3.22
ZrO2/SiO2 nanolaminate 0.00 36.63 0.19 0.17 1.76X10
SiO2 -0.38 12.68 0.21 0.62 4.13
표 2를 참조하면, 나노라미네이트 절연막의 on/off 특성이 SiO2 절연막이나 ZrO2 절연막보다 우수한 것을 알 수 있다. 따라서, 본 발명의 실시예들에 따른 제조방법은 저전압 구동이 가능하면서도, 소자 특성이 우수한 트랜지스터를 제공할 수 있다.
도 11 및 도 12는 도 8의 구조를 가지는 트랜지스터에 있어서, 게이트 절연막의 종류에 따른 신뢰성을 나타내는 자료이다. SiO2 막, ZrO2 막 및 SiO2/ZrO2 나노라미네이트 막은 상기 표 1에 기재한 제1 사이클 및/또는 제2 사이클을 반복 수행하여 형성하였다. 신뢰성 평가를 위해 PBTS(Positive Bias Temperatrure Stress) 평가를 진행하였고, 1시간의 PBTS(+10V, 60℃)의 조건으로 신뢰성 평가를 진행하였다.
도 11 및 도 12를 통해 알 수 있는 것처럼, ZrO2/SiO2 나노라미네이트 게이트 절연막을 포함하는 트랜지스터가 가장 작은 문턱전압(Vth) 값을 가지므로, 본 발명의 실시예들에 따른 트랜지스터 제조방법은 신뢰성이 우수한 트랜지스터를 제공하는 것을 알 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 지르코늄, 아연, 하프늄, 알루미늄, 티타늄, 탄탈럼 및 란타넘 중 하나 이상을 포함하는 제1 전구체를 공급하는 단계,
    상기 제1 전구체를 퍼지하는 단계,
    제1 반응물을 공급하는 단계 및
    상기 제1 반응물을 퍼지하는 단계를 포함하는 제1 사이클; 및
    규소를 포함하는 제2 전구체를 공급하는 단계,
    상기 제2 전구체를 퍼지하는 단계,
    제2 반응물를 공급하는 단계 및
    상기 제2 반응물을 퍼지하는 단계를 포함하는 제2 사이클을 포함하고,
    상기 제1 반응물 및 제2 반응물은 각각 산소(O2), 물(H2O), 과산화수소(H2O2), 오존(O3) 및 아산화질소(N2O) 중 하나 이상을 포함하는 원자층 증착 공법에 의한 게이트 절연막 형성 단계를 포함하는 트랜지스터 제조방법.
  2. 제 1항에 있어서,
    상기 게이트 절연막 형성 단계는,
    상기 제1 사이클을 n회 수행하는 단계인 제1 사이클 수행단계와 상기 제2 사이클을 m회 수행하는 단계인 제2 사이클 수행단계를 교대로 반복하는 단계를 포함하고,
    상기 n 및 m은 각각 1 내지 10의 정수인 트랜지스터 제조방법.
  3. 제 2항에 있어서,
    상기 n 및 m은 1인 트랜지스터 제조방법.
  4. 제 3항에 있어서,
    상기 제1 전구체는 지르코늄을 포함하는 트랜지스터 제조방법.
  5. 제 4항에 있어서,
    상기 게이트 절연막은 ZrSiOx를 포함하며, 상기 x는 3 내지 8인 트랜지스터 제조방법.
  6. 제 4항에 있어서,
    상기 게이트 절연막은,
    지르코늄을, 상기 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 10% 내지 35%의 비율로 포함하고,
    규소를, 상기 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 10% 내지 35%의 비율로 포함하며,
    산소 원자를, 상기 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 35% 내지 80%의 비율로 포함하는 트랜지스터 제조방법.
  7. 규소;
    지르코늄, 아연, 하프늄, 알루미늄, 티타늄, 탄탈럼 및 란타넘 중 하나 이상의 금속 원소; 및
    산소를 포함하고, 제 1항의 게이트 절연막 형성 단계에 의해 형성된 게이트 절연막을 포함하는 트랜지스터.
  8. 제 7항에 있어서,
    상기 게이트 절연막은 지르코늄을 포함하고, ZrSiOx로 표시되며, 상기 x는 3 내지 8인 트랜지스터.
  9. 제 8항에 있어서,
    상기 게이트 절연막은,
    지르코늄을, 상기 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 10% 내지 35%의 비율로 포함하고,
    규소, 상기 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 10% 내지 35%의 비율로 포함하며,
    산소 원자를, 상기 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 35% 내지 80%의 비율로 포함하는 트랜지스터.
  10. 제 7항의 트랜지스터를 포함하는 패널.
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