KR102567380B1 - 트랜지스터, 패널 및 트랜지스터의 제조방법 - Google Patents

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Abstract

본 발명의 실시예들은 트랜지스터, 패널 및 트랜지스터 제조방법에 관한 것으로서, 더욱 상세하게는, 실리콘 산화물을 포함하고 산화물 반도체층과 접촉하는 제1 절연막 및 지르코늄 등의 산화물을 포함하는 제2 절연막을 포함하여, 소자 특성이 우수한 트랜지스터, 이를 포함하는 패널 및 상기 트랜지스터의 제조방법을 제공할 수 있다.

Description

트랜지스터, 패널 및 트랜지스터의 제조방법 {TRANSISTOR, PANEL AND MANUFACTURING METHOD OF THE TRANSISTOR}
본 발명은 트랜지스터, 패널 및 트랜지스터 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 표시패널에 대한 요구가 다양한 형태로 증가하고 있다. 표시패널 분야에서는, 별도의 광원이 필요하지 않아 경량화 및 박형화에서 유리한 유기발광 표시패널에 대한 수요가 증가하고 있다.
표시패널에 포함되는 픽셀을 구동하기 위하여 표시패널에는 박막 트랜지스터가 포함될 수 있다. 픽셀을 구동하기 위해 박막 트랜지스터에는 우수한 이동도 및 on/off 스위칭 특성 등 우수한 트랜지스터 소자 특성이 요구되고 있다.
본 발명의 실시예들의 목적은, 이동도, on/off 스위칭 특성 등 우수한 소자 특성을 가지는 트랜지스터 및 이를 포함하는 패널을 제공하는 데 있다.
일 측면에서, 본 발명의 실시예들에 따른 트랜지스터는, 기판, 산화물 반도체층, 게이트 절연막, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다.
산화물 반도체층, 게이트 절연막, 게이트 전극, 소스 전극 및 드레인 전극은 기판 상에 위치할 수 있다.
산화물 반도체층, 게이트 절연막 및 게이트 전극은 순차적으로 위치할 수 있다.
소스 전극은 산화물 반도체층의 일단과 접촉하고, 드레인 전극은 산화물 반도체층의 타단과 접촉할 수 있다.
게이트 절연막은 제1 절연막 및 제2 절연막을 포함할 수 있다.
제1 절연막은, SiOx로 표시되고 상기 x가 1.5 내지 2인 실리콘 산화물을 포함하고, 상기 산화물 반도체층과 접촉할 수 있다.
제2 절연막은, 지르코늄, 아연, 하프늄, 알루미늄, 티타늄, 탄탈럼 및 란타넘으로 중 하나 이상의 산화물을 포함할 수 있다.
제1 절연막의 표면 거칠기의 평균 제곱근(Rq) 값이 제2 절연막의 표면 거칠기의 평균 제곱근(Rq) 값보다 작을 수 있다.
제1 절연막은 표면 거칠기의 평균 제곱근(Rq) 값이 0.02nm 내지 0.6nm 일 수 있다.
제2 절연막은 표면 거칠기의 평균 제곱근(Rq) 값이 0.7nm 내지 5nm일 수 있다.
제1 절연막은 두께가 10nm 내지 100nm일 수 있다.
제2 절연막은 두께가 10nm 내지 100nm일 수 있다.
제1 절연막은 두께 균일도가 0.1% 내지 5%일 수 있다.
제2 절연막은 두께 균일도가 0.1% 내지 3%일 수 있다.
기판, 산화물 반도체층, 게이트 절연막 및 게이트 전극이 순차로 위치하고, 트랜지스터는 탑 게이트 구조를 가질 수 있다.
기판, 게이트 전극, 게이트 절연막 및 산화물 반도체층이 순차로 위치하고, 트랜지스터는 바텀 게이트 구조를 가질 수 있다.
다른 측면에서, 본 발명의 실시예들에 따른 패널은, 상기 트랜지스터를 포함할 수 있다.
또 다른 측면에서, 본 발명의 실시예들에 따른 트랜지스터 제조방법은, 원자층 증착 공법에 의한 제1 절연막 형성단계 및 원자층 증착 공법에 의한 제2 절연막 형성단계를 포함할 수 있다.
제1 절연막 형성단계는, 제1 전구체를 공급하는 단계, 제1 전구체를 퍼지하는 단계, 제1 반응물을 공급하는 단계 및 제1 반응물을 퍼지하는 단계를 포함하는 제1 사이클을 반복 수행하는 원자층 증착 공법일 수 있다.
제2 절연막 형성단계는, 제2 전구체를 공급하는 단계, 제2 전구체를 퍼지하는 단계, 제2 반응물을 공급하는 단계 및 제2 반응물을 퍼지하는 단계를 포함하는 제2 사이클을 반복 수행하는 원자층 증착 공법일 수 있다.
제1 전구체는 규소를 포함할 수 있다.
제2 전구체는 지르코늄, 아연, 하프늄, 알루미늄, 티타늄, 탄탈럼 및 란타넘 중 하나 이상을 포함할 수 있다.
제1 반응물 및 제2 반응물은 각각 산소(O2), 물(H2O), 과산화수소(H2O2), 오존(O3) 및 아산화질소(N2O) 중 하나 이상을 포함할 수 있다.
제1 절연막 형성 단계는 제1 사이클을 반복 수행하여 두께가 10nm 내지 100nm인 제1 절연막을 형성하는 단계일 수 있다.
제2 절연막 형성 단계는 제2 사이클을 반복 수행하여 두께가 10nm 내지 100nm 인 제2 절연막을 형성하는 단계일 수 있다.
본 발명의 실시예들에 의하면, 반사전극이 경사면을 포함하여, 광효율이 우수한 표시패널을 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 패널이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 패널이 LCD (Liquid Crystal Display) 인 경우, 서브픽셀의 구조를 나타내는 도면이다.
도 5는 본 발명의 실시예들에 따른 트랜지스터에 있어서 산화물 반도체층, 게이트 절연막 및 게이트 전극이 순차로 위치하는 것을 나타내는 도면이다.
도 6은 본 발명의 실시예들에 따른 트랜지스터에 있어서 소스 전극 및 드레인 전극이 각각 산화물 반도체층의 일단에 접촉하는 것을 나타내는 도면이다.
도 7은 본 발명의 실시예들에 따른 트랜지스터에 있어서 제1 절연막 및 제2 절연막을 포함하는 게이트 절연막과 산화물 반도체층을 나타내는 도면이다.
도 8은 본 발명의 실시예들에 따른 트랜지스터의 제1 절연막 및 제2 절연막 표면의 거칠기를 나타내는 사진이다.
도 9는 제1 절연막 또는 제2 절연막이 단독으로 사용된 경우 트랜지스터 소자의 측정 온도에 따른 전자 이동도 특성을 나타낸 자료이다.
도 10은 게이트 절연막에 있어서, 제1 절연막 및 제2 절연막의 두께 변화에 따른 절연막의 유전율 변화를 설명하기 위한 자료이다.
도 11 은 본 발명의 일 실시예에 따른 트랜지스터의 단면도이다.
도 12는 실시예 및 비교예에 따른 트랜지스터 소자 특성에 관한 자료이다.
도 13 및 도 14는 본 발명의 실시예들에 따른 트랜지스터 제조방법의 흐름도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 공지된 구성이 아니더라도 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 어떤 구성요소가 다른 구성요소 "상에" 위치하거나, 형성된다고 기재된 경우, 그 구성요소는 그 다른 구성요소 표면 상에 접촉하여 위치할 수 있지만, 각 구성요소 사이에 다른 구성요소가 위치할 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 아래의 설명은 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다.
본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다.
패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 2를 참조하면, OLED 패널인 패널(110)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자장치에서, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현될 수 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 다수의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.
데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는, 소스 측 회로필름(SF) 상에 실장 될 수 있다.
소스 측 회로필름(SF)의 일 측은 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 부 (패드들의 집합체)와 전기적으로 연결될 수 있다.
소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.
전자장치는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 측이 연결될 수 있다.
즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 패널(PNL)의 넌-액티브 영역(N/A)과 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.
또한, 컨트롤 인쇄회로기판(CPCB)에는, 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.
소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)에 포함된 다수의 게이트 구동회로(GDC)는 패널(PNL)의 넌-액티브 영역(N/A) 상에 직접 형성될 수 있다.
다수의 게이트 구동회로(GDC) 각각은 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔신호(SCAN)를 출력할 수 있다.
패널(PNL) 상에 배치된 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.
넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동회로(GDC)에 가장 인접하게 배치된 소스 측 회로필름(SF)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 3을 참조하면, OLED 패널인 패널(110)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다.
도 3의 회로 예시에 따르면, 유기발광다이오드(OLED)의 애노드 전극(픽셀전극이라고도 함)은 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 유기발광다이오드(OLED)의 캐소드 전극(공통전극이라고도 함)에는 기저전압(EVSS)이 인가될 수 있다.
여기서, 기저전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압보다 높거나 낮은 전압일 수 있다. 또한, 기저전압(EVSS)은 구동상태에 따라 가변될 수 있다. 예를 들어, 영상 구동 시 기저전압(EVSS)과 센싱 구동 시 기저전압(EVSS)은 서로 다르게 설정될 수 있다.
구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다.
구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드일 수 있으며, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있으며, 유기발광다이오드(OLED)의 애노드 전극(또는 캐소드 전극)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있으며, 구동전압(EVDD)이 인가될 수 있고, 구동전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 (또는 정해진 시간) 동안 유지해줄 수 있다.
스위칭 트랜지스터(O-SWT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 게이트 노드는 해당 게이트 라인과 전기적으로 연결되어 스캔신호(SCAN)를 인가 받을 수 있다.
스위칭 트랜지스터(O-SWT)는 해당 게이트 라인을 통해 스캔신호(SCAN)를 게이트 노드로 인가 받아 온-오프가 제어될 수 있다.
이러한 스위칭 트랜지스터(O-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
한편, 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
도 3에 예시된 각 서브픽셀 구조는 2T(Transistor) 1C (Capacitor) 구조로서, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 4는 본 발명의 실시예들에 따른 패널(PNL)이 LCD (Liquid Crystal Display) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 4를 참조하면, LCD 패널인 패널(110)에서의 각 서브픽셀(SP)은 픽셀전극(PXL) 및 스위칭 트랜지스터(L-SWT) 등을 포함할 수 있다.
스위칭 트랜지스터(L-SWT)는, 스캔신호(SCAN)에 의해 제어되며, 데이터 라인(DL)과 픽셀전극(PXL) 사이에 전기적으로 연결될 수 있다.
스위칭 트랜지스터(L-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 픽셀전극(PXL)에 전달해준다. 데이터전압(Vdata)이 인가된 픽셀전극(PXL)은 공통전압이 인가되는 공통전극(COM)과 전계를 형성할 수 있다. 즉, 픽셀전극(PXL)과 공통전극(COM) 사이애 캐패시터가 형성될 수 있다.
본 발명의 실시예들에 따른 트랜지스터는, 기판(SUB), 산화물 반도체층(SEM), 게이트 절연막(GI), 게이트 전극(G), 소스 전극(S) 및 드레인 전극(D)을 포함할 수 있다.
기판(SUB)은 표면에 패턴을 형성할 수 있는 절연체이면 그 종류는 특별히 제한되지 않으며, 유리나 고분자 플라스틱을 사용할 수 있다.
산화물 반도체층(SEM), 게이트 절연막(GI), 게이트 전극(G), 소스 전극(S) 및 드레인 전극(D)은 기판(SUB) 상에 위치할 수 있다.
산화물 반도체층(SEM)은, 예를 들면, IGZO(Indium Gallium Zinc Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등의 N형 산화물 반도체일 수도 있고, CuOx, SnOx, NiOx 등의 P형 산화물 반도체일 수도 있다.
상기 산화물 반도체를 사용할 경우, 전자 이동도가 우수하여 개구율이 향상된 패널을 제공할 수 있으며, 누설전류가 적어 소비전력이 우수한 패널을 제공할 수 있다.
도 5는 본 발명의 실시예들에 따른 트랜지스터의 일부 구성요소가 적층된 것을 나타내는 도면이다.
도 5를 참조하면, 본 발명의 실시예들에 따른 트랜지스터는, 산화물 반도체층(SEM), 게이트 절연막(GI) 및 게이트 전극(G)이 순차적으로 위치할 수 있다. 따라서, 게이트 절연막(GI)은 산화물 반도체층(SEM)과 게이트 전극(G) 사이에 위치할 수 있다.
도 5는 하부에서부터 순차적으로 산화물 반도체층(SEM), 게이트 절연막(GI) 및 게이트 전극(G)이 위치하는 것을 나타내었으나, 상부에서부터 순차적으로 산화물 반도체층(SEM), 게이트 절연막(GI) 및 게이트 전극(G)이 위치하는 경우 또한 본 발명의 범주에 포함되는 것으로 해석되어야 한다.
소스 전극(S)은 산화물 반도체층(SEM)의 일단과 접촉하고, 드레인 전극(D)은 산화물 반도체층(SEM)의 타단과 접촉할 수 있다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 트랜지스터에 있어서, 소스 전극(S) 및 드레인 전극(D) 각각이 산화물 반도체층(SEM)의 일단과 접촉하는 것을 나타내는 도면이다.
도 6a는 기판(미도시)이나 절연층(미도시) 상에 산화물 반도체층(SEM)이 형성된 후, 소스 전극(S) 및 드레인 전극(D)이 형성되어, 소스 전극(S) 및 드레인 전극(D)이 산화물 반도체층(SEM)과 접촉하는 것을 나타내는 도면이다.
도 6b는 기판(미도시)이나 절연층(미도시) 상에 소스 전극(S) 및 드레인 전극(D)이 형성된 후, 산화물 반도체층(SEM)이 형성되어, 소스 전극(S) 및 드레인 전극(D)이 산화물 반도체층(SEM)과 접촉하는 것을 나타내는 도면이다.
도 6a 및 도 6b에 도시한 것처럼, 소스 전극(S)은 산화물 반도체층(SEM)의 일단과 접촉하고, 드레인 전극(D)은 상기 산화물 반도체층(SEM)의 일단과 이격된 타단에 접촉할 수 있다. 여기서, 소스 전극(S) 및 드레인 전극(D)이 산화물 반도체층(SEM)과 접촉한다는 것은, 게이트 전극(G)에 인가된 전압에 의해 산화물 반도체층(SEM)에 형성된 채널이 소스 전극(S) 및 드레인 전극(D)을 전기적으로 연결될 수 있을 정도의 면적 이상으로 접촉하는 것을 의미할 수 있다.
도 7은 본 발명의 실시예들에 따른 트랜지스터에 있어서, 제1 절연막(GI1) 및 제2 절연막(GI2)을 포함하는 게이트 절연막(GI)과 산화물 반도체층(SEM)을 나타내는 도면이다.
도 7에 도시한 것처럼, 게이트 절연막(GI)은 제1 절연막(GI1) 및 제2 절연막(GI2)을 포함할 수 있다.
제1 절연막(GI1)은 산화물 반도체층(SEM)과 접촉할 수 있다. 제1 절연막(GI1)이 산화물 반도체층(SEM)과 접촉한다는 것은, 게이트 절연막(GI)에 포함되는 제1 절연막(GI1)이 산화물 반도체층(SEM)과 접촉할 수 있는 위치에 위치하는 것을 의미할 수 있다. 도 7을 참조하면, 제1 절연막(GI)이 산화물 반도체층(SEM) 상에 형성되어, 산화물 반도체층(SEM)과 접촉하고 있는 것을 알 수 있다. 그러나, 본발명은 상술하였듯이 게이트 절연막(GI)이 산화물 반도체층(SEM)과 게이트 전극(G) 사이에 위치하기만 하면 되므로, 도 7과 달리 게이트 절연막(GI)이 산화물 반도체층(SEM)의 하부에 위치하고, 산화물 반도체층(SEM)과 제1 절연막(GI1)이 접촉하는 구조 또한 본 발명의 범주에 포함되는 것으로 이해되어야 한다.
제1 절연막(GI1)은 실리콘 산화물을 포함할 수 있다.
상기 실리콘 산화물은, SiOx로 표시되고, x가 1.5 내지 2일 수 있다. 또는, 상기 실리콘 산화물은, 상기 x가 상기 범위를 만족하면서, SiO2로 여겨질 수 있는 x 값을 가지거나, SiO2일 수 있다.
제2 절연막(GI2)은 지르코늄(Zr), 아연(Zn), 하프늄(Hf), 알루미늄(Al), 티타늄(Ti), 탄탈럼(Ta) 및 란타넘(La)으로 중 하나 이상의 산화물을 포함할 수 있다. 예를 들면, 제2 절연막(Gi2)은 지르코늄 산화물(ZrO2)을 포함할 수 있다.
상기 금속들의 산화물은 유전율이 높은 물질이므로, 제2 절연막(GI2)은 제1 절연막(GI1)보다 유전율이 높을 수 있다. 제2 절연막(GI2)은 유전율이 높으므로, 저전압에서도 트랜지스터가 구동될 수 있도록 하는 역할을 한다.
제1 절연막(GI1)은 상술한 실리콘 산화물을 포함하여 표면 특성이 우수하여 산화물 반도체층(SEM)과의 접촉 특성이 우수하므로, 제1 절연막(GI1)은 산화물 반도체층(SEM)과 접촉하여 트랜지스터가 우수한 전자 이동도를 갖도록 할 수 있다.
본 발명의 실시예들에 따른 트랜지스터의 제1 절연막(GI1) 및 제2 절연막(GI2)은, 우수한 트랜지스터 소자 특성을 달성하기 위하여 MOCVD((Metal-Organic Chemical Vapor Deposition) 공법 또는 ALD(Atomic Layer Deposition) 공법을 이용하여 형성될 수 있다.
MOCVD(Metal-Organic Chemical Vapor Deposition) 공법은, 고온의 기판 위에 원료 가스를 유출시켜 그 표면 상에서 분해 반응을 일으켜 박막을 형성하는 화학 증착(CVD: Chemical Vapor Deposition)의 일종으로서, 원료 가스 중에 유기 금속 착물을 포함하는 증착 방법으로서, 유기 금속 가스를 가열한 기판 상에 열분해 시켜 박막을 성장시키는 기술이다. MOCVD의 경우, 할로겐화물의 기체를 사용하는 CVD 보다 저온에서 이루어지고, 원자 크기 수준에서의 박막 형성 과정 제어가 가능하므로, 균일하고 밀도가 높고 결점(defect)이 적은 막을 형성할 수 있다는 장점이 있다.
ALD (Atomic Layer Deposition) 공법의 경우, 반응원료를 각각 분리, 공급하여 반응가스 간 화학반응으로 형성된 입자를 기판 표면에 증착, 박막을 형성하는 증착법이다. 하나의 반응원료가 박막이 증착되는 기판 위에 화학적 흡착을 한 후, 제2 또는 제3의 기체가 기판 위에서 다시 화학적 흡착을 진행하며, 각각의 흡착이 1 atomic layer 수준으로 이루어진다.
전술한 MOCVD 공법 또는 ALD 공법을 이용하는 경우, 일반적인 PVD (Physical Vapor Deposition) 및 일반적인 다른 CVD (Chemical Vapor Deposition) 공법에 비해, 박막 생산성이나 성장 속도는 느릴 수 있으나, 박막 도포성이 우수해 박막 두께를 세밀하게 조절할 수 있다. 즉, MOCVD 공법 또는 ALD 공법을 이용하는 경우, 우수한 표면 균일도, 두께 균일도 및 스텝 커버리지(Step Coverage) 특성을 갖는 박막을 형성할 수 있다.
본 발명의 제1 절연막(GI1) 및 제2 절연막(GI2)은, ALD 공법에 의해 형성될 수 있으며, 따라서 우수한 표면 특성, 두께 균일도 및 얇은 두께를 가질 수 있다.
예를 들면, 제1 절연막(GI1)은 두께가 10nm 내지 100nm일 수 있고, 제2 절연막(GI2)도 두께가 10nm 내지 100nm일 수 있다. PECVD나 스퍼터링 공법에 의할 경우 상기와 같이 얇은 두께를 구현하는 것이 곤란하나, ALD 또는 MOCVD 공법에 의할 경우 상기와 같이 얇은 두께로 게이트 절연막을 형성하면서도, 우수한 균일도를 달성할 수 있다.
제1 절연막(GI1)은 두께 균일도가 0.1% 내지 5%, 0.1% 내지 3% 또는 0.1% 내지 2.6%일 수 있다.
제2 절연막(GI2)은 두께 균일도가 0.1% 내지 3%, 0.1% 내지 2% 또는 0.1% 내지 1.5%일 수 있다.
상기 두께 균일도는 PECVD 또는 스퍼터링 공법에 의할 경우에는 달성하기 어려운 것으로, 본 발명의 실시예들에 따른 트랜지스터는 ALD 공법 또는 MOCVD 공법에 의해 형성되어 상기와 같이 우수한 두께 불균일도를 가지는 제1 절연막(GI1) 및 제2 절연막(GI2)을 포함할 수 있다.
상기 두께 균일도는, 본 발명의 분야에서 알려진 통상의 방법에 의하여 계산될 수 있으며, 예를 들면, 아래와 같이 계산될 수 있다.
[일반식 1]
[일반식 2]
상기 일반식 1 및 일반식 2에서, Tmax는 샘플에서 측정된 두께의 최대값이고, Tmin은 샘플에서 측정된 두께의 최소값이며, Tavg는 샘플에서 측정된 두께의 평균값이다.
하기 표 1은 실리콘 산화물(SiO2)를 포함하는 제1 절연막을 ALD 공법으로 성막하고, 그 두께를 측정한 것이다. 상기 제1 절연막은, Precursor로 DIPAS를, reactant로는 O2 플라즈마를, Purge gas로는 Ar을 사용하였으며, 증착 온도는 250℃로 하여 형성된 것이다.
　 Thickness
(nm)		 Uniformity 1
(%)		 Uniformity 2
(%)
T1 32.31 2.48 2.49
T2 32.67
T3 32.19
T4 32.42
T5 33.19
T6 32.44
T7 32.60
T8 32.67
T9 31.58
Tavg 32.50
Tmax 33.19
Tmin 31.58
하기 표 2는 지르코늄 산화물(ZrO2)를 포함하는 제2 절연막을 ALD 공법으로 성막하고, 그 두께를 측정한 것이다. 상기 제2 절연막은, Precursor로 TEMAZr을, reactant로는 O2 플라즈마를, Purge gas로는 Ar을 사용하였으며, 증착 온도는 250℃로 하여 형성한 것이다.
　 Thickness(nm) Uniformity 1
(%)		 Uniformity 2
(%)
T1 25.84 1.39 1.39
T2 26.17
T3 26.39
T4 25.96
T5 26.24
T6 26.34
T7 26.33
T8 26.56
T9 26.57
Tavg 26.27
Tmax 26.57
Tmin 25.84
상기 표 1 및 표 2를 참고하면, ALD 공법으로 형성된 제1 절연막 및 제2 절연막 모두 PECVD나 스퍼터링 공법에 의해 형성된 박막이 갖기 어려운 우수한 두께 균일도를 가지는 것을 알 수 있다.
제1 절연막(GI1)의 표면 거칠기의 평균 제곱근(root mean square, Rq)값은 제2 절연막(Gi2)의 표면 거칠기의 평균 제곱근 값(Rq)보다 작을 수 있다.
구체적으로, 제1 절연막(GI1)은, 표면 거칠기의 평균 제곱근(Rq) 값이 0.02nm 내지 0.6nm, 0.02nm 내지 0.3nm 또는 0.02nm 내지 0.15nm 일 수 있다.
구체적으로, 제2 절연막(GI2)은, 표면 거칠기의 평균 제곱근(Rq) 값이 0.2nm 내지 5nm, 0.2nm 내지 4nm 또는 0.2nm 내지 2.8nm 일 수 있다.
상술하였듯이, 본 발명의 실시예에 따른 트랜지스터는 제1 절연막(GI1)이 산화물 반도체층(SEM)과 접촉하는데, 이는 제1 절연막(GI)의 표면 거칠기 특성이 제2 절연막(GI2)보다 우수하기 때문이다. 표면 거칠기 특성이 우수한 제1 절연막(GI1)이 산화물 반도체층(SEM)과 접촉하도록 할 경우, 트랜지스터 소자의 전자 이동도가 크게 개선될 수 있다.
도 8은 제1 절연막(GI1) 및 제2 절연막(GI2)의 표면 거칠기를 나타내는 원자간력 현미경(Atomic Force Microscope) 사진이다.
도 8에서 나타낸 제1 절연막 및 제2 절연막은, 각각 상술한 표 1 및 표 2에서 두꼐를 측정한 제1 절연막과 제2 절연막이다.
도 8을 참조하면, 제1 절연막(GI1)을 구성하는 실리콘 산화물(SiO2) 박막의 표면 거칠기가 제2 절연막(GI2)을 구성하는 지르코늄 산화물(ZrO2) 박막의 표면 거칠기보다 작은 것을 알 수 있다. 보다 구체적으로는, 제1 절연막의 경우 0.12nm의 Rq 값을 가지는 반면, 제2 절연막의 경우 2.67nm의 Rq 값을 가진다.
유전율이 높은 제2 절연막(GI2)을 사용할 경우 구동전압은 낮아질 수 있으나, 도 8에 도시한 것과 같이, 제2 절연막(GI2)은 표면 거칠기가 높아 산화물 반도체층(SEM)과 접촉할 경우 소자 특성이 떨어지는 문제가 있다.
도 9는 절연막이 유전율이 높은 제2 절연막(GI2)만을 포함하고, 제1 절연막(GI1)은 포함하지 않을 때 발생할 수 있는 문제점을 설명하기 위한 자료이다. 도 9는 Matthiessen rule에 따라 측정 온도를 달리하면서 전자 이동도를 측정한 것으로, 지르코늄 산화물(ZrO2)의 경우 실리콘 산화물(SiO2)보다 온도 증가에 따른 전자 이동도 저하가 현저하다는 것을 알 수 있다.
유전율이 높지만 표면 특성이 떨어지는 박막을 게이트 절연막으로 사용했을 때 측정온도 상승에 따른 전자 이동도 저하 문제를 해결하기 위하여, 본 발명은 유전율이 상대적으로 낮지만 표면 특성이 우수한 박막을 유전율이 높은 박막과 함께 사용하고, 표면 특성이 우수한 저유전율 박막을 반도체층과 접촉시킴으로써, 저유전율 박막이나 고유전율 박막을 단독으로 사용한 트랜지스터보다 우수한 소자 특성을 달성하였다. 또한, 상술하였듯이 본 발명은, 저유전율 박막이 현저히 우수한 표면 특성을 가지도록, ALD 공법을 통해 저유전율 박막을 형성함으로써, 소자의 특성을 더욱 향상시켰다.
도 10은 ALD 공법으로 형성된 제1 절연막(GI1)과 제2 절연막(GI2)을 포함하는 게이트 절연막의 유전율을 나타낸 자료이다. 도 10은, 동일한 형상, 면적 및 두께를 가지는 단일 또는 복합 절연막의 캐패시턴스를 측정한 것으로, 캐패시턴스 변화를 측정해 복합 절연막의 유전율 특성을 유추할 수 있다.
도 10을 참조하면, 고유전 물질인 지르코늄 산화물(ZrO2) 박막의 경우, 유전율이 저유전 물질인 실리콘 산화물(SiO2) 박막보다 같은 두께에서 유전율이 높다는 것을 알 수 있다. 또한, 지르코늄 산화물 박막(ZrO2)과 실리콘 산화물(SiO2) 박막이 적층된 경우, 전체 두께에서 각 박막이 차지하는 두께에 따라 유전율이 변화하는 양상을 알 수 있다. 도 10에 도시하였듯이, 지르코늄 산화물(ZrO2) 박막의 두께가 두꺼울수록, 복합 절연막의 유전율이 더 커지는 것을 알 수 있다.
따라서, 본 발명의 게이트 절연막은 제1 절연막(GI1)과 제2 절연막(GI2)을 포함함으로서, 높은 유전율을 달성하면서도 우수한 표면 특성에 의한 전자 이동도의 저하를 방지할 수 있다.
본 발명의 실시예들에 따른 트랜지스터는, 기판(SUB), 산화물 반도체층(SEM), 게이트 절연막(GI) 및 게이트 전극(G)이 순차로 위치하고, 탑 게이트 구조를 가질 수 있다. 도 11은 상기와 같은 구조를 가지는 본 발명의 일 실시예에 따른 트랜지스터의 단면도이다.
기판(SUB), 산화물 반도체층(SEM), 게이트 절연막(GI) 및 게이트 전극(G)이 순차로 위치한다는 것은, 예를 들면, 상기 순서대로 적층이 이루어진다는 것을 의미할 수 있고, 상기 순서에 따라 적층되는 한, 상기 순차적으로 나열된 구성요소들 사이에는 다른 구성요소가 개재되는 경우도 의미할 수 있다.
도 11에 도시한 트랜지스터는 비록 탑 게이트 스태거드(top gate staggered) 형태의 트랜지스터를 도시하고 있으나, 본 발명의 실시예들의 트랜지스터는 도 11에 도시한 구조에 한정되는 것은 아니다. 예를 들면, 본 발명의 실시예들에 따른 트랜지스터는, 기판(SUB), 게이트 전극(G), 게이트 절연막(GI) 및 산화물 반도체층(SEM)이 순차로 위치하고, 바텀 게이트 구조를 가질 수도 있다.
도 12는 도 11에 도시한 구조를 가지는 트랜지스터에 있어서, 게이트 절연막(GI)을 달리하여 소자 특성을 측정한 것이다.
도 12에 도시한 소자의 게이트 절연막은, 순서대로 지르코늄 산화물 절연막 단일층(100nm), 지르코늄 산화물(ZrO2) 절연막(50nm)과 실리콘 산화물 절연막(50nm) 복합층, 실리콘 산화물 절연막 단일층(100nm)으로 구성된다. 하기 표 3은, 도 12에 도시한 지르코늄 산화물 절연막 단일층, 지르코늄 산화물 절연막과 실리콘 산화물 절연막 복합층 및 실리콘 산화물 절연막 단일층을 포함하는 트랜지스터 소자의 특성을 측정한 것이다.
　 Vth
(V)		 μ
(cm2/Vs)		 Subthreshhold swing
(V/decade)		 Hysterisis
(V)		 Ion/Ioff
(X108)
ZrO2 -0.38 12.68 0.21 0.62 4.13
ZrO2/SiO2 -0.60 22.04 0.19 0.22 2.19
SiO2 -0.93 39.95 0.24 0.30 3.22
표 3을 참조하면, 본원발명과 같이 제1 절연막(SiO2)과 제2 절연막(ZrO2)이 복합된 복합 절연막을 포함하는 트랜지스터는, 저유전율 단일 절연막(SiO2)이나 고유전율 단일 절연막(SiO2)을 포함하는 트랜지스터와 비교할 때, 중간 정도의 문턱 전압 및 전자 이동도 특성을 보이는 것을 알 수 있다. 그러나, Subthreshhold swing, hysteresis 및 Ion/Ioff 특성에 있어서는, 복합 절연막을 포함하는 트랜지스터가 단일 절연막을 사용한 트랜지스터의 중간 특성을 보이는 것이 아니라, 개선된 특성을 가지는 것을 알 수 있다.
다른 측면에서, 본 발명의 실시예들에 따른 트랜지스터 제조방법은, 원자층 증착 공법에 의한 제1 절연막 형성단계 및 원자층 증착 공법에 의한 제2 절연막 형성단계를 포함할 수 있다. 본 발명의 실시예들에 따른 트랜지스터 제조방법은, 상술한 본 발명의 실시예들에 따른 트랜지스터를 제조하는 방법일 수 있다.
도 13 및 도 14는, 본 발명의 실시예들에 따른 트랜지스터 제조방법을 설명하기 위한 흐름도이다.
도 13을 참조하면, 제1 사이클(CYC1)은, 제1 전구체를 공급하는 단계(SPRE1), 제1 전구체를 퍼지하는 단계(PPRE1), 제1 반응물을 공급하는 단계(SR1) 및 제1 반응물을 퍼지하는 단계(PR1)를 포함할 수 있다.
제2 사이클(CYC2)은, 제2 사이클(CYC2)은, 제2 전구체를 공급하는 단계(SPRE2), 제1 전구체를 퍼지하는 단계(PPRE2), 제2 반응물을 공급하는 단계(SR2) 및 제2 반응물을 퍼지하는 단계(PR2)를 포함할 수 있다.
제1 전구체는, 규소를 포함할 수 있다. 제2 전구체는, 지르코늄, 아연, 하프늄, 알루미늄, 티타늄, 탄탈럼 및 란타넘 중 하나 이상을 포함할 수 있다.
제1 반응물 및 제2 반응물은, 각각 산소(O2), 물(H2O), 과산화수소(H2O2), 오존(O3) 및 아산화질소(N2O) 중 하나 이상을 포함할 수 있다.
상기와 같은 제1 전구체, 제2 전구체, 제1 반응물 및 제2 반응물을 이용하여 원자층 증착 공법을 수행하므로, 제1 절연막은 SiOx를 포함할 수 있고, 제2 절연막은 상술한 제2 전구체가 포함하는 금속의 산화물을 포함할 수 있다.
도 14를 참조하면, 제1 절연막 형성단계(GIF1)는 제1 사이클(CYC1)을 반복 수행하는 단계이며, 제2 절연막 형성단계(GIF2)는 제2 사이클(CYC2)을 반복 수행하는 단계이다. 도 14는 제1 절연막 형성단계(GIF1) 후에 제2 절연막 형성단계(GIF2)를 수행하는 예시적인 제조방법을 설명하고 있으나, 본 발명의 실시예들에 따른 제조방법에는 제2 절연막 형성단계(GIF2) 후에 제1 절연막 형성단계(GIF1)를 수행하는 제조방법도 포함될 수 있다. 본 발명의 실시예들에 따른 제조방법에 있어서, 제1 절연막 형성단계(GIF1)와 제2 절연막 형성단계(GIF2)의 선후단계는, 구체적으로 제조하고자 하는 트랜지스터의 구조에 따라 결정될 수 있으며, 앞서 설명한 것과 같이 SiOx를 포함하는 제1 절연막(GI1)이 산화물 반도체층(SEM)과 접촉할 수 있도록 제1 절연막 형성단계(GIF1) 및 제2 절연막 형성단계(GIF2)의 순서가 결정될 수 있다.
제1 사이클(CYC1)을 반복하는 제1 절연막 형성단계(GIF1)는, 제1 사이클(CYC1)을 반복함으로써, 제1 절연막(GI1)을 형성하는 단계일 수 있다. 제2 사이클(CYC2)을 반복하는 제2 절연막 형성단계(GIF2)는, 제2 사이클(CYC2)을 반복함으로써, 제2 절연막(GI2)을 형성하는 단계일 수 있다. 예를 들면, 도 14에 도시하였듯이 제1 절연막 형성단계(GIF1)는 제1 사이클(CYC1)을 n회 반복하는 단계일 수 있고, 제2 절연막 형성단계(GIF2)는 제2 사이클(CYC2)을 m회 반복하는 단계일 수 있다.
제1 절연막 형성단계(GIF1) 및 제2 절연막 형성단계(GIF2)는 원자층 증착 공법에 의한 단계로, 제1 사이클(CYC1) 및 제2 사이클(CYC2)의 반복 횟수를 조절하여 손쉽게 제1 절연막(GI1) 및 제2 절연막(GI2)의 두께를 조절할 수 있다.
예를 들면, 제1 절연막 형성단계(GIF1)는 제1 절연막(GI1)의 두께가 10nm 내지 100nm가 되도록 제1 사이클(CYC1)을 반복 수행하는 단계일 수 있고, 제2 절연막 형성단계(GIF2)는 제2 절연막(GI2)의 두께가 10nm 내지 100nm 가 되도록 제2 사이클(CYC2)을 반복 수행하는 단계일 수 있다.
본 발명의 실시예들에 따른 트랜지스터 제조방법에 의해 제조된 트랜지스터에는, 상술한 본 발명의 실시예들에 따른 트랜지스터에 대해 설명한 것이 동일하게 적용될 수 있다. 따라서, 본 발명의 실시예들에 따른 트랜지스터 제조방법에 의해 제조된 트랜지스터는, 표면 특성이 우수한 제1 절연막이 산화물 반도체층과 접촉하고, 제2 절연막에 의해 저전압 구동이 가능한 트랜지스터를 제공할 수 있고, 소자 특성이 우수하다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
G: 게이트 전극 GI: 게이트 절연막
GI1: 제1 절연막 GI2: 제2 절연막
SEM: 반도체층 S: 소스 전극
D: 드레인 전극 SUB: 기판
SPRE1: 제1 전구체 공급단계 PPRE1: 제1 전구체 퍼지단계
SR1: 제1 반응물 공급단계 PR1: 제1 반응물 퍼지단계
CYC1: 제1 사이클 SPRE2: 제2 전구체 공급단계
PRE2: 제2 전구체 퍼지단계 SR2: 제2 반응물 공급단계
PR2: 제2 반응물 퍼지단계 CYC2: 제2 사이클
GIF1: 제1 절연막 형성단계 GIF2: 제2 절연막 형성단계

Claims (12)

  1. 기판;
    상기 기판 상에 위치하는 산화물 반도체층;
    상기 기판 상에 위치하는 게이트 절연막;
    상기 기판 상에 위치하는 게이트 전극;
    상기 기판 상에 위치하는 소스 전극 및
    상기 기판 상에 위치하는 드레인 전극을 포함하고,
    상기 산화물 반도체층, 게이트 절연막 및 게이트 전극은 순차적으로 위치하며,
    상기 소스 전극은 상기 산화물 반도체층의 일단과 접촉하고,
    상기 드레인 전극은 상기 산화물 반도체층의 타단과 접촉하며,
    상기 게이트 절연막은 제1 절연막 및 제2 절연막을 포함하며,
    상기 제1 절연막은 실리콘 산화물을 포함하고, 상기 산화물 반도체층 상에 형성되어 상기 산화물 반도체층과 접촉하며,
    상기 제2 절연막은 상기 제 1 절연막 상에 위치하며 상기 제1 절연막 보다 유전율이 높고,
    상기 제1 절연막의 표면 거칠기의 평균 제곱근(Rq) 값은 상기 제2 절연막의 표면 거칠기의 평균 제곱근(Rq) 값보다 작으며,
    상기 기판, 상기 산화물 반도체층, 상기 게이트 절연막 및 상기 게이트 전극이 순차로 위치하는 탑 게이트 구조를 가지고,
    상기 소스 전극 및 상기 드레인 전극의 일부는 상기 게이트 전극과 동일한 층 상에 위치하며,
    상기 소스 전극 및 상기 드레인 전극의 다른 일부는 상기 게이트 절연막을 관통하여 상기 산화물 반도체층과 동일한 층 상에 위치하는 트랜지스터.
  2. 제 1항에 있어서,
    상기 제1 절연막의 표면 거칠기의 평균 제곱근(Rq) 값은 0.02nm 내지 0.6nm인 트랜지스터.
  3. 제 1항에 있어서,
    상기 제2 절연막은 표면 거칠기의 평균 제곱근(Rq) 값이 0.7nm 내지 5nm 인 트랜지스터.
  4. 제 1항에 있어서,
    상기 제2 절연막은 지르코늄 산화물을 포함하며,
    상기 제1 절연막은 두께가 10nm 내지 100nm이고,
    상기 제2 절연막은 두께가 10nm 내지 100nm이며,
    상기 제1 절연막은 두께 균일도가 0.1% 내지 2.6%이고,
    상기 제2 절연막은 두께 균일도가 0.1% 내지 1.5%인 트랜지스터.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 1항의 트랜지스터를 포함하는 패널.
  11. 규소를 포함하는 제1 전구체를 공급하는 단계,
    상기 제1 전구체를 퍼지하는 단계,
    제1 반응물을 공급하는 단계 및
    상기 제1 반응물을 퍼지하는 단계를 포함하는 제1 사이클을 반복 수행하여 원자층 증착 공법에 의해 두께가 10nm 내지 100nm인 제1 절연막을 형성하는 단계; 및
    지르코늄, 아연, 하프늄, 알루미늄, 티타늄, 탄탈럼 및 란타넘 중 하나 이상을 포함하는 제2 전구체를 공급하는 단계,
    상기 제2 전구체를 퍼지하는 단계,
    제2 반응물를 공급하는 단계 및
    상기 제2 반응물을 퍼지하는 단계를 포함하는 제2 사이클을 반복 수행하여 원자층 증착 공법에 의해 두께가 10nm 내지 100nm인 제2 절연막을 형성하는 단계를 포함하고,
    제1 반응물 및 제2 반응물은 각각 산소, 물, 과산화수소, 오존 및 아산화질소 중 하나 이상을 포함하는 제 1항의 트랜지스터 제조방법.
  12. 삭제
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