WO2020111528A1 - 트랜지스터, 패널 및 트랜지스터의 제조방법 - Google Patents

트랜지스터, 패널 및 트랜지스터의 제조방법 Download PDF

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WO2020111528A1
WO2020111528A1 PCT/KR2019/014271 KR2019014271W WO2020111528A1 WO 2020111528 A1 WO2020111528 A1 WO 2020111528A1 KR 2019014271 W KR2019014271 W KR 2019014271W WO 2020111528 A1 WO2020111528 A1 WO 2020111528A1
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WO
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insulating film
transistor
gate
semiconductor layer
oxide semiconductor
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PCT/KR2019/014271
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박진성
김민정
최완호
문정민
정순신
송문봉
정지환
장기석
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엘지디스플레이 주식회사
한양대학교 산학협력단
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    • H—ELECTRICITY
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present invention relates to a transistor, a panel, and a method for manufacturing the transistor.
  • a thin film transistor may be included in the display panel to drive the pixels included in the display panel.
  • thin film transistors are required to have excellent transistor device characteristics such as excellent mobility and on/off switching characteristics.
  • the purpose of the embodiments of the present disclosure is to provide a transistor having excellent device characteristics such as mobility, on/off switching characteristics, and a panel including the same.
  • the transistor according to embodiments of the present invention may include a substrate, an oxide semiconductor layer, a gate insulating film, a gate electrode, a source electrode, and a drain electrode.
  • the oxide semiconductor layer, the gate insulating film, the gate electrode, the source electrode and the drain electrode may be located on the substrate.
  • the oxide semiconductor layer, the gate insulating film, and the gate electrode may be sequentially positioned.
  • the source electrode may contact one end of the oxide semiconductor layer, and the drain electrode may contact the other end of the oxide semiconductor layer.
  • the gate insulating layer may include a first insulating layer and a second insulating layer.
  • the first insulating film includes silicon oxide represented by SiOx and the x is 1.5 to 2, and may contact the oxide semiconductor layer.
  • the second insulating layer may include one or more oxides of zirconium, zinc, hafnium, aluminum, titanium, tantalum, and lanthanum.
  • the average square root (Rq) value of the surface roughness of the first insulating film may be smaller than the average square root (Rq) value of the surface roughness of the second insulating film.
  • the first insulating film and the second insulating film may be alternately positioned repeatedly.
  • the gate insulating layer includes ZrSiOx, and x may be 3 to 8.
  • the gate insulating film may include zirconium atoms so that the number of zirconium atoms is 10% to 35% with respect to the total number of zirconium, silicon, and oxygen atoms included in the gate insulating film.
  • the gate insulating film may include silicon atoms such that the number of silicon atoms is 10% to 35% with respect to the total number of zirconium, silicon, and oxygen atoms included in the gate insulating film.
  • the gate insulating film may include oxygen atoms such that the number of oxygen atoms is 35% to 80% with respect to the total number of zirconium, silicon, and oxygen atoms included in the gate insulating film.
  • the first insulating film has an average square root of surface roughness (Rq ) Value may be 0.02nm to 0.6nm.
  • the second insulating layer may have an average square root (Rq) value of surface roughness of 0.7 nm to 5 nm.
  • the first insulating film may have a thickness of 10 nm to 100 nm.
  • the second insulating film may have a thickness of 10 nm to 100 nm.
  • the first insulating layer may have a thickness uniformity of 0.1% to 5%.
  • the second insulating layer may have a thickness uniformity of 0.1% to 3%.
  • the substrate, the oxide semiconductor layer, the gate insulating film, and the gate electrode are sequentially positioned, and the transistor may have a top gate structure.
  • the substrate, the gate electrode, the gate insulating film, and the oxide semiconductor layer are sequentially positioned, and the transistor may have a bottom gate structure.
  • a panel according to embodiments of the present invention may include the transistor.
  • a transistor manufacturing method may include a first insulating film forming step by an atomic layer deposition method and a second insulating film forming step by an atomic layer deposition method.
  • the first insulating film forming step includes the steps of supplying the first precursor, purging the first precursor, supplying the first reactant, and purging the first reactant, and repeats the first cycle. It may be a deposition method.
  • the second insulating film forming step includes the steps of supplying the second precursor, purging the second precursor, supplying the second reactant, and purging the second reactant, and repeats the second cycle. It may be a deposition method.
  • the first precursor may include silicon.
  • the second precursor may include one or more of zirconium, zinc, hafnium, aluminum, titanium, tantalum and lanthanum.
  • the first reactant and the second reactant may each include one or more of oxygen (O 2 ), water (H 2 O), hydrogen peroxide (H 2 O 2 ), ozone (O 3 ), and nitrous oxide (N 2 O). have.
  • the first insulating film forming step may be a step of repeatedly performing a first cycle to form a first insulating film having a thickness of 10 nm to 100 nm.
  • the second insulating film forming step may be a step of repeatedly performing a second cycle to form a second insulating film having a thickness of 10 nm to 100 nm.
  • a transistor having excellent device characteristics such as mobility and on/off switching characteristics and a panel including the same can be provided.
  • FIG. 1 is a schematic system configuration diagram of an electronic device according to embodiments of the present invention.
  • FIG. 2 is an exemplary diagram of a system implementation of an electronic device according to embodiments of the present invention.
  • FIG 3 is a diagram illustrating the structure of a subpixel when the panel according to the embodiments of the present invention is an OLED (Organic Light Emitting Diode) panel.
  • OLED Organic Light Emitting Diode
  • FIG. 4 is a diagram illustrating the structure of a subpixel when the panel according to embodiments of the present invention is a liquid crystal display (LCD).
  • LCD liquid crystal display
  • FIG. 5 is a view showing that an oxide semiconductor layer, a gate insulating film, and a gate electrode are sequentially positioned in a transistor according to embodiments of the present invention.
  • FIG 6 and 7 are views showing that the source electrode and the drain electrode contact each end of the oxide semiconductor layer in the transistor according to the embodiments of the present invention.
  • FIG. 8 is a view showing a gate insulating film and an oxide semiconductor layer including a first insulating film and a second insulating film in a transistor according to embodiments of the present invention.
  • FIG. 9 is a photograph showing roughness of surfaces of a first insulating layer and a second insulating layer of a transistor according to embodiments of the present invention.
  • FIG. 10 is a data showing the electron mobility characteristics according to the measurement temperature of the transistor device when the first insulating film or the second insulating film is used alone.
  • 11 is data for explaining a change in dielectric constant of an insulating film according to a change in thickness of the first insulating film and the second insulating film in the gate insulating film.
  • FIG. 12 is a cross-sectional view of a transistor according to an embodiment of the present invention.
  • 16 is a view showing a dielectric constant of a gate insulating film formed by a transistor manufacturing method according to embodiments of the present invention.
  • 17 is a view showing the structure of a thin film transistor in which device characteristics are observed in this specification.
  • FIG. 18 is data on the leakage current of the transistor according to the type of gate insulating layer in the transistor having the structure of FIG. 17.
  • FIG. 19 is a data showing device characteristics according to the type of the gate insulating film in the transistor having the structure of FIG. 17.
  • 20 and 21 are data showing reliability according to the type of the gate insulating film in the transistor having the structure of FIG. 17.
  • first, second, A, B, (a), and (b) may be used. These terms are only for distinguishing the component from other components, and the essence, order, order, or number of the component is not limited by the term.
  • a component is described as being “connected”, “coupled” or “connected” to another component, the component may be directly connected to or connected to the other component, but different components between each component It should be understood that the “intervenes” may be, or each component may be “connected”, “coupled” or “connected” through other components.
  • an element is described as being “on” or formed on another element, the element may be placed in contact with the other element surface, but other elements may be located between each element. It should be understood.
  • FIG. 1 is a schematic system configuration diagram of an electronic device according to embodiments of the present invention.
  • the electronic device may include a display device, a lighting device, and a light emitting device.
  • a display device will be mainly described.
  • the following description may be equally applied to various other electronic devices such as a lighting device and a light emitting device.
  • An electronic device may include a panel PNL for displaying an image or outputting light, and a driving circuit for driving the panel PNL.
  • a plurality of data lines DL and a plurality of gate lines GL are disposed, and a plurality of subpixels SP defined by the plurality of data lines DL and the plurality of gate lines GL It can be arranged in a matrix type.
  • the plurality of data lines DL and the plurality of gate lines GL may be disposed to cross each other.
  • the plurality of gate lines GL may be arranged in a row or a column
  • the plurality of data lines DL may be arranged in a column or a row.
  • other types of signal wirings may be arranged in addition to the plurality of data lines DL and the plurality of gate lines GL according to a subpixel structure or the like.
  • a driving voltage wiring, a reference voltage wiring, or a common voltage wiring may be further disposed.
  • the panel PNL may be various types of panels, such as a liquid crystal display (LCD) panel and an organic light emitting diode (OLED) panel.
  • LCD liquid crystal display
  • OLED organic light emitting diode
  • the types of signal wirings arranged in the panel PNL may vary depending on a subpixel structure, a panel type (eg, LCD panel, OLED panel, etc.).
  • the signal wiring may be a concept including an electrode to which a signal is applied.
  • the panel PNL may include an active area A/A in which an image (image) is displayed, and a non-active area N/A in which an image is displayed and is an outer area.
  • the non-active area N/A is also referred to as a bezel area.
  • a plurality of subpixels SP for image display are disposed in the active area A/A.
  • a pad portion for electrically connecting the data driver DDR is disposed, and a plurality of data link lines for connection between the pad portion and the plurality of data lines DL may be disposed.
  • the plurality of data link lines may be portions in which the plurality of data lines DL extend to the non-active area N/A, or may be separate patterns electrically connected to the plurality of data lines DL.
  • the gate driving-related wirings include clock wirings for transferring clock signals, gate voltage wirings for transferring gate voltages (VGH, VGL), and gate driving control signals for transmitting various control signals required to generate scan signals. Wires, and the like.
  • the gate driving-related wirings are disposed in the non-active region N/A, unlike the gate lines GL disposed in the active region A/A.
  • the driving circuit includes a data driver (DDR) driving a plurality of data lines (DL), a gate driver (GDR) driving a plurality of gate lines (GL), a data driver (DDR), and a gate driver (GDR). It may include a controller (CTR) to control.
  • DDR data driver
  • GDR gate driver
  • GL gate lines
  • CTR controller
  • the data driver DDR may drive the data lines DL by outputting the data voltages to the data lines DL.
  • the gate driver GDR may drive the plurality of gate lines GL by outputting a scan signal to the plurality of gate lines GL.
  • the controller CTR supplies various control signals DCS and GCS necessary for driving operations of the data driver DDR and the gate driver GDR to control driving operations of the data driver DDR and the gate driver GDR. Can be.
  • the controller CTR may supply image data DATA to the data driver DDR.
  • the controller CTR starts scanning according to the timing implemented in each frame, and converts the input image data input from the outside to match the data signal format used by the data driver DDR to convert the converted image data DATA. Print and control the data drive at the right time according to the scan.
  • the controller In order to control the data driver (DDR) and the gate driver (GDR), the controller (CTR) has a vertical sync signal (Vsync), a horizontal sync signal (Hsync), an input data enable (DE: Data Enable) signal, and a clock signal.
  • a timing signal such as (CLK) is input from an external (eg, host system), and various control signals are generated and output to a data driver (DDR) and a gate driver (GDR).
  • the controller CTR may control the gate driver GDR by using a gate start pulse (GSP), a gate shift clock (GSC), and a gate output enable signal (GOE). Gate Output Signals (GCS) are output.
  • GSP gate start pulse
  • GSC gate shift clock
  • GOE gate output enable signal
  • GCS Gate Output Signals
  • controller in order to control the data driver (DDR), source start pulse (SSP: Source Start Pulse), source sampling clock (SSC: Source Sampling Clock), source output enable signal (SOE: Source Output) Enable) and output various data control signals (DCS: Data Control Signal).
  • DDR data driver
  • SSP Source Start Pulse
  • SSC Source Sampling Clock
  • SOE Source Output
  • DCS Data Control Signal
  • the controller CTR may be a timing controller used in a conventional display technology or a control device capable of further performing other control functions, including a timing controller.
  • the controller CTR may be implemented as a separate component from the data driver DDR, or may be implemented as an integrated circuit integrated with the data driver DDR.
  • the data driver DDR drives the plurality of data lines DL by receiving the image data DATA from the controller CTR and supplying data voltages to the plurality of data lines DL.
  • the data driver (DDR) is also referred to as a source driver.
  • the data driver (DDR) can exchange signals with the controller (CTR) through various interfaces.
  • CTR controller
  • the gate driver GDR sequentially drives the plurality of gate lines GL by sequentially supplying scan signals to the plurality of gate lines GL.
  • the gate driver GDR is also referred to as a scan driver.
  • the gate driver GDR sequentially supplies scan signals of an on voltage or an off voltage to a plurality of gate lines GL under the control of the controller CTR.
  • the data driver DDR converts the image data DATA received from the controller CTR into an analog data voltage and supplies it to a plurality of data lines DL. do.
  • the data driver DDR may be located only on one side (for example, the upper side or the lower side) of the panel PNL, and in some cases, both sides of the panel PNL (for example, upper) according to a driving method, a panel design method, or the like Side and bottom side).
  • the gate driver GDR may be located only on one side (eg, left or right) of the panel PNL, and in some cases, both sides of the panel PNL (eg, left) according to a driving method, a panel design method, or the like. Side and right side).
  • the data driver may include one or more source driver integrated circuits (SDIC).
  • SDIC source driver integrated circuits
  • Each source driver integrated circuit may include a shift register, a latch circuit, a digital to analog converter (DAC), an output buffer, and the like.
  • the data driver DDR may further include one or more analog to digital converters (ADCs).
  • Each source driver integrated circuit may be connected to a bonding pad of the panel PNL in a Tape Automated Bonding (TAB) type or a Chip On Glass (COG) type, or may be directly disposed on the panel PNL. have.
  • each source driver integrated circuit may be integrated and disposed in the panel PNL.
  • each source driver integrated circuit may be implemented in a COF (Chip On Film) type.
  • each source driver integrated circuit is mounted on the circuit film, it can be electrically connected to the data lines (DL) in the panel (PNL) through the circuit film.
  • the gate driver GDR may include a plurality of gate driving circuits GDC.
  • the plurality of gate driving circuits GDC may respectively correspond to the plurality of gate lines GL.
  • Each gate driving circuit GDC may include a shift register, a level shifter, and the like.
  • Each gate driving circuit (GDC) may be connected to a bonding pad of the panel PNL in a Tape Automated Bonding (TAB) type or a Chip On Glass (COG) type.
  • each gate driving circuit (GDC) may be implemented by a COF (Chip On Film) method.
  • each gate driving circuit GDC is mounted on the circuit film, and may be electrically connected to the gate lines GL in the panel PNL through the circuit film.
  • each gate driving circuit (GDC) is implemented in a GIP (Gate In Panel) type and may be embedded in the panel PNL. That is, each gate driving circuit GDC may be directly formed on the panel PNL.
  • FIG. 2 is a diagram illustrating the structure of a subpixel SP when the panel PNL according to embodiments of the present invention is an OLED (Organic Light Emitting Diode) panel.
  • OLED Organic Light Emitting Diode
  • each subpixel SP in the panel 110 which is an OLED panel includes an organic light emitting diode (OLED), a driving transistor (DRT) driving the organic light emitting diode (OLED), and a driving transistor (
  • the switching transistor O-SWT electrically connected between the first node N1 of the DRT and the corresponding data line DL, and between the first node N1 and the second node N2 of the driving transistor DRT. It may be implemented by including a storage capacitor (Cst) electrically connected to.
  • the organic light emitting diode may be formed of an anode electrode, an organic light emitting layer and a cathode electrode.
  • FIG. 2 is an exemplary diagram of a system implementation of an electronic device according to embodiments of the present invention.
  • a data driver is implemented as a chip on film (COF) type among various types (TAB, COG, COF, etc.)
  • a gate driver may be implemented as a GIP (Gate In Panel) type among various types (TAB, COG, COF, GIP, etc.).
  • the data driver DDR may be implemented as one or more source driver integrated circuits (SDICs). 2 illustrates a case where the data driver DDR is implemented with a plurality of source driver integrated circuits (SDICs).
  • SDICs source driver integrated circuits
  • each source driver integrated circuit SDIC that implements the data driver DDR may be mounted on the source side circuit film SF.
  • One side of the source side circuit film SF may be electrically connected to a pad portion (a collection of pads) existing in the non-active area N/A of the panel PNL.
  • wirings for electrically connecting the source driver integrated circuit SDIC and the panel PNL may be disposed.
  • the electronic device is a control printed circuit board for mounting one or more source printed circuit boards (SPCBs), control components, and various electrical devices for a circuit connection between a plurality of source driver integrated circuits (SDICs) and other devices. (CPCB).
  • SPCBs source printed circuit boards
  • SDICs source driver integrated circuits
  • the other side of the source side circuit film SF on which the source driver integrated circuit SDIC is mounted may be connected to one or more source printed circuit boards SPCB.
  • the source-side circuit film SF on which the source driver integrated circuit SDIC is mounted has one side electrically connected to the non-active area N/A of the panel PNL, and the other side is the source printed circuit. It may be electrically connected to the substrate (SPCB).
  • a controller CTR that controls operations such as a data driver DDR and a gate driver GDR may be disposed on the control printed circuit board CPCB.
  • control printed circuit board CPCB
  • panel PNL
  • DDR data driver
  • GDR gate driver
  • PMICs power supply integrated circuits
  • the source printed circuit board (SPCB) and the control printed circuit board (CPCB) may be circuitly connected through at least one connecting member (CBL).
  • the connection member CBL may be, for example, a flexible printed circuit (FPC), a flexible flat cable (FFC), or the like.
  • One or more source printed circuit boards (SPCBs) and control printed circuit boards (CPCBs) may be embodied as one printed circuit board.
  • a plurality of gate driving circuits GDC included in the gate driver GDR is on the non-active region N/A of the panel PNL. Can be formed directly on.
  • Each of the plurality of gate driving circuits GDC may output the corresponding scan signal SCAN to the corresponding gate line GL disposed in the active area A/A in the panel PNL.
  • the gate voltage VGH, the low level gate voltage VGL, the start signal VST, the reset signal RST, etc. may be supplied.
  • the gate driving-related wirings disposed in the non-active area N/A may be electrically connected to the source side circuit film SF disposed closest to the plurality of gate driving circuits GDC.
  • FIG. 3 is a diagram illustrating the structure of a subpixel SP when the panel PNL according to embodiments of the present invention is an OLED (Organic Light Emitting Diode) panel.
  • OLED Organic Light Emitting Diode
  • each subpixel SP in the panel 110 which is an OLED panel includes an organic light emitting diode (OLED), a driving transistor (DRT) driving the organic light emitting diode (OLED), and a driving transistor (
  • the switching transistor O-SWT electrically connected between the first node N1 of the DRT and the corresponding data line DL, and between the first node N1 and the second node N2 of the driving transistor DRT. It may be implemented by including a storage capacitor (Cst) electrically connected to.
  • the organic light emitting diode may be formed of an anode electrode, an organic light emitting layer and a cathode electrode.
  • the anode electrode (also referred to as a pixel electrode) of the organic light emitting diode OLED may be electrically connected to the second node N2 of the driving transistor DRT.
  • a ground voltage (EVSS) may be applied to the cathode electrode (also referred to as a common electrode) of the organic light emitting diode (OLED).
  • the ground voltage EVSS may be, for example, a ground voltage or a voltage higher or lower than the ground voltage.
  • the ground voltage EVSS may vary depending on the driving state.
  • the base voltage (EVSS) when driving an image and the base voltage (EVSS) when sensing is driven may be set differently.
  • the driving transistor DRT drives the organic light emitting diode OLED by supplying a driving current to the organic light emitting diode OLED.
  • the driving transistor DRT may include a first node N1, a second node N2, a third node N3, and the like.
  • the first node N1 of the driving transistor DRT may be a gate node, and may be electrically connected to a source node or a drain node of the switching transistor O-SWT.
  • the second node N2 of the driving transistor DRT may be a source node or a drain node, and may be electrically connected to an anode electrode (or cathode electrode) of the organic light emitting diode (OLED).
  • the third node N3 of the driving transistor DRT may be a drain node or a source node, a driving voltage EVDD may be applied, and a driving voltage line (DVL) that supplies the driving voltage EVDD ).
  • the storage capacitor Cst is electrically connected between the first node N1 and the second node N2 of the driving transistor DRT to perform a data voltage Vdata corresponding to the image signal voltage or a voltage corresponding thereto. It can be maintained for a frame time (or a fixed time).
  • the drain node or source node of the switching transistor O-SWT is electrically connected to the corresponding data line DL, and the source node or drain node of the switching transistor O-SWT is the first node of the driving transistor DRT ( N1), and the gate node of the switching transistor O-SWT is electrically connected to the corresponding gate line to receive the scan signal SCAN.
  • the switching transistor O-SWT may receive the scan signal SCAN through the corresponding gate line to the gate node, so that on-off may be controlled.
  • the switching transistor O-SWT is turned on by the scan signal SCAN to transfer the data voltage Vdata supplied from the corresponding data line DL to the first node N1 of the driving transistor DRT. Can be.
  • the storage capacitor Cst is not a parasitic capacitor (eg, Cgs, Cgd) which is an internal capacitor existing between the first node N1 and the second node N2 of the driving transistor DRT. , May be an external capacitor designed intentionally outside the driving transistor DRT.
  • Each of the driving transistor DRT and the switching transistor O-SWT may be an n-type transistor or a p-type transistor.
  • Each sub-pixel structure illustrated in FIG. 3 is a 2T (Transistor) 1C (Capacitor) structure, and is only an example for description, and may further include one or more transistors, or, in some cases, one or more capacitors. It might be.
  • each of the plurality of subpixels may have the same structure, and some of the plurality of subpixels may have a different structure.
  • FIG. 4 is a diagram illustrating the structure of a subpixel SP when the panel PNL according to embodiments of the present invention is a liquid crystal display (LCD) panel.
  • LCD liquid crystal display
  • each subpixel SP in the panel 110 which is an LCD panel may include a pixel electrode PXL, a switching transistor L-SWT, and the like.
  • the switching transistor L-SWT is controlled by the scan signal SCAN and may be electrically connected between the data line DL and the pixel electrode PXL.
  • the switching transistor L-SWT is turned on by the scan signal SCAN to transfer the data voltage Vdata supplied from the data line DL to the pixel electrode PXL.
  • the pixel electrode PXL to which the data voltage Vdata is applied may form an electric field with the common electrode COM to which the common voltage is applied. That is, a capacitor may be formed between the pixel electrode PXL and the common electrode COM.
  • the transistor according to embodiments of the present invention may include a substrate (SUB), an oxide semiconductor layer (SEM), a gate insulating film (GI), a gate electrode (G), a source electrode (S), and a drain electrode (D). have.
  • the type of the substrate SUB is not particularly limited as long as it is an insulator capable of forming a pattern on the surface, and glass or polymer plastic may be used.
  • the oxide semiconductor layer SEM, the gate insulating layer GI, the gate electrode G, the source electrode S, and the drain electrode D may be positioned on the substrate SUB.
  • the oxide semiconductor layer may be, for example, an N-type oxide semiconductor such as Indium Gallium Zinc Oxide (IGZO), Indium Zinc Oxide (IZO), Indium Tin Zinc Oxide (ITZO), CuOx, SnOx, NiOx, etc. It may be a P-type oxide semiconductor.
  • IGZO Indium Gallium Zinc Oxide
  • IZO Indium Zinc Oxide
  • ITZO Indium Tin Zinc Oxide
  • CuOx Tin Zinc Oxide
  • SnOx Tin Zinc Oxide
  • NiOx NiOx
  • the oxide semiconductor When using the oxide semiconductor, it is possible to provide a panel having an improved electron mobility and an improved aperture ratio, and a panel having excellent power consumption due to low leakage current.
  • FIG. 5 is a view showing that some components of a transistor are stacked according to embodiments of the present invention.
  • an oxide semiconductor layer (SEM), a gate insulating layer (GI), and a gate electrode (G) may be sequentially positioned. Therefore, the gate insulating layer GI may be positioned between the oxide semiconductor layer SEM and the gate electrode G.
  • the oxide semiconductor layer (SEM), the gate insulating film (GI), and the gate electrode (G) are sequentially located from the bottom, but the oxide semiconductor layer (SEM), the gate insulating film (GI) and the gate are sequentially located from the top.
  • the electrode G is located, it should also be interpreted as being included in the scope of the present invention.
  • the source electrode S may contact one end of the oxide semiconductor layer SEM, and the drain electrode D may contact the other end of the oxide semiconductor layer SEM.
  • FIG. 6 and 7 are views illustrating that each of the source electrode S and the drain electrode D contacts one end of the oxide semiconductor layer SEM in the transistor according to the exemplary embodiments of the present invention.
  • S 6 is a source electrode (S) and a drain electrode (D) is formed after the oxide semiconductor layer (SEM) is formed on a substrate (not shown) or an insulating layer (not shown), the source electrode (S) and the drain electrode It is a figure which shows (D) in contact with the oxide semiconductor layer (SEM).
  • an oxide semiconductor layer SEM is formed to form the source electrode S and the drain electrode. It is a figure which shows (D) in contact with the oxide semiconductor layer (SEM).
  • the source electrode S contacts one end of the oxide semiconductor layer SEM
  • the drain electrode D contacts the other end spaced apart from one end of the oxide semiconductor layer SEM.
  • the source electrode (S) and the drain electrode (D) is in contact with the oxide semiconductor layer (SEM)
  • the channel formed in the oxide semiconductor layer (SEM) by the voltage applied to the gate electrode (G) is the source electrode (S)
  • the drain electrode (D) may be in contact with an area greater than or equal to an electrical connection.
  • FIG. 8 is a view illustrating a gate insulating layer GI and an oxide semiconductor layer SEM including a first insulating layer GI1 and a second insulating layer GI2 in a transistor according to embodiments of the present invention.
  • the gate insulating layer GI may include a first insulating layer GI1 and a second insulating layer GI2.
  • first insulating layer GI1 and the second insulating layer GI2 may be alternately repeatedly positioned.
  • first insulating layer GI1' may be additionally positioned on the second insulating layer GI2
  • second insulating layer GI2' may be additionally positioned on the first insulating layer GI1'.
  • the first insulating layer GI1 may contact the oxide semiconductor layer SEM.
  • the first insulating film GI1 contacts the oxide semiconductor layer SEM it means that the first insulating film GI1 included in the gate insulating film GI is positioned at a position capable of contacting the oxide semiconductor layer SEM. can do.
  • the first insulating film GI is formed on the oxide semiconductor layer SEM, and is in contact with the oxide semiconductor layer SEM.
  • the gate insulating film GI only needs to be positioned between the oxide semiconductor layer SEM and the gate electrode G.
  • the gate insulating film GI is formed of the oxide semiconductor layer SEM. It is to be understood that the structure located in the lower portion and in contact with the oxide semiconductor layer SEM and the first insulating layer GI1 is also included in the scope of the present invention.
  • the first insulating layer GI1 may include silicon oxide.
  • the silicon oxide is represented by SiOx, and x may be 1.5 to 2.
  • the silicon oxide may have an x value that can be regarded as SiO 2 while x satisfies the above range, or may be SiO 2 .
  • the second insulating layer GI2 includes one or more oxides of zirconium (Zr), zinc (Zn), hafnium (Hf), aluminum (Al), titanium (Ti), tantalum (Ta), and lanthanum (La). can do.
  • the second insulating layer Gi2 may include zirconium oxide (ZrO 2 ).
  • the second insulating layer GI2 may have a higher dielectric constant than the first insulating layer GI1. Since the second insulating layer GI2 has a high dielectric constant, it serves to enable the transistor to be driven even at low voltage.
  • the first insulating layer GI1 includes the above-described silicon oxide and has excellent surface characteristics, and thus has excellent contact characteristics with the oxide semiconductor layer SEM, the first insulating layer GI1 contacts the oxide semiconductor layer SEM to form a transistor. Can have excellent electron mobility.
  • the first insulating film GI1 and the second insulating film GI2 of the transistor according to the embodiments of the present invention have a metal-organic chemical vapor deposition (MOCVD) method or an atomic layer deposition (ALD) method to achieve excellent transistor device characteristics. ) It can be formed using a method.
  • MOCVD metal-organic chemical vapor deposition
  • ALD atomic layer deposition
  • MOCVD Metal-Organic Chemical Vapor Deposition
  • CVD chemical vapor deposition
  • a raw material gas is spilled on a high-temperature substrate to cause a decomposition reaction on its surface to form a thin film.
  • CVD chemical vapor deposition
  • a deposition method including a complex it is a technology for thermally decomposing an organic metal gas on a heated substrate to grow a thin film.
  • MOCVD since it is performed at a lower temperature than CVD using a gas of a halide, and it is possible to control a thin film formation process at the atomic size level, it has the advantage of being able to form a uniform, dense, and low defect film. .
  • ALD atomic Layer Deposition
  • the reaction raw materials it is a deposition method that separates and supplies the reaction raw materials to deposit particles formed by chemical reactions between reaction gases on the substrate surface and form thin films. After one reaction raw material is chemically adsorbed on the substrate on which the thin film is deposited, the second or third gas is chemically adsorbed again on the substrate, and each adsorption is at the level of 1 atomic layer.
  • the thin film productivity or growth rate may be slow, but the thin film thickness is excellent due to excellent thin film coating Can be fine-tuned. That is, when using the MOCVD method or the ALD method, it is possible to form a thin film having excellent surface uniformity, thickness uniformity and step coverage (Step Coverage) characteristics.
  • the first insulating film GI1 and the second insulating film GI2 of the present invention can be formed by an ALD method, and thus can have excellent surface properties, thickness uniformity, and thin thickness.
  • a cycle formed of a certain material may be repeated several times to deposit a layer formed of a certain material.
  • the gate insulating film of the present invention may be formed by alternately performing a first cycle forming the first insulating film GI1 and a second cycle forming the second insulating film GI2.
  • the gate insulating film formed in this way can be expressed as having a nanolaminate structure.
  • the gate insulating film may have zirconium, silicon, and oxygen mixed in one layer. And may be represented by ZrSiOx, and x may be 3 to 8.
  • a high dielectric constant enables low voltage driving, and has excellent leakage current characteristics and thus excellent transistor on/off characteristics.
  • the gate insulating film may include zirconium in a ratio of 10% to 35% with respect to the total number of zirconium, silicon, and oxygen atoms included in the gate insulating film.
  • the ratio of the zirconium is calculated based on the number of zirconium atoms, for example, the ratio of the zirconium may be 10% to 30% or 15% to 20%.
  • the gate insulating film may include silicon in a ratio of 10% to 35% with respect to the total number of zirconium, silicon, and oxygen atoms included in the gate insulating film.
  • the proportion of silicon is calculated based on the number of silicon atoms, and for example, the proportion of silicon may be 10% to 30% or 13% to 18%.
  • the gate insulating layer may include oxygen atoms in a ratio of 35% to 80% with respect to the total number of zirconium, silicon, and oxygen atoms included in the gate insulating layer.
  • the proportion of the oxygen atoms is calculated based on the number of oxygen atoms, for example, the proportion of the oxygen atoms may be 45% to 80%, 55% to 75% or 60% to 70%.
  • the first insulating layer GI1 may have a thickness of 10 nm to 100 nm
  • the second insulating layer GI2 may have a thickness of 10 nm to 100 nm.
  • the thickness of the first insulating layer GI1 may be 0.1% to 5%, 0.1% to 3%, or 0.1% to 2.6%.
  • the thickness of the second insulating layer GI2 may be 0.1% to 3%, 0.1% to 2%, or 0.1% to 1.5%.
  • the thickness uniformity is difficult to achieve when using the PECVD or sputtering method, and the transistor according to the embodiments of the present invention is formed by the ALD method or the MOCVD method and has a first insulating film having excellent thickness non-uniformity ( GI1) and a second insulating layer GI2.
  • the thickness uniformity can be calculated by a conventional method known in the field of the present invention, for example, it can be calculated as follows.
  • Tmax is the maximum value of the thickness measured in the sample
  • Tmin is the minimum value of the thickness measured in the sample
  • Tavg is the average value of the thickness measured in the sample.
  • Table 1 below shows a film formation of a first insulating film containing silicon oxide (SiO 2 ) by an ALD method and its thickness.
  • the first insulating film was formed by using DIPAS as a precursor, O 2 plasma as a reactant, and Ar as a purge gas, and a deposition temperature of 250°C.
  • Table 2 below is a second insulating film containing zirconium oxide (ZrO 2 ) is formed by ALD method, and the thickness is measured.
  • the second insulating film was formed by using TEMAZr as a precursor, O 2 plasma as a reactant, and Ar as a purge gas, and a deposition temperature of 250°C.
  • both the first insulating film and the second insulating film formed by the ALD method have excellent thickness uniformity that the thin film formed by the PECVD or sputtering method is difficult to have.
  • the root mean square (Rq) value of the surface roughness may be smaller than the mean square root value (Rq) of the surface roughness of the second insulating layer Gi2.
  • the first insulating layer GI1 may have an average square root (Rq) value of surface roughness of 0.02 nm to 0.6 nm, 0.02 nm to 0.3 nm, or 0.02 nm to 0.15 nm.
  • Rq average square root
  • the second insulating layer GI2 may have an average square root (Rq) value of surface roughness of 0.2 nm to 5 nm, 0.2 nm to 4 nm, or 0.2 nm to 2.8 nm.
  • the first insulating layer GI1 contacts the oxide semiconductor layer SEM, which has better surface roughness characteristics of the first insulating layer GI than the second insulating layer GI2. Because. When the first insulating film GI1 having excellent surface roughness characteristics is brought into contact with the oxide semiconductor layer SEM, the electron mobility of the transistor element can be greatly improved.
  • FIG. 9 is an atomic force microscope (Atomic Force Microscope) photograph showing the surface roughness of the first insulating film GI1 and the second insulating film GI2.
  • the first insulating film and the second insulating film shown in FIG. 9 are the first insulating film and the second insulating film, respectively, of the thicknesses measured in Tables 1 and 2 described above.
  • the surface roughness of the silicon oxide (SiO 2 ) thin film constituting the first insulating film GI1 is smaller than the surface roughness of the zirconium oxide (ZrO 2 ) thin film forming the second insulating film GI2.
  • the first insulating film has an Rq value of 0.12 nm
  • the second insulating film has an Rq value of 2.67 nm.
  • the driving voltage may be lowered, but as illustrated in FIG. 9, the second insulating layer GI2 has a high surface roughness and thus device characteristics when it comes into contact with the oxide semiconductor layer (SEM). There is a problem with falling.
  • FIG. 10 is data for explaining a problem that may occur when the insulating film includes only the second insulating film GI2 having a high dielectric constant and does not include the first insulating film GI1.
  • 10 shows that electron mobility was measured while varying the measurement temperature according to the Matthiessen rule. In the case of zirconium oxide (ZrO 2 ), it can be seen that the electron mobility decreases with increasing temperature than silicon oxide (SiO 2 ). .
  • the present invention provides a thin film having a relatively low dielectric constant but excellent surface properties with a thin film having a high dielectric constant
  • a semiconductor layer By using together and contacting a low-dielectric-constant thin film having excellent surface properties with a semiconductor layer, device characteristics superior to those of a transistor using a low-permittivity thin film or a high-dielectric-constant thin film alone were achieved.
  • the present invention further improved the characteristics of the device by forming the low-dielectric-constant thin-film through the ALD method so that the low-dielectric-constant thin-film has a remarkably excellent surface property.
  • 11 is a data showing the dielectric constant of the gate insulating film including the first insulating film GI1 and the second insulating film GI2 formed by the ALD method. 11 is a measurement of the capacitance of a single or composite insulating film having the same shape, area, and thickness, and a change in capacitance can be measured to infer the dielectric constant characteristics of the composite insulating film.
  • the dielectric constant has a higher dielectric constant at the same thickness than the low dielectric material silicon oxide (SiO 2 ) thin film.
  • the dielectric constant changes according to the thickness of each thin film in the entire thickness. As shown in FIG. 11, it can be seen that the thicker the zirconium oxide (ZrO 2 ) thin film, the larger the dielectric constant of the composite insulating film.
  • the gate insulating film of the present invention includes the first insulating film GI1 and the second insulating film GI2, thereby achieving high dielectric constant and preventing degradation of electron mobility due to excellent surface properties.
  • the substrate SUB, the oxide semiconductor layer SEM, the gate insulating layer GI, and the gate electrode G are sequentially positioned, and may have a top gate structure.
  • 12 is a cross-sectional view of a transistor according to an embodiment of the present invention having the above structure.
  • the substrate SUB, the oxide semiconductor layer SEM, the gate insulating film GI, and the gate electrode G are sequentially positioned, for example, may mean that lamination is performed in the order described above. Accordingly, as long as they are stacked, another component may be interposed between the components sequentially arranged.
  • the transistor illustrated in FIG. 12 shows a top gate staggered transistor
  • the transistors of the embodiments of the present invention are not limited to the structure illustrated in FIG. 12.
  • the substrate SUB, the gate electrode G, the gate insulating layer GI, and the oxide semiconductor layer SEM are sequentially positioned, and may have a bottom gate structure. .
  • FIG. 13 is a transistor having the structure shown in FIG. 12, in which the device characteristics are measured by varying the gate insulating layer GI.
  • the gate insulating film of the device shown in FIG. 13 is a zirconium oxide insulating film single layer (100 nm), a zirconium oxide (ZrO 2 ) insulating film (50 nm) and a silicon oxide insulating film (50 nm) composite layer, and a silicon oxide insulating film single layer (100 nm) in order. It is composed of.
  • Table 3 below shows the properties of the transistor device including a single layer of a zirconium oxide insulating film, a zirconium oxide insulating film and a silicon oxide insulating film composite layer, and a single layer of silicon oxide insulating film shown in FIG. 13.
  • a transistor including a composite insulating film in which the first insulating film (SiO 2 ) and the second insulating film (ZrO 2 ) are combined as in the present invention includes a single low dielectric constant insulating film (SiO 2 ) or a high dielectric constant single insulating film ( It can be seen that when compared to a transistor containing SiO 2 ), it exhibits moderate threshold voltage and electron mobility characteristics. However, in the characteristics of subthreshhold swing, hysteresis and Ion/Ioff, it can be seen that the transistor including the composite insulating film does not show intermediate characteristics of the transistor using the single insulating film, but has improved characteristics.
  • the method of manufacturing a transistor according to embodiments of the present disclosure may include forming a first insulating film by an atomic layer deposition method and forming a second insulating film by an atomic layer deposition method.
  • a transistor manufacturing method according to embodiments of the present invention may be a method of manufacturing a transistor according to embodiments of the present invention described above.
  • FIGS. 14 and 15 are flowcharts illustrating a method of manufacturing a transistor according to embodiments of the present invention.
  • the first cycle CYC1 includes supplying a first precursor (SPRE1), purging a first precursor (PPRE1), supplying a first reactant (SR1), and a first reactant It may include the step of purging (PR1).
  • the second cycle (CYC2) includes: supplying a second precursor (SPRE2), purging the first precursor (PPRE2), supplying a second reactant (SR2), and 2 may include purging the reactant (PR2).
  • SPRE2 second precursor
  • PPRE2 purging the first precursor
  • SR2 second reactant
  • PR2 purging the reactant
  • the first precursor may contain silicon.
  • the second precursor may include one or more of zirconium, zinc, hafnium, aluminum, titanium, tantalum and lanthanum.
  • the first reactant and the second reactant may include one or more of oxygen (O 2 ), water (H 2 O), hydrogen peroxide (H 2 O 2 ), ozone (O 3 ), and nitrous oxide (N 2 O), respectively.
  • O 2 oxygen
  • H 2 O 2 water
  • H 2 O 2 hydrogen peroxide
  • O 3 ozone
  • N 2 O nitrous oxide
  • the first insulating film may include SiOx, and the second insulating film may include the second precursor described above. It may include an oxide of the metal to be included.
  • the first insulating film forming step GIF1 is a step of repeatedly performing the first cycle CYC1
  • the second insulating film forming step GIF2 is a step of repeatedly performing the second cycle CYC2.
  • 15 illustrates an exemplary manufacturing method of performing a second insulating film forming step (GIF2) after the first insulating film forming step (GIF1), the manufacturing method according to embodiments of the present invention includes a second insulating film forming step (GIF2) )
  • a manufacturing method of performing the first insulating film forming step GIF1 may also be included.
  • the first and second steps of the first insulating film forming step (GIF1) and the second insulating film forming step (GIF2) may be determined according to the structure of the transistor to be specifically manufactured. As described, the order of the first insulating film forming step GIF1 and the second insulating film forming step GIF2 may be determined so that the first insulating film GI1 including SiOx may contact the oxide semiconductor layer SEM.
  • the first insulating film forming step GIF1 repeating the first cycle CYC1 may be a step of forming the first insulating film GI1 by repeating the first cycle CYC1.
  • the second insulating film forming step GIF2 repeating the second cycle CYC2 may be a step of forming the second insulating film GI2 by repeating the second cycle CYC2.
  • the first insulating film forming step GIF1 may be a step of repeating the first cycle CYC1 n times
  • the second insulating film forming step GIF2 may perform the second cycle CYC2. It may be a step of repeating m times.
  • the n and m may be 1 to 10, respectively. That is, the first cycle (CYC1) and the second cycle (CYC2), respectively, can be performed 1 to 10 times, the first cycle (CYC1) execution times (n) and the second cycle (CYC2) execution times (m ) May be different from each other, or may be the same.
  • the oxide formed by the first cycle CYC1 can suppress crystal growth. Because, the atomic layer deposition method is formed in units of one atomic layer, and too little metal oxide is formed to form crystals. Thereafter, since silicon oxide is formed before the metal oxide crystal is grown, according to the transistor manufacturing method of the present invention, it is possible to effectively prevent the leakage current characteristic from being deteriorated by the metal oxide crystal growth.
  • the first cycle (CYC1) forms a metal oxide in which the metal element included in the first precursor and the oxygen contained in the first reactant are combined, and the silicon and the second reactant included in the second precursor in the second cycle (CYC2). Silicon oxide (SiO 2 ) to which oxygen contained in is formed is formed.
  • the first cycle (CYC1) is performed n times, the formation of the metal oxide, which is the product of the first cycle, is accelerated, and when the second cycle (CYC2) is performed m times, the formation of the silicon oxide, which is the product of the second cycle, is performed. It is promoted. Therefore, by controlling the number of times the first cycle CYC1 and the second cycle CYC2 are performed according to the composition of the gate insulating film to be formed, the composition of the formed gate insulating film can be precisely controlled.
  • n and m may be 1. That is, the first cycle performing step (PCYC1) is a step of performing the first cycle (CYC1) once, and the second cycle performing step (PCYC2) may be a step of performing the second cycle (CYC2) once.
  • the gate insulating film forming step GIF may include a step in which the first cycle CYC1 and the second cycle CYC2 are alternately performed once.
  • a gate insulating layer including an oxide derived from the first precursor and an oxide derived from the second precursor may be formed. Since the first precursor contains a metal element such as zirconium, and the second precursor contains silicon, the gate insulating film formed by the manufacturing method of the present invention may include a metal oxide such as zirconium and silicon oxide.
  • a cycle formed of a certain material may be repeated several times to deposit a layer formed of a certain material, but the transistor manufacturing method according to some exemplary embodiments of the present invention may include forming a first By repeating each of the cycle and the second cycle only a number of times insufficient to form one layer, and alternately performing the first cycle and the second cycle, the material formed by the first cycle and the second cycle The material to be formed is mixed in one layer without forming a separate layer. In the present invention, it can be expressed that the gate insulating film formed in this way has a nanolaminate structure.
  • the gate insulating layer may have zirconium, silicon, and oxygen mixed in one layer, and may be represented by ZrSiOx.
  • ZrSiOx For example, DIPAS is used as the first precursor, TEMAZr is used as the second precursor, oxygen (O 2 ) is used as the first reactant and the second reactant, and the first cycle and the second cycle are alternated once.
  • x When atomic layer deposition is repeatedly performed, x may be 3 to 8.
  • a high dielectric constant enables low voltage driving, and has excellent leakage current characteristics and thus excellent transistor on/off characteristics.
  • the gate insulating film is formed of zirconium, silicon, and oxygen. It can contain.
  • the gate insulating film may include zirconium in a ratio of 10% to 35% with respect to the total number of zirconium, silicon, and oxygen atoms included in the gate insulating film.
  • the ratio of the zirconium is calculated based on the number of zirconium atoms, for example, the ratio of the zirconium may be 10% to 30% or 15% to 20%.
  • the gate insulating film may include silicon in a ratio of 10% to 35% with respect to the total number of zirconium, silicon, and oxygen atoms included in the gate insulating film.
  • the proportion of silicon is calculated based on the number of silicon atoms, and for example, the proportion of silicon may be 10% to 30% or 13% to 18%.
  • the gate insulating layer may include oxygen atoms in a ratio of 35% to 80% with respect to the total number of zirconium, silicon, and oxygen atoms included in the gate insulating layer.
  • the proportion of the oxygen atoms is calculated based on the number of oxygen atoms, for example, the proportion of the oxygen atoms may be 45% to 80%, 55% to 75% or 60% to 70%.
  • the first insulating film forming step (GIF1) and the second insulating film forming step (GIF2) are steps by an atomic layer deposition method, and the number of repetitions of the first cycle (CYC1) and the second cycle (CYC2) can be easily adjusted to facilitate the first insulating film.
  • the thickness of the (GI1) and the second insulating film (GI2) can be adjusted.
  • the first insulating film forming step GIF1 may be a step of repeatedly performing the first cycle CYC1 such that the thickness of the first insulating film GI1 is 10 nm to 100 nm
  • the second insulating film forming step GIF2. May be a step of repeatedly performing the second cycle CYC2 such that the thickness of the second insulating layer GI2 is 10 nm to 100 nm.
  • 16 is a data for explaining the dielectric constant of the gate insulating film formed by the manufacturing method according to the embodiments of the present invention.
  • the gate insulating film having measured physical properties was formed by repeating the first cycle and/or the second cycle shown in Table 1 once.
  • Each of the SiO 2 film, the ZrO 2 film, and the SiO 2 /ZrO 2 nanolaminate film of FIG. 16 was prepared by repeating the first cycle and/or the second cycle so that the total thickness was 100 nm.
  • the SiO 2 film was formed by repeating only the first cycle, and the ZrO 2 film was formed by repeating only the second cycle.
  • the SiO 2 /ZrO 2 nanolaminate film was repeatedly formed by alternately performing each of the first cycle and the second cycle once.
  • FIG. 16 it is prepared by a manufacturing method according to embodiments of the present invention. It can be seen that the nano-laminated film has a higher dielectric constant than the SiO 2 film. Therefore, the transistor manufactured by the manufacturing method according to the embodiments of the present invention has an advantage that low voltage driving is possible.
  • the transistor shown in FIG. 17 includes a gate (G), a gate insulating film (GI), a semiconductor layer (SEM), a source electrode (S), and a drain electrode (D).
  • High p doped silicon was used as the gate (G)
  • ITZO indium tin zinc oxide
  • SEM semiconductor layer
  • ITO indium tin oxide
  • the gate (G) was deposited to 0.5 mm, the gate insulating film (GI) to 100 nm, the semiconductor layer (SEM) to 30 nm, and the source electrode (S) and drain electrode (D) to 100 nm.
  • FIG. 18 is a transistor having the structure shown in FIG. 17, in which leakage current characteristics are measured by varying the gate insulating layer GI.
  • the SiO 2 film, the ZrO 2 film, and the SiO 2 /ZrO 2 nanolaminate film were formed by repeating the first cycle and/or the second cycle described in Table 4 above.
  • the nanolaminate film has better leakage current characteristics than the ZrO 2 film. Therefore, the nano-laminate gate insulating film has a merit of improving the leakage current characteristics over the ZrO 2 gate insulating film while enabling driving at a lower voltage than the SiO 2 gate insulating film.
  • FIG. 19 is a data showing device characteristics according to types of gate insulating films in the transistor having the structure of FIG. 17.
  • FIGS. 20 and 21 are transistors having the structure of FIG. 17, and the type of the gate insulating film It is data showing reliability according to.
  • the SiO 2 film, the ZrO 2 film, and the SiO 2 /ZrO 2 nanolaminate film were formed by repeating the first cycle and/or the second cycle described in Table 1 above.
  • PBTS Positive Bias Temperatrure Stress
  • the transistor manufacturing method according to the embodiments of the present invention It can be seen that a transistor with excellent reliability is provided.
  • the above-described description of the transistor according to the embodiments of the present invention can be applied in the same way. Therefore, in the transistor manufactured by the transistor manufacturing method according to the embodiments of the present invention, the first insulating film having excellent surface characteristics is in contact with the oxide semiconductor layer, and the second insulating film can provide a transistor capable of driving low voltage. , Excellent device characteristics.

Abstract

본 발명의 실시예들은 트랜지스터, 패널 및 트랜지스터 제조방법에 관한 것으로서, 더욱 상세하게는, 실리콘 산화물을 포함하고 산화물 반도체층과 접촉하는 제1 절연막 및 지르코늄 등의 산화물을 포함하는 제2 절연막을 포함하여, 소자 특성이 우수한 트랜지스터, 이를 포함하는 패널 및 상기 트랜지스터의 제조방법을 제공할 수 있다.

Description

트랜지스터, 패널 및 트랜지스터의 제조방법
본 명세서는 본 발명은 트랜지스터, 패널 및 트랜지스터 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 표시패널에 대한 요구가 다양한 형태로 증가하고 있다. 표시패널 분야에서는, 별도의 광원이 필요하지 않아 경량화 및 박형화에서 유리한 유기발광 표시패널에 대한 수요가 증가하고 있다.
표시패널에 포함되는 픽셀을 구동하기 위하여 표시패널에는 박막 트랜지스터가 포함될 수 있다. 픽셀을 구동하기 위해 박막 트랜지스터에는 우수한 이동도 및 on/off 스위칭 특성 등 우수한 트랜지스터 소자 특성이 요구되고 있다.
본 명세서실시예들의 목적은, 이동도, on/off 스위칭 특성 등 우수한 소자 특성을 가지는 트랜지스터 및 이를 포함하는 패널을 제공할 수 있다.
본 명세서의 일 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
일 측면에서, 본 발명의 실시예들에 따른 트랜지스터는, 기판, 산화물 반도체층, 게이트 절연막, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다.
산화물 반도체층, 게이트 절연막, 게이트 전극, 소스 전극 및 드레인 전극은 기판 상에 위치할 수 있다.
산화물 반도체층, 게이트 절연막 및 게이트 전극은 순차적으로 위치할 수 있다.
소스 전극은 산화물 반도체층의 일단과 접촉하고, 드레인 전극은 산화물 반도체층의 타단과 접촉할 수 있다.
게이트 절연막은 제1 절연막 및 제2 절연막을 포함할 수 있다.
제1 절연막은, SiOx로 표시되고 상기 x가 1.5 내지 2인 실리콘 산화물을 포함하고, 상기 산화물 반도체층과 접촉할 수 있다.
제2 절연막은, 지르코늄, 아연, 하프늄, 알루미늄, 티타늄, 탄탈럼 및 란타넘으로 중 하나 이상의 산화물을 포함할 수 있다.
제1 절연막의 표면 거칠기의 평균 제곱근(Rq) 값이 제2 절연막의 표면 거칠기의 평균 제곱근(Rq) 값보다 작을 수 있다.
제1 절연막과 제2 절연막이 교대로 반복하여 위치할 수 있다.
게이트 절연막은 ZrSiOx를 포함하며, x는 3 내지 8일 수 있다.
게이트 절연막은, 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대한 지르코늄 원자의 수가 10% 내지 35%가 되도록 지르코늄 원자를 포함할 수 있다.
게이트 절연막은, 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대한 규소 원자의 수가 10% 내지 35%가 되도록 규소 원자를 포함할 수 있다.
게이트 절연막은, 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대한 산소 원자의 수가 35% 내지 80%가 되도록 산소 원자를 포함할 수 있다.제1 절연막은 표면 거칠기의 평균 제곱근(Rq) 값이 0.02nm 내지 0.6nm 일 수 있다.
제2 절연막은 표면 거칠기의 평균 제곱근(Rq) 값이 0.7nm 내지 5nm일 수 있다.
제1 절연막은 두께가 10nm 내지 100nm일 수 있다.
제2 절연막은 두께가 10nm 내지 100nm일 수 있다.
제1 절연막은 두께 균일도가 0.1% 내지 5%일 수 있다.
제2 절연막은 두께 균일도가 0.1% 내지 3%일 수 있다.
기판, 산화물 반도체층, 게이트 절연막 및 게이트 전극이 순차로 위치하고, 트랜지스터는 탑 게이트 구조를 가질 수 있다.
기판, 게이트 전극, 게이트 절연막 및 산화물 반도체층이 순차로 위치하고, 트랜지스터는 바텀 게이트 구조를 가질 수 있다.
다른 측면에서, 본 발명의 실시예들에 따른 패널은, 상기 트랜지스터를 포함할 수 있다.
또 다른 측면에서, 본 발명의 실시예들에 따른 트랜지스터 제조방법은, 원자층 증착 공법에 의한 제1 절연막 형성단계 및 원자층 증착 공법에 의한 제2 절연막 형성단계를 포함할 수 있다.
제1 절연막 형성단계는, 제1 전구체를 공급하는 단계, 제1 전구체를 퍼지하는 단계, 제1 반응물을 공급하는 단계 및 제1 반응물을 퍼지하는 단계를 포함하는 제1 사이클을 반복 수행하는 원자층 증착 공법일 수 있다.
제2 절연막 형성단계는, 제2 전구체를 공급하는 단계, 제2 전구체를 퍼지하는 단계, 제2 반응물을 공급하는 단계 및 제2 반응물을 퍼지하는 단계를 포함하는 제2 사이클을 반복 수행하는 원자층 증착 공법일 수 있다.
제1 전구체는 규소를 포함할 수 있다.
제2 전구체는 지르코늄, 아연, 하프늄, 알루미늄, 티타늄, 탄탈럼 및 란타넘 중 하나 이상을 포함할 수 있다.
제1 반응물 및 제2 반응물은 각각 산소(O2), 물(H2O), 과산화수소(H2O2), 오존(O3) 및 아산화질소(N2O) 중 하나 이상을 포함할 수 있다.
제1 절연막 형성 단계는 제1 사이클을 반복 수행하여 두께가 10nm 내지 100nm인 제1 절연막을 형성하는 단계일 수 있다.
제2 절연막 형성 단계는 제2 사이클을 반복 수행하여 두께가 10nm 내지 100nm 인 제2 절연막을 형성하는 단계일 수 있다.
본 명세서의 실시예들에 의하면, 이동도, on/off 스위칭 특성 등 우수한 소자 특성을 가지는 트랜지스터 및 이를 포함하는 패널을 제공할 수 있다.
또한, 상기와 같은 트랜지스터 및 패널을 제조하는 방법을 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 패널이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 패널이 LCD (Liquid Crystal Display) 인 경우, 서브픽셀의 구조를 나타내는 도면이다.
도 5는 본 발명의 실시예들에 따른 트랜지스터에 있어서 산화물 반도체층, 게이트 절연막 및 게이트 전극이 순차로 위치하는 것을 나타내는 도면이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 트랜지스터에 있어서 소스 전극 및 드레인 전극이 각각 산화물 반도체층의 일단에 접촉하는 것을 나타내는 도면이다.
도 8은 본 발명의 실시예들에 따른 트랜지스터에 있어서 제1 절연막 및 제2 절연막을 포함하는 게이트 절연막과 산화물 반도체층을 나타내는 도면이다.
도 9는 본 발명의 실시예들에 따른 트랜지스터의 제1 절연막 및 제2 절연막 표면의 거칠기를 나타내는 사진이다.
도 10은 제1 절연막 또는 제2 절연막이 단독으로 사용된 경우 트랜지스터 소자의 측정 온도에 따른 전자 이동도 특성을 나타낸 자료이다.
도 11은 게이트 절연막에 있어서, 제1 절연막 및 제2 절연막의 두께 변화에 따른 절연막의 유전율 변화를 설명하기 위한 자료이다.
도 12는 본 발명의 일 실시예에 따른 트랜지스터의 단면도이다.
도 13은 실시예 및 비교예에 따른 트랜지스터 소자 특성에 관한 자료이다.
도 14 및 도 15는 본 발명의 실시예들에 따른 트랜지스터 제조방법의 흐름도이다.
도 16은 본 발명의 실시예들에 따른 트랜지스터 제조방법에 의해 형성된 게이트 절연막의 유전율을 나타내는 도면이다.
도 17은 본 명세서에서 소자 특성을 관찰한 박막 트랜지스터의 구조를 나타내는 도면이다.
도 18은 도 17의 구조를 가지는 트랜지스터에 있어서, 게이트 절연막의 종류에 따른 트랜지스터의 누설 전류에 대한 자료이다.
도 19는 은 도 17의 구조를 가지는 트랜지스터에 있어서, 게이트 절연막의 종류에 따른 소자 특성을 나타내는 자료이다.
도 20 및 도 21은 도 17의 구조를 가지는 트랜지스터에 있어서, 게이트 절연막의 종류에 따른 신뢰성을 나타내는 자료이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 공지된 구성이 아니더라도 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 어떤 구성요소가 다른 구성요소 “상에” 위치하거나, 형성된다고 기재된 경우, 그 구성요소는 그 다른 구성요소 표면 상에 접촉하여 위치할 수 있지만, 각 구성요소 사이에 다른 구성요소가 위치할 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 아래의 설명은 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다.
본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다.
패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 2를 참조하면, OLED 패널인 패널(110)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자장치에서, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현될 수 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 다수의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.
데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는, 소스 측 회로필름(SF) 상에 실장 될 수 있다.
소스 측 회로필름(SF)의 일 측은 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 부 (패드들의 집합체)와 전기적으로 연결될 수 있다.
소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.
전자장치는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 측이 연결될 수 있다.
즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 패널(PNL)의 넌-액티브 영역(N/A)과 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.
또한, 컨트롤 인쇄회로기판(CPCB)에는, 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.
소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)에 포함된 다수의 게이트 구동회로(GDC)는 패널(PNL)의 넌-액티브 영역(N/A) 상에 직접 형성될 수 있다.
다수의 게이트 구동회로(GDC) 각각은 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔신호(SCAN)를 출력할 수 있다.
패널(PNL) 상에 배치된 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.
넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동회로(GDC)에 가장 인접하게 배치된 소스 측 회로필름(SF)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 3을 참조하면, OLED 패널인 패널(110)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다.
도 3의 회로 예시에 따르면, 유기발광다이오드(OLED)의 애노드 전극(픽셀전극이라고도 함)은 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 유기발광다이오드(OLED)의 캐소드 전극(공통전극이라고도 함)에는 기저전압(EVSS)이 인가될 수 있다.
여기서, 기저전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압보다 높거나 낮은 전압일 수 있다. 또한, 기저전압(EVSS)은 구동상태에 따라 가변될 수 있다. 예를 들어, 영상 구동 시 기저전압(EVSS)과 센싱 구동 시 기저전압(EVSS)은 서로 다르게 설정될 수 있다.
구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다.
구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드일 수 있으며, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있으며, 유기발광다이오드(OLED)의 애노드 전극(또는 캐소드 전극)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있으며, 구동전압(EVDD)이 인가될 수 있고, 구동전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 (또는 정해진 시간) 동안 유지해줄 수 있다.
스위칭 트랜지스터(O-SWT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 게이트 노드는 해당 게이트 라인과 전기적으로 연결되어 스캔신호(SCAN)를 인가 받을 수 있다.
스위칭 트랜지스터(O-SWT)는 해당 게이트 라인을 통해 스캔신호(SCAN)를 게이트 노드로 인가 받아 온-오프가 제어될 수 있다.
이러한 스위칭 트랜지스터(O-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
한편, 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
도 3에 예시된 각 서브픽셀 구조는 2T(Transistor) 1C (Capacitor) 구조로서, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 4는 본 발명의 실시예들에 따른 패널(PNL)이 LCD (Liquid Crystal Display) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 4를 참조하면, LCD 패널인 패널(110)에서의 각 서브픽셀(SP)은 픽셀전극(PXL) 및 스위칭 트랜지스터(L-SWT) 등을 포함할 수 있다.
스위칭 트랜지스터(L-SWT)는, 스캔신호(SCAN)에 의해 제어되며, 데이터 라인(DL)과 픽셀전극(PXL) 사이에 전기적으로 연결될 수 있다.
스위칭 트랜지스터(L-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 픽셀전극(PXL)에 전달해준다. 데이터전압(Vdata)이 인가된 픽셀전극(PXL)은 공통전압이 인가되는 공통전극(COM)과 전계를 형성할 수 있다. 즉, 픽셀전극(PXL)과 공통전극(COM) 사이애 캐패시터가 형성될 수 있다.
본 발명의 실시예들에 따른 트랜지스터는, 기판(SUB), 산화물 반도체층(SEM), 게이트 절연막(GI), 게이트 전극(G), 소스 전극(S) 및 드레인 전극(D)을 포함할 수 있다.
기판(SUB)은 표면에 패턴을 형성할 수 있는 절연체이면 그 종류는 특별히 제한되지 않으며, 유리나 고분자 플라스틱을 사용할 수 있다.
산화물 반도체층(SEM), 게이트 절연막(GI), 게이트 전극(G), 소스 전극(S) 및 드레인 전극(D)은 기판(SUB) 상에 위치할 수 있다.
산화물 반도체층(SEM)은, 예를 들면, IGZO(Indium Gallium Zinc Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등의 N형 산화물 반도체일 수도 있고, CuOx, SnOx, NiOx 등의 P형 산화물 반도체일 수도 있다.
상기 산화물 반도체를 사용할 경우, 전자 이동도가 우수하여 개구율이 향상된 패널을 제공할 수 있으며, 누설전류가 적어 소비전력이 우수한 패널을 제공할 수 있다.
도 5는 본 발명의 실시예들에 따른 트랜지스터의 일부 구성요소가 적층된 것을 나타내는 도면이다.
도 5를 참조하면, 본 발명의 실시예들에 따른 트랜지스터는, 산화물 반도체층(SEM), 게이트 절연막(GI) 및 게이트 전극(G)이 순차적으로 위치할 수 있다. 따라서, 게이트 절연막(GI)은 산화물 반도체층(SEM)과 게이트 전극(G) 사이에 위치할 수 있다.
도 5는 하부에서부터 순차적으로 산화물 반도체층(SEM), 게이트 절연막(GI) 및 게이트 전극(G)이 위치하는 것을 나타내었으나, 상부에서부터 순차적으로 산화물 반도체층(SEM), 게이트 절연막(GI) 및 게이트 전극(G)이 위치하는 경우 또한 본 발명의 범주에 포함되는 것으로 해석되어야 한다.
소스 전극(S)은 산화물 반도체층(SEM)의 일단과 접촉하고, 드레인 전극(D)은 산화물 반도체층(SEM)의 타단과 접촉할 수 있다.
도 6 및 도 7는 본 발명의 실시예들에 따른 트랜지스터에 있어서, 소스 전극(S) 및 드레인 전극(D) 각각이 산화물 반도체층(SEM)의 일단과 접촉하는 것을 나타내는 도면이다.
도 6는 기판(미도시)이나 절연층(미도시) 상에 산화물 반도체층(SEM)이 형성된 후, 소스 전극(S) 및 드레인 전극(D)이 형성되어, 소스 전극(S) 및 드레인 전극(D)이 산화물 반도체층(SEM)과 접촉하는 것을 나타내는 도면이다.
도 7는 기판(미도시)이나 절연층(미도시) 상에 소스 전극(S) 및 드레인 전극(D)이 형성된 후, 산화물 반도체층(SEM)이 형성되어, 소스 전극(S) 및 드레인 전극(D)이 산화물 반도체층(SEM)과 접촉하는 것을 나타내는 도면이다.
도 6 및 도 7에 도시한 것처럼, 소스 전극(S)은 산화물 반도체층(SEM)의 일단과 접촉하고, 드레인 전극(D)은 상기 산화물 반도체층(SEM)의 일단과 이격된 타단에 접촉할 수 있다. 여기서, 소스 전극(S) 및 드레인 전극(D)이 산화물 반도체층(SEM)과 접촉한다는 것은, 게이트 전극(G)에 인가된 전압에 의해 산화물 반도체층(SEM)에 형성된 채널이 소스 전극(S) 및 드레인 전극(D)을 전기적으로 연결될 수 있을 정도의 면적 이상으로 접촉하는 것을 의미할 수 있다.
도 8은 본 발명의 실시예들에 따른 트랜지스터에 있어서, 제1 절연막(GI1) 및 제2 절연막(GI2)을 포함하는 게이트 절연막(GI)과 산화물 반도체층(SEM)을 나타내는 도면이다.
도 8에 도시한 것처럼, 게이트 절연막(GI)은 제1 절연막(GI1) 및 제2 절연막(GI2)을 포함할 수 있다.
또한, 도 8에는 도시하지 않았으나, 제1 절연막(GI1)과 제2 절연막(GI2)은 교대로 반복하여 위치할 수 있다. 예를 들면, 제2 절연막(GI2) 상에는 제1 절연막(GI1')이 추가로 위치하고, 또한 제2 절연막(GI2')이 상기 제1 절연막(GI1') 상에 추가로 위치할 수 있다.
제1 절연막(GI1)은 산화물 반도체층(SEM)과 접촉할 수 있다. 제1 절연막(GI1)이 산화물 반도체층(SEM)과 접촉한다는 것은, 게이트 절연막(GI)에 포함되는 제1 절연막(GI1)이 산화물 반도체층(SEM)과 접촉할 수 있는 위치에 위치하는 것을 의미할 수 있다. 도 8을 참조하면, 제1 절연막(GI)이 산화물 반도체층(SEM) 상에 형성되어, 산화물 반도체층(SEM)과 접촉하고 있는 것을 알 수 있다. 그러나, 본발명은 상술하였듯이 게이트 절연막(GI)이 산화물 반도체층(SEM)과 게이트 전극(G) 사이에 위치하기만 하면 되므로, 도 8과 달리 게이트 절연막(GI)이 산화물 반도체층(SEM)의 하부에 위치하고, 산화물 반도체층(SEM)과 제1 절연막(GI1)이 접촉하는 구조 또한 본 발명의 범주에 포함되는 것으로 이해되어야 한다.
제1 절연막(GI1)은 실리콘 산화물을 포함할 수 있다.
상기 실리콘 산화물은, SiOx로 표시되고, x가 1.5 내지 2일 수 있다. 또는, 상기 실리콘 산화물은, 상기 x가 상기 범위를 만족하면서, SiO2로 여겨질 수 있는 x 값을 가지거나, SiO2일 수 있다.
제2 절연막(GI2)은 지르코늄(Zr), 아연(Zn), 하프늄(Hf), 알루미늄(Al), 티타늄(Ti), 탄탈럼(Ta) 및 란타넘(La)으로 중 하나 이상의 산화물을 포함할 수 있다. 예를 들면, 제2 절연막(Gi2)은 지르코늄 산화물(ZrO2)을 포함할 수 있다.
상기 금속들의 산화물은 유전율이 높은 물질이므로, 제2 절연막(GI2)은 제1 절연막(GI1)보다 유전율이 높을 수 있다. 제2 절연막(GI2)은 유전율이 높으므로, 저전압에서도 트랜지스터가 구동될 수 있도록 하는 역할을 한다.
제1 절연막(GI1)은 상술한 실리콘 산화물을 포함하여 표면 특성이 우수하여 산화물 반도체층(SEM)과의 접촉 특성이 우수하므로, 제1 절연막(GI1)은 산화물 반도체층(SEM)과 접촉하여 트랜지스터가 우수한 전자 이동도를 갖도록 할 수 있다.
본 발명의 실시예들에 따른 트랜지스터의 제1 절연막(GI1) 및 제2 절연막(GI2)은, 우수한 트랜지스터 소자 특성을 달성하기 위하여 MOCVD((Metal-Organic Chemical Vapor Deposition) 공법 또는 ALD(Atomic Layer Deposition) 공법을 이용하여 형성될 수 있다.
MOCVD(Metal-Organic Chemical Vapor Deposition) 공법은, 고온의 기판 위에 원료 가스를 유출시켜 그 표면 상에서 분해 반응을 일으켜 박막을 형성하는 화학 증착(CVD: Chemical Vapor Deposition)의 일종으로서, 원료 가스 중에 유기 금속 착물을 포함하는 증착 방법으로서, 유기 금속 가스를 가열한 기판 상에 열분해 시켜 박막을 성장시키는 기술이다. MOCVD의 경우, 할로겐화물의 기체를 사용하는 CVD 보다 저온에서 이루어지고, 원자 크기 수준에서의 박막 형성 과정 제어가 가능하므로, 균일하고 밀도가 높고 결점(defect)이 적은 막을 형성할 수 있다는 장점이 있다.
ALD (Atomic Layer Deposition) 공법의 경우, 반응원료를 각각 분리, 공급하여 반응가스 간 화학반응으로 형성된 입자를 기판 표면에 증착, 박막을 형성하는 증착법이다. 하나의 반응원료가 박막이 증착되는 기판 위에 화학적 흡착을 한 후, 제2 또는 제3의 기체가 기판 위에서 다시 화학적 흡착을 진행하며, 각각의 흡착이 1 atomic layer 수준으로 이루어진다.
전술한 MOCVD 공법 또는 ALD 공법을 이용하는 경우, 일반적인 PVD (Physical Vapor Deposition) 및 일반적인 다른 CVD (Chemical Vapor Deposition) 공법에 비해, 박막 생산성이나 성장 속도는 느릴 수 있으나, 박막 도포성이 우수해 박막 두께를 세밀하게 조절할 수 있다. 즉, MOCVD 공법 또는 ALD 공법을 이용하는 경우, 우수한 표면 균일도, 두께 균일도 및 스텝 커버리지(Step Coverage) 특성을 갖는 박막을 형성할 수 있다.
본 발명의 제1 절연막(GI1) 및 제2 절연막(GI2)은, ALD 공법에 의해 형성될 수 있으며, 따라서 우수한 표면 특성, 두께 균일도 및 얇은 두께를 가질 수 있다.
원자층 증착 공정을 수행할 경우, 어떤 물질을 형성하는 사이클을 수차례 반복하여 어떤 물질로 구성된 층을 증착할 수 있다. 본 발명의 게이트 절연막은 제1 절연막(GI1)을 형성하는 제1 사이클 및 제2 절연막(GI2)을 형성하는 제2 사이클을 교대로 수행함으로써 형성될 수 있다. 이러한 방식으로 형성된 게이트 절연막은 나노라미네이트(nanolaminate) 구조를 가진다고 표현할 수 있다.
예를 들면, 지르코늄 산화물막을 형성하는 제1 사이클을 1회 수행하고 산화규소막을 형성하는 제2 사이클을 1회 수행하는 것을 반복할 경우, 게이트 절연막은 지르코늄, 규소 및 산소가 한 층에 혼재할 수 있으며, ZrSiOx로 표시될 수 있으며, 상기 x는 3 내지 8일 수 있다. 상기와 같이 트랜지스터를 제조할 경우, 유전율이 높아 저전압 구동이 가능하면서도, 누설전류 특성이 우수하여 on/off 특성이 우수한 트랜지스터를 제조할 수 있다.
상기 게이트 절연막은, 지르코늄을 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 10% 내지 35%의 비율로 포함할 수 있다. 상기 지르코늄의 비율은 지르코늄 원자 수를 기준으로 계산한 것이며, 예를 들면, 상기 지르코늄의 비율은 10% 내지 30% 또는 15% 내지 20%일 수 있다.
상기 게이트 절연막은, 규소를 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 10% 내지 35%의 비율로 포함할 수 있다. 상기 규소의 비율은 규소 원자 수를 기준으로 계산한 것이며, 예를 들면, 상기 규소의 비율은 10% 내지 30% 또는 13% 내지 18%일 수 있다.
상기 게이트 절연막은, 산소 원자를 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 35% 내지 80%의 비율로 포함할 수 있다. 상기 산소 원자의 비율은 산소 원자 수를 기준으로 계산한 것이며, 예를 들면, 상기 산소 원자의 비율은, 45% 내지 80%, 55% 내지 75% 또는 60% 내지 70% 일 수 있다.
상기 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 비율을 상기와 같이 조절함으로서, 유전율이 우수하여 저전압 구동이 가능하면서도 누설전류 특성이 개선된 트랜지스터를 제조할 수 있다.
제1 절연막(GI1)은 두께가 10nm 내지 100nm일 수 있고, 제2 절연막(GI2)도 두께가 10nm 내지 100nm일 수 있다. PECVD나 스퍼터링 공법에 의할 경우 상기와 같이 얇은 두께를 구현하는 것이 곤란하나, ALD 또는 MOCVD 공법에 의할 경우 상기와 같이 얇은 두께로 게이트 절연막을 형성하면서도, 우수한 균일도를 달성할 수 있다.
제1 절연막(GI1)은 두께 균일도가 0.1% 내지 5%, 0.1% 내지 3% 또는 0.1% 내지 2.6%일 수 있다.
제2 절연막(GI2)은 두께 균일도가 0.1% 내지 3%, 0.1% 내지 2% 또는 0.1% 내지 1.5%일 수 있다.
상기 두께 균일도는 PECVD 또는 스퍼터링 공법에 의할 경우에는 달성하기 어려운 것으로, 본 발명의 실시예들에 따른 트랜지스터는 ALD 공법 또는 MOCVD 공법에 의해 형성되어 상기와 같이 우수한 두께 불균일도를 가지는 제1 절연막(GI1) 및 제2 절연막(GI2)을 포함할 수 있다.
상기 두께 균일도는, 본 발명의 분야에서 알려진 통상의 방법에 의하여 계산될 수 있으며, 예를 들면, 아래와 같이 계산될 수 있다.
[일반식 1]
[일반식 2]
상기 일반식 1 및 일반식 2에서, Tmax는 샘플에서 측정된 두께의 최대값이고, Tmin은 샘플에서 측정된 두께의 최소값이며, Tavg는 샘플에서 측정된 두께의 평균값이다.
하기 표 1은 실리콘 산화물(SiO2)를 포함하는 제1 절연막을 ALD 공법으로 성막하고, 그 두께를 측정한 것이다. 상기 제1 절연막은, Precursor로 DIPAS를, reactant로는 O2 플라즈마를, Purge gas로는 Ar을 사용하였으며, 증착 온도는 250℃로 하여 형성된 것이다.
　 Thickness(nm) Uniformity 1(%) Uniformity 2(%)
T1 32.31 2.48 2.49
T2 32.67
T3 32.19
T4 32.42
T5 33.19
T6 32.44
T7 32.60
T8 32.67
T9 31.58
Tavg 32.50
Tmax 33.19
Tmin 31.58
하기 표 2는 지르코늄 산화물(ZrO2)를 포함하는 제2 절연막을 ALD 공법으로 성막하고, 그 두께를 측정한 것이다. 상기 제2 절연막은, Precursor로 TEMAZr을, reactant로는 O2 플라즈마를, Purge gas로는 Ar을 사용하였으며, 증착 온도는 250℃로 하여 형성한 것이다.
　 Thickness(nm) Uniformity 1(%) Uniformity 2(%)
T1 25.84 1.39 1.39
T2 26.17
T3 26.39
T4 25.96
T5 26.24
T6 26.34
T7 26.33
T8 26.56
T9 26.57
Tavg 26.27
Tmax 26.57
Tmin 25.84
상기 표 1 및 표 2를 참고하면, ALD 공법으로 형성된 제1 절연막 및 제2 절연막 모두 PECVD나 스퍼터링 공법에 의해 형성된 박막이 갖기 어려운 우수한 두께 균일도를 가지는 것을 알 수 있다.제1 절연막(GI1)의 표면 거칠기의 평균 제곱근(root mean square, Rq)값은 제2 절연막(Gi2)의 표면 거칠기의 평균 제곱근 값(Rq)보다 작을 수 있다.
구체적으로, 제1 절연막(GI1)은, 표면 거칠기의 평균 제곱근(Rq) 값이 0.02nm 내지 0.6nm, 0.02nm 내지 0.3nm 또는 0.02nm 내지 0.15nm 일 수 있다.
구체적으로, 제2 절연막(GI2)은, 표면 거칠기의 평균 제곱근(Rq) 값이 0.2nm 내지 5nm, 0.2nm 내지 4nm 또는 0.2nm 내지 2.8nm 일 수 있다.
상술하였듯이, 본 발명의 실시예에 따른 트랜지스터는 제1 절연막(GI1)이 산화물 반도체층(SEM)과 접촉하는데, 이는 제1 절연막(GI)의 표면 거칠기 특성이 제2 절연막(GI2)보다 우수하기 때문이다. 표면 거칠기 특성이 우수한 제1 절연막(GI1)이 산화물 반도체층(SEM)과 접촉하도록 할 경우, 트랜지스터 소자의 전자 이동도가 크게 개선될 수 있다.
도 9는 제1 절연막(GI1) 및 제2 절연막(GI2)의 표면 거칠기를 나타내는 원자간력 현미경(Atomic Force Microscope) 사진이다.
도 9에서 나타낸 제1 절연막 및 제2 절연막은, 각각 상술한 표 1 및 표 2에서 두꼐를 측정한 제1 절연막과 제2 절연막이다.
도 9을 참조하면, 제1 절연막(GI1)을 구성하는 실리콘 산화물(SiO2) 박막의 표면 거칠기가 제2 절연막(GI2)을 구성하는 지르코늄 산화물(ZrO2) 박막의 표면 거칠기보다 작은 것을 알 수 있다. 보다 구체적으로는, 제1 절연막의 경우 0.12nm의 Rq 값을 가지는 반면, 제2 절연막의 경우 2.67nm의 Rq 값을 가진다.
유전율이 높은 제2 절연막(GI2)을 사용할 경우 구동전압은 낮아질 수 있으나, 도 9에 도시한 것과 같이, 제2 절연막(GI2)은 표면 거칠기가 높아 산화물 반도체층(SEM)과 접촉할 경우 소자 특성이 떨어지는 문제가 있다.
도 10은 절연막이 유전율이 높은 제2 절연막(GI2)만을 포함하고, 제1 절연막(GI1)은 포함하지 않을 때 발생할 수 있는 문제점을 설명하기 위한 자료이다. 도 10은 Matthiessen rule에 따라 측정 온도를 달리하면서 전자 이동도를 측정한 것으로, 지르코늄 산화물(ZrO2)의 경우 실리콘 산화물(SiO2)보다 온도 증가에 따른 전자 이동도 저하가 현저하다는 것을 알 수 있다.
유전율이 높지만 표면 특성이 떨어지는 박막을 게이트 절연막으로 사용했을 때 측정온도 상승에 따른 전자 이동도 저하 문제를 해결하기 위하여, 본 발명은 유전율이 상대적으로 낮지만 표면 특성이 우수한 박막을 유전율이 높은 박막과 함께 사용하고, 표면 특성이 우수한 저유전율 박막을 반도체층과 접촉시킴으로써, 저유전율 박막이나 고유전율 박막을 단독으로 사용한 트랜지스터보다 우수한 소자 특성을 달성하였다. 또한, 상술하였듯이 본 발명은, 저유전율 박막이 현저히 우수한 표면 특성을 가지도록, ALD 공법을 통해 저유전율 박막을 형성함으로써, 소자의 특성을 더욱 향상시켰다.
도 11은 ALD 공법으로 형성된 제1 절연막(GI1)과 제2 절연막(GI2)을 포함하는 게이트 절연막의 유전율을 나타낸 자료이다. 도 11은, 동일한 형상, 면적 및 두께를 가지는 단일 또는 복합 절연막의 캐패시턴스를 측정한 것으로, 캐패시턴스 변화를 측정해 복합 절연막의 유전율 특성을 유추할 수 있다.
도 11을 참조하면, 고유전 물질인 지르코늄 산화물(ZrO2) 박막의 경우, 유전율이 저유전 물질인 실리콘 산화물(SiO2) 박막보다 같은 두께에서 유전율이 높다는 것을 알 수 있다. 또한, 지르코늄 산화물 박막(ZrO2)과 실리콘 산화물(SiO2) 박막이 적층된 경우, 전체 두께에서 각 박막이 차지하는 두께에 따라 유전율이 변화하는 양상을 알 수 있다. 도 11에 도시하였듯이, 지르코늄 산화물(ZrO2) 박막의 두께가 두꺼울수록, 복합 절연막의 유전율이 더 커지는 것을 알 수 있다.
따라서, 본 발명의 게이트 절연막은 제1 절연막(GI1)과 제2 절연막(GI2)을 포함함으로서, 높은 유전율을 달성하면서도 우수한 표면 특성에 의한 전자 이동도의 저하를 방지할 수 있다.
본 발명의 실시예들에 따른 트랜지스터는, 기판(SUB), 산화물 반도체층(SEM), 게이트 절연막(GI) 및 게이트 전극(G)이 순차로 위치하고, 탑 게이트 구조를 가질 수 있다. 도 12는 상기와 같은 구조를 가지는 본 발명의 일 실시예에 따른 트랜지스터의 단면도이다.
기판(SUB), 산화물 반도체층(SEM), 게이트 절연막(GI) 및 게이트 전극(G)이 순차로 위치한다는 것은, 예를 들면, 상기 순서대로 적층이 이루어진다는 것을 의미할 수 있고, 상기 순서에 따라 적층되는 한, 상기 순차적으로 나열된 구성요소들 사이에는 다른 구성요소가 개재되는 경우도 의미할 수 있다.
도 12에 도시한 트랜지스터는 비록 탑 게이트 스태거드(top gate staggered) 형태의 트랜지스터를 도시하고 있으나, 본 발명의 실시예들의 트랜지스터는 도 12에 도시한 구조에 한정되는 것은 아니다. 예를 들면, 본 발명의 실시예들에 따른 트랜지스터는, 기판(SUB), 게이트 전극(G), 게이트 절연막(GI) 및 산화물 반도체층(SEM)이 순차로 위치하고, 바텀 게이트 구조를 가질 수도 있다.
도 13은 도 12에 도시한 구조를 가지는 트랜지스터에 있어서, 게이트 절연막(GI)을 달리하여 소자 특성을 측정한 것이다.
도 13에 도시한 소자의 게이트 절연막은, 순서대로 지르코늄 산화물 절연막 단일층(100nm), 지르코늄 산화물(ZrO2) 절연막(50nm)과 실리콘 산화물 절연막(50nm) 복합층, 실리콘 산화물 절연막 단일층(100nm)으로 구성된다. 하기 표 3은, 도 13에 도시한 지르코늄 산화물 절연막 단일층, 지르코늄 산화물 절연막과 실리콘 산화물 절연막 복합층 및 실리콘 산화물 절연막 단일층을 포함하는 트랜지스터 소자의 특성을 측정한 것이다.
　 Vth(V) μ(cm2/Vs) Subthreshhold swing(V/decade) Hysterisis(V) Ion/Ioff(X108)
ZrO2 -0.38 12.68 0.21 0.62 4.13
ZrO2/SiO2 -0.60 22.04 0.19 0.22 2.19
SiO2 -0.93 39.95 0.24 0.30 3.22
표 3을 참조하면, 본원발명과 같이 제1 절연막(SiO2)과 제2 절연막(ZrO2)이 복합된 복합 절연막을 포함하는 트랜지스터는, 저유전율 단일 절연막(SiO2)이나 고유전율 단일 절연막(SiO2)을 포함하는 트랜지스터와 비교할 때, 중간 정도의 문턱 전압 및 전자 이동도 특성을 보이는 것을 알 수 있다. 그러나, Subthreshhold swing, hysteresis 및 Ion/Ioff 특성에 있어서는, 복합 절연막을 포함하는 트랜지스터가 단일 절연막을 사용한 트랜지스터의 중간 특성을 보이는 것이 아니라, 개선된 특성을 가지는 것을 알 수 있다.다른 측면에서, 본 발명의 실시예들에 따른 트랜지스터 제조방법은, 원자층 증착 공법에 의한 제1 절연막 형성단계 및 원자층 증착 공법에 의한 제2 절연막 형성단계를 포함할 수 있다. 본 발명의 실시예들에 따른 트랜지스터 제조방법은, 상술한 본 발명의 실시예들에 따른 트랜지스터를 제조하는 방법일 수 있다.
도 14 및 도 15는, 본 발명의 실시예들에 따른 트랜지스터 제조방법을 설명하기 위한 흐름도이다.
도 14을 참조하면, 제1 사이클(CYC1)은, 제1 전구체를 공급하는 단계(SPRE1), 제1 전구체를 퍼지하는 단계(PPRE1), 제1 반응물을 공급하는 단계(SR1) 및 제1 반응물을 퍼지하는 단계(PR1)를 포함할 수 있다.
제2 사이클(CYC2)은, 제2 사이클(CYC2)은, 제2 전구체를 공급하는 단계(SPRE2), 제1 전구체를 퍼지하는 단계(PPRE2), 제2 반응물을 공급하는 단계(SR2) 및 제2 반응물을 퍼지하는 단계(PR2)를 포함할 수 있다.
제1 전구체는, 규소를 포함할 수 있다. 제2 전구체는, 지르코늄, 아연, 하프늄, 알루미늄, 티타늄, 탄탈럼 및 란타넘 중 하나 이상을 포함할 수 있다.
제1 반응물 및 제2 반응물은, 각각 산소(O2), 물(H2O), 과산화수소(H2O2), 오존(O3) 및 아산화질소(N2O) 중 하나 이상을 포함할 수 있다.
상기와 같은 제1 전구체, 제2 전구체, 제1 반응물 및 제2 반응물을 이용하여 원자층 증착 공법을 수행하므로, 제1 절연막은 SiOx를 포함할 수 있고, 제2 절연막은 상술한 제2 전구체가 포함하는 금속의 산화물을 포함할 수 있다.
도 15를 참조하면, 제1 절연막 형성단계(GIF1)는 제1 사이클(CYC1)을 반복 수행하는 단계이며, 제2 절연막 형성단계(GIF2)는 제2 사이클(CYC2)을 반복 수행하는 단계이다. 도 15는 제1 절연막 형성단계(GIF1) 후에 제2 절연막 형성단계(GIF2)를 수행하는 예시적인 제조방법을 설명하고 있으나, 본 발명의 실시예들에 따른 제조방법에는 제2 절연막 형성단계(GIF2) 후에 제1 절연막 형성단계(GIF1)를 수행하는 제조방법도 포함될 수 있다. 본 발명의 실시예들에 따른 제조방법에 있어서, 제1 절연막 형성단계(GIF1)와 제2 절연막 형성단계(GIF2)의 선후단계는, 구체적으로 제조하고자 하는 트랜지스터의 구조에 따라 결정될 수 있으며, 앞서 설명한 것과 같이 SiOx를 포함하는 제1 절연막(GI1)이 산화물 반도체층(SEM)과 접촉할 수 있도록 제1 절연막 형성단계(GIF1) 및 제2 절연막 형성단계(GIF2)의 순서가 결정될 수 있다.
제1 사이클(CYC1)을 반복하는 제1 절연막 형성단계(GIF1)는, 제1 사이클(CYC1)을 반복함으로써, 제1 절연막(GI1)을 형성하는 단계일 수 있다. 제2 사이클(CYC2)을 반복하는 제2 절연막 형성단계(GIF2)는, 제2 사이클(CYC2)을 반복함으로써, 제2 절연막(GI2)을 형성하는 단계일 수 있다. 예를 들면, 도 15에 도시하였듯이 제1 절연막 형성단계(GIF1)는 제1 사이클(CYC1)을 n회 반복하는 단계일 수 있고, 제2 절연막 형성단계(GIF2)는 제2 사이클(CYC2)을 m회 반복하는 단계일 수 있다.
상기 n 및 m은 각각 1 내지 10일 수 있다. 즉, 제1 사이클(CYC1) 및 제2 사이클(CYC2)은, 각각 1회 내지 10회 수행될 수 있으며, 제1 사이클(CYC1) 수행횟수(n)와 제2 사이클(CYC2) 수행횟수(m)는 서로 상이할 수도 있고, 동일할 수도 있다. 제1 사이클(CYC1) 및 제2 사이클(CYC2)의 수행 횟수(n, m)를 상기와 같이 조절함으로써, 제1 사이클(CYC1)에 의해 형성되는 산화물이 결정의 성장을 억제할 수 있다. 왜냐하면, 원자층 증착법은 하나의 원자층 단위로 형성이 이루어지는데, 결정이 형성되기에는 너무 적은 양의 금속 산화물이 형성된다. 이후, 금속 산화물 결정이 성장하기 전에 규소 산화물을 형성하므로, 본 발명의 트랜지스터 제조방법에 의하면 금속 산화물 결정 성장에 의한 누설 전류 특성 저하를 효과적으로 예방할 수 있다.
제1 사이클(CYC1)에 의해 제1 전구체에 포함된 금속 원소와 제1 반응물에 포함된 산소가 결합한 금속 산화물이 형성되며, 제2 사이클(CYC2)에 제2 전구체에 포함된 규소와 제2 반응물에 포함된 산소가 결합한 규소 산화물(SiO2)이 형성된다. 제1 사이클(CYC1)을 n회 수행할 경우, 제1 사이클의 생성물인 금속 산화물의 형성이 촉진되며, 제2 사이클(CYC2)을 m회 수행할 경우, 제2 사이클의 생성물인 규소 산화물의 형성이 촉진된다. 따라서, 형성하고자 하는 게이트 절연막의 조성에 따라 제1 사이클(CYC1) 및 제2 사이클(CYC2)의 수행횟수를 조절함으로써, 형성되는 게이트 절연막의 조성을 정밀하게 제어할 수 있다.
예를 들면, 상기 n 및 m은 1일 수 있다. 즉, 제1 사이클 수행단계(PCYC1)는 제1 사이클(CYC1)을 1회 수행하는 단계이고, 제2 사이클 수행단계(PCYC2)는 제2 사이클(CYC2)을 1회 수행하는 단계일 수 있다. 이 경우, 게이트 절연막 형성 단계(GIF)는 제1 사이클(CYC1)과 제2 사이클(CYC2)이 1회씩 교대로 수행되는 것이 반복되는 단계를 포함할 수 있다.
제1 사이클 수행단계(PCYC1) 및 제2 사이클 수행단계(PCYC2)를 교대로 반복할 경우 제1 전구체로부터 유도된 산화물 및 제2 전구체로부터 유도된 산화물을 포함하는 게이트 절연막이 형성될 수 있다. 제1 전구체는 지르코늄 등의 금속 원소를 포함하고, 제2 전구체는 규소를 포함하므로, 본 발명의 제조방법에 의해 형성된 게이트 절연막은 지르코늄 등의 금속 산화물과 규소 산화물을 포함할 수 있다.
원자층 증착 공정을 수행할 경우, 어떤 물질을 형성하는 사이클을 수차례 반복하여 어떤 물질로 구성된 층을 증착할 수 있으나, 본 발명의 일부 실시예에 따른 트랜지스터 제조방법은 상이한 물질을 형성하는 제1 사이클 및 제2 사이클 각각을 하나의 층을 형성하기에는 부족한 횟수만큼만 반복하고, 제1 사이클 수행단계와 제2 사이클 수행단계를 교대로 수행함으로써, 제1 사이클에 의해 형성되는 물질과 제2 사이클에 의해 형성되는 물질이 분리된 층을 구성하지 않고 하나의 층에 혼재하게 된다. 본 발명에서는, 이러한 방식으로 형성된 게이트 절연막이 나노라미네이트(nanolaminate) 구조를 가진다고 표현할 수 있다.
예를 들면, 상술한 것과 같이 m 및 n이 1이고, 제1 전구체가 지르코늄을 포함할 경우, 게이트 절연막은 지르코늄, 규소 및 산소가 한 층에 혼재할 수 있으며, ZrSiOx로 표시될 수 있다. 예를 들어, 제1 전구체로 DIPAS를 사용하고, 제2 전구체로 TEMAZr을 사용하며, 제1 반응물 및 제2 반응물로 산소 (O2)를 사용하고, 제1 사이클 및 제2 사이클을 1회씩 교대로 반복하여 원자층 증착을 수행할 경우, 상기 x는 3 내지 8일 수 있다. 상기와 같이 트랜지스터를 제조할 경우, 유전율이 높아 저전압 구동이 가능하면서도, 누설전류 특성이 우수하여 on/off 특성이 우수한 트랜지스터를 제조할 수 있다.
또한, 상기와 같이 제1 사이클(CYC1) 및 제2 사이클(CYC2)을 1회씩 교대로 수행하는 것을 반복하는 원자층 증착에 의해 게이트 절연막을 형성할 경우, 게이트 절연막은, 지르코늄, 규소 및 산소를 포함할 수 있다.
상기 게이트 절연막은, 지르코늄을 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 10% 내지 35%의 비율로 포함할 수 있다. 상기 지르코늄의 비율은 지르코늄 원자 수를 기준으로 계산한 것이며, 예를 들면, 상기 지르코늄의 비율은 10% 내지 30% 또는 15% 내지 20%일 수 있다.
상기 게이트 절연막은, 규소를 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 10% 내지 35%의 비율로 포함할 수 있다. 상기 규소의 비율은 규소 원자 수를 기준으로 계산한 것이며, 예를 들면, 상기 규소의 비율은 10% 내지 30% 또는 13% 내지 18%일 수 있다.
상기 게이트 절연막은, 산소 원자를 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대해 35% 내지 80%의 비율로 포함할 수 있다. 상기 산소 원자의 비율은 산소 원자 수를 기준으로 계산한 것이며, 예를 들면, 상기 산소 원자의 비율은, 45% 내지 80%, 55% 내지 75% 또는 60% 내지 70% 일 수 있다.
상기 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 비율을 상기와 같이 조절함으로서, 유전율이 우수하여 저전압 구동이 가능하면서도 누설전류 특성이 개선된 트랜지스터를 제조할 수 있다.
제1 절연막 형성단계(GIF1) 및 제2 절연막 형성단계(GIF2)는 원자층 증착 공법에 의한 단계로, 제1 사이클(CYC1) 및 제2 사이클(CYC2)의 반복 횟수를 조절하여 손쉽게 제1 절연막(GI1) 및 제2 절연막(GI2)의 두께를 조절할 수 있다.
예를 들면, 제1 절연막 형성단계(GIF1)는 제1 절연막(GI1)의 두께가 10nm 내지 100nm가 되도록 제1 사이클(CYC1)을 반복 수행하는 단계일 수 있고, 제2 절연막 형성단계(GIF2)는 제2 절연막(GI2)의 두께가 10nm 내지 100nm 가 되도록 제2 사이클(CYC2)을 반복 수행하는 단계일 수 있다.
도 16은 본 발명의 실시예들에 따른 제조방법에 의해 형성된 게이트 절연막의 유전율을 설명하기 위한 자료이다.
도 16에서 물성을 측정한 게이트 절연막은, 하기 표 1과 같은 제1 사이클 및/또는 제2 사이클을 1회씩 반복하여 형성한 것이다.
　 제1 사이클 제2 사이클
전구체 DIPAS TEMAZr
반응물 O2 plasma O2 plasma
퍼지가스 Ar Ar
증착온도 250℃ 250℃
도 16의 SiO2 막, ZrO2 막 및 SiO2/ZrO2 나노라미네이트 막 각각은 총 두께가 100nm가 되도록 제1 사이클 및/또는 제2 사이클을 반복 수행하여 제조되었다. SiO2 막은 제1 사이클만을 반복하여 형성하였으며, ZrO2 막은 제2 사이클만을 반복하여 형성하였다. SiO2/ZrO2 나노라미네이트 막은 제1 사이클 및 제2 사이클 각각을 1회씩 교대로 수행하는 것을 반복하여 형성하였다.도 16에서 알 수 있는 것처럼, 본 발명의 실시예들에 따른 제조방법에 의해 제조된 나노라미네이트 막은 SiO2 막보다 유전율이 높은 것을 알 수 있다. 따라서, 본 발명의 실시예들에 따른 제조방법으로 제조한 트랜지스터는, 저전압 구동이 가능하다는 장점이 있다.
도 17은 소자 특성을 관찰하기 위해 제조한 트랜지스터의 구조를 나타내는 도면이다. 도 17에 도시한 트랜지스터는, 게이트(G), 게이트 절연막(GI), 반도체층(SEM), 소스 전극(S) 및 드레인 전극(D)을 포함한다. 게이트(G)로는 highly p doped silicon을 사용하였고, 반도체층(SEM)으로는 ITZO(Indium Tin Zinc Oxide)를 사용하였으며, 소스 전극(S) 및 드레인 전극(D)은 ITO(Indium Tin Oxide)를 사용하였다. 게이트(G)는 0.5mm, 게이트 절연막(GI)은 100nm, 반도체층(SEM)은 30nm, 소스 전극(S) 및 드레인 전극(D)은 100nm로 증착하였다.
도 18은 도 17의 구조를 가지는 트랜지스터에 있어서, 게이트 절연막(GI)을 달리하여 누설전류 특성을 측정한 것이다. SiO2 막, ZrO2 막 및 SiO2/ZrO2 나노라미네이트 막은 상기 표 4에 기재한 제1 사이클 및/또는 제2 사이클을 반복 수행하여 형성하였다.
도 18을 참조하면, 나노라미네이트 막은 ZrO2 막보다 누설전류 특성이 우수한 것을 알 수 있다. 따라서, 나노라미네이트 게이트 절연막은 SiO2 게이트 절연막보다 낮은 전압에서 구동을 가능하게 하면서, ZrO2 게이트 절연막보다 누설전류 특성이 개선되는 장점이 있다.
도 19는 도 17의 구조를 가지는 트랜지스터에 있어서, 게이트 절연막의 종류에 따른 소자 특성을 나타내는 자료이다.
도 19에서 측정한 소자 특성을 하기 표 5에 기재하였다. 각 막은, 상기 표 4에 관한 부분에서 기재한 것과 동일한 방법으로 형성되었다.
　 Vth(V) μ(cm2/Vs) Subthreshhold swing(V/decade) Hysterisis(V) Ion/Ioff(X108)
ZrO2 -0.93 40.06 0.24 0.30 3.22
ZrO2/SiO2 nanolaminate 0.00 36.63 0.19 0.17 1.76X10
SiO2 -0.38 12.68 0.21 0.62 4.13
표 5를 참조하면, 나노라미네이트 절연막의 on/off 특성이 SiO2 절연막이나 ZrO2 절연막보다 우수한 것을 알 수 있다. 따라서, 본 발명의 실시예들에 따른 제조방법은 저전압 구동이 가능하면서도, 소자 특성이 우수한 트랜지스터를 제공할 수 있다.도 20 및 도 21은 도 17의 구조를 가지는 트랜지스터에 있어서, 게이트 절연막의 종류에 따른 신뢰성을 나타내는 자료이다. SiO2 막, ZrO2 막 및 SiO2/ZrO2 나노라미네이트 막은 상기 표 1에 기재한 제1 사이클 및/또는 제2 사이클을 반복 수행하여 형성하였다. 신뢰성 평가를 위해 PBTS(Positive Bias Temperatrure Stress) 평가를 진행하였고, 1시간의 PBTS(+10V, 60℃)의 조건으로 신뢰성 평가를 진행하였다.
도 20 및 도 21을 통해 알 수 있는 것처럼, ZrO2/SiO2 나노라미네이트 게이트 절연막을 포함하는 트랜지스터가 가장 작은 문턱전압(Vth) 값을 가지므로, 본 발명의 실시예들에 따른 트랜지스터 제조방법은 신뢰성이 우수한 트랜지스터를 제공하는 것을 알 수 있다.
본 발명의 실시예들에 따른 트랜지스터 제조방법에 의해 제조된 트랜지스터에는, 상술한 본 발명의 실시예들에 따른 트랜지스터에 대해 설명한 것이 동일하게 적용될 수 있다. 따라서, 본 발명의 실시예들에 따른 트랜지스터 제조방법에 의해 제조된 트랜지스터는, 표면 특성이 우수한 제1 절연막이 산화물 반도체층과 접촉하고, 제2 절연막에 의해 저전압 구동이 가능한 트랜지스터를 제공할 수 있고, 소자 특성이 우수하다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
CROSS-REFERENCE TO RELATED APPLICATION
본 특허출원은 2018년 11월 30일 한국에 출원한 특허출원번호 제10-2018-0152029호 및 2018년 12월 4일 한국에 출원한 특허출원번호 제 10-2018-0154794호에 기초하여 우선권의 이익을 주장한다.　　아울러, 상기 기초출원의 개시내용은 그 전문이 본 출원에 참조로 포함된다.

Claims (16)

  1. 기판;
    상기 기판 상에 위치하는 산화물 반도체층;
    상기 기판 상에 위치하는 게이트 절연막;
    상기 기판 상에 위치하는 게이트 전극;
    상기 기판 상에 위치하는 소스 전극 및
    상기 기판 상에 위치하는 드레인 전극을 포함하고,
    상기 산화물 반도체층, 게이트 절연막 및 게이트 전극은 순차적으로 위치하며,
    상기 소스 전극은 상기 산화물 반도체층의 일단과 접촉하고,
    상기 드레인 전극은 상기 산화물 반도체층의 타단과 접촉하며,
    상기 게이트 절연막은 제1 절연막 및 제2 절연막을 포함하며,
    상기 제1 절연막은, SiOx로 표시되고 상기 x가 1.5 내지 2인 실리콘 산화물을 포함하고, 상기 산화물 반도체층과 접촉하며,
    상기 제2 절연막은 지르코늄, 아연, 하프늄, 알루미늄, 티타늄, 탄탈럼 및 란타넘 중 하나 이상의 산화물을 포함하고,
    상기 제1 절연막의 표면 거칠기의 평균 제곱근(Rq) 값은 상기 제2 절연막의 표면 거칠기의 평균 제곱근(Rq) 값보다 작은 트랜지스터.
  2. 제 1항에 있어서,
    상기 제1 절연막과 제2 절연막이 교대로 반복하여 위치하는 트랜지스터.
  3. 제 1항에 있어서,
    상기 게이트 절연막은 ZrSiOx를 포함하며, 상기 x는 3 내지 8인 트랜지스터.
  4. 제 3항에 있어서,
    상기 게이트 절연막은,
    상기 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대한 지르코늄의 원자의 수가 10% 내지 35%가 되도록 지르코늄 원자를 포함하고,
    상기 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대한 규소 원자의 수가 10% 내지 35%가 되도록 규소 원자를 포함하고,
    상기 게이트 절연막에 포함되는 지르코늄, 규소 및 산소 원자의 총 수에 대한 산소 원자의 수가 35% 내지 80%가 되도록 산소 원자를 포함하는 트랜지스터.
  5. 제 1항에 있어서,
    상기 제1 절연막의 표면 거칠기의 평균 제곱근(Rq) 값은 0.02nm 내지 0.6nm인 트랜지스터.
  6. 제 1항에 있어서,
    상기 제2 절연막은 표면 거칠기의 평균 제곱근(Rq) 값이 0.7nm 내지 5nm 인 트랜지스터.
  7. 제 1항에 있어서,
    상기 제1 절연막은 두께가 10nm 내지 100nm인 트랜지스터.
  8. 제 1항에 있어서,
    상기 제2 절연막은 두께가 10nm 내지 100nm인 트랜지스터.
  9. 제 1항에 있어서,
    상기 제1 절연막은 두께 균일도가 0.1% 내지 5%인 트랜지스터.
  10. 제 1항에 있어서,
    상기 제2 절연막은 두께 균일도가 0.1% 내지 3% 인 트랜지스터.
  11. 제 1항에 있어서,
    상기 기판, 상기 산화물 반도체층, 상기 게이트 절연막 및 상기 게이트 전극이 순차로 위치하고, 탑 게이트 구조를 가지는 트랜지스터.
  12. 제 1항에 있어서,
    상기 기판, 상기 게이트 전극, 상기 게이트 절연막 및 상기 산화물 반도체층이 순차로 위치하고, 바텀 게이트 구조를 가지는 트랜지스터.
  13. 제 1항의 트랜지스터를 포함하는 패널.
  14. 규소를 포함하는 제1 전구체를 공급하는 단계,
    상기 제1 전구체를 퍼지하는 단계,
    제1 반응물을 공급하는 단계 및
    상기 제1 반응물을 퍼지하는 단계를 포함하는 제1 사이클을 반복 수행하는 원자층 증착 공법에 의한 제1 절연막 형성단계; 및
    지르코늄, 아연, 하프늄, 알루미늄, 티타늄, 탄탈럼 및 란타넘 중 하나 이상을 포함하는 제2 전구체를 공급하는 단계,
    상기 제2 전구체를 퍼지하는 단계,
    제2 반응물를 공급하는 단계 및
    상기 제2 반응물을 퍼지하는 단계를 포함하는 제2 사이클을 반복 수행하는 원자층 증착 공법에 의한 제2 절연막 형성단계를 포함하고,
    제1 반응물 및 제2 반응물은 각각 산소, 물, 과산화수소, 오존 및 아산화질소 중 하나 이상을 포함하는 제 1항의 트랜지스터 제조방법.
  15. 제 14항에 있어서,
    상기 제1 절연막 형성단계와 상기 제2 절연막 형성단계를 교대로 1회 이상 반복하는 단계를 포함하는 트랜지스터 제조방법.
  16. 제 14항에 있어서,
    상기 제1 절연막 형성 단계는 상기 제1 사이클을 반복 수행하여 두께가 10nm 내지 100nm인 제1 절연막을 형성하는 단계이고,
    상기 제2 절연막 형성 단계는 상기 제2 사이클을 반복 수행하여 두께가 10nm 내지 100nm인 제2 절연막을 형성하는 단계인 트랜지스터 제조방법.
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