WO2024106572A1 - 전사 기판 - Google Patents

Abstract

전사 기판은 제1 층과, 제1 층 상에 제2 층을 포함한다. 제2 층의 경화제의 함유량은 제1 층의 경화제의 함유량보다 작을 수 있다. 제2 층의 점착력은 제1 층의 점착력보다 크고, 제2 층의 경도는 제1 층의 경도보다 작을 수 있다.

Description

전사 기판

실시예는 반도체 발광 소자를 전사하기 위한 전사 기판에 관한 것이다.

대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.

마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.

마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.

특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.

그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.

최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.

이 중에서, 픽앤-플레이스 공법은 전사 기판을 이용하여 복수의 반도체 반도체 발광 소자를 픽업(pick-up)하여 백플레인 기판(300) 상으로 전사하는 방식이다.

도 1에 도시한 바와 같이, 웨이퍼 상의 복수의 반도체 발광 소자(5)가 전사 기판(1)에 픽업되어 백플레인 기판(3)으로 이동된 후, 복수의 반도체 발광 소자(5)가 전사 기판(1)로부터 백플레인 기판(3)으로 전사될 수 있다.

전사 기판(1)의 대형화가 어려워, 전사 과정이 수십 내지 수백번 반복적으로 수행됨으로써, 백플레인 기판(3)의 디스플레이 영역 상에 반도체 발과 소자(5)들이 전사될 수 있다.

이와 같이, 전사 과정이 백플레인 기판(3)마다 수십 내지 수백번 반복적으로 수행됨으로써, 전사 기판(1)이 변형, 즉 연신이 발생된다. 여기서, 변형이라 함은 기 설정된 기준점으로부터 뒤틀리는 것으로 의미할 수 있다. 이러한 경우, 전사 기판(1) 상에 픽업된 복수의 반도체 발광 소자(5)에 배열 오차(E)가 발생되고, 이는 얼라인 오차로 이어진다. 얼라인 오차가 발생되는 경우, 전사 기판(1)에 의해 전사된 복수의 반도체 발광 소자(5) 각각이 원하는 영역(화소)가 아닌 영역에 위치된다. 예컨대 복수의 반도체 발광 소자(5) 각각이 자신의 화소가 아닌 인접하는 화소 사이에 위치된다.

이와 같이, 복수의 반도체 발광 소자(5)가 얼라인 오차가 발생된 상태에서, 후공정에 의해 전기적 연결 공정이 수행되는 경우, 전극 배선이 복수의 반도체 발광 소자 각각에 전기적으로 연결되지 않는 단선 불량이 발생되어, 점등 불량으로 이어지는 문제가 있다.

한편, 도 2에 도시한 바와 같이, 전사 기판(1)이 여러 번 반복적으로 전사 과정이 수행됨으로써, 백플레인 기판(3)의 복수의 블록 영역(7) 상에 복수의 반도체 발광 소자(7)가 전사된다. 블록 영역(7)을 전사 기판(1)의 1회의 전사 과정에 의해 복수의 반도체 발광 소자(5)가 전사되는 영역을 의미한다. 즉, 백플레인 기판(3)이 9개의 블록 영역(7)이 구분된 경우, 7회으 전사 과정을 통해 백플레인 기판(3)에 구비된 9개의 블록 영역(7) 상에 복수의 반도체 발광 소자(5)가 전사된다. 도 2는 설명의 편의를 위해 9개의 블록 영역(7)이 도시되고 있지만, 백플레인 기판(3)의 크기나 전사 기판(1)의 크기에 따라 블록 영역(7)의 개수는 달라진다.

전사 기판(1)이 가압되어 전사 기판(1) 상에 복수의 반도체 발광 소자(5)가 백플레인 기판(3) 상으로 전사된다. 전사 기판(1)의 가압시 응력(stress)이 전사 기판(1)의 중심으로부터 가장자리로 전달되고, 전사 기판(1)의 가장자리로 전달된 응력이 복수의 반도체 발광 소자(5)를 통해 현재 전사 중인 블록 영역(310)과 접하는 인접 블록 영역(310)으로 전달된다. 백플레인 기판(3)이 얇은 두께를 갖거나 플렉서블한 특성을 갖는 경우, 전사 기판(1)으로부터 전달된 응력에 의해 변형되어 뒤틀리거나 휘어진다. 이러한 경우, 인접 블록 영역(310) 중에서 이미 복수의 반도체 발광 소자(5)가 전사된 경우, 해당 복수의 반도체 발광 소자(5) 또한 뒤틀리거나 휘어져, 후공정시 전기적 단선으로 점등 불량이 발생되는 문제가 있다. 또한, 해당 복수의 반도체 발광 소자(5) 또한 뒤틀리거나 휘어지는 경우, 이미 전사된 반도체 발광 소자가 백플레인 기판(3)으로부터 이탈되는 문제가 있다.

실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.

실시예의 다른 목적은 얼라인 오차를 방지할 수 있는 전사 기판을 제공하는 것이다.

또한, 실시예의 또 다른 목적은 수율을 향상시킬 수 있는 전사 기판을 제공하는 것이다.

아울러, 실시예의 또 다른 목적은 응력을 방지할 수 있는 전사 기판을 제공하는 것이다.

실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.

상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 전사 기판은, 제1 층; 및 상기 제1 층 상에 제2 층;을 포함하고, 상기 제2 층의 경화제의 함유량은 상기 제1 층의 경화제의 함유량보다 작고, 상기 제2 층의 점착력은 상기 제1 층의 점착력보다 크고, 상기 제2 층의 경도는 상기 제1 층의 경도보다 작을 수 있다.

상기 제1 층의 경화제의 함유량은 11wt% 내지 13wt%이고, 상기 제2 층의 경화제의 함유량은 9wt% 내지 10wt%일 수 있다.

상기 제2 층은, 복수의 돌출부; 및 상기 복수의 돌출부 각각의 둘레에 리세스;를 포함할 수 있다.

상기 복수의 돌출부는 각각 적어도 하나의 화소의 사이즈에 대응하는 사이즈를 갖고, 상기 화소는 복수의 반도체 발광 소자 각각에 대응하는 복수의 서브 화소를 포함할 수 있다.

상기 전사 기판은, 상기 리세스에 제3 층;을 포함할 수 있다.

상기 제1 층 내지 제3 층은 동일한 유기물을 포함하고, 상기 제3 층의 경화제의 함유량은 상기 제1 층의 경화제의 함유량과 같거나 작고, 상기 돌출부의 경화제의 함유량보다 클 수 있다.

상기 제3 층의 점착력은 상기 제1 층의 점착력과 같거나 크고 상기 제2 층의 점착력보다 작고, 상기 제3 층의 경도는 상기 제1 층의 경도와 같거나 작고 상기 제3 층의 경도는 상기 제2 층의 경도보다 클 수 있다.

상기 제3 층은 상기 제1 층으로부터 연장된 연장부일 수 있다.

상기 제3층의 두께는 상기 돌출부의 두께보다 작을 수 있다.

상기 전사 기판은, 상기 제1 층 아래에 지지 부재;을 포함하고, 상기 지지 부재와 상기 제1 층은 상이한 유기물을 포함할 수 있다.

상기 지지 부재는 플라스틱 재질을 포함하고, 상기 제1 층 및 상기 제2 층은 실리콘 재질을 포함할 수 있다.

전사 기판은, 상기 제1 층 아래에 제4 층을 포함하고, 상기 제1 층, 상기 제2 층 및 상기 제4 층은 동일한 유기물을 포함하고, 상기 제4 층의 경화제의 함유량은 상기 제1 층의 경화제의 함유량보다 클 수 있다.

상기 제4 층의 경화제의 함유량은 상기 제2 층의 경화제의 함유량 대비 적어도 2배 이상 클 수 있다.

상기 제1 층은 면적은 상기 제2 층의 면적보다 크고, 상기 제1 층의 상면의 가장 자리 영역에 상기 제2 층의 외측 둘레를 따라 제2 리세스;를 포함할 수 있다.

실시예는 도 8에 도시한 바와 같이, 전사 기판(201)에서 스탬프 부재(213)를 제1 층(215) 및 제2 층(216)으로 구분하고, 제1 층(215)과 제2 층(216) 각각의 경화제의 함유량을 달리할 수 있다. 예컨대, 제2 층(216)의 경화제의 함유량은 제1 층(215)의 경화제의 함유량보다 작을 수 있다. 이에 따라, 반도체 발광 소자가 부착되는 제2 층(216)은 점착력을 높여 수율을 향상시키고, 제1 층(215)은 경도를 높여 전사 기판(201)에 변형이 발생되지 않도록 하여 반도체 발광 소자의 전사시 얼라인 정확도를 높일 수 있다.

실시예는 도 14에 도시한 바와 같이, 제2 층(216)이 복수의 돌출부(216a)를 포함하고, 복수의 돌출부(216a)가 백플레인 기판(300) 상에 정의된 적어도 하나 이상의 화소의 사이즈에 대응하는 사이즈를 가짐으로써, 전사 공정이 신속하고 전사 공정 시간이 단축될 수 있다.

실시예는 도 18에 도시한 바와 같이, 제2 층(216)의 복수의 돌출부(216a) 사이에 제3 층(217)이 배치됨으로써, 제2 층(216)의 복수의 돌출부(216a) 각각의 변형 발생이 방지될 수 있다.

실시예는 도 19에 도시한 바와 같이, 스탬프 부재(213), 즉 제1 층(215) 아래에 제3 층(217)이 배치되어, 도 도 8, 도 14 및 도 18 각각에 도시된 지지 부재(211)의 기능을 가지므로, 양면 테이프를 이용한 지지 부재(211)와 스탬프 부재(213) 간의 부착시 발생되는 제2의 변형으로 인한 전사 기판(204)의 폐기가 방지될 수 있다.

실시예는 도 21에 도시한 바와 같이, 제1 층(215) 상에 제2 층(216)의 외측 둘레에 리세스(219)가 형성되어, 전사 공정시 전사 기판(205) 상에 발생된 응력이 리세스(219)에 의해 흡수됨으로써, 해당 전사 기판(205)이 가압되는 특정 블록 영역(310)에 인접한 주변 블록 영역(310)에 이미 전사된 반도체 발광 소자가 해당 응력에 의해 이탈되지 않을 수 있다. 또한, 주변 블록 영역(310)에 이미 전사된 반도체 발광 소자가 뒤틀리거나 휘어져, 후공정시 전기적 단선에 의해 발생되는 점등 불량이 방지될 수 있다.

실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.

도 1은 전사 기판의 전사시 발생되는 반도체 발광 소자의 배열 오차를 도시한다.

도 2는 전사 기판에서 발생된 응력이 진행되는 모습을 도시한다.

도 3은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.

도 4는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.

도 5는 도 4의 화소의 일 예를 보여주는 회로도이다.

도 6은 도 3의 디스플레이 장치에서 제1 패널영역의 확대도이다.

도 7은 실시예에 따른 디스플레이 장치의 제조 방법을 도시한 도시한 단면도이다.

도 8는 유기물의 영률(Young's modulus)과 점착력의 관계를 나타내는 그래프이다.

도 9은 반복 평가 회수에 따른 고점착 소재 및 저점착 소재 각각의 변화량을 나타내는 그래프이다.

도 10은 경도에 따른 수율을 나타내는 그래프이다.

도 11은 제1 실시예에 따른 전사 기판을 도시한 단면도이다.

도 12는 제1 실시예에 따른 전사 기판을 제조하는 방법을 설명하는 순서도이다.

도 13은 제2 실시예에 따른 전사 기판을 도시한 평면도이다.

도 14는 제2 실시예에 따른 전사 기판을 도시한 단면도이다.

도 15는 도 14의 전사 기판이 백플레인 기판 상에 위치된 모습을 도시한다.

도 16은 하나의 화소의 사이즈에 대응하는 돌출부 상에 픽업된 복수의 반도체 발광 소자를 도시한다.

도 17은 제2 실시예에 따른 전사 기판을 제조하는 방법을 도시한 단면도이다.

도 18은 제3 실시예에 따른 전사 기판을 도시한 단면도이다.

도 19는 제4 실시예에 따른 전사 기판을 도시한 단면도이다.

도 20은 제5 실시예에 따른 전사 기판을 도시한 평면도이다.

도 21은 제5 실시예에 따른 전사 기판을 도시한 단면도이다.

도 22는 제5 실시예에 따른 전사 기판에서 발생된 응력이 진행되는 모습을 도시한다.

도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.

본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰이나 스마트 폰(smart phone)과 같은 이동 단말기, 노트북이나 데스크탑과 같은 컴퓨터용 디스플레이, 자동차용 HUD(head-Up Display), 디스플레이용 백라이트 유닛, AR, VR, MR(mixed Reality)과 같은 XR(Extend Reality)용 디스플레이, 광원 소스 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에 동일하게 적용될 수 있다.

도 3은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.

도 3을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.

실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.

플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.

도 4는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 5는 도 4의 화소의 일 예를 보여주는 회로도이다.

도 4 및 도 5를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.

실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.

구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.

디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.

디스플레이 패널은 표시 영역(DA)을 포함할 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널은 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(DNA)은 표시 영역(DA)을 제외한 영역일 수 있다.

일 예로서, 표시 영역(DA)와 비표시 영역(NDA)은 동일 면상에 정의될 수 있다. 예컨대, 비표시 영역(DNA)은 표시 영역(DA)와 함께 동일 면 상에서 표시 영역(DA)을 둘러쌀 수 있지만, 이에 대해서는 한정하지 않는다.

다른 예로서, 도면에 도시되지 않았지만, 표시 영역(DA)와 비표시 영역(NDA)은 상이한 면 상에 정의될 수 있다. 예컨대, 표시 영역(DA)은 기판의 상면에 정의되고, 비표시 영역(NDA)은 기판의 하면에 정의될 수 있다. 예컨대, 비표시 영역(NDA)은 기판의 하면의 전체 영역 또는 일부 영역 상에 정의될 수도 있다.

한편, 도면에는 표시 영역(DA)과 비표시 영역(NDA)으로 구분되는 것으로 도시되고 있지만, 표시 영역(DA)과 비표시 영역(NDA)으로 구분되지 않을 수도 있다. 즉, 기판의 상면 상에 표시 영역(DA)만 존재하고, 비표시 영역(NDA)가 존재하지 않을 수 있다. 다시 말해, 기판의 상면의 전체 영역이 영상이 디스플레이되는 표시 영역(DA)으로서, 비표시 영역(NDA)인 베젤 영역이 존재하지 않을 수 있다.

디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압(VDD)이 공급되는 고전위 전압 라인(VDDL), 저전위 전압(VSS)이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.

화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 4에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.

제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 5과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.

도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.

발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.

발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.

복수의 트랜지스터들은 도 5와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압(VDD)이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.

커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.

구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 5에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.

또한, 도 5에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.

제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.

구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.

데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.

타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.

타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.

구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.

데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.

스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.

전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.

도 6은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.

도 6을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.

제1 패널영역(A1)은 단위 화소(도 4의 PX) 별로 배치된 복수의 반도체 발광 소자(150)를 포함할 수 있다.

이하, 도 7 내지 도 22를 참조하여 상술한 문제를 해결하기 위한 다양한 실시예를 설명한다. 이하에서 누락된 설명은 도3 내지 도 6 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.

실시예에서, 전사 기판은 웨이퍼, 임시 기판이나 도너 기판(400)(이하, 도너 기판이라 함) 상에서 복수의 반도체 발광 소자를 백플레인 기판(300), 반도체 기판, 배선 기판이나 디스플레이 기판(이하, 백플레인 기판이라 함)으로 전사하여 주는 기판일 수 있다. 전사 기판의 일면은 픽앤-플레이스 장치(이하, 전사 장치라 함)의 헤드부에 장착되고, 전사 기판의 타면은 점착력을 가질 수 있다. 이러한 경우, 전사 장치의 동작에 의해 전사 기판이 도너 기판(400)으로 이동되어 도너 기판(400) 상의 복수의 반도체 발광 소자를 픽업한 후, 백플레인 기판(300)으로 이동하여 백플레인 기판(300) 상에 복수의 반도체 발광 소자를 플레이스(place)할 수 있다. 백플레인 기판(300)에서 반도체 발광 소자가 플레이스될 디스플레이 영역이 이 전사 기판의 면적 대비 수십 배 내지 수백 배인 경우, 이러한 전사 과정이 수십 회 내지 수백 회 반복적으로 수행될 수 있다. 도 7을 제외한 다른 도면들에서 기술되는 반도체 발광 소자는 별도의 도면 부호가 부여되지 않는 경우, 도 7에 도시된 반도체 발광 소자(150)일 수 있다.

도 7은 실시예에 따른 디스플레이 장치의 제조 방법을 도시한 도시한 단면도이다.

도 7a에 도시한 바와 같이, 일련의 반도체 공정이 수행되어 도너 기판(400) 상에 복수의 반도체 발광 소자(150)가 구비될 수 있다. 실시예에서 반도체 반도체 발광 소자(150)는 수직형 반도체 발광 소자(150)일 수 있다. 수직형 반도체 발광 소자(150)는 발광층의 상측뿐만 아니라 하측 상에도 전극이 형성된다. 이에 따라, 웨이퍼 상에서 반도체 공정이 수행되어 발광층과 상측 전극이 형성된 후, 임시 기판에 상측 전극이 접착될 수 있다. 이후, 웨이퍼가 분리된 후, 상기 분리되어 노출된 발광층의 하측 상에 하측 전극이 형성될 수 있다. 이후, 하측 전극이 도너 기판(400)에 접착되고 임시 기판이 제거됨으로써, 도 7a에 도시된 도너 기판(400)이 제조될 수 있다. 이때, 반도체 발광 소자(150)의 하측 전극은 도너 기판(400)에 느슨하게 접착될 수 있다. 즉, 전사 기판(201)의 하면, 즉 접착면의 점착력이 반도체 발광 소자(150)에 접하는 도너 기판(400)의 점착력보다 클 수 있다.

도 7b에 도시한 바와 같이, 전사 기판(201)이 하강되어 도너 기판(400)에 가압된 후 다시 상승됨으로써, 도너 기판(400) 상의 복수의 반도체 발광 소자(150)가 전사 기판(201)으로 픽업될 수 있다. 이때, 도너 기판(400)에서 전사 기판(201)의 면적에 상응하는 영역 상에 복수의 반도체 발광 소자(150)가 전사 기판(201) 상으로 픽업될 수 있다.

도 7c에 도시한 바와 같이, 복수의 반도체 발광 소자(150)가 픽업된 전사 기판(201)이 백플레인 기판(300) 상으로 이동 후, 얼라인 공정이 수행되어 전사 기판(201)과 백플레인 기판(300) 간에 얼라인될 수 있다.

이후, 전사 기판(201)이 하강되어 가압된 후, 다시 상승됨으로써, 전사 기판(201) 상의 복수의 반도체 발광 소자(150)가 백플레인 기판(300) 상에 플레이스될 수 있다.

도 7a 내지 도 7c에 도시한 일련의 전사 공정이 반복적으로 수행될 수 있다.

한편, 실시예에 따른 전사 기판(201 내지 205)을 설명하기 전에, 도 8 내지 도 10을 참조하여 전사 기판과 관련된 여러 변수 관계를 설명한다.

도 8는 유기물의 영률(Young's modulus)과 점착력의 관계를 나타내는 그래프이다.

도 8에 도시된 바와 같이, 영률은 점착력과 반비례한다.

영률은 일정 압력 하에서 고체 재료의 경도(hardness)을 측정하는 역학적 특성으로서, 실시예에서 강성(Stiffness)와 혼용될 수 있다. 구체적으로, 영률은 단축 변형 영역에서 선형 탄성 재료의 응력(Stress)과 변형률(Strain rate) 사이의 관계를 정의하는 탄성 계수일 수 있다. 예를 들어, 영률을 E라고 할 때, F(응력) = E(영률) × S(변형률)로 나타낼 수 있다. 따라서, 영률이 큰 재료의 경우, 동일 압력 하에 변형률이 작다.

도 8에 표기된 Tacky force는 점착력을 의미하는 것으로, 유기물 소재의 경우 경도에 따라, 표면의 끈적끈적한 특성이 차이를 보인다. 즉, 유기물 소재의 경우, 도 8의 그래프를 살펴보면, 유기물 소재의 경우, 경화시간이 경과함에 따라, 영률은 증가하고, 점착력은 감소하는 방향으로 변화한다. 즉, 유기물 소재가 경화됨에 따라 동일 압력하에 변형되는 정도는 줄어드는 반면, 점착력은 감소하게 된다.

따라서, 경도가 크면 점착력은 감소되고, 경도가 감소되면 점착력은 커질 수 있다.

도 9은 반복 평가 회수에 따른 고점착 소재 및 저점착 소재 각각의 변화량을 나타내는 그래프이다.

도 9에 도시한 바와 같이, 반복 평가 횟수가 증가할수록, 저점착 소재의 변화량에 비해 고점착 소재의 변화량이 훨씬 큼을 알 수 있다. 따라서, 전사 기판으로 저점착 소재가 사용되는 경우, 얼라인 오차의 발생 가능성이 줄어들고, 고점착 소재가 사용되는 경우, 얼라인 오차의 발생 가능성이 증가될 수 있다.

도 10은 경도에 따른 수율을 나타내는 그래프이다.

도 10에 도시한 바와 같이, 경도가 증가할수록 수율이 감소함을 알 수 있다. 따라서, 수율을 높이기 위해서는 전사 기판으로서 경도가 작은 유기물 소재가 사용될 수 있다.

한편, 도 1에 도시한 바와 같이, 기존의 전사 기판(1)의 경우, 유기물 소재의 소재 특성 상 전사 공정이 반복됨으로써, 변형(또는 연신)이 발생되어, 얼라인 오차로 인해 전사 불량에 의한 점등 불량이 발생되는 문제가 있다.

도 10에 도시한 바와 같이, 수율을 높이기 위해서는 점착력이 우수하지만, 경도가 작은 유기물 소재가 전사 기판으로 사용될 수 있다. 하지만, 도 8에 도시한 바와 같이, 점착력이 높은 경우 경도가 낮아져 얼라인 오차 발생 가능성이 더욱 더 높아지는 문제가 있다.

이와 반대로, 얼라인 오차의 발생 가능성을 줄이기 위해서는 경도가 높지만, 점착력이 낮은 유기물 소재가 전사 기판으로 사용될 수 있다. 하지만, 도 10에 도시한 바와 같이, 경도가 높은 경우 점착력이 낮아져 수율이 저하되는 문제가 있다.

종합적으로 정리하면, 유기물 소재의 경우, 경도와 점착력이 반비례 관계에 있지만, 경도의 증가(또는 점착력의 감소)는 수율의 저하를 초래하고, 경도의 감소(또는 점착력의 증가)는 얼라안 오차의 발생 가능성의 증가를 초래할 수 있다. 즉, 수율과 얼라인 오차의 발생 가능성 또한 반비례 관계일 수 있다. 이에 따라, 얼라인 오차를 줄이고 수율을 높일 수 있는 전사 기판의 개발이 절실히 요구된다.

이하, 도 11 내지 도 22를 참조하여 전사 기판의 다양한 실시예를 설명한다.

[제1 실시예]

도 11은 제1 실시예에 따른 전사 기판을 도시한 단면도이다.

도 11을 참조하면, 제1 실시예에 따른 전사 기판(201)은 스탬프 부재(213)를 포함할 수 있다.

스탬프 부재(213)는 제1 층(215) 및 제2 층(216)을 포함할 수 있다. 제2 층(216)은 제1 층(215) 상에 배치될 수 있다. 제2 층(216)의 하면은 제1 층(215)의 상면에 접할 수 있다.

제1 층(215)은 변형(또는 연신) 방지층이고, 제2 층(216)은 점착층일 수 있다.

제1 층(215)의 하면은 전사 장치의 헤드부를 향해 위치되고, 제2 층(216)의 상면은 도너 기판(400)이나 백플레인 기판(300)을 향해 위치될 수 있다.

제1 층(215)은 유기물을 포함할 수 있다. 제1 층(215)은 실리콘 재질을 포함할 수 있다. 예컨대, 제1 층(215)은 PDMS(polydimethylsiloxane)를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 제1 층(215)은 무기물 필러를 포함할 수 있다.

제1 층(215)은 무기물 필러를 포함할 수 있다. 무기물 필러의 주성분은 수십nm 내지 수 μm 이내의 SiO2일 수 있지만, 이에 대해서는 한정하지 않는다. 무기물 필러의 농도에 의해 제1 층(215)의 경도가 조절될 수 있다. 실시예에서, 제1 층(215)은 제2 층(216)을 지지하는 역할을 하고, 얼라인 오차의 발생 가능성을 억제해야 하므로, 무기물 필러의 농도가 상대적으로 높을 수 있다.

제1 층(215)은 경화제를 포함할 수 있다. 경화제의 함유량에 의해 제1 층(215)의 경도(또는 점착력)가 조절될 수 있다. 즉, 경화제의 함유량이 증가할수록 제1 층(215)의 경도가 높아지는데 반해, 점착력은 낮아질 수 있다. 이와 반대로, 경화제의 함유량이 감소할수록 제1 층(215)의 경도가 낮아지는데 반해, 점착력은 높아질 수 있다.

실시예에서, 제1 층(215)은 제2 층(216)을 지지하는 역할을 하고, 얼라인 오차의 발생 가능성을 억제해야 하므로, 경화제의 함유량이 상대적으로 높을 수 있다.

제2 층(216)은 유기물을 포함할 수 있다. 제2 층(216)은 실리콘 재질을 포함할 수 있다. 제2 층(216)은 제1 층(215)과 동일한 유기물을 포함할 수 있다. 예컨대, 제2 층(216)은 PDMS를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.

제2 층(216)은 무기물 필러를 포함할 수 있다. 제2 층(216)은 제1 층(215)과 동일한 무기물 필러를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 무기물 필러의 농도에 의해 제2 층(216)의 경도가 조절될 수 있다. 실시예에서, 제2 층(216)은 수율을 높여야 하므로, 무기물 필러의 농도가 상대적으로 낮을 수 있다. 예컨대, 제2 층(216)의 무기물 필러의 농도는 제1 층(215)의 무기물 필러의 농도보다 낮을 수 있다. 예컨대, 제2 층(216)의 무기물 필러의 농도는 제1 층(215)의 무기물 필러의 농도에 비해 적어도 3배 이상 낮을 수 있다.

제1 층(215)은 경화제를 포함할 수 있다. 경화제의 함유량에 의해 제2 층(216)의 경도(또는 점착력)가 조절될 수 있다. 즉, 경화제의 함유량이 증가할수록 제1 층(215)의 경도가 높아지는데 반해, 점착력은 낮아질 수 있다. 이와 반대로, 경화제의 함유량이 감소할수록 제1 층(215)의 경도가 낮아지는데 반해, 점착력은 높아질 수 있다.

실시예에서, 제2 층(216)은 수율을 높여야 하므로, 경화제의 함유량이 상대적으로 낮을 수 있다. 제2 층(216)의 경화제의 함유량은 제1 층(215)의 경화제의 함유량보다 작을 수 있다. 이러한 경우, 제2 층(216)의 점착력은 제1 층(215)의 점착력보다 크고, 제2 층(216)의 경도는 제1 층(215)의 경도보다 클 수 있다(도 8 내지 도 10).

예컨대, 제1 층(215)의 경화제의 함유량은 11wt% 내지 13wt%일 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제2 층(216)의 경화제의 함유량은 9wt% 내지 10wt%일 수 있지만, 이에 대해서는 한정하지 않는다.

한편, 도면에는 제1 층(215)의 두께가 제2 층(216)의 두께보다 크게 도시되고 있지만, 제1 층(215)의 두께는 제2 층(216)의 두께와 같거나 클 수도 있다. 즉, 제1 층(215)의 두께가 작더라도, 제1 층(215)의 무기물 필러의 농도 및/또는 경화제의 함유량을 조절함으로써, 원하는 경도와 점착력이 유지될 수 있다.

따라서, 제1 실시예에 따른 전사 기판(201)이 전자 장치의 헤드부에 장착되어 전사 공정이 수행되는 경우, 제1 층(215)은 전사 기판(201)의 경도를 높여, 반복적인 전사 공정이 수행되더라도, 복수의 반도체 발광 소자(150)의 배열 오차를 발생되지 않도록 하거나 최소화시킬 수 있다. 아울러, 제2 층(216)은 전사 기판(201)의 점착력을 높여 수율을 향상시킬 수 있다. 즉, 전사 기판(201)의 점착력이 높을수록 도너 기판(400) 상에서 복수의 반도체 발광 소자(150)가 누락 없이 전사 기판(201)으로 픽업되고, 복수의 반도체 발광 소자(150)가 누락 없이 전사 기판(201)에서 백플레인 기판(300)으로 플레이스될 수 있다.

한편, 제1 실시예에 따른 전사 기판(201)은 지지 부재(211)를 포함할 수 있다. 스탬프 부재(213)의 제1 층(215)이 반도체 발광 소자(150)의 배열 오차를 방지하는 한편, 지지 부재(211)의 기능을 갖는 경우, 지지 부재(211)가 생략될 수 있다.

지지 부재(211)는 스탬프 부재(213)를 지지하고, 스탬프 부재(213)가 전사 장치의 헤드부에 쉽고 안정적으로 장착되도록 할 수 있다. 또한, 지지 부재(211)는 전사 장치의 헤드부로부터 쉽고 안정적으로 탈착되도록 할 수 있다. 지지 부재(211)는 전사 장치의 헤드부의 가압력이 스탬프 부재(213)의 전 영역에 균일하게 전달되도록 할 수 있다. 이에 따라, 지지 부재(211)는 지지 강도가 우수한 재질로 이루어질 수 있다.

지지 부재(211)는 제1 층(215) 아래에 배치될 수 있다. 지지 부재(211)는 제1 층(215)과 상이한 유기물을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 제2 층(216)은 플라스틱 재질이나 유리를 포함할 수 있다. 플라스틱 재질로 PET(Polyethylene terephthalate), PCE(Polycarboxylate Ether) 등이 사용될 수 있다.

지지 부재(211)가 양면 테이프를 이용하여 스탬프 부재(213)에 부착될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 스탬프 부재(213)와 지지 부재(211) 사이에 양면 테이프가 위치된 후, 스탬프 부재(213) 및/또는 지지 부재(211)가 가압됨으로써, 지지 부재(211)가 양면 테이프를 매개로 하여 스탬프 부재(213)에 부착될 수 있다.

도 12는 제1 실시예에 따른 전사 기판을 제조하는 방법을 설명하는 순서도이다.

도 11 및 도 12에 도시한 바와 같이, 몰드(500)가 준비될 수 있다(S511).

몰드(500)는 전사 기판(201)의 사이즈에 상응하는 홈이 내부에 마련될 수 있다.

제1 혼합 용액(520)이 몰드(500) 상에 주입될 수 있다. 예컨대, 제1 혼합 용액(520)이 몰드(500)의 홈에 주입될 수 있다(S512).

제1 혼합 용액(520)은 제2 층(216)을 형상하기 위한 용액으로서, 유기물, 경화제 등이 혼합되어 만들어질 수 있다. 제1 혼합 용액(520)은 무기물 필러를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 제2 층(216)의 두께를 고려하여 제1 혼합 용액(520)의 주입량이 결정될 수 있다.

제2 혼합 용액(530)이 제1 혼합 용액(520) 상에 주입될 수 있다(S513). 예컨대, 제2 혼합 용액(530)이 몰드(500)의 홈 내에서 제1 혼합 용액(520) 상에 주입될 수 있다.

제2 혼합 용액(530)은 제1 층(215)을 형성하기 위한 용액으로서, 유기물, 경화제 등이 혼합되어 만들어질 수 있다. 제2 혼합 용액(530)은 무기물 필러를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 제1 층(215)의 두께를 고려하여 제2 혼합 용액(530)의 주입량이 결정될 수 있다.

제2 혼합 용액(530)의 유기물은 제1 혼합 용액(520)의 유기물과 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 제2 혼합 용액(530)의 경화제는 제1 혼합 용액(520)의 경화제와 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 제2 혼합 용액(530)의 무기물 필러는 제1 혼합 용액(520)의 무기물 필러와 동일할 수 있지만, 이에 대해서는 한정하지 않는다.

한편, 제1 혼합 용액(520)과 제2 혼합 용액(530)은 점도가 비교적 높은 실리콘 재질이 유기물로서 포함되고 경화제의 함유량이 상이하므로, 몰드(500)의 홈 내에 주입된 제1 혼합 용액(520)과 제2 혼합 용액(530)은 그 경계면에서 혼합되지 않고 서로 독립적인 층을 형성할 수 있다.

이와 같이, 몰드(500)의 홈 내에 서로 독립적인 층으로 형성된 제1 혼합 용액(520)과 제2 혼합 용액(530)이 동시에 경화될 수 있다(S514). 이에 따라, 상기 경화된 제1 혼합 용액(520)은 제1 층(215)으로 형성되고, 상기 경화된 제2 혼합 용액(530)은 상기 제1 층(215) 상에 위치된 제2 층(216)으로 형성될 수 있다. 이에 따라, 제1 층(215)과 제2 층(216)을 포함하는 스탬프 부재(213)가 형성될 수 있다.

이후, 양면 테이프를 이용하여 스탬프 부재(213)가 지지 부재(211)에 부착될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 스탬프 부재(213)의 제1 층(215)과 지지 부재(211) 사이에 양면 테이프가 위치된 후, 스탬프 부재(213)의 제1 층(215) 및/또는 몰드(500)가 가압됨으로써, 지지 부재(211)가 양면 테이프를 매개로 하여 스탬프 부재(213)에 부착될 수 있다.

이후, 몰드(500)가 제거됨으로써(S515), 스탬프 부재(213) 및 지지 부재(211)를 포함하는 전사 기판(201)이 제조될 수 있다.

이상에서는 제2 층(216), 제1 층(215) 및 지지 부재(211)의 순서로 형성되는 것으로 설명하고 있지만, 지지 부재(211), 제1 층(215) 및 제2 층(216)의 순서로 형성될 수 있다. 또는 몰드(500) 상에서 제1 층(215) 및 제2 층(216)의 순서로 형성되고 몰드(500)가 제거된 후, 제1 층(215) 아래에 지지 부재(211)가 형성될 수도 있다.

[제2 실시예]

도 13은 제2 실시예에 따른 전사 기판을 도시한 평면도이다. 도 14는 제2 실시예에 따른 전사 기판을 도시한 단면도이다.

제2 실시예는 제2 층(216)이 복수의 돌출부(216a)와 리세스(216b)를 포함하는 것을 제외하고 제1 실시예와 동일하다. 제2 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.

도 13 및 도 14를 참조하면, 제2 실시예에 따른 전사 기판(202)은 지지 부재(211) 및 스탬프 부재(213)를 포함할 수 있다. 스탬프 부재(213)의 제1 층(215)이 반도체 발광 소자(150)의 배열 오차를 방지하는 한편, 지지 부재(211)의 기능을 갖는 경우, 지지 부재(211)가 생략될 수 있다.

스탬프 부재(213)는 지지 부재(211) 상에 배치될 수 있다.

지지 부재(211)는 전사 장치의 헤드부에 장작될 수 있다. 스탬프 부재(213)는 반도체 발광 소자(150)의 배열 오차를 방지하는 한편, 수율을 높일 수 있도록 구성될 수 있다.

스탬프 부재(213)는 제1 층(215) 및 제2 층(216)을 포함할 수 있다. 제1 층(215)은 지지 부재(211) 상에 배치될 수 있다. 제1 층(215)은 지지 부재(211)의 상면에 접할 수 있다. 제2 층(216)은 제1 층(215) 상에 배치될 수 있다. 제2 층(216)은 제1 층(215)의 상면에 접할 수 있다.

실시예에서, 제2 층(216)은 복수의 돌출부(216a)와 리세스(216b)를 포함할 수 있다. 돌출부(216a)는 제1 층(215)의 상면으로부터 상부 방향을 향해 돌출될 수 있다. 도 13에 도시한 바와 같이, 돌출부(216a)는 위에서 보았을 때 사각 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.

복수의 돌출부(216a)는 서로 이격되고, 그 이격된 공간이 리세스(216b)일 수 있다. 이때, 리세스(216b)의 폭(또는 간격)은 화소 간의 간격 또는 마진을 고려하여 설계될 수 있다.

즉, 리세스(216b)는 복수의 돌출부(216a) 각각의 둘레에 위치될 수 있다. 복수의 돌출부(216a) 각각의 둘레에 위치된 리세는 서로 연통될 수 있다. 리세스(216b)의 깊이는 돌출부(216a)의 두께(또는 높이)에 의해 결정될 수 있다. 즉 리세스(216b)의 깊이는 돌출부(216a)의 두께와 동일할 수 있다. 돌출부(216a)의 두께가 클수록 리세스(216b)의 깊이 또한 클 수 있다.

한편, 복수의 돌출부(216a)는 각각 백플레인 기판(300) 상에 정의된 화소에 대응할 수 있다. 도 15에 도시한 바와 같이, 제2 실시예에 따른 전사 기판(202)이 복수의 반도체 발광 소자(150)가 픽업된 채, 백플레인 기판(300) 상에 위치될 수 있다. 이러한 경우, 전사 기판(202)의 복수의 돌출부(216a)는 각각 적어도 하나의 화소(PX1 내지 PX5)의 사이즈에 대응하는 사이즈를 가질 수 있다. 돌출부(216a)는 화소(PX1 내지 PX5)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 화소(PX1 내지 PX5)가 사각 형상을 갖는 경우, 돌출부(216a)도 사각 형상을 가질 수 있다.

화소(PX1 내지 PX5)는 복수의 반도체 발광 소자(150)를 포함할 수 있다. 즉, 화소(PX1 내지 PX5)는 복수의 서브 화소를 포함할 수 있다. 이러한 경우, 서브 화소는 적어도 하나 이상의 반도체 발광 소자(150)를 포함할 수 있다.

예컨대, 화소(PX1 내지 PX5)는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함할 수 있다. 이러한 경우, 제1 서브 화소는 적어도 하나 이상의 제1 반도체 발광 소자(150R)를 포함할 수 있다. 제2 서브 화소는 적어도 하나 이상의 제2 반도체 발광 소자(150G)를 포함할 수 있다. 제3 서브 화소는 적어도 하나 이상의 제3 반도체 발광 소자(150B)를 포함할 수 있다. 예컨대, 제1 반도체 발광 소자(150R)는 적색 광을 발광하는 적색 반도체 발광 소자를 포함하고, 제2 반도체 발광 소자(150G)는 녹색 광을 발광하는 녹색 반도체 발광 소자를 포함하며, 제3 반도체 발광 소자(150B)는 청색 광을 발광하는 청색 반도체 발광 소자를 포함할 수 있다.

돌출부(216a)가 제1 서브 화소 내지 제3 서브 화소를 포함하는 화소(PX1 내지 PX5)의 사이즈에 대응하는 사이즈를 갖는 경우, 도 16a에 도시한 바와 같이, 도너 기판(400) 상의 복수의 반도체 발광 소자(150) 중 일렬로 배치된 제1 반도체 발광 소자(150R) 내지 제3 반도체 발광 소자(150B)가 전사 기판(202)의 돌출부(216a) 상에 픽업될 수 있다. 전사 기판(202)의 돌출부(216a) 상에 픽업된 제1 반도체 발광 소자(150R) 내지 제3 반도체 발광 소자(150B)가 백플레인 기판(300) 상에 플레이스되는 경우, 백플레인 기판(300) 상의 화소(PX1 내지 PX5)의 제1 서브 화소 내지 제3 서브 화소 각각에 제1 반도체 발광 소자(150R) 내지 제3 반도체 발광 소자(150B)가 위치될 수 있다. 이러한 경우, 전사 기판(202)의 1회 전사 공정에 의해 전사 기판(202)의 돌출부(216a)의 개수만큼에 해당하는 화소(PX1 내지 PX5)들에 각각 제1 반도체 발광 소자(150R) 내지 제3 반도체 발광 소자(150B)가 전사될 수 있다. 예컨대, 백플레인 기판(300) 상에 100개의 화소가 정의되고, 전사 기판(202)의 돌출부(216a)의 개수가 50개인 경우, 전사 기판(202)을 이용한 2회의 전사 공정에 의해 백플레인 기판(300)의 모든 화소 상에 반도체 발광 소자(150)가 전사될 수 있다.

한편, 화소(PX1 내지 PX5)는 제1 서브 화소 내지 제3 서브 화소 이외에 제4 서브 화소를 포함할 수 있다. 제4 서브 화소는 반도체 발광 소자(150R, 150G, 150B)가 배치되지 않을 수 있다.

아울러, 화소(PX1 내지 PX5)는 제1 화소 내지 제3 서브 화소 이외에 추가로 하나 이상의 서브 화소를 포함할 수 있다. 추가된 서브 화소는 각각 제1 반도체 발광 소자(150R) 내지 제3 반도체 발광 소자(150B) 중 적어도 하나 이상의 반도체 발광 소자를 포함할 수 있다. 예컨대, 제4 서브 화소는 제1 반도체 발광 소자(150R)를 포함하고, 제5 서브 화소는 제2 반도체 발광 소자(150G)를 포함하며, 제6 서브 화소는 제3 반도체 발광 소자(150B)를 포함할 수 있다.

도 15 및 도 16b에 도시한 바와 같이, 돌출부(216a)가 하나의 화소(PX1 내지 PX5)의 사이즈에 대응하는 사이즈를 가질 수 있다. 이때, 하나의 화소(PX1 내지 PX5)는 6개의 서브 화소를 포함할 수 있다.

이러한 경우, 제1 서브 화소 내지 제3 서브 화소 각각에 제1 반도체 발광 소자(150R) 내지 제3 반도체 발광 소자(150B)가 위치되고, 제4 서브 화소 내지 제6 서브 화소 각각에 제4 반도체 발광 소자(150R') 내지 제6 반도체 발광 소자(150B')가 위치될 수 있다. 제1 반도체 발광 소자(150R) 및 제4 반도체 발광 소자(150R')는 각각 적색 광을 발광할 수 있다. 제2 반도체 발광 소자(150G) 및 제5 반도체 발광 소자(150G')는 각각 녹색 광을 발광할 수 있다. 제3 반도체 발광 소자(150B) 및 제6 반도체 발광 소자(150B')는 각각 청색 광을 발광할 수 있다.

예컨대, 제4 반도체 발광 소자(150R') 내지 제6 반도체 발광 소자(150B')는 리던던시 반도체 발광 소자로서, 제1 반도체 발광 소자(150R) 내지 제3 반도체 발광 소자(150B)가 점등 불량인 경우 그 대체로서 사용될 수 있다. 예컨대, 백플레인 기판(300)을 포함하는 디스플레이 장치가 구동되어 디스플레이가 구현되는 경우, 제1 반도체 발광 소자(150R)가 점등 불량인 경우 제4 반도체 발광 소자(150R')가 제1 반도체 발광 소자(150R)의 대체로 사용될 수 있다. 따라서, 디스플레이 구현시 특정 반도체 발광 소자가 점등 불량이 되더라도 대체 반도체 발광 소자가 점등되므로, 화질 저하를 방지할 수 있다.

한편, 제1 반도체 발광 소자(150R) 내지 제3 반도체 발광 소자(150B) 각각이 위치되는 제1 서브 화소 내지 제3 서브 화소에 의해 제1 화소가 정의되고, 제4 반도체 발광 소자(150R') 내지 제6 반도체 발광 소자(150B') 각각이 위치되는 제4 서브 화소 내지 제6 서브 화소에 의해 제2 화소가 정의될 수 있다. 이러한 경우, 도 16b에 도시한 바와 같이, 하나의 돌출부(216a)에 의해 2개의 화소, 즉 제1 화소 및 제2 화소에 해당하는 제1 반도체 발광 소자(150R) 내지 제6 반도체 발광 소자(150B')가 백플레인 기판(300) 상에 전사될 수 있다.

이에 따라, 전사 기판(202)의 1회 전사 공정에 의해 전사 기판(202)의 돌출부(216a)의 개수에 2배 많은 화소들에 각각 복수의 반도체 발광 소자가 전사될 수 있다. 예컨대, 백플레인 기판(300) 상에 100개의 화소가 정의되고, 전사 기판(202)의 돌출부(216a)의 개수가 50개인 경우, 전사 기판(202)을 이용한 단 1회의 전사 공정에 의해 백플레인 기판(300)의 모든 화소 상에 반도체 발광 소자가 전사될 수 있다.

도시되지 않았지만, 돌출부(216a)가 3개 이상의 화소의 사이즈에 대응하는 사이즈를 가질 수도 있다.

실시예에 따르면, 제2 층(216)을 복수의 돌출부(216a)를 포함하도록 하고, 각 돌출부(216a)가 적어도 하나 이상의 화소의 사이즈에 상응하는 사이즈를 가짐으로써, 백플레인 기판(300)의 복수의 화소 각각에 대한 얼라인의 조정이 용이하고 얼라인의 정확성이 높아질 수 있다. 또한, 실시예에 따르면, 인접하는 돌출부(216a) 간에 서로 영향을 받지 않아, 특정 돌출부(216a)에 변형이 발생하더라도, 주변 돌출부(216a)가 특정 돌출부(216a)의 변형에 영향을 받지 않아 전사 공정시 백플레인 기판(300)의 폐기로 인한 비용 증가가 방지될 수 있다.

도 17은 제2 실시예에 따른 전사 기판을 제조하는 방법을 도시한 단면도이다.

도 17a에 도시한 바와 같이, 복수의 음각 패턴(510)을 구비한 몰드(500)가 준비될 수 있다.

도 17b에 도시한 바와 같이, 제1 혼합 용액(520)이 몰드(500) 상에 주입될 수 있다. 제1 혼합 용액(520)은 제2 층(216)을 형성하기 위한 용액일 수 있다. 이러한 경우, 제1 혼합 용액(520)이 몰드(500)의 복수의 음각 패턴(510)에 채워질 수 있다. 이후, 복수의 음각 패턴(510)에서 넘치는 제1 혼합 용액(520)은 스퀴지(Squeegee)를 이용하여 제거될 수 있다. 이에 따라, 제1 혼합 용액(520)은 복수의 음각 패턴(510)에만 채워질 수 있다.

한편, 제2 혼합 용액(530)은 몰드(500) 상에 주입될 수 있다(S530). 이에 따라, 도 17c에 도시한 바와 같이, 제2 혼합 용액(530)이 제1 혼합 용액(520) 상에 형성될 수 있다. 이러한 경우, 제1 혼합 용액(520)과 제2 혼합 용액(530)은 혼합되지 않고, 제1 혼합 용액(520)과 제2 혼합 용액(530)의 경계면을 중심으로 별개의 층으로 존재할 수 있다.

이후, 제1 혼합 용액(520) 및 제2 혼합 용액(530)이 경화됨으로써, 스탬프 부재(213)가 형성될 수 있다.

도 17d에 도시한 바와 같이, 양면 테이프를 이용하여 지지 부재(211)가 스탬프 부재(213)에 부착될 수 있지만, 이에 대해서는 한정하지 않는다.

먼저, 지지 부재(211)가 스탬프 부재(213)의 제1 층(215) 상에 위치되고, 지지 부재(211)와 스탬프 부재(213) 사이에 양면 테이프가 위치될 수 있다. 양면 테이프의 일면은 미리 스탬프 부재(213)의 제1 층(215)의 상면이나 지지 부재(211)의 하면에 부착되어 있을 수 있다. 이후, 스탬프 부재(213)의 제1 층(215) 및/또는 몰드(500)가 가압됨으로써, 스탬프 부재(213)가 양면 테이프를 매개로 하여 지지 부재(211)에 부착될 수 있다.

도 17e에 도시한 바와 같이, 몰드(500)가 제거됨으로써, 스탬프 부재(213) 및 지지 부재(211)를 포함하는 전사 기판(202)이 제조될 수 있다.

[제3 실시예]

도 18은 제3 실시예에 따른 전사 기판을 도시한 단면도이다.

제3 실시예는 제3 층(217)을 제외하고 제2 실시예와 동일하다. 제3 실시예에서 제2 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.

도 18을 참조하면, 제3 실시예에 따른 전사 기판(203)은 지지 부재(211) 및 스탬프 부재(213)를 포함할 수 있다. 스탬프 부재(213)의 제1 층(215)이 반도체 발광 소자의 배열 오차를 방지하는 한편, 지지 부재(211)의 기능을 갖는 경우, 지지 부재(211)가 생략될 수 있다.

스탬프 부재(213)는 제1 층(215) 및 제2 층(216)을 포함할 수 있다. 제1 층(215)은 지지 부재(211) 상에 배치될 수 있다. 제1 층(215)은 지지 부재(211)의 상면에 접할 수 있다. 제2 층(216)은 제1 층(215) 상에 배치될 수 있다. 제2 층(216)은 제1 층(215)의 상면에 접할 수 있다.

실시예에서, 제2 층(216)은 복수의 돌출부(216a)와 리세스(216b)를 포함할 수 있다. 돌출부(216a)는 제1 층(215)의 상면으로부터 상부 방향을 향해 돌출될 수 있다.

복수의 돌출부(216a)는 서로 이격되고, 그 이격된 공간이 리세스(216b)일 수 있다. 즉, 리세스(216b)는 복수의 돌출부(216a) 각각의 둘레에 위치될 수 있다.

복수의 돌출부(216a) 서로 간에 이격되므로, 전사 공정이 반복되는 경우 제1 층(215)에 의한 지속적인 가압에 의해 복수의 돌출부(216a)가 측 방향으로 변형(또는 연신)될 수 있다. 이러한 변형에 의해 반도체 발광 소자의 배열 오차가 발생되어 점등 불량이 야기되는 문제가 있다.

이러한 문제를 해결하기 위해, 실시예에서, 스탬프 부재(213)는 제3 층(217)을 포함할 수 있다. 제3 층(217)은 리세스(216b)에 배치될 수 있다.

제3 층(217)은 제2 층(216)의 변형의 발생을 방지할 수 있다. 즉, 제3 층(217)이 리세스(216b)에 매립되므로, 제3 층(217)은 리세스(216b)의 바닥면과 인접하는 돌출부(216a) 각각의 측면에 접할 수 있다. 따라서, 제1 층(215)이 가압력이 제2 층(216)의 돌출부(216a)로 전달되어 제2 층(216)의 돌출부(216a)가 측 방향으로 연신이 발생되는 경우, 리세스(216b)에 배치된 제3 층(217)에 의해 해당 연신이 억제될 수 있다. 이에 따라, 전사 공정이 반복적으로 수행되더라도, 제3 층(217)에 의해 제2 층(216)의 돌출부(216a)가 측 방향으로 연신되지 않으므로, 반도체 발광 소자(150)의 배열 오차의 발생이 차단되어 점등 불량이 방지될 수 있다.

제3 층(217)이 제2 층(216)의 연신을 차단하도록 하기 위해, 제3 층(217)은 제1 층(215) 및 제2 층(216)과 동일한 유기물을 포함할 수 있다. 이때, 제3 층(217)의 경화제의 함유량은 제1 층(215)의 경화제의 함유량과 같거나 작을 수 있다. 제3 층(217)의 경화제의 함유량은 제2 층(216)의 돌출부(216a)의 경화제의 함유량보다 클 수 있다. 예컨대, 제3 층(217)의 경화제의 함유량은 10wt%를 초과하고 13wt% 이하일 수 있다. 이에 따라, 제3 층(217)의 점착력은 제1 층(215)의 점착력과 같거나 클 수 있다. 제3 층(217)의 점착력은 제2 층(216)의 점착력보다 작을 수 있다. 제3 층(217)의 경도는 제1 층(215)의 경보와 같거나 작을 수 있다. 제3 층(217)의 경도는 제2 층(216)의 경도보다 클 수 있다.

제3 층(217)의 두께(t2)는 돌출부(216a)의 두께(t1)보다 작을 수 있지만, 이에 대해서는 한정하지 않는다. 이에 따라, 제3 층(217)과 돌출부(216a)가 명확히 구분되어, 얼라인 정렬이 용이하고 전사 기판(218)의 전사시 제3 층(217)이 백플레인 기판의 격벽에 충격을 주어 파손되지 않도록 할 수 있다.

한편, 도 18에서는 제1 층(215)과 제3 층(217)과 서로 독립적인 층으로 구분되고 있지만, 제1 층(215)과 제3 층(217)이 일체로 형성될 수도 있다. 즉, 제3 층(217)이 제1 층(215)으로 연장된 연장부일 수 있다. 다시 말해, 연장부가 제1 층(215)으로부터 제2 층(216)의 인접하는 돌출부(216a) 사이의 리세스(216b)로 연장될 수 있다.

예컨대, 제1 층(215)과 제3 층(217)이 동일한 몰딩 공정을 이용하여 몰드(500) 상에 동시에 형성된 후, 몰드(500)가 제거된 후 제1 층(215) 상에서 제3 층(217), 즉 연장부가 형성되지 않은 영역 상에 제2 층(216)의 돌출부(216a)가 형성됨으로써, 스탬프 부재(213)가 제조될 수 있다.

[제4 실시예]

도 19는 제4 실시예에 따른 전사 기판을 도시한 단면도이다.

제4 실시예는 제4 층(218)을 제외하고 제1 실시예와 동일하다. 제4 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다. 제4 실시예는 제2 실시예나 제3 실시예에도 동일하게 적용될 수 있다.

도 19를 참조하면, 제4 실시예에 따른 전사 기판(204)은 스탬프 부재(213)를 포함할 수 있다. 스탬프 부재(213)는 제1 층(215) 및 제2 층(216)을 포함할 수 있다.

제4 실시예에 따른 전사 기판(204)은 제4 층(218)을 포함할 수 있다.

제4 층(218)은 스탬프 부재(213) 아래에 배치될 수 있다. 제4 층(218)은 스탬프 부재(213)의 제1 층(215) 아래에 배치될 수 있다. 제4 층(218)은 스탬프 부재(213)의 제1 층(215)의 하면에 접할 수 있다.

실시예에서, 도 18에 도시된 제3 층(217)과 구별하기 위해 제4 층(218)으로 명명되었지만, 도 19에 도시된 층들의 개수를 고려할 때 제3 층(217)으로 명명되어도 무방하다.

제4 층(218)은 제1 층(215) 및 상기 제2 층(216)과 동일한 유기물을 포함할 수 있다. 즉, 제1 층(215), 제2 층(216) 및 제4 층(218)은 실리콘 재질을 포함할 수 있다. 예컨대, 제1 층(215), 제2 층(216) 및 제4 층(218)은 PDMS을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.

제4 층(218)의 경화제의 함유량은 제1 층(215)의 경화제의 함유량보다 클 수 있다. 제4 층(218)의 경화제의 함유량은 제2 층(216)의 경화제의 함유량보다 클 수 있다. 예컨대, 제4 층(218)의 경화제의 함유량은 제2 층(216)의 경화제의 함유량 대비 적어도 2배 이상 클 수 있다. 예컨대, 예컨대, 제4 층(218)의 경화제의 함유량은 20wt% 이상일 수 있다. 이에 따라, 제4 층(218)의 경도는 제1 층(215) 또는 제2 층(216)의 경도보다 크고, 제4 층(218)의 점착력은 제1 층(215) 또는 제2 층(216)의 점착력보다 작을 수 있다.

제4 층(218)은 제1 실시예에 따른 전사 기판(204)의 지지 부재(211)를 대체할 수 있다. 즉, 제4 층(218)은 해당 지지 부재(211)의 기능을 가질 수 있다.

앞서 기술한 바와 같이, 지지 부재(211)는 양면 테이프를 이용하여 스탬프 부재(213) 상에 부착될 수 있다. 이러한 부착을 위해 지지 부재(211)나 스탬프 부재(213)가 가압되는 경우, 스탬프 부재(213), 특히 제2 층(216)에 변형(또는 연신)이 발생될 수 있다. 이와 같이 변형이 발생된 상태로 스탬프 부재(213)가 지지 부재(211) 상에 부착된 경우, 스탬프 부재(213) 상에 설정된 얼라인 위치가 흐트러질 수 있으며, 반복적인 전사 공정시 상기 변형된 제2 층(216)에 반복되는 가압에 의해 지속적으로 변형을 일으킬 수 있다. 이에 따라, 반도체 발광 소자(150)의 배열 오차가 지속적으로 발생되어, 전사 기판(204)이 폐기되는 문제가 있다.

이러한 문제를 해결하기 위해, 실시예에 따르면, 양면 테이프가 사용되지 않으므로, 가압 공정이 필요치 않아 스탬프 부재(213)의 제2 층(216)의 변형이 발생되지 않을 수 있다. 즉, 제1 층(215), 제2 층(216) 및 제4 층(218)이 몰딩 공정을 이용하여 형성될 수 있다.

예컨대, 도 12에 도시된 S513이 수행된 후, 제3 혼합 용액이 몰드(500) 상에 주입될 수 있다. 제3 혼합 용액이 몰드(500)의 홈 내에 주입된 제2 혼합 용액(530) 상에 주입될 수 있다. 제3 혼합 용액은 제4 층(218)을 형성하기 위한 용액으로서, 유기물, 경화제 등이 혼합되어 만들어질 수 있다. 제2 혼합 용액(530)은 무기물 필러를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 제4 층(218)의 두께를 고려하여 제3 혼합 용액의 주입량이 결정될 수 있다. 이후, 제1 혼합 용액(520) 내지 제3 혼합 용액이 동시에 경화됨으로써, 제1 내지 제4 층(218)을 포함하는 스탬프 부재(213), 즉 전사 기판(204)이 제조될 수 있다. 전사 기판(204)은 제4 층(218), 제4 층(218) 상에 제1 층(215) 및 제1 층(215) 상에 제2 층(216)을 포함할 수 있다.

한편, 도 2에 도시한 바와 같이, 전사 기판(1)이 백플레인 기판(3)의 특정 블록 영역(7)에 전사하기 위해 가압되는 경우, 전사 기판(1)의 응력이 특정 블록 영역(310)에 인접한 블록 영역(310)들로 전달될 수 있다. 이러한 경우, 인접 블록 영역(310) 중에서 이미 복수의 반도체 발광 소자(5)가 전사된 경우, 해당 복수의 반도체 발광 소자(5) 또한 뒤틀리거나 휘어져, 후공정시 전기적 단선으로 점등 불량이 발생되는 문제가 있다. 또한, 해당 복수의 반도체 발광 소자(5) 또한 뒤틀리거나 휘어지는 경우, 이미 전사된 반도체 발광 소자가 백플레인 기판(3)으로부터 이탈되는 문제가 있다.

제5 실시예는 이러한 문제를 해결하기 위해 제시된 실시예로서, 도 20 내지 도 22를 참조하여 상세히 설명한다.

[제5 실시예]

도 20은 제5 실시예에 따른 전사 기판을 도시한 평면도이다. 도 21은 제5 실시예에 따른 전사 기판을 도시한 단면도이다.

제5 실시예는 리세스(219)를 제외하고 제1 실시예와 유사하다. 제5 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해 동일한 도면 부호를 부여하고 상세한 설명을 생략한다. 제5 실시예는 제2 실시예, 제3 실시예 및/또는 제4 실시예에 동일하게 적용될 수 있다.

도 20 및 도 21을 참조하면, 제5 실시예에 따른 전사 기판(205)은 지지 부재(211) 및 스탬프 부재(213)를 포함할 수 있다. 스탬프 부재(213)의 제1 층(215)이 반도체 발광 소자(150)의 배열 오차를 방지하는 한편, 지지 부재(211)의 기능을 갖는 경우, 지지 부재(211)가 생략될 수 있다.

스탬프 부재(213)는 제1 층(215) 및 제2 층(216)을 포함할 수 있다.

제1 층(215)의 면적(A1)은 제2 층(216)의 면적(A2)보다 클 수 있다. 제2 층(216)은 복수의 화소의 전체 사이즈에 대응하는 사이즈를 가질 수 있다. 제1 층(215)은 제1 영역과 제1 영역을 둘러싸는 제2 영역을 가질 수 있다. 이러한 경우, 제1 층(215)의 제1 영역은 제2 층(216)과 수직으로 중첩될 수 있다. 제1 층(215)의 제1 영역의 면적은 제2 층(216)의 면적(A2)와 동일할 수 있다. 제1 층(215)의 제2 영역은 제2 층(216)과 수직으로 중첩되지 않을 수 있다. 즉, 제1 층(215)의 제2 영역의 상면은 제2 층(216)에 의해 덮이지 않으므로, 외부에 노출될 수 있다.

한편, 제1 층(215) 상에 리세스(219)가 형성될 수 있다. 리세스(219)는 제1 층(215)의 상면 상에 형성될 수 있다. 리세스(219)는 제1 층(215)의 상면으로부터 내부로 움푹 파일 수 있다. 리세스(219)는 제1 층(215)의 제2 영역 상에 형성될 수 있다 리세스(219)는 제1 층(215)의 제2 영역의 상면 상에 형성될 수 있다. 리세스(219)는 제1 층(215)의 제1 영역의 둘레에 형성될 수 있다. 리세스(219)는 제2 층(216)의 외측 둘레를 따라 형성될 수 있다. 리세스(219)는 제2 층(216)의 외측으로부터 이격되어 위치될 수 있지만, 이에 대해서는 한정하지 않는다.

이와 같이 형성된 리세스(219)는 전사 기판(205)의 가압시 발생된 응력을 흡수하는 역할을 수 있다. 지지 부재(211)에서 제1 층(215)이나 제2 층(216)으로 전달된 응력이 제1 층(215)의 가장자리 영역으로 전달되어 리세스(219)에 흡수될 수 있다.

도면에는 리세스(219)가 제2 층(216)의 외측 둘레를 따라 폐루프 구조를 갖는 것으로 도시되고 있지만, 제2 층(216)의 외측 둘레를 따라 서로 이격된 패턴 구조를 가질 수도 있다. 도면에는 리세스(219)가 지면에 대해 수직인 내 측면을 갖는 것으로 도시되고 있지만, 경사지거나 라운드될 수도 있다

도 22에 도시한 바와 같이, 제5 실시예에 따른 전사 기판(205)이 백플레인 기판(300)의 특정 블록 영역(310)에 가압되어, 전사 기판(205) 상의 복수의 반도체 발광 소자(150)가 특정 블록 상으로 전사될 수 있다. 이때, 전사 기판(205) 상에서 발생된 응력이 가장자리 영역으로 전달되고, 가장자리 영역으로 전달된 응력이 리세스(219)에 흡수될 수 있다. 이와 같이, 전사 기판(205) 상에서 발생된 응력이 리세스(219)에 의해 흡수되므로, 전사 기판(205) 상의 응력이 전사 기판(205)에 인접한 주변 블록 영역(310)들에 전달되지 않으므로, 인접 블록 영역(310) 상에 이미 전사된 복수의 반도체 발광 소자(150)가 뒤틀리거나 휘어지지 않을 수 있다. 이에 따라, 후공정에 의한 전기적 단선으로 인한 점등 불량이 방지되거나 해당 반도체 발광 소자(150)가 인접 블록 영역(310)으로부터 이탈되지 않을 수 있다.

한편, 이상에서 기술한 바와 같이, 제1 혼합 용액(520) 및 제2 혼합 용액(530)은 주입 방식에 의해 몰드(500) 상에 주입될 수 있다. 하지만, 이와 달리 코팅 방식을 이용하여 제1 혼합 용액(520) 및 제2 혼합 용액(530)이 몰드(500) 상에 코팅될 수도 있다.

한편, 앞서 기술한 디스플레이 장치는 디스플레이 패널일 수 있다. 즉, 실시예에서, 디스플레이 장치와 디스플레이 패널은 동일한 의미로 이해될 수 있다. 실시예에서, 실질적인 의미에서의 디스플레이 장치는 디스플레이 패널과 영상을 디스플레이하기 위해 디스플레이 패널을 제어할 수 있는 컨트롤러(또는 프로세서)를 포함할 수 있다.

상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.

실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.

예컨대, 실시예는 TV, 샤이니지, 휴대폰이나 스마트 폰(smart phone)과 같은 이동 단말기, 노트북이나 데스크탑과 같은 컴퓨터용 디스플레이, 자동차용 HUD(head-Up Display), 디스플레이용 백라이트 유닛, AR, VR, MR(mixed Reality)과 같은 XR(Extend Reality)용 디스플레이, 광원 소스 등에 채택될 수 있다.

Claims (14)

1. 제1 층; 및

   상기 제1 층 상에 제2 층;을 포함하고,

   상기 제2 층의 경화제의 함유량은 상기 제1 층의 경화제의 함유량보다 작고,

   상기 제2 층의 점착력은 상기 제1 층의 점착력보다 크고,

   상기 제2 층의 경도는 상기 제1 층의 경도보다 작은,

   전사 기판.
2. 제1항에 있어서,

   상기 제1 층의 경화제의 함유량은 11wt% 내지 13wt%이고,

   상기 제2 층의 경화제의 함유량은 9wt% 내지 10wt%인,

   전사 기판.
3. 제2항에 있어서,

   상기 제2 층은,

   복수의 돌출부; 및

   상기 복수의 돌출부 각각의 둘레에 리세스;를 포함하는,

   전사 기판.
4. 제3항에 있어서,

   상기 복수의 돌출부는 각각 적어도 하나의 화소의 사이즈에 대응하는 사이즈를 갖고,

   상기 화소는 복수의 반도체 발광 소자 각각에 대응하는 복수의 서브 화소를 포함하는,

   전사 기판.
5. 제3항에 있어서,

   상기 리세스에 제3 층;을 포함하는,

   전사 기판.
6. 제5항에 있어서,

   상기 제1 층 내지 제3 층은 동일한 유기물을 포함하고,

   상기 제3 층의 경화제의 함유량은 상기 제1 층의 경화제의 함유량과 같거나 작고, 상기 돌출부의 경화제의 함유량보다 큰,

   전사 기판.
7. 제6항에 있어서,

   상기 제3 층의 점착력은 상기 제1 층의 점착력과 같거나 크고 상기 제2 층의 점착력보다 작고,

   상기 제3 층의 경도는 상기 제1 층의 경도와 같거나 작고 상기 제3 층의 경도는 상기 제2 층의 경도보다 큰,

   전사 기판.
8. 제5항에 있어서,

   상기 제3 층은 상기 제1 층으로부터 연장된 연장부인,

   전사 기판.
9. 제5항에 있어서,

   상기 제3층의 두께는 상기 돌출부의 두께보다 작은,

   전사 기판.
10. 제1항에 있어서,

    상기 제1 층 아래에 지지 부재;을 포함하고,

    상기 지지 부재와 상기 제1 층은 상이한 유기물을 포함하는,

    전사 기판.
11. 제10항에 있어서,

    상기 지지 부재는 플라스틱 재질을 포함하고,

    상기 제1 층 및 상기 제2 층은 실리콘 재질을 포함하는,

    전사 기판.
12. 제1항에 있어서,

    상기 제1 층 아래에 제4 층;을 포함하고,

    상기 제1 층, 상기 제2 층 및 상기 제4 층은 동일한 유기물을 포함하고,

    상기 제4 층의 경화제의 함유량은 상기 제1 층의 경화제의 함유량보다 큰,

    전사 기판.
13. 제12항에 있어서,

    상기 제4 층의 경화제의 함유량은 상기 제2 층의 경화제의 함유량 대비 적어도 2배 이상 큰,

    전사 기판.
14. 제1항에 있어서,

    상기 제1 층은 면적은 상기 제2 층의 면적보다 크고,

    상기 제1 층의 상면의 가장 자리 영역에 상기 제2 층의 외측 둘레를 따라 제2 리세스;를 포함하는,

    전사 기판.

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