WO2015130082A1 - 디스플레이 백플레인 및 이의 제조 방법 - Google Patents

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WO2015130082A1
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tft
thin film
ltps
oxide
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김태환
조남욱
김형수
이재면
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엘지디스플레이 주식회사
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    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Definitions

  • the present invention relates to thin film transistor (TFT) backplanes for display devices, and more particularly to TFT backplanes that enable more efficient operation in terms of power and methods of manufacturing such TFT backplanes.
  • TFT thin film transistor
  • FPDs Flat panel displays
  • LCDs liquid crystal displays
  • PDPs plasma display panels
  • OLEDs organic light emitting diodes
  • the pixels in the FPD are arranged in a matrix and produce light (luminescence) when electrical activation is made from a thin-film-transistor (TFT) array, referred to as a TFT backplane.
  • TFT backplanes play an important role in FPD in that they function as a series of switches to control the current flowing into each independent pixel.
  • TFT backplanes which have been recently researched and developed can be classified into two types, one of which is a TFT backplane using TFTs having an amorphous silicon (a-Si) active layer, and the other is polycrystalline. It is a TFT backplane using TFTs having a polycrystalline silicon (poly-Si) active layer.
  • TFTs with an a-Si active layer generally have a lower career mobility [mu] than TFTs with a poly-Si active layer. Therefore, there has been a difficulty in manufacturing a high speed driving circuit (for example, a pixel circuit, a gate driving integrated circuit, a data driving integrated circuit) for a display with a TFT backplane employing a-Si TFTs.
  • a high speed driving circuit for example, a pixel circuit, a gate driving integrated circuit, a data driving integrated circuit
  • the amorphous silicon layer may be a polycrystalline silicon active layer.
  • Materials resulting from this treatment are commonly referred to as low-temperature polycrystalline silicon (LTPS).
  • LTPS low-temperature polycrystalline silicon
  • the career mobility ⁇ of the LTPS TFT is 100 times higher (> 100 cm 2 / V ⁇ S) than the a-Si TFT.
  • the backplane LTPS TFTs have the disadvantage of having a variation in the threshold voltage Vth due to the grain boundary.
  • These non-uniform threshold voltages in the TFTs employed in the TFT backplane can cause display non-uniformity called "Mura". For this reason, display driving circuits implemented with LTPS TFTs often require complex compensation circuits, and as a result, there is a problem of increasing the manufacturing time and manufacturing cost of the display.
  • the backplane's a-Si TFT or LTPS TFT needs to be formed at low temperatures, however, lowering the temperature during the manufacturing process may reduce the TFT's performance. Because of the degradation, there was a limit to applying such TFTs to the flexible display.
  • the oxide TFT has a higher mobility (> 10 cm 2 / V ⁇ s) and lower process temperature ( ⁇ 250 ° C.) compared to a-Si TFT, so it is a material that can replace a silicon-based TFT. I am getting it.
  • the oxide TFT is spotlighted as a new display TFT backplane that can achieve low cost and high efficiency.
  • TFT backplane In order to produce a stable and high yield TFT backplane employing oxide TFTs, it is necessary to optimize TFT design, dielectric and passivation materials, oxide film deposition uniformity, annealing conditions and the like. And, in order to precisely control the operating characteristics of the above-described TFT, such as the threshold voltage, it is also necessary to minimize variations in the manufacturing process. For example, applying an etch-stopper type oxide TFT improves reliability, but may cause high parasitic capacitance and complicate the manufacturing process. The etch-stopper type also limits the minimum length of the TFT channel, affecting the aperture ratio of the pixels of the display or the overall size of the display backplane. As such, there have been considerable difficulties in designing the driving circuit for the display because of the above-mentioned problems.
  • the inventors of the present invention have recognized that there is a limit to the conventional TFT backplane employing only one type of TFT as the TFT constituting the TFT backplane.
  • FPD is widely applied in devices requiring multi-purpose pixel driving methods
  • various types of TFTs on a substrate to a TFT backplane it is possible to provide a display having high resolution and low power consumption.
  • an organic light emitting display device is a composite thin film transistor and a composite thin film transistor having an LTPS thin film transistor and an oxide semiconductor thin film transistor disposed on the LTPS thin film transistor;
  • the organic light emitting diode is electrically connected, and the LTPS thin film transistor and the oxide semiconductor thin film transistor are connected to the same gate line.
  • the gate electrode of the LTPS thin film transistor may be configured to also function as the gate electrode of the oxide semiconductor thin film transistor.
  • the source electrode of the LTPS thin film transistor is configured to also function as the source electrode of the oxide semiconductor thin film transistor
  • the drain electrode of the LTPS thin film transistor is also configured to function as the drain electrode of the oxide semiconductor thin film transistor Can be.
  • the gate electrode of the LTPS thin film transistor is disposed on the active layer of the LTPS thin film transistor, the active layer of the oxide semiconductor thin film transistor is disposed on the gate electrode of the LTPS thin film transistor, The source electrode and the drain electrode may contact the active layer of the LTPS thin film transistor and the active layer of the oxide semiconductor thin film transistor.
  • the active layer of the LTPS thin film transistor may overlap the active layer of the oxide semiconductor thin film transistor.
  • the LTPS thin film transistor and the LTPS thin film transistor may be disposed such that the channel region of the oxide semiconductor thin film transistor and the channel region of the LTPS thin film transistor overlap each other.
  • the area of the region where the active layer and the gate electrode overlap the oxide semiconductor thin film transistor is different from the area of the region where the active layer and the gate electrode overlap the LTPS thin film transistor,
  • the length of the region in which the active layer and the gate electrode overlap may be equal to the length of the region in which the active layer and the gate electrode overlap in the LTPS thin film transistor.
  • the oxide semiconductor thin film transistor may be an n-type thin film transistor, and the LTPS thin film transistor may be a p-type thin film transistor.
  • the composite thin film transistor can be configured to operate as a driving thin film transistor.
  • the gate electrode of the LTPS thin film transistor may be configured to shield at least the channel region of the active layer of the oxide semiconductor thin film transistor.
  • the organic light emitting display device may further include a hydrogen blocking layer disposed under the active layer of the oxide semiconductor thin film transistor to block hydrogen.
  • FIG. 1 is a schematic diagram illustrating a display having an active area and a non-display area.
  • FIG. 2 is a schematic diagram showing a display having pixel circuits in an active region formed of oxide TFTs, and a driving circuit in a non-display area formed of LTPS TFTs.
  • 3A, 3B and 3C are each a circuit diagram of each pixel according to other embodiments of the present invention.
  • 4A is a timing diagram illustrating the operation of the pixel circuits of FIGS. 3A to 3C.
  • 4B is a detailed view illustrating the operation of the pixel circuits of FIGS. 3A to 3C.
  • 5A is a schematic circuit diagram of an exemplary drive circuit.
  • 5B is a schematic circuit diagram of an exemplary pixel circuit.
  • FIG. 5C is a timing diagram illustrating an exemplary operation of the pixel circuit shown in FIG. 5B.
  • 5D shows the size reduction of the drive circuit in the non-display area of the TFT backplane as the inverter circuit is removed.
  • 6A and 6B are schematic circuit diagrams of exemplary pixel circuits, and timing diagrams showing operation of pixel circuits.
  • FIG. 7 is a schematic circuit diagram of an exemplary pixel circuit and a graph set showing characteristics of the pixel circuit.
  • FIG. 8 is a schematic circuit diagram of example inverter circuits.
  • FIG. 9 is a schematic diagram of an exemplary thin film transistor structure.
  • FIG. 10 is a schematic circuit diagram illustrating an organic light emitting display device having a composite thin film transistor according to an embodiment of the present invention.
  • FIG. 11 is a schematic plan view for describing a composite thin film transistor according to another exemplary embodiment of the present invention.
  • FIG. 12 is a schematic circuit diagram illustrating an organic light emitting display device having a composite thin film transistor according to another embodiment of the present invention.
  • FIG. 13 is a diagram illustrating an exemplary display mode of a display herein.
  • FIG. 14 is a timing diagram illustrating exemplary operation of the display disclosed herein in the normal mode of operation.
  • 15 is a timing diagram illustrating exemplary operation of the display disclosed herein in a low refresh rate mode.
  • 16 is a schematic circuit diagram of an exemplary inverter circuit.
  • the polycrystalline silicon active layer of the LTPS TFT has a higher career mobility than the oxide TFT. Higher career mobility means that the TFT can be made smaller with the same performance.
  • the manufacturing process of LTPS TFTs is considerably suitable for TFTs of co-planar structures, which unnecessarily provide lower capacitance than the etch-stop structures commonly used for oxide TFTs.
  • power consumption may increase due to the high off current of the LTPS TFTs, and display quality problems may also appear due to initial threshold voltage variations between the TFTs of the backplane. .
  • oxide TFTs have the advantage of increasing the initial threshold voltage and the size of the TFT backplane, which are more reliable than LTPS TFTs.
  • the oxide TFT backplane can be driven at lower power during normal operation of the display.
  • the oxide TFT can drive the circuit at a low refresh rate to further reduce the power of the display. Because of the advantages of being able to manufacture TFT backplanes with a larger area, simpler and lower cost manufacturing processes, it may be desirable to select oxide TFTs over LTPS TFTs for some of the TFT backplanes.
  • the semiconductor of the oxide TFT can be made of various metal oxides.
  • Indium tin gallium zinc oxide (InSnGaZnO) based materials which are quaternary metal oxides
  • indium gallium zinc oxide (InGaZnO) based materials which are ternary metal oxides
  • indium tin zinc oxide (InSnZnO) based materials and indium Aluminum Zinc Oxide (InAlZnO) based material
  • Indium Hafnium Zinc Oxide (InHfZnO) based material Tin Gallium Zinc Oxide (SnGaZnO) based material, Aluminum Gallium Zinc Oxide (AlGaZnO) based material, Tin Aluminum Zinc Oxide (SnAlZnO) based material, 2 Indium zinc oxide (InZnO) based material, tin aluminum zinc oxide (SnZnO) based material, aluminum zinc oxide (AlZnO) based material, zinc magnesium oxide (ZnMg
  • a TFT backplane for display is implemented using at least two different types of TFTs.
  • at least two different types of TFTs are formed on a single substrate to implement a circuit for operating the display.
  • one or more of the driving circuits in the non-display area of the TFT substrate are implemented with a specific type of TFT (eg, LTPS TFT), and the pixel circuit in the active area (ie, display area) of the TFT substrate is different. It can be implemented in the form of TFT (for example, oxide TFT).
  • the pixel circuit in the active region and / or any other circuit formed in the non-display region of the TFT substrate may be implemented with at least two different types of TFTs.
  • At least one TFT (eg, driving TFT) included in the pixel circuit is a first type TFT (eg, LTPS TFT), and at least one other TFT (eg, included in such pixel circuit)
  • the switching TFT may be formed of a second type TFT (for example, an oxide TFT).
  • the circuit formed in the non-display area of the TFT substrate may include at least two different types of TFTs.
  • the shape of the TFT employed in part of the circuit in the non-display area and part of the pixel circuit can be variously changed according to the requirements in the display 100.
  • FIG. 1 illustrates an exemplary flat panel display (FPD) 100 in accordance with one embodiment of the present disclosure.
  • the display 100 may be implemented with a self-emitting organic light-emitting diode (OLED) or liquid crystal (LC) material. While the embodiments herein are described with reference to an OLED display, it should be understood that the embodiments herein may be implemented with an LCD display.
  • OLED organic light-emitting diode
  • LC liquid crystal
  • the display 100 may be defined as an active area (ie, a display area) and an inactive area (ie, a non-display area).
  • a display area a plurality of display pixels are arranged in a matrix.
  • Each of the display pixels is associated with a pixel circuit implemented with one or more thin-film-transistors (TFTs) and capacitors configured to receive various signals from the driving circuits.
  • TFTs for implementing pixel circuits may be formed on various types of substrates, such as glass substrates, plastic substrates or other suitable substrates, which may be referred to as TFT substrates or TFT backplane 110.
  • Circuits and components may work together to provide signals and / or voltage to pixel circuits in a display area.
  • Circuits and components that may be required to drive the display 100 are not limited, and may include, but are not limited to, a system (SYS), a timing controller (TC), a data driver (DD), and a gate driver.
  • SYS system
  • TC timing controller
  • DD data driver
  • GD gate driver
  • Circuits and components necessary for the operation of the display may vary depending on the type of display 100 (eg, OLED, LCD, etc.).
  • Display D-IC uses chip-on-glass (COG) technology, or tape-carrier-package (TCP) or chip-on-film (COF) technology. It may be mounted on an interface (not shown) in the non-display area of the TFT substrate 110.
  • COG chip-on-glass
  • TCP tape-carrier-package
  • COF chip-on-film
  • the display D-IC may include various other circuits that perform different functions in the operation of the display 100.
  • the display D-IC may include volatile and nonvolatile memory circuits, storage circuits such as solid state drives (SSDs), hard drives and other memories, and storage circuitry.
  • the display D-IC may also include a processor, such as processing circuitry within a microprocessor or other processor. Examples of integrated circuits that may be included in a display D-IC include microprocessors, digital signal processors (DSPs), power management units, baseband processors, microcontrollers, and application-specific integrated circuits. ), Circuits for controlling voice and / or video information, and other control circuitry.
  • Some driving circuits may be formed on a separate substrate and connected to the TFT substrate 110 to transmit signals to display pixels.
  • at least one of various driving circuits for providing a signal and / or voltage to the pixel circuits is formed in one or more inactive regions (ie, non-display regions) of the TFT substrate 110. It is implemented by TFT.
  • one or more gate drivers (GDs) on the TFT substrate 110 may be formed using the gate-in-panel (GIP) technology as shown in FIG. It may be disposed in the non-display area.
  • the number of gate drivers GD on the TFT substrate 110 is not particularly limited. For example, one or a plurality of gate drivers may be disposed in the non-display area of the TFT substrate 110.
  • a data driver may be integrated into a display D-IC mounted to a TFT using COG, TCP or COF
  • the data driver (DD) or data driver At least a portion of the DD may be implemented with TFTs manufactured in the non-display area of the TFT backplane 110 in a manner similar to the gate driver GD (ie, GIP technology).
  • the data driver DD may include one or more source driver ICs, buffers and multiplexers that may be implemented directly on the TFT backplane 110.
  • the circuits that can be manufactured with the TFT in the non-display area of the TFT substrate 110 are not particularly limited. Any circuits for operating the display 100 can be manufactured in the non-display area of the TFT substrate 110 as long as the circuits can be implemented by the TFT on the TFT substrate 110. Depending on the type of display 100 and its driving method, additional circuits, such as an emission driver (ED), an inverter, a multiplexer, a de-multiplexer, etc., may be used to drive the display 100, These circuits can be implemented with TFTs manufactured in the non-display area of the TFT substrate 110.
  • ED emission driver
  • inverter such as a multiplexer, a de-multiplexer, etc.
  • the system SYS may be configured to supply the vertical synchronization signal, the horizontal synchronization signal, the clock signal and the image data to suitable circuits through the transmitter of the graphics controller.
  • the clock signal from the system SYS and the vertical / horizontal synchronization signal are provided to the timing controller TC.
  • image data from the system SYS is provided to the timing controller TC.
  • the timing controller TC receives a horizontal synchronization signal, a vertical synchronization signal, a data enable signal, a clock signal, and image data from an interface circuit (not shown).
  • the vertical synchronization signal indicates the time required for displaying one frame of image.
  • the horizontal synchronization signal indicates the time required to display one horizontal line of the image, that is, one pixel line. Accordingly, the horizontal synchronization signal includes the same number of pulses as the number of pixels included in one pixel line.
  • the data enable signal indicates a section in which valid image data is located.
  • the timing controller provides a gate control signal GCS to the gate driver GD, and provides a data control signal DCS to the data driver DD.
  • the gate control signal GCS applied to the gate driver GD includes a gate start pulse signal GSP, a gate shift clock signal GSC, and a gate output enable. Signal (GOE) and the like.
  • the gate start pulse signal GSP is a signal for timing control of the first gate signal of the gate driver GD
  • the gate shift clock signal GSC is a signal for outputting and sequentially shifting the gate start pulse signal GSP.
  • the gate output enable signal GOE is a signal for controlling the output timing of the gate driver GD.
  • the timing controller TC rearranges the image data so that the image data provided from the interface and having predetermined bits can be provided to the data driver DD.
  • the timing controller TC may supply digital data corresponding to text, graphics, video, or other images to be displayed on the display 100 to the data driver DD.
  • the data driver DD may convert data received from the timing controller TC into signals for controlling display pixels.
  • the data control signal DCS provided to the data driver DD includes a source sampling clock signal SSC, a source output enable signal SOE, a source start pulse signal SSP, and the like. It may include.
  • the source sampling clock signal SSC determines a driving frequency of the data driver DD and is used as a sampling clock for latching image data by the data driver DD.
  • the source output enable signal SOE is used to transmit image data latched by the source sampling clock signal SSC to the appropriate pixels.
  • the source start pulse signal SSP is a signal indicating the start of sampling or latching of image data during one horizontal period.
  • the data control signal DCS may also include a polarity inversion signal for inverting the polarity of the data voltage Vdata from the data driver DD.
  • the timing controller TC may be used to execute various software for operating the display 100.
  • the timing controller may be configured to execute code associated with displaying images (eg, text, photos, video, etc.) on the display 100, and the timing controller TC may be a test software ( For example, code used during a manufacturing process to support the correlation between display 100 and test equipment).
  • the timing controller TC may code that enables the timing controller TC to adjust the operation settings (e.g., to store calibration data or other settings of a control in a control network such as non-volatile storage). It can be configured to execute.
  • the timing controller TC is configured to adjust the frame rate of at least a portion of the display area 100.
  • the timing controller TC is adapted to provide a data driver DD and / or a gate driver so that the frequency of signals (eg, scan signal, light emitting signal, data signal) provided to the pixel circuits in the display area is adjusted.
  • a switching circuit coupled to (GD) may provide a low refresh rate signal (LRR).
  • the output of the LRR signal can be controlled by the system SYS.
  • the system SYS can be configured to analyze the image data and control the state of the LRR signal to suitable drive circuits.
  • the image data provided to the system SYS may include various data that may be used by the system SYS to generate the LRR signal.
  • Information that can be provided to the system SYS is not limited, but information indicating the type of image data, information indicating the size and position of the image content to be applied at the adjusted frame rate, and information indicating the appropriate frame rate. It includes.
  • the output of the low refresh rate signal LLR from the timing controller TC may be triggered in various other ways.
  • a device that provides a particular mode in which the display 100 can display image content at a low frame rate eg, a mode of displaying time on a screen, a mode of displaying a static user interface, etc.
  • the low refresh rate signal RLR can be set high when the device enters this mode.
  • the low refresh rate signal LLR is set low again. Triggering of the low frame rate mode may be controlled by software implemented in the system SYS or the timing controller TC.
  • the low refresh rate signal LLR may be triggered through a user command delivered via a touch interface and / or a physical button.
  • the data driver DD receives digital image data from the timing controller TC.
  • the data driver DD may be configured to convert the digital image data into a gamma correction voltage to generate the data voltage Vdata in response to the data control signal DCS from the timing controller TC.
  • the data driver DD may supply the data voltage Vdata to the data line DL of the display 100 in synchronization with the gate control signal GCS from the gate driver GD.
  • the data driver DD outputs the data voltage Vdata at a limited frequency rate in response to the low refresh rate signal LRR from the timing controller TC. Can be configured.
  • the gate driver GD controls on / off of the TFTs in the pixels in response to the gate control signal GCS input from the timing controller TC, and the data voltage Vdata applied from the data driver DD is suitable.
  • the gate driver GD sequentially outputs gate signals (eg, scan signals and emission signals), and sequentially applies gate signals to the gate line GL.
  • the gate signals are provided on the gate line GL
  • the data voltage Vdata is transferred to the sub pixels R, G, and B (or W, R, G, and B) of the pixel circuits connected to the specific gate line GL.
  • the gate driver DD performs a gate signal on certain gate lines in response to receiving the low refresh rate signal LRR from the timing controller TC. Can be configured to temporarily stop transmitting them.
  • the data lines DL and the gate lines GL of the exemplary display 100 may cross each other in the active area, and each of the pixel circuits crosses the points where the data line DL and the gate line GL cross. It can be formed from.
  • the pixels may be formed of liquid crystal display (LCD) components, organic light emitting element (OLED) components, or other suitable display pixel structures. Therefore, the configuration of the TFTs and capacitors that implement the pixel circuit may vary depending on the type of display component as well as the driving method for activating the pixel.
  • Each of the pixels may include a red subpixel R for displaying red, a green subpixel G for displaying green, and a blue subpixel B for displaying blue. It should be noted that the arrangement of sub pixels in the active region is not particularly limited. Furthermore, in some embodiments, at least some of the pixels in the display 100 may employ white pixels or white sub pixels as shown in FIG. 1.
  • each pixel of the display 100 may include at least one switching TFT, a driving TFT, an organic light emitting element, and at least one capacitor.
  • Each pixel is via switching TFTs such that each pixel receives a data voltage Vdata from the data driver DD via the data line DL and receives gate signals from the gate driver GD via the gate line GL. It may be connected to the data line DL and the gate line GL.
  • the display 100 may include a light emitting driver ED (which may be part of the gate driver GD), which provides a light emitting signal EM to each of the pixels.
  • Each pixel emits light in accordance with the current flowing to the organic light emitting element controlled by the switching TFT and the driving TFT.
  • the display 100 may be implemented as a bottom light emitting structure, a top light emitting structure, or a dual light emitting (ie, top and bottom) structure.
  • the OLED pixels of the display are difficult to drive uniformly.
  • the fact that the OLED pixels of the display are difficult to drive uniformly is because (1) the current-dependent luminance of the OLED, (2) the large TFT with high gate-to-drain capacitance (Cgd) and gate-to-source capacitance (Cgs).
  • Dimensions and (3) affect the threshold voltage and mobility deviations of the TFTs in the pixel circuit.
  • the career mobility and size of the TFT are generally proportional, the number and size of the TFTs are limited depending on the size of the pixel area.
  • the mobility of the TFTs can be limited by the space available to the driver circuits and / or pixel circuits on the TFT backplane. It is not easy to solve these problems with a TFT backplane using only a single type of TFT.
  • FIG. 2 is a schematic diagram of an exemplary display employing two different types of TFTs on the same TFT backplane 110 according to one embodiment.
  • the pixel circuits are implemented with oxide TFTs, while the drive circuits formed in the non-display area (ie, gate driver GD) are implemented with LTPS TFTs.
  • other driving circuits such as buffers, (de) multiplexers, source driver, switch circuits, may be implemented with LTPS TFTs within the non-display area of the TFT backplane 110.
  • the advantages of both the oxide TFT and the LTPS TFT can be combined.
  • the initial threshold voltage Vth and mobility deviations of the LTPS TFT occur due to grain size and boundary deviations.
  • the initial threshold voltage Vth of the oxide TFTs may be substantially uniform within the TFT backplane 110.
  • pixel circuits implemented with oxide TFTs can significantly reduce the pixel-to-pixel threshold voltage deviation problem seen in LTPS TFT-based backplanes even in large-area TFT backplanes.
  • the gate driver GD implemented with LTPS TFTs
  • signals can be provided to the pixel circuits at a higher clock speed than when the driving circuits are implemented with oxide TFTs.
  • the area of the TFT backplane on which the driving circuits are disposed may be small enough.
  • the efficient use of space in the TFT substrate is another advantage of the TFT backplane 110 using the oxide TFT implemented by the pixel circuit and the LTPS TFT implemented by the drive circuits.
  • the size of the individual oxide TFTs is larger than that of the LTPS TFTs, the uniform threshold voltage of the oxide TFTs in the active region eliminates the complicated compensation circuitry often required in LTPS TFTs implemented in pixel circuits.
  • the compensation circuit can be eliminated, the design of the pixel circuits can be simplified, and the size of the pixel can be reduced.
  • the size of the capacitor that needs to be formed in each pixel can be reduced due to the low current leakage characteristic of the oxide TFT. Reducing the number of TFTs and the size of capacitors can reduce the overall size of the pixel circuit. Accordingly, since a high resolution display can be provided even in a limited space, it can be usefully used in recent displays such as an ultra high definition (HD) display.
  • HD ultra high definition
  • the size of the light transmissive region within the pixel which can be very important in a transparent display, can be increased.
  • the reduction in the number of TFTs and the size of the capacitor means that the portion where external light is reflected in the pixel is reduced, and the display quality can be improved due to the TFT backplane design.
  • the non-display area of the TFT backplane 110 is often covered by masking (eg, bezel) around the display 100. It may be desirable to minimize such non-display areas of the TFT backplane 110.
  • the size of the non-display area may be minimized by minimizing circuit complexity (eg, the number of transistors) in the gate driver GD.
  • the mobility ⁇ of the LTPS TFT is several times higher than that of the oxide TFT. Accordingly, the LTPS TFT is superior in performance to the oxide TFT even when manufactured several times smaller than the oxide TFT.
  • the relatively smaller size of the LTPS TFT provides a drive circuit condensed in the non-display area of the TFT backplane 110, reducing the portion of the display 100 that needs to be covered by the bezel.
  • the LTPS TFT since the LTPS TFT has a low on-resistance, more power-efficient operation becomes possible than when the entire TFT backplane is formed of an oxide TFT.
  • the LTPS TFT When manufacturing the LTPS TFT, hydrogenation of the polysilicon semiconductor layer can be performed.
  • oxide semiconductor layers such as In—Ga—Zn oxide semiconductor layers, may be negatively affected by hydrogen. Changes in TFT characteristics after formation of the TFT backplane can cause various problems. Nevertheless, in the TFT backplane design of this embodiment, since the area of the TFT substrate including the LTPS TFT and the area including the oxide TFT are separated, a thick barrier layer is not required and both types of TFTs are simplified on the same substrate. It can be manufactured easily.
  • more sophisticated optimization of the display is achieved by implementing pixel circuits having various types of TFTs. That is, the individual TFT type in the pixel circuit is carefully determined based on its function, operating conditions and various other requirements in the pixel circuit.
  • each pixel of the display 100 includes an OLED, and a driving TFT DT, first to third switching TFTs S1 to S3, and first and second capacitors CS1 and CS2.
  • Each pixel circuit 300A is included. This configuration may be referred to herein as a 4T2C pixel circuit.
  • the exemplary pixel circuit 300A includes a plurality of sections divided according to a plurality of gate signals supplied to the pixel circuit 300A, that is, an initialization section t1, a sampling section t2, a programming section t3, It operates in the light emission period t4.
  • the first switching TFT S1 is turned on or turned off based on the state of the first scan signal SCAN1.
  • the operation of turning on the first switching TFT S1 connects the first node N1 and the data line DL, which are connected to the gate of the driving TFT DT.
  • the high level first scan signal SCAN1 is supplied to the first switching TFT S1 during the initialization period t1 and the sampling period t2 to turn on the first switching TFT S1.
  • the data line DL supplies the reference voltage Vref provided to the first node N1 through the first switching TFT S1.
  • the first switching TFT S1 provides the data voltage Vdata such that the switching TFT S1 supplies the data voltage Vdata to the first node N1. .
  • the second switching TFT S2 is turned on or off based on the state of the second scan signal SCAN2. During the initialization period t1, the second switching TFT S2 is turned on so that the initialization voltage Vinit is provided to the second node N2 connected to the source of the driving TFT DT.
  • the third switching TFT S3 is turned on or off based on the state of the light emission signal EM.
  • the third switching TFT S3 provides the voltage Vdd from the Vdd supply line to the drain of the driving TFT DT during the sampling period t2 and the light emission period t4.
  • the OLED has one terminal for receiving the high potential driving voltage Vdd and the other terminal for receiving the low potential driving voltage Vss.
  • the driving TFT DT is connected in series with the OLED between the Vdd driving line and the Vss supply line.
  • the driving TFT DT controls the amount of current in the OLED according to the voltage difference between the source and the gate of the driving TFT DT. In the light emitting period t4, the driving TFT DT supplies the driving current Ioled to the OLED.
  • the first capacitor CS1 is connected between the first node N1 and the second node N2.
  • the first capacitor CS1 stores the threshold voltage Vth of the driving TFT DT in the sampling period t2.
  • the second capacitor CS2 is connected between the Vdd supply line and the second node N2.
  • the second capacitor CS2 is connected in series with the first capacitor CS1 to reduce the capacitance ratio of the first capacitor CS1. Reducing the capacitance ratio of the first capacitor CS1 in the pixel circuit makes the use of the data voltage Vdata applied to the first node N1 more efficient during the programming period t3.
  • the second capacitor CS2 improves the luminance of the OLED with the same data voltage Vdata.
  • the second capacitor CS2 may be connected between the Vinit supply line and the second node N2.
  • the second capacitor CS2 may be connected between the Vss supply line and the second node N2 as shown in FIG. 3C.
  • the example operation shown in FIGS. 4A-4B can be applied to all of the example pixel circuits shown in FIGS. 3A-3C.
  • the first and second switching TFTs S1 and S2 are turned on in the initialization period t1.
  • the reference voltage Vref is supplied to the first node N1 through the first switching TFT S1.
  • the initial voltage Vinit is supplied to the second node N2. Accordingly, the pixel is initialized.
  • the first and third switching TFTs T1 and T3 are turned on.
  • the first node N1 maintains the reference voltage Vref.
  • a current flows toward a source in which the drain of the driving TFT DT is in a floating state by the high level voltage Vdd.
  • Vref-Vth the driving TFT DT is turned off.
  • Vth represents the threshold voltage of the driving TFT DT.
  • the first switching TFT S1 is turned on and the data voltage Vdata is supplied to the first node N1 through the first switching TFT S1. Accordingly, the voltage of the second node N2 changes to "Vref-Vth + C '(Vdata-Vref)" due to the coupling phenomenon in the pixel circuit. This results from the voltage distribution by the series connection of the first and second capacitors CS1 and CS2.
  • C represents "CS1 / (CS1 + CS2 + C'oled)".
  • C'oled refers to the capacitance of the OLED.
  • the third switching TFT S3 is turned on.
  • the high level voltage Vdd is applied to the drain of the driving TFT DT through the third switching TFT S3.
  • the driving TFT DT supplies the driving current.
  • the driving current supplied from the driving TFT DT to the OLED is expressed by the following formula: 1/2 * K (Vdata-Vref-C '(Vdata-Vref)) 2.
  • K represents a constant determined according to the mobility of the driving TFT DT and the parasitic capacitance of the driving TFT DT.
  • the third switching TFT S3 employed in the exemplary pixel circuits of Figs. 3A, 3B and 3C has a programming period t3 by the voltage Vdd from the Vdd supply line.
  • the driving TFT DT is suppressed to turn on.
  • the pixel circuit employs a capacitor CS1 and a capacitor CS2 that satisfy a capacitance magnitude that can provide a desired voltage holding ratio (eg, voltage holding ratio> 99%) for the pixel circuit.
  • This configuration reduces current leakage from the first switching TFT S1, so as to maintain a voltage at the gate of the driving TFT DT.
  • the stable voltage at the gate of the driving TFT DT enables more efficient use of the data voltage Vdata during the programming period t3.
  • the driving current of the OLED is not affected by the threshold voltages of the driving TFT DT and the high level voltage Vdd.
  • the above-described configuration of the pixel circuit compensates for the voltage drop of the high level voltage Vdd as well as the Vth difference between the driving TFTs in the pixels. This reduces unwanted display nonuniformity.
  • the mobility deviation of the driving TFT DT can be compensated by adjusting the rise time of the light emission signal EM, which transitions from the low state to the high state at the start point of the light emission period t4.
  • each of the TFTs on the substrate operate organically to control the light emitted from the OLED
  • each of the TFTs performs a different function as described above.
  • the TFTs implementing the pixel circuit have different operating conditions and requirements between each other in the pixel circuit.
  • devices integrated with a display may have various requirements, such as minimal visual quality (eg, light, uniformity), power efficiency, higher pixel density, size of non-display / active regions, and the like. Some requirements may be more important than others, depending on the type of device.
  • a TFT backplane employing oxide TFTs may only provide a minimal leakage current in the pixel circuits of FIGS. 3A-3C.
  • a permanent shift of the threshold voltage Vth may occur in the oxide TFTs.
  • the third switching TFT S3 operating based on the light emission signal EM is in the "on" state for a longer period than other TFTs in the pixel circuit. Under these operating conditions, the stability of the third switching TFT S3 can be degraded quickly.
  • the pixel circuit can be implemented with a combination of LTPS TFTs and oxide TFTs.
  • the LTPS TFT is used for the third switching TFT S3, and the oxide TFTs are used for other TFTs in the pixel circuit.
  • the third switching TFT S3 made of the LTPS TFT has less threshold voltage Vth shift caused by bias stress during operation, thereby enabling more accurate and stable control of the third switching TFT S3. do. Due to the excellent off-current characteristics of the oxide TFT, the first switching TFT S1 and the second switching TFT S2 connected with the capacitors CS1 and CS2 can minimize the leakage current in the pixel circuit. Therefore, the efficiency of the data voltage Vdata is improved in operating the pixel circuit.
  • the third switching TFT S3 may be an N-type LTPS TFT or a P-type LTPS TFT.
  • the gate driver GD needs an inverter circuit for providing a low voltage light emission signal to the third switching TFT S3.
  • 5A is a schematic diagram illustrating an exemplary inverter circuit 510 implemented with six TFTs. As shown in FIG. 5A, the number of TFTs implementing the driver circuits in the non-display area of the TFT backplane 110 can increase significantly. Accordingly, using an N-type LTPS TFT as the third switching TFT S3 may not be an optimal solution when there is a TFT backplane size limitation.
  • the need for the clock signal CLK to drive the inverter circuit 810 may further complicate the timing requirements of various other signals in the operation of the display 100. Furthermore, the added TFTs and clock signal may cause higher power consumption.
  • the P-type LTPS TFT may be used as the third switching TFT S3, and the N-type LTPS TFT is the first switching TFT S1 and the second switching TFT. (S2) and driving TFT (DT).
  • 5C is a timing diagram of operating the example pixel circuit 520 shown in FIG. 5B.
  • the third switching TFT S3 can be controlled by the high level light emitting signal, and the third switching TFT S3 is removed from the Vdd supply line during the light emitting period t4 in which the light emitting signal EM is in the low level state.
  • the voltage Vdd is provided to the drain of the driving TFT DT.
  • the inverter circuit 510 can be removed, the size of the driving circuits in the non-display area of the TFT backplane 110 can be reduced, as shown in FIG. 5D. Assuming that the inverter circuit is implemented with six LTPS TFTs as shown in Fig. 5A, by removing the inverter circuit 510, the non-display area of approximately 265 mu m can be reduced. Elimination of inverter circuit 510 also means elimination of clock signals, which allows for simpler and more power efficient driving.
  • LTPS TFTs and oxide TFTs are possible in the pixel circuit.
  • one or more TFTs and / or driving circuits e.g., gate driver GD, multiplexer, etc.
  • the TFTs may optionally be made of oxide TFTs to reduce leakage current.
  • the switching TFTs connected with the capacitors CS1 and / or CS2 may be made of an oxide TFT selectively to reduce leakage current.
  • the first switching TFT S1 and the second switching TFT S2 may be made of oxide TFTs
  • the driving TFT DT and the third switching TFT S3 may be made of LTPS TFTs.
  • P-type LTPS TFTs can be used in circuits that require inverted gate signals for operation.
  • FIG. 6A and 6B show a comparison of a pixel circuit entirely implemented with N-type oxide TFTs in exemplary 5T1C pixel circuits and another pixel circuit implemented with a combination of N-type oxide TFT and P-type LTPS TFTs. do.
  • switching TFTs having a gate electrode connected to the second scan line SCAN2 and the light emission signal line EM are mostly driven when driving the pixel circuit. Configured to be in an "on" state for a period of time. As described above, due to the influence by positive bias temperature stress, these switching TFTs can be affected so that a permanent Vth shift can occur.
  • TFTs can be made of P-type LTPS TFTs as shown in FIG. 6B to better tolerate bias stress during operation.
  • Many additional advantages can be achieved by using a combination of P-type LTPS TFTs and N-type oxide TFTs in a 5T1C pixel circuit, from simpler gate driver GD to lower leakage current and power consumption.
  • LTPS TFTs or oxide TFTs have been selectively used for specific TFTs in the circuit.
  • both the LTPS TFT and the oxide TFT can be used organically to improve the function of the TFT in the circuit.
  • the low mobility of the oxide TFTs compared to the LTPS TFTs
  • the low mobility of the oxide TFTs is useful for representing a wide range of gray levels at low luminance levels of OLEDs.
  • the high electron mobility of the LTPS TFTs helps to achieve high luminance levels when functioning as driving TFTs in the pixel circuit. Due to the higher electron mobility, LTPS TFTs are more sensitive to voltage changes, so precise voltage control is required to produce gray levels at high luminance levels.
  • the driving TFT in the pixel circuit is implemented with an oxide TFT and an LTPS TFT connected in parallel as shown in FIG.
  • the currents required for the LTPS-based driving TFT DT to represent the first gray level and the second gray level are denoted by I1 and I2, respectively.
  • the change amount of the data voltage Vdata for representing the second gray level in the first gray level is represented by ⁇ V1.
  • the gate of the oxide TFT and the gate of the LTPS TFT are connected with the same gate line.
  • the Vth of the LTPS TFT is configured such that the LTPS TFT is activated at a high luminance level (i.e., high Ioled) as shown in the graph B.
  • a high luminance level i.e., high Ioled
  • the LTPS TFTs are configured to be advantageous to express high gray levels.
  • the amount of change in the data voltage Vdata required to express the gray level difference at low luminance level i.e., low Ioled
  • the graph C the amount of change in the data voltage Vdata required to express the gray level difference at low luminance level (i.e., low Ioled) is gradually increased as shown by the graph C, thereby increasing the high luminance level and
  • the pixel electrode can be easily controlled in a wide gray level range at both low luminance levels.
  • the oxide TFT and the LTPS TFT which are used as driving thin film transistors and connected in parallel, are simultaneously driven with the driving voltage as they are connected to the same gate line. Accordingly, the characteristics of the oxide TFT are exhibited in the low luminance region among the driving current characteristics of the organic electroluminescent display, and the characteristics of the LTPS TFT are exhibited in the high luminance region, and the organic electroluminescent display can easily display the full gray scale.
  • the driving circuits implemented on the non-display area of the TFT backplane 110 may also be made of a combination of LTPS TFTs and oxide TFTs.
  • a combination of an oxide TFT and an LTPS TFT can be used as a drive circuit is an inverter circuit (e.g., an inverter circuit 510).
  • an inverter circuit e.g., an inverter circuit 510.
  • using only one type of TFT requires a considerable number of TFTs to implement the inverter circuit.
  • a combination of an N-type oxide TFT and a P-type LTPS TFT it is possible to implement an inverter circuit with only two TFTs.
  • the simplified inverter circuit 810 is particularly useful when the inverted light emission signal is used to control the N-type switching TFT (N-type oxide TFT or N-type LTPS TFT) of the pixel circuit.
  • N-type switching TFT N-type oxide TFT or N-type LTPS TFT
  • gate line R 14 k ⁇ , C 30 pF
  • the multiplexer connected to the data driver DD may be implemented with a plurality of N-type oxide TFTs and a plurality of P-type LTPS TFTs, where each pair of TFTs of each type is a gate line and a data line. Share it. N-type oxide TFTs and P-type LTPS TFTs will operate alternately based on the level of the signal from the gate line.
  • the data driver DD is configured to provide a suitable data voltage Vdata through the data line DL in accordance with the timing of the gate line signal such that the data voltage Vdata is supplied to the pair of suitable TFTs.
  • the number of data lines DL can be reduced in half.
  • the number of gate lines GL connected to the multiplexer may be reduced by half.
  • a bottom gate oxide TFT can be formed over the top gate LTPS TFT so that the gate electrode between the two TFTs is shared between the two TFTs.
  • An exemplary configuration of overlapping oxide TFTs and LTPS TFTs is shown in FIG. This structure reduces the size of the multiplexer in the non-display area of the TFT backplane, which can reduce the bezel size of the display.
  • the LTPS TFT 930 of the composite thin film transistor 900 includes an active layer 931, a gate electrode 932, a source electrode 933, and a drain electrode 934.
  • the active layer 931 of the LTPS TFT 930 is formed on the buffer layer 921 formed on the substrate 910, and the first insulating layer 922 on the active layer 931 of the LTPS TFT 930.
  • a gate electrode 932 of the LTPS TFT 930 is formed on the first insulating layer 922, and a second insulating layer 923 and the gate electrode 932 of the LTPS TFT 930 are formed on the first insulating layer 922.
  • the third insulating layer 924 is formed, and the source electrode 933 of the LTPS TFT 930 is formed through contact holes formed in the first insulating layer 922, the second insulating layer 923, and the third insulating layer 924. ) And the drain electrode 934 contact the active layer 931 of the LTPS TFT 930. Accordingly, the LTPS TFT 930 is a coplanar thin film transistor stacked from the substrate 910 in the order of the active layer 931, the gate electrode 932, and the source electrode 933 and the drain electrode 934.
  • the first insulating layer 922 functions as a gate insulating layer GI in the LTPS TFT 930, and the second insulating layer 923 and the third insulating layer 924 serve as an interlayer insulating layer in the LTPS TFT 930. ILD).
  • the active layer 931 of the LTPS TFT 930 may have a source region in contact with the source electrode 933, a drain region in contact with the drain electrode 934, and a channel, and may have a channel region between the source region and the drain region.
  • the source region and the drain region of the active layer 931 may be doped with n-type impurities or p-type impurities, and preferably, the LTPS TFT 930 may be a p-type thin film transistor.
  • the oxide TFT 940 of the composite thin film transistor 900 includes an active layer 941, a gate electrode 942, a source electrode 943, and a drain electrode 944.
  • the gate electrode 942 of the oxide TFT 940 is formed on the first insulating layer 922 formed on the substrate 910, and the second insulation is formed on the gate electrode 942 of the oxide TFT 940.
  • a layer 923 is formed, an active layer 941 of the oxide TFT 940 is formed on the second insulating layer 923, and a third insulating layer () is formed on the active layer 941 of the oxide TFT 940.
  • the oxide TFT 940 is a bottom gate structure thin film transistor stacked from the substrate 910 in the order of the gate electrode 942, the active layer 941, and the source electrode 943 and the drain electrode 944.
  • the oxide TFT 940 may be an n-type thin film transistor.
  • the second insulating layer 923 functions as a gate insulating layer GI in the oxide TFT 940, and the third insulating layer 924 functions as an etch stopper ES in the oxide TFT 940. . Therefore, there is an advantage that the second insulating layer 923 is used as the interlayer insulating layer in the LTPS TFT 930 and also as the gate insulating layer in the oxide TFT 940.
  • the active layer 941 of the oxide TFT 940 may be formed of an oxide semiconductor.
  • various metal oxides may be used.
  • an indium tin gallium zinc oxide (InSnGaZnO) -based material which is a quaternary metal oxide
  • an indium gallium zinc oxide which is a ternary metal oxide ( InGaZnO) based material
  • Indium Tin Zinc Oxide (InSnZnO) based material Indium Aluminum Zinc Oxide (InAlZnO) based material, Indium Hafnium Zinc Oxide (InHfZnO), Tin Gallium Zinc Oxide (SnGaZnO) based material, Aluminum Gallium Zinc Oxide (AlGaZnO) Based Material
  • Tin Aluminum Zinc Oxide (SnAlZnO) Based Material Indium Zinc Oxide (InZnO) Based Material, Binary Metal Oxide, Tin Zinc Oxide (SnZnO)
  • the LTPS TFT 930 and the oxide TFT 940 share a gate line.
  • the LTPS TFT 930 and the oxide TFT 940 share the same gate electrodes 932 and 942 branched from the same gate line, and the LTPS TFT 930 gate electrode 932 and the gate electrode of the oxide TFT 940 ( 942 is identical. That is, the gate electrode 932 of the LTPS TFT 930 also functions as the gate electrode 932 of the oxide TFT 940.
  • the LTPS TFT 930 and the oxide TFT 940 share the source electrodes 933 and 943 and the drain electrodes 934 and 944. That is, the source electrode 933 of the LTPS TFT 930 and the source electrode 943 of the oxide TFT 940 are the same, and the drain electrode 934 of the LTPS TFT 930 and the drain electrode of the oxide TFT 940 ( 944 is the same. Accordingly, the LTPS TFT 930 source electrode 933 also functions as a source electrode 943 of the oxide TFT 940, and the LTPS TFT 930 drain electrode 934 is a drain electrode 944 of the oxide TFT 940. It also functions as).
  • the composite thin film transistor 900 has a structure in which an LTPS TFT 930 and an oxide TFT 940 that share the same gate line are vertically double stacked to form two thin film transistors using the same gate signal. That is, as shown in FIG. 9, the composite thin film transistor 900 has a structure in which the LTPS TFT 930 and the oxide TFT 940 overlap, and the oxide TFT 940 is disposed on the LTPS TFT 930. .
  • the LTPS TFT 930 and the oxide TFT 940 may share not only the gate electrodes 932 and 142 but also the source electrodes 933 and 943 and the drain electrodes 934 and 944.
  • an active layer 931 of the LTPS TFT 930 is formed on the buffer layer 921, and a first insulating layer 922 is formed on the active layer 931 of the LTPS TFT 930.
  • a first insulating layer 922 is formed on the active layer 931 of the LTPS TFT 930.
  • the gate electrodes 932 and 942 of both the LTPS TFT 930 and the oxide TFT 940 are formed on the first insulating layer 922, and the LTPS TFT 930 and the oxide TFT 940 are formed.
  • the second insulating layer 923 is formed on the gate electrodes 932 and 942, the active layers 931 and 941 of the oxide TFT 940 are formed on the second insulating layer 923, and the oxide TFT 940 is formed.
  • a third insulating layer 924 is formed, and the source electrodes 933 and 943 and the drain electrodes 934 and 944 of both the LTPS TFT 930 and the oxide TFT 940 are formed on the third insulating layer 924. ) Is formed.
  • the double stacked structure of the composite thin film transistor 900 is characterized in that the channel region of the oxide TFT 940 and the channel region of the LTPS TFT 930 overlap each other. 9, the active layer 931 of the LTPS TFT 930, the active layer 941 of the oxide TFT 940, and the gate electrodes 932 and 942 of the LTPS TFT 930 and the oxide TFT 940 are formed. Overlaps.
  • the channel region of the thin film transistor may be defined as a region where the active layer and the gate electrode overlap.
  • the active layer 931 of the LTPS TFT 930 and the active layer 941 of the oxide TFT 940 overlap, and the active layer 931 of the LTPS TFT 930 and the active layer of the oxide TFT 940 ( Since the LTPS TFT 930 and the gate electrodes 932 and 942 of the oxide TFT 940 are disposed between 941, the channel region of the oxide TFT 940 and the channel region of the LTPS TFT 930 overlap each other. Further, the length L of the channel region of the oxide TFT 940 and the length L of the channel region of the LTPS TFT 930 are the same, and the width of the channel region of the oxide TFT 940 and the LTPS TFT 930 on the plane. The width of the channel region may be the same.
  • the composite thin film transistor 900 includes a structure in which the LTPS TFT 930 and the oxide TFT 940 are stacked in duplicate, so that the LTPS TFT 930 and the oxide TFT 940 may have gate lines.
  • the area required for forming the gate line and the gate electrodes 932 and 942 for forming the channel region of each thin film transistor can be minimized.
  • the LTPS TFT 930 is used as the p-type thin film transistor and the oxide TFT is used.
  • 940 may be used as an n-type thin film transistor. This is because after the p-type impurity doping for forming the LTPS TFT 930 into the p-type thin film transistor, the oxide TFT 940 can be formed as the n-type thin film transistor without additional doping. Therefore, there is an advantage that the inverter circuit which is a combination of the n-type thin film transistor and the p-type thin film transistor can be designed compactly.
  • the source electrode 943 of the oxide TFT 940 and the source electrode 933 of the LTPS TFT 930 may be electrically connected through the same contact hole, and may drain the oxide TFT 940.
  • the electrode 944 and the drain electrode 934 of the LTPS TFT 930 may be electrically connected through the same contact hole.
  • the active layer of the TFT is often covered by one or more passivation layers (e.g. buffer, GI1, ILD).
  • a passivation layer e.g. buffer, GI1, ILD
  • ILD interlayer insulating layer
  • SiNx silicon nitride
  • SiO 2 silicon oxide
  • This passivation layer can be used for hydrogenation of poly-silicon semiconductors during the fabrication of LTPS TFTs 930.
  • hydrogen ions tend to negatively shift the threshold voltage of the oxide semiconductor.
  • the oxide TFT 940 is very sensitive to the influence of hydrogen ions on the back channel side, which is particularly important in the manufacture of displays.
  • a passivation layer having a high hydrogen content may be used under the polysilicon semiconductor of the LTPS TFT 930, and the gate metal of the LTPS TFT 930 may be at least a channel portion of the oxide semiconductor layer. It can be configured to shield.
  • Passivation layers under the polysilicon semiconductor layer having a high hydrogen content can be used to hydrogenate the polysilicon semiconductor layer.
  • the passivation layers on top of the polysilicon semiconductor can be made of materials with low hydrogen content, such as SiO2.
  • the low hydrogen content passivation layer may be formed to have a thickness equal to or greater than the thickness of the passivation layer having a high hydrogen content.
  • a 2000 Angstrom SiO 2 layer is formed for a 2000 Angstrom SiNx layer.
  • the shielding metal may be provided in conjunction with Vref or Vdd such that the oxide semiconductor is not affected by the moving charges from the layers below the oxide semiconductor.
  • one or more metal oxide layers capable of blocking hydrogen may be formed between the passivation layer having a high hydrogen content and the oxide semiconductor layer.
  • This hydrogen blocking layer may be formed after hydrogenation of the polysilicon semiconductor layer, and the oxide semiconductor layer may be formed after formation of the hydrogen blocking layer.
  • FIG. 10 is a schematic circuit diagram illustrating an organic light emitting display device having a composite thin film transistor according to an embodiment of the present invention.
  • FIG. 3A illustrates a 2T1C structure in which a driving thin film transistor 1050, a thin film transistor, and one storage capacitor 1060 are used among the circuit structures of various organic EL displays 1000, an organic light emitting display device is shown.
  • the circuit structure of 1000 is not limited thereto.
  • the organic light emitting diode display 9000 includes a complex thin film transistor 900 formed in an element region and an organic light emitting element 1070 formed in an emission region. Since the composite thin film transistor 900 is substantially the same as the composite thin film transistor 900 illustrated in FIG. 9, a redundant description thereof will be omitted.
  • the composite thin film transistor 900 functions as a switching thin film transistor of the organic light emitting display device 9000.
  • the LTPS thin film transistor 930 and the oxide semiconductor thin film transistor 940 of the complex thin film transistor 900 share the same scan line, that is, the gate line, and receive a data voltage from the same data line. Both the LTPS thin film transistor 930 and the oxide semiconductor thin film transistor 940 of the composite thin film transistor 900 are electrically connected to the storage capacitor 1060 and the driving thin film transistor 1050.
  • the composite thin film transistor 1100 includes an LTPS thin film transistor 1130 and an oxide semiconductor thin film transistor 1140.
  • the composite thin film transistor 1100 illustrated in FIG. 5 is a source electrode 1133 of the LTPS thin film transistor 1130 and the source of the oxide semiconductor thin film transistor 1140 compared to the composite thin film transistor 900 illustrated in FIG. 9.
  • the electrode 1143 is separated, the drain electrode 1134 of the LTPS thin film transistor 1130 and the drain electrode 1144 of the oxide semiconductor thin film transistor 1140 are separated, and the LTPS thin film transistor 1130 and the oxide semiconductor thin film transistor ( Since the active layers 1131 and 1141 of the 1140 are substantially the same except that they have different shapes, duplicate descriptions are omitted.
  • the LTPS thin film transistor 1130 and the oxide semiconductor thin film transistor 1140 share a gate line.
  • the LTPS thin film transistor 1130 and the oxide semiconductor thin film transistor 1140 share the same gate electrodes 1132 and 1142 branched from the same gate line, and the gate electrode 1132 and the oxide semiconductor thin film transistor of the LTPS thin film transistor 1130
  • the gate electrode 1142 of 1140 is the same. That is, the gate electrode 1132 of the LTPS thin film transistor 1130 also functions as the gate electrode 1142 of the oxide semiconductor thin film transistor 1140.
  • Each of the source electrode 1133 and the drain electrode 1134 of the LTPS thin film transistor 1130 is electrically separated from each of the source electrode 1143 and the drain electrode 1144 of the oxide semiconductor thin film transistor 1140. Accordingly, the LTPS thin film transistor 1130 and the oxide semiconductor thin film transistor 1140 of the composite thin film transistor 1100 may function as separate thin film transistors.
  • a capacitor is formed using a distance between an active layer 1131 of the LTPS thin film transistor 1130 and an active layer 1141 of the oxide semiconductor thin film transistor 1140 overlapping each other. Can be formed. Accordingly, the distance between the active layer 1131 of the LTPS thin film transistor 1130 and the active layer 1141 of the oxide semiconductor thin film transistor 1140 in a range satisfying the conditions of Ion and Ioff of the organic light emitting display device 300A.
  • the size of the capacitance of the organic light emitting display device may be changed by adjusting. Although parasitic capacitance may occur in the channel region, such a capacitance component has an advantage that it can be used as a capacitance required for circuit configuration.
  • FIG. 12 an organic light emitting display device to which the complex thin film transistor 1100 according to another exemplary embodiment of the present invention is applied will be referred to together with FIG. 12.
  • FIG. 12 is a schematic circuit diagram illustrating an organic light emitting display device having a composite thin film transistor according to another embodiment of the present invention.
  • FIG. 12 only a switching thin film transistor and a reset thin film transistor are shown in a circuit structure of various organic light emitting display devices.
  • the LTPS thin film transistor 1130 and the oxide semiconductor thin film transistor 1140 of the complex thin film transistor 1100 share a gate line, but the source electrodes 1133 and 1143 and the drain electrodes 1134 and 1144 As used separately, the LTPS thin film transistor 1130 may function as a switching thin film transistor, and the oxide semiconductor thin film transistor 1140 may function as a reset thin film transistor. Therefore, in the organic light emitting diode display according to another exemplary embodiment, the pixel aperture ratio is improved and the area of the device region can be minimized.
  • the LTPS thin film transistor 1130 functions as a switching thin film transistor
  • the oxide semiconductor thin film transistor 1140 functions as a reset thin film transistor.
  • the LTPS thin film transistor 1130 functions as a reset thin film transistor.
  • the oxide semiconductor thin film transistor 1140 may function as a switching thin film transistor.
  • the frame rate of the display may be desirable to adjust the frame rate of the display based on the image content. Reducing the frame rate for at least a portion of the display can achieve power savings, one of the most significant issues in mobile devices.
  • the combined use of oxide TFTs and LTPS TFTs in the TFT backplane may enable this display.
  • FIG. 13 shows an example screen in which a portion of the display area may be provided by the display 100 driven at a low frame rate.
  • the display area is divided into two parts; Referring to FIG. 13, a low frame rate portion displaying relatively slowly changing image content (eg, current time) and a high frame rate portion displaying relatively fast changing image content (eg, a movie) This is shown.
  • the first portion of the display area which represents the current time in seconds, may be refreshed at only one frame per second.
  • the driver circuits sequentially signal (eg, scan) the pixel circuits in the display area so that the entire display operates at a fixed frame rate (eg, 60, 120, 240 Hz, etc.). Signal, data voltage, light emitting signal, etc.) at a predetermined frequency.
  • a display operating at 60 frames per second at least in theory, signals supplied to the pixel circuits in the first portion of the display area for at least 59 frames may be a waste of power.
  • the frequency of signals to pixel circuits provided from at least one of the driver circuits is controlled in accordance with the image content appearing on the display 100. This can be accomplished by adding switching circuits controllable by the low refresh rate signal LRR to the gate driver GD, the data driver DD or the gate driver GD and the data driver DD.
  • the data driver DD is configured to receive the low refresh rate signal LRR from the timing controller TC and to control the refresh rate of the image content. For example, if the image content is fast changing image content (e.g. video), the timing controller TC may send the data driver DD to the data driver DD to process the image data at a preset normal refresh rate. Provide a low refresh rate signal LRR in a predetermined state (eg, a low state). This means that the data voltage Vdata is output at the normal refresh rate. In other words, image data for each frame is processed for every frame interval. In this regard, the data driver DD maintains buffers of the data driver DD in the on state when the data driver DD operates in the normal refresh mode.
  • a predetermined state eg, a low state
  • the timing controller TC provides the data driver DD with a low refresh rate signal LRR in a predetermined state (for example, a high state). .
  • the data driver DD processes the image data at a lower refresh rate than the normal refresh rate.
  • the data driver DD may maintain the buffers of the data driver DD in the "on" state only for a specific frame period, and maintain the buffers in the "off" state for the remaining frame periods. By turning off the buffers in the data driver DD, the pixel circuits are updated with a new data voltage Vdata only every specific frame period, which can reduce the power consumption of the display.
  • FIG. 14 is a timing diagram illustrating exemplary operations of the timing controller TC, the data driver GD, and the data driver DD in the normal refresh mode.
  • the low refresh rate signal LRR from the timing controller TC is kept low so that the switching circuits coupled with the data driver DD are turned on.
  • the gate signals GS1 to GSj are sequentially output to the gate driver GD every frame period, and image data of each frame period FR1 to FR60 is processed by the data driver DD. Assuming that one frame is 16.6 ms in length, approximately 60 frames are processed per second, as shown from FIG. That is, the data driver DD performs a refresh operation at 60 Hz.
  • FIG. 15 is a diagram for describing operations of the timing controller TC, the gate driver GD, and the data driver DD in the low speed refresh mode.
  • the low refresh rate signal LLR from the timing controller TC is kept low for certain frame sections FR1, FR13, FR25, FR37 and FR49, and the remaining sections FR2 to FR12, FR14 to FR24, FR26 to FR36, FR38 to FR48 and FR50 to FR60).
  • the switching circuits coupled to the data driver DD may include the 2nd to 12th frame sections FR2 to FR12, the 14th to 24th frame sections FR14 to FR24, and the 26th to 36th frame sections FR26 to FR36), and are turned off by the low refresh rate signal LRR during the 38th to 48th frame periods FR38 to FR48 and the 50th to 60th frame periods FR50 to FR60.
  • Image data of the image frames D-FR1, D-FR13, D-FR25, D-FR37, and D-FR49 although the gate signals GS1 to GSj are sequentially output by the gate driver in every frame period. Only during the corresponding frame periods FR1, FR13, FR25, FR37 and FR49 of the 60 frame periods. Assuming that one frame is 16.6 ms in length, approximately five frames are processed per second, as shown in FIG. That is, the data driver DD performs a refresh operation at 5 Hz.
  • the remaining frame sections between two specific adjacent frame sections may correspond to a time corresponding to the remaining frame sections (eg, FR2 to FR12) between two specific adjacent frame sections (eg, 183.4 ms) is set to be greater than a time (eg 16.6 ms) corresponding to one particular frame period (eg FR1) of two particular adjacent frame intervals.
  • the low refresh rate signal LRR may be supplied to the switching circuits coupled with the data driver DD during a single frame period such that only a portion of the display is updated with the new data voltage Vdata.
  • the low refresh rate signal LRR may be provided to the switching circuits coupled to the data driver during the period of the frame in which the gate driver DD outputs the scan signals on the specific gate lines.
  • the low refresh rate signal LLR may be provided to switching circuits coupled with the data driver DD.
  • the pixel circuits connected to the gate lines GL10 to GL100 will not receive a new data voltage Vdata from the data driver DD during these selected frames.
  • the portion of the display area eg, the pixels connected to the gate lines GL10 to GL100
  • the low refresh rate signal RLR is provided to the switching circuits coupled with the gate driver GD.
  • the gate driver GD includes a plurality of stages forming a shift register, and may be coupled with some of the stages or each of the stages as shown in FIG. 16.
  • the switching circuit 1300 is configured so that at least one TFT receives the LRR signal to control the output of the gate signal to the corresponding pixel circuit.
  • the gate driver GD When the low refresh rate signal LLR is low, the gate driver GD operates at a preset normal refresh rate. That is, the switching circuits allow the gate signals from the gate driver GD to be provided on all gate lines [N] sequentially during each of the frames. However, when the low refresh rate signal LLR is high, the frequency of the gate signals from the gate driver GD may be limited on some or all gate lines.
  • the frequency of the gate start pulse signal and / or the frequency of the gate shift clock signal GSC decreases the frequency of the pixel circuits of the display to be updated with the new data voltage Vdata.
  • a switching circuit controllable by a low refresh rate signal (LRR) signal can be used to hold the gate start pulse signal for certain frames.
  • a switching circuit controllable by the low refresh rate signal LRR can be used to hold the gate shift clock signal GSC to create a delay between activation of each shift register.
  • the switching circuit may be configured to control the gate output enable signal GOE for each of the stages based on the low refresh rate signal LRR. For example, when the low refresh rate signal LLR is in a high state, the gate output enable signal GOE may be set such that the pixels are not loaded with the data voltage Vdata.
  • pixel circuits operating under the low refresh rate mode may not be loaded with a new data voltage Vdata during one or more frames.
  • the pixels not loaded with the data voltage Vdata may emit light based on the data voltage Vdata loaded in the previous frame to which the data voltage Vdata is supplied.
  • driving the display in the low refresh rate mode described above may not be feasible with a TFT backplane employing a single type of TFT.
  • the driving TFT DT in the pixel circuit must maintain a stable driving voltage for a period during which data is not processed by the driving data DD.
  • the driving voltage can be reduced by parasitic capacitance.
  • the oxide semiconductor has a good voltage holding ratio.
  • detection of Vth may take significantly longer for the oxide TFT (eg, 7 times as long as the LTPS TFT).
  • using the oxide TFT to implement the driving circuit in the non-display area can increase the bezel size. Therefore, implementing the entire driving circuit with the oxide TFT may not provide sufficient driving frequency during the normal refresh mode of the display 100.
  • driving the display using an adjustable refresh rate can be realized using a TFT backplane implemented with various types of combinations of oxide TFTs and LTPS TFTs.
  • the TFTs connected with the storage capacitor are made of an oxide semiconductor to minimize the leakage current from the capacitor when using the LTPS TFT as the driving TFT DT.
  • the first switching TFT S1 and the second switching TFT S2 may be formed of LTPS TFTs to minimize leakage currents from the storage capacitors C1 and C2.
  • the TFTs in the pixel circuit and / or the driver circuit turned on for an extended period of time for operating the display 100 may be made of LTPS TFTs.
  • the third switching transistor S3 controlled by the light emission signal EM may be formed of an LTPS TFT.
  • the LTPS TFT may be used as a TFT for implementing switching circuits coupled with the gate driver GD and / or the data driver DD.
  • the TFT to which the high state refresh rate signal LLR is applied may be made of an LTPS TFT (eg, TFT T5i in the switching circuit 1300).

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Abstract

유기 전계 발광 표시 장치가 제공된다. 유기 발광 표시 장치는 복합형 박막 트랜지스터 및 유기 발광 소자를 포함한다. 복합형 박막 트랜지스터는 LTPS 박막 트랜지스터 및 LTPS 박막 트랜지스터 상에 배치된 산화물 반도체 박막 트랜지스터를 갖는다. 유기 발광 소자는 복합형 박막 트랜지스터와 전기적으로 연결된다. LTPS 박막 트랜지스터와 산화물 반도체 박막 트랜지스터는 동일한 게이트 라인과 연결된다.

Description

디스플레이 백플레인 및 이의 제조 방법
본 발명은 디스플레이 디바이스용 박막 트랜지스터(TFT) 백플레인에 관한 것으로서, 보다 상세하게는 전력 면에서 보다 효율적인 동작을 가능하게 하는 TFT 백플레인 및 이러한 TFT 백플레인의 제조 방법에 관한 것이다.
모바일 폰, 타블렛, 노트북 컴퓨터, 텔레비전 및 모니터와 같은 다양한 전자 디바이스에 평면 패널 디스플레이(flat panel display; FPD)가 채용되었다. 예를 들어, FPD는 액정 디스플레이(liquid crystal display; LCD), 플라즈마 디스플레이 패널(plasma display panel; PDP), 유기 발광 다이오드(organic light emitting diode; OLED) 디스플레이뿐만 아니라 전기영동 디스플레이(electrophoretic display)를 포함한다.
일반적으로, FPD 내의 화소들은 매트릭스 형태로 배열되며, TFT 백플레인으로 지칭되는, 박막 트랜지스터(thin-film-transistor; TFT) 어레이로부터 전기적 활성화가 이루어지는 경우 빛(루미네선스)을 생성한다. TFT 백플레인은 각각의 독립적인 화소로 흐르는 전류를 제어하기 위한 일련의 스위치들로 기능한다는 점에서, FPD에서 중요한 역할을 담당한다. 근래까지 연구 개발되는 TFT 백플레인은 주요하게는 두 개 형태로 분류할 수 있는데, 그 중 하나는 비정질 실리콘(amorphous silicon; a-Si) 액티브층을 갖는 TFT들을 사용하는 TFT 백플레인이며, 다른 하나는 다결정 실리콘(polycrystalline silicon; poly-Si) 액티브층을 갖는 TFT들을 사용하는 TFT 백플레인이다.
a-Si 액티브층을 갖는 TFT는 일반적으로 poly-Si 액티브층을 갖는 TFT보다 낮은 커리어 이동도(μ)를 갖는다. 따라서, a-Si TFT들을 채용하는 TFT 백플레인으로 디스플레이용 고속 구동 회로(예를 들어, 화소 회로, 게이트 구동 집적 회로, 데이터 구동 집적 회로)를 제조하는데 어려움이 있었다.
비정질 실리콘층에 레이저 빔을 사용한 열-처리를 가하는 경우, 비정질 실리콘층은 다결정 실리콘 액티브층이 될 수 있다. 이러한 처리에 따른 재료는 통상적으로 저온 다결정 실리콘(low-temperature polycrystalline silicon; LTPS)으로 지칭된다. 일반적으로, LTPS TFT의 커리어 이동도(μ)는 a-Si TFT보다 100 배(>100 cm2/V·S)만큼 더 높다. 상당히 높은 커리어 이동도(μ)를 가지기는 하지만, 백플레인의 LTPS TFT는 그레인 바운더리(grain boundary)로 인해 임계 전압(Vth)에 편차를 갖는 단점이 있다. TFT 백플레인에 채용되는 TFT에서 이러한 불균일한 임계 전압들은 "무라"(Mura)로 지칭되는 표시 불균일성을 야기할 수 있다. 이러한 이유 때문에, LTPS TFT로 구현된 디스플레이 구동 회로는 종종 복잡한 보상 회로를 필요로 하며, 결과적으로 디스플레이의 제조 시간과 제조 비용을 상승시키는 문제점이 있다.
플렉서블(flexible) 디스플레이의 경우에, 얇은 플라스틱 또는 유리 기판의 열화를 방지하기 위하여, 백플레인의 a-Si TFT 또는 LTPS TFT는 저온 형성될 필요가 있다 그러나, 제조 공정 동안에 온도를 낮추는 것은 TFT의 성능을 저하시키기 때문에, 플렉서블 디스플레이에 위와 같은 TFT들을 적용하는데 한계가 있었다.
위와 같은 실리콘계 TFT의 문제점들로 인해, 다른 타입의 백플레인 기술, 이를 테면 금속 산화물 재료로 이루어진 액티브층을 갖는 TFT를 채용하는 백플레인 기술이 제안되었다. 특히, 산화물 TFT는 a-Si TFT와 비교하여 더 높은 이동도(> 10 cm2/V·s)와 더 낮은 공정 온도(< 250 ℃)를 가지기 때문에, 실리콘계 TFT를 대체할 수 있는 재료로 주목받고 있다. 산화물 TFT를 이용하는 경우, 더 낮은 누설 전류를 달성할 수 있고 유리 크기를 비교적 자유롭게 확장시킬 수 있기 때문에, 산화물 TFT는 저비용 고효율을 달성할 수 있는 새로운 디스플레이용 TFT 백플레인으로 각광받고 있다.
산화물 TFT들을 채용하는 TFT 백플레인을 안정적으로 그리고 높은 수율로 제조하기 위해서는, TFT 설계, 유전체 및 패시베이션 재료들, 산화물막 증착 균일성, 어닐링 조건들 등을 최적화할 필요가 있다. 그리고, 임계 전압과 같은, 앞서 설명된 TFT의 동작 특성들을 정밀하게 제어하기 위해서는, 제조 공정에서의 편차들을 최소화할 필요도 있다. 예를 들어, 에치-스토퍼(etch-stopper) 타입의 산화물 TFT를 적용하는 것은 신뢰성을 향상시키나, 높은 기생 커패시턴스를 야기하고, 제조 공정을 복잡하게 할 수 있다. 또한, 에치-스토퍼 타입은 TFT 채널의 최소 길이를 제한하여, 디스플레이의 화소들의 개구율 또는 디스플레이 백플레인의 전체적인 크기에 영향을 준다. 이처럼, 상술한 문제점들 때문에 디스플레이용 구동 회로를 설계하는데 상당한 어려움이 있었다.
상술한 문제점들과 관련하여, 본 발명의 발명자들은 TFT 백플레인을 구성하는 TFT로서, 오직 한 종류의 TFT를 채용하는 종래의 TFT 백플레인에 한계가 있다는 점을 인식하였다. 근래에 들어 다목적 화소 구동 방법들을 필요로 하는 소자에서 FPD가 널리 적용되고 있기 때문에, 산화물 TFT 및 LTPS TFT 같은 다양한 타입의 TFT들의 이점을 조합한 TFT 백플레인을 제공할 필요성이 있다. 특히, 기판 상에 다양한 형태의 TFT들을 TFT 백플레인에 적용하는 경우, 고해상도 및 낮은 전력 소비를 갖는 디스플레이를 제공할 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 유기 전계 발광 표시 장치는 LTPS 박막 트랜지스터 및 LTPS 박막 트랜지스터 상에 배치된 산화물 반도체 박막 트랜지스터를 갖는 복합형 박막 트랜지스터 및 복합형 박막 트랜지스터와 전기적으로 연결된 유기 발광 소자를 포함하고, LTPS 박막 트랜지스터와 산화물 반도체 박막 트랜지스터는 동일한 게이트 라인과 연결된다.
본 발명의 다른 특징에 따르면, LTPS 박막 트랜지스터의 게이트 전극은 산화물 반도체 박막 트랜지스터의 게이트 전극으로도 기능하도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, LTPS 박막 트랜지스터의 소스 전극은 산화물 반도체 박막 트랜지스터의 소스 전극으로도 기능하도록 구성되고, LTPS 박막 트랜지스터의 드레인 전극은 산화물 반도체 박막 트랜지스터의 드레인 전극으로도 기능하도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, LTPS 박막 트랜지스터의 게이트 전극은 LTPS 박막 트랜지스터의 액티브층 상에 배치되고, 산화물 반도체 박막 트랜지스터의 액티브층은 LTPS 박막 트랜지스터의 게이트 전극 상에 배치되고, LTPS 박막 트랜지스터의 소스 전극 및 드레인 전극은 LTPS 박막 트랜지스터의 액티브층 및 산화물 반도체 박막 트랜지스터의 액티브층과 접할 수 있다.
본 발명의 또 다른 특징에 따르면, LTPS 박막 트랜지스터의 액티브층은 산화물 반도체 박막 트랜지스터의 액티브층과 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 산화물 반도체 박막 트랜지스터의 채널 영역과 LTPS 박막 트랜지스터의 채널 영역이 서로 중첩되도록 LTPS 박막 트랜지스터와 LTPS 박막 트랜지스터가 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 산화물 반도체 박막 트랜지스터의 액티브층과 게이트 전극이 중첩되는 영역의 넓이는 LTPS 박막 트랜지스터의 액티브층과 게이트 전극이 중첩되는 영역의 넓이와 상이하고, 산화물 반도체 박막 트랜지스터의 액티브층과 게이트 전극이 중첩되는 영역의 길이는 LTPS 박막 트랜지스터의 액티브층과 게이트 전극이 중첩되는 영역의 길이와 동일할 수 있다.
본 발명의 또 다른 특징에 따르면, 산화물 반도체 박막 트랜지스터는 n-타입 박막 트랜지스터이고, LTPS 박막 트랜지스터는 p-타입 박막 트랜지스터일 수 있다.
본 발명의 또 다른 특징에 따르면, 복합형 박막 트랜지스터는 구동 박막 트랜지스터로 동작하도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, LTPS 박막 트랜지스터의 게이트 전극은 산화물 반도체 박막 트랜지스터의 액티브층의 적어도 채널 영역을 차폐하도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 유기 전계 발광 표시 장치는 수소를 차단하도록 산화물 반도체 박막 트랜지스터의 액티브층 하에 배치된 수소 차단층을 더 포함할 수 있다.
본 명세서에 개시된 실시예들은 전술한 배경기술 및 요약서에 제공된 임의의 표현 또는 함축된 이론에 의해서 한정되거나 제한되지 않는다는 점에 대해 유의해야 한다. 이하의 상세한 설명은 단순히 예시적이며, 본 발명의 적용 및 사용 또는 실시예들을 제한하려는 의도가 아님을 이해하여야 한다. 이하에서는, 예시적인 실시예들이 첨부된 도면들을 참고하여 상세하게 설명될 것이다.
도 1은 액티브 영역 및 비표시 영역을 갖는 디스플레이를 도시하는 개략적인 도면이다.
도 2는 산화물 TFT들로 형성되는 액티브 영역 내의 화소 회로들, 및 LTPS TFT들로 형성되는 비표시 영역 내의 구동 회로를 갖는 디스플레이를 도시하는 개략적인 도면이다.
도 3a, 3b 및 3c 각각은 본 발명의 다른 실시예들에 따른 각 화소의 회로도이다.
도 4a는 도 3a 내지 3c의 화소 회로들의 작동을 도시하는 타이밍도이다.
도 4b는 도 3a 내지 3c의 화소 회로들의 작동을 설명하는 상세도이다.
도 5a는 예시적인 구동 회로의 개략적인 회로도이다.
도 5b는 예시적인 화소 회로의 개략적인 회로도이다.
도 5c는 도 5b에 도시된 화소 회로의 예시적인 작동을 설명하는 타이밍도이다.
도 5d는 인버터 회로를 제거함에 따른, TFT 백플레인의 비표시 영역 내의 구동 회로의 크기 감소에 대해 도시한다.
도 6a 및 6b는 예시적인 화소 회로들의 개략적인 회로도이며, 화소 회로들의 동작을 도시하는 타이밍도이다.
도 7은 예시적인 화소 회로의 개략적인 회로도, 및 화소 회로의 특성을 도시하는 그래프 세트이다.
도 8은 예시적인 인버터 회로들의 개략적인 회로도이다.
도 9는 예시적인 박막 트랜지스터 구조의 개략적인 도면이다.
도 10은 본 발명의 일 실시예에 따른 복합형 박막 트랜지스터를 갖는 유기 전계 발광 표시 장치를 설명하기 위한 개략적인 회로도이다.
도 11은 본 발명의 다른 실시예에 따른 복합형 박막 트랜지스터를 설명하기 위한 개략적인 평면도이다.
도 12는 본 발명의 다른 실시예에 따른 복합형 박막 트랜지스터를 갖는 유기 전계 발광 표시 장치를 설명하기 위한 개략적인 회로도이다.
도 13은 본 명세서의 디스플레이의 예시적인 디스플레이 모드를 설명하는 도면이다.
도 14는 일반 동작 모드에서의, 본 명세서에 개시된 디스플레이의 예시적인 동작을 도시하는 타이밍도이다.
도 15는 저 리프레시 레이트 모드에서의, 본 명세서에 개시된 디스플레이의 예시적인 동작을 도시하는 타이밍도이다.
도 16은 예시적인 인버터 회로의 개략적인 회로도이다.
본 개시에서 설명되는 다양한 구성들과 이점들은 첨부된 도면들을 참조하여 이하의 상세한 설명으로부터 보다 명확하게 이해될 것이다. 첨부된 도면들은 예시적이며, 보다 용이한 설명을 위해 크기가 조정되어 도시되었을 수도 있다. 또한, 다양한 실시예들을 설명하기 위해 동일하거나 유사한 기능을 갖는 구성요소들은 도면들 전반에 걸쳐 동일한 도면 부호 또는 기호로 지칭된다. 동일하거나 유사한 구성요소들에 대한 설명은 생략될 수도 있다.
층, 영역 또는 기판과 같은 엘리먼트가 다른 엘리먼트 "상에" 또는 "위에" 있다고 지칭되는 경우, 다른 엘리먼트 직접 상에 있을 수 있으며 또는 그 사이에 다른 엘리먼트들이 존재할 수도 있다. 이에 반해, 엘리먼트가 다른 엘리먼트 "직접 상에" 또는 "직접 위에" 있다고 지칭되는 경우, 그 사이에 다른 엘리먼트가 존재하지 않는다. 또한, 엘리먼트가 다른 엘리먼트에 "연결"되거나 "커플링"되는 것으로 지칭되는 경우, 엘리먼트는 다른 엘리먼트와 직접 연결되거나 커플링될 수 있으며, 또는 그 사이에 다른 엘리먼트들이 존재할 수도 있다. 이에 반해, 엘리먼트가 "직접 연결"되거나 "직접 커플링"되는 것으로 지칭되는 경우, 그 사이에는 다른 엘리먼트가 존재하지 않는다. 나아가, 엘리먼트가 다른 엘리먼트와 "중첩"된다고 지칭되는 경우, 하나의 엘리먼트의 적어도 일부 부분이 다른 엘리먼트 위 또는 아래에 위치될 수 있다는 점이 이해되어야 한다. 또한, 엘리먼트들 중 일부가 번호(예를 들어, 제1 제2, 제3, 등)로 지정된다고 하더라도, 이러한 지정은 유사한 엘리먼트들의 그룹에서 하나의 엘리먼트를 특정하기 위해 사용되는 것일 뿐 엘리먼트들을 임의의 특정한 순서로 한정하기 위한 것이 아님이 이해되어야 한다. 따라서, 제1 엘리먼트로 지정되는 엘리먼트는 예시적인 실시예들의 범위로부터 멀어지지 않고 제2 엘리먼트 또는 제3 엘리먼트로 지칭될 수 있다.
본 발명의 다양한 예시적인 실시예들의 구성들 각각은 서로 부분적으로 또는 완전하게 결합되거나 조합될 수 있으며, 당업자에게 충분히 이해되는 바와 같이, 다양한 상호작용 또는 구성이 기술적으로 달성될 수 있으며, 각각의 예시적인 실시예들은 연관된 관계를 통해 서로 독립적으로, 또는 함께 실행될 수도 있다. 이하에서는, 본 발명의 다양한 실시예들이 첨부된 도면을 참조하여 구체적으로 설명된다.
예시적인 디스플레이
화소 회로들 및 구동 방법들을 포함하는 종래의 구성들은 문제점들을 일부 해결하였으나, 최근의 디스플레이 분야에서 계속적으로 증가하는 요구 사항들을 만족시킬 수 없었다.
LTPS TFT의 다결정 실리콘 액티브층은 산화물 TFT보다 더 높은 커리어 이동도를 갖는다. 더 높은 커리어 이동도는 TFT가 동일한 성능을 가지면서 더 작게 제조될 수 있다는 것을 의미한다. LTPS TFT의 제조 공정은, 불필요하게도 산화물 TFT에 일반적으로 이용되는 에칭-스톱 구조보다 더 낮은 커패시턴스를 제공하는, 동일-평면(co-planar) 구조의 TFT에 상당히 적합하다. 그러나, 전적으로 LTPS TFT로 TFT 백플레인을 제조하는 경우, LTPS TFT의 높은 오프 전류(off current) 때문에 전력 소비가 증가될 수 있고, 백플레인의 TFT들 사이의 초기 임계 전압 편차 때문에 디스플레이 품질 문제 또한 나타날 수 있다. 반면에, 산화물 TFT는 LTPS TFT보다 더 신뢰성 있는 초기 임계 전압과 TFT 백플레인의 크기를 증가시킬 수 있다는 장점을 갖는다. 또한, 산화물 TFT는 더 낮은 오프 전류를 가지기 때문에 디스플레이의 일반 동작 시에 TFT 백플레인이 더 낮은 전력으로 구동되게 할 수 있다. 또한, 산화물 TFT는 낮은 재생률(refresh rate)로 회로를 구동시켜 디스플레이의 전력을 더 절감시킬 수 있다. TFT 백플레인을 더 큰 면적으로 제조할 수 있다는 장점, 더 단순하고 더 낮은 비용의 제조 공정 때문에, TFT 백플레인의 일부에 대해서는 LTPS TFT보다 산화물 TFT를 선택하는 것이 바람직할 수 있다.
본 명세서에서, 산화물 TFT의 반도체는 다양한 금속 산화물들로 제조될 수 있다. 산화물 반도체층의 구성 물질로서, 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO)계 재료, 3원계 금속 산화물인 인듐 갈륨 아연 산화물(InGaZnO)계 재료, 인듐 주석 아연 산화물(InSnZnO)계 재료, 인듐 알루미늄 아연 산화물(InAlZnO)계 재료, 인듐 하프늄 아연 산화물(InHfZnO)계 재료, 주석 갈륨 아연 산화물(SnGaZnO)계 재료, 알루미늄 갈륨 아연 산화물(AlGaZnO)계 재료, 주석 알루미늄 아연 산화물(SnAlZnO)계 재료, 2원계 금속 산화물인 인듐 아연 산화물(InZnO)계 재료, 주석 알루미늄 아연 산화물(SnZnO)계 재료, 알루미늄 아연 산화물(AlZnO)계 재료, 아연 마그네슘 산화물(ZnMgO)계 재료, 주석 마그네슘 산화물(SnMgO)계 재료, 인듐 마그네슘 산화물(InMgO)계 재료, 인듐 갈륨 산화물(InGaO)계 재료나, 인듐 산화물(InO)계 재료, 주석 산화물(SnO)계 재료, 아연 산화물(ZnO)계 재료 등이 사용될 수 있다. 상술한 각각의 산화물 반도체 재료에서 포함되는 각각의 원소의 조성 비율은 특별히 한정되지 않고 다양하게 조정될 수 있다.
본 명세서의 다양한 실시예들에서, 디스플레이용 TFT 백플레인은 적어도 2개의 상이한 타입의 TFT들을 이용하여 구현된다. 다시 말해서, 디스플레이를 작동시키기 위한 회로를 구현하기 위해, 적어도 2개의 상이한 타입의 TFT들이 단일 기판 상에 형성된다. 예를 들어, TFT 기판의 비표시 영역 내의 구동 회로들 중 하나 이상은 특정 형태의 TFT(예를 들어, LTPS TFT)로 구현되고, TFT 기판의 액티브 영역(즉, 표시 영역) 내의 화소 회로는 다른 형태의 TFT(예를 들어, 산화물 TFT)로 구현될 수 있다. 또한, 액티브 영역 내의 화소 회로 및/또는 TFT 기판의 비표시 영역 내에 형성되는 다른 임의의 회로가 적어도 2개의 상이한 타입의 TFT들로 구현될 수 있다. 예를 들어, 화소 회로 내에 포함되는 적어도 하나의 TFT(예를 들어, 구동 TFT)는 제1 형태의 TFT(예를 들어, LTPS TFT)이고, 이러한 화소 회로 내에 포함되는 적어도 하나의 다른 TFT(예를 들어, 스위칭 TFT)는 제2 형태의 TFT(예를 들어, 산화물 TFT)로 형성될 수 있다. TFT 기판의 비표시 영역 내에 형성된 회로가 적어도 2개의 상이한 타입의 TFT들을 포함할 수 있음은 물론이다. 비표시 영역 내의 회로의 일부 및 화소 회로의 일부 내에 채용되는 TFT의 형태는 디스플레이(100)에서의 요구 사항에 따라 다양하게 변경될 수 있다.
예시적인 박막 트랜지스터 백플레인
도 1은 본 명세서의 일 실시예에 따른 예시적인 평면 패널 디스플레이(flat panel display; FPD)(100)를 도시한다. 디스플레이(100)는 자가-발광 유기 발광 소자(organic light-emitting diode; OLED) 또는 액정(liquid crystal; LC) 재료로 구현될 수 있다. 본 명세서의 실시예들이 OLED 디스플레이를 지칭하여 설명되나, 본 명세서의 실시예들은 LCD 디스플레이로 실시될 수도 있다는 점이 이해되어야 한다.
디스플레이(100)는 액티브 영역(즉, 표시 영역)과 비액티브 영역(즉, 비표시 영역)으로 정의될 수 있다. 표시 영역에서, 복수의 표시 화소들이 매트릭스로 배열된다. 표시 화소들 각각은 구동 회로들로부터 다양한 신호들을 수신하도록 구성된 하나 이상의 박막 트랜지스터(thin-film-transistors; TFT)와 커패시터로 구현되는 화소 회로와 연관된다. 화소 회로들을 구현하기 위한 TFT들은 TFT 기판 또는 TFT 백플레인(110)으로 지칭될 수 있는 다양한 타입의 기판, 예를 들어, 유리 기판, 플라스틱 기판 또는 다른 적합한 기판 상에 형성될 수 있다.
디스플레이(100)를 동작시키는 데 있어서, 다양한 회로들 및 구성요소들이 표시 영역에서 화소 회로들로 신호들 및/또는 전압을 제공하도록 함께 동작할 수 있다. 디스플레이(100)를 구동하는데 필요할 수 있는 회로들 및 구성요소들은 제한되지 않으며, 시스템(system; SYS), 타이밍 제어기(timing controller; TC), 데이터 드라이버(data driver; DD), 게이트 드라이버(gate driver; GD) 등을 포함한다. 디스플레이의 동작에 필요한 회로들과 구성요소들은 디스플레이(100)의 타입(예를 들어, OLED, LCD 등)에 따라 상이할 수 있다.
이러한 구성요소들 중 일부는 패키지로 통합될 수도 있다. 예를 들어, 타이밍 제어기(TC)와 데이터 드라이버(DD)는 디스플레이 드라이버 집적 회로(display D-IC)로 통합하여 지칭될 수 있는 단일의 패키지에 집적될 수 있다. 디스플레이 D-IC는 칩온글라스(chip-on-glass; COG) 기술을 사용하여, 또는 테이프-커리어-패키지(tape-carrier-package; TCP) 또는 칩온필름(chip-on-film; COF) 기술을 통해 TFT 기판(110)의 비표시 영역에서 인터페이스(미도시)에 장착될 수 있다.
디스플레이 D-IC는 디스플레이(100)의 동작에서 상이한 기능들을 수행하는 다양한 다른 회로들을 포함할 수 있다. 예를 들어, 디스플레이 D-IC는 휘발성 및 비휘발성 메모리 회로들, SSD(solid state drive), 하드드라이브 및 다른 메모리와 같은 저장 회로들, 및 저장 회로망을 포함할 수 있다. 디스플레이 D-IC는 또한 마이크로 프로세서 또는 다른 프로세서 내의 프로세싱 회로와 같은 프로세서를 포함할 수 있다. 디스플레이 D-IC에 포함될 수 있는 집적 회로들의 예로는 마이크로프로세서들, 디지털 신호 프로세서들(digital signal processor; DSP), 전력 관리 유닛들, 베이스밴드 프로세서들, 마이크로제어기들, ASIC(application-specific integrated circuits), 음성 및/또는 영상 정보를 제어하기 위한 회로들 및 다른 제어 회로망들을 포함한다.
일부의 구동 회로들은 별도의 기판 상에 형성될 수 있으며, 표시 화소들로 신호들을 송신하도록 TFT 기판(110)에 연결될 수 있다. 본 명세서의 실시예들에서, 화소 회로들로 신호 및/또는 전압을 제공하기 위한 다양한 구동 회로들 중 적어도 하나는 TFT 기판(110)의 비액티브 영역(즉, 비표시 영역)에 형성되는 하나 이상의 TFT로 구현된다. 예를 들어, TFT 기판(110) 상의 하나 이상의 게이트 드라이버(gate driver; GD)는 도 1에 도시된 바와 같은 게이트 인 패널(gate-in-panel; GIP) 기술을 사용하여 TFT 기판(110)의 비표시 영역에 배치될 수 있다. TFT 기판(110) 상의 게이트 드라이버(GD)의 수는 특정하게 제한되지 않는다. 예를 들어, 하나 또는 복수의 게이트 드라이버가 TFT 기판(110)의 비표시 영역에 배치될 수 있다.
데이터 드라이버(data driver; DD)가 COG, TCP 또는 COF를 사용하여 TFT에 장착된 디스플레이 D-IC에 집적(integrated)될 수 있으나, 일부의 실시예들에서, 데이터 드라이버(DD) 또는 데이터 드라이버(DD)의 적어도 일부는 게이트 드라이버(GD)와 유사한 방식(즉, GIP 기술)으로 TFT 백플레인(110)의 비표시 영역에서 제조되는 TFT들로 구현될 수 있다. 예를 들어, 데이터 드라이버(DD)는 TFT 백플레인(110) 상에 직접 구현될 수 있는 하나 이상의 소스 드라이버 IC, 버퍼들 및 멀티플렉서들을 포함할 수 있다.
따라서, TFT 기판(110)의 비표시 영역에서 TFT와 함께 제조될 수 있는 회로들이 특정하게 제한되지 않는다는 점이 이해되어야 한다. 디스플레이(100)를 동작시키는 임의의 회로들은 그 회로들이 TFT 기판(110) 상에서 TFT에 의해 구현될 수 있는 이상, TFT 기판(110)의 비표시 영역에서 제조될 수 있다. 디스플레이(100)의 타입과 그 구동 방법에 따라, 추가적인 회로들, 예를 들어, 발광 드라이버(emission driver; ED), 인버터, 멀티플렉서, 디-멀티플렉서 등이 디스플레이(100)를 구동하는데 사용될 수 있으며, 이 회로들은 TFT 기판(110)의 비표시 영역에서 제조된 TFT들로 구현될 수 있다.
시스템
시스템(SYS)은 수직 동기화 신호, 수평 동기화 신호, 클럭 신호 및 이미지 데이터를 그래픽 제어기의 송신기를 통해 적합한 회로들로 공급하도록 구성될 수 있다. 예를 들어, 시스템(SYS)으로부터의 클럭 신호와 수직/수평 동기화 신호는 타이밍 제어기(TC)로 제공된다. 또한, 시스템(SYS)으로부터의 이미지 데이터는 타이밍 제어기(TC)로 제공된다.
타이밍 제어기
타이밍 제어기(TC)는 수평 동기화 신호, 수직 동기화 신호, 데이터 인에이블 신호, 클럭 신호 및 이미지 데이터를 인터페이스 회로(미도시)로부터 수신한다. 수직 동기화 신호는 일 프레임의 이미지가 표시되는데 요구되는 시간을 지시한다. 수평 동기화 신호는 이미지의 일 수평 라인, 즉 일 화소 라인을 표시하는데 요구되는 시간을 지시한다. 따라서, 수평 동기화 신호는 일 화소 라인에 포함되는 화소의 숫자와 동일한 숫자의 펄스들을 포함한다. 데이터 인에이블 신호는 유효한 이미지 데이터가 위치하는 구간을 지시한다.
타이밍 제어기는 게이트 제어 신호(gate control signal; GCS)를 게이트 드라이버(GD)에 제공하고, 데이터 제어 신호(data control signal; DCS)를 데이터 드라이버(DD)에 제공한다.
게이트 드라이버(GD)에 인가되는 게이트 제어 신호(GCS)는 게이트 개시 펄스(gate start pulse) 신호(GSP), 게이트 시프트 클럭(gate shift clock) 신호(GSC), 게이트 출력 인에이블(gage output enable) 신호(GOE) 등을 포함할 수 있다. 게이트 개시 펄스 신호(GSP)는 게이트 드라이버(GD)의 제1 게이트 신호의 타이밍 제어를 위한 신호이고, 게이트 시프트 클럭 신호(GSC)는 게이트 개시 펄스 신호(GSP)를 출력하고 순차적으로 시프트하기 위한 신호이며, 게이트 출력 인에이블 신호(GOE)는 게이트 드라이버(GD)의 출력 타이밍의 제어를 위한 신호이다.
타이밍 제어기(TC)는 인터페이스로부터 제공되며 미리 결정된 비트를 가지는 이미지 데이터가 데이터 드라이버(DD)로 제공될 수 있도록 이미지 데이터를 재정렬한다. 예를 들어 타이밍 제어기(TC)는 디스플레이(100) 상에 표시될 텍스트, 그래픽, 비디오 또는 다른 이미지들에 대응하는 디지털 데이터를 데이터 드라이버(DD)로 공급할 수 있다. 데이터 드라이버(DD)는 타이밍 제어기(TC)로부터 수신된 데이터를 표시 화소들을 제어하기 위한 신호들로 변환할 수 있다.
데이터 드라이버(DD)로 제공되는 데이터 제어 신호(DCS)는 소스 샘플링 클럭 신호(source sampling clock signal; SSC), 소스 출력 인에이블 신호(SOE), 소스 개시 펄스 신호(source start pulse signal; SSP) 등을 포함할 수 있다. 소스 샘플링 클럭 신호(SSC)는 데이터 드라이버(DD)의 구동 주파수를 결정하고, 데이터 드라이버(DD)에 의해 이미지 데이터를 래칭하기 위한 샘플링 클럭으로 사용된다. 소스 출력 인에이블 신호(SOE)는 소스 샘플링 클럭 신호(SSC)에 의해 래칭된 이미지 데이터들을 적합한 화소들로 전송하는데 사용된다. 소스 개시 펄스 신호(SSP)는 일 수평 구간 동안 이미지 데이터의 샘플링 또는 래칭의 개시를 지시하는 신호이다. 디스플레이가 LCD 디스플레이인 경우, 데이터 제어 신호(DCS)는 또한 데이터 드라이버(DD)로부터의 데이터 전압(Vdata)의 극성을 반전시키기 위한 극성 반전 신호를 포함할 수 있다.
또한, 타이밍 제어기(TC)는 디스플레이(100)를 동작시키기 위한 다양한 소프트웨어를 실행하는데 사용될 수도 있다. 예를 들어, 타이밍 제어기는 디스플레이(100) 상의 이미지들(예를 들어, 텍스트, 사진들, 비디오 등)을 표시하는 것과 연관된 코드를 실행하도록 구성될 수 있으며, 타이밍 제어기(TC)는 테스트 소프트웨어(예를 들어, 디스플레이(100)와 테스트 장비 사이의 상호관계를 지원하기 위해 제조 공정 동안 사용되는 코드)를 실행하도록 구성될 수 있다. 또한, 타이밍 제어기(TC)는 타이밍 제어기(TC)가 동작 설정들을 조정(예를 들어, 비-휘발성 저장부와 같은 제어 회로망 내의 제어부의 칼리브레이션 데이터 또는 다른 설정들을 저장하기 위해) 할 수 있도록 하는 코드를 실행할 수 있도록 구성될 수 있다.
이하에서 보다 구체적으로 설명되는 바와 같이, 타이밍 제어기(TC)는 표시 영역(100)의 적어도 일부의 프레임 레이트를 조정하도록 구성된다. 관련하여, 표시 영역에서 화소 회로들로 제공되는 신호들(예를 들어, 스캔 신호, 발광 신호, 데이터 신호)의 주파수가 조정되도록, 타이밍 제어기(TC)는 데이터 드라이버(DD) 및/또는 게이트 드라이버(GD)에 커플링되는 스위칭 회로로 저 리프레시 레이트 신호(low refresh rate signal; LRR)를 제공할 수 있다.
일부 실시예들에서, LRR 신호의 출력은 시스템(SYS)에 의해 제어될 수 있다. 시스템(SYS)은 이미지 데이터를 분석하고, 적합한 구동 회로들로의 LRR 신호의 상태를 제어하도록 구성될 수 있다. 일부 경우에, 시스템(SYS)으로 제공되는 이미지 데이터는 LRR 신호를 생성하는데 시스템(SYS)에 의해 이용될 수 있는 다양한 데이터를 포함할 수 있다. 시스템(SYS)으로 제공될 수 있는 정보는 제한되지 않으나 이미지 데이터의 타입을 표시하는 정보, 조절된 프레임 레이트로 적용될 이미지 컨텐츠의 크기(dimension) 및 위치를 표시하는 정보 및 적합한 프레임 레이트를 표시하는 정보를 포함한다.
타이밍 제어기(TC)로부터의 저 리프레시 레이트 신호(LRR)의 출력은 다른 다양한 방식으로 트리거링될 수도 있다. 예를 들어, 디스플레이(100)가 저 프레임 레이트(예를 들어, 스크린 상에 시간을 표시하는 모드, 정적인 유저 인터페이스를 표시하는 모드 등)로 이미지 컨텐츠를 표시할 수 있는 특정 모드를 제공하는 디바이스에서 사용된다면, 저 리프레시 레이트 신호(LRR)는 이러한 모드에 디바이스가 진입할 때 하이(high)로 설정될 수 있다. 동일하게, 이러한 저 프레임 레이트 모드가 종료되면 저 리프레시 레이트 신호(LRR)는 다시 로우(low)로 설정된다. 저 프레임 레이트 모드의 트리거링은 시스템(SYS) 또는 타이밍 제어기(TC)에서 구현되는 소프트웨어에 의해 제어될 수 있다. 또한, 저 리프레시 레이트 신호(LRR)는 터치 인터페이스 및/또는 물리적 버튼을 통해 전달되는 유저 명령을 통해 트리거링될 수도 있다.
데이터 드라이버
상술한 바와 같이, 데이터 드라이버(DD)는 타이밍 제어기(TC)로부터 디지털 이미지 데이터를 수신한다. 데이터 드라이버(DD)는 타이밍 제어기(TC)로부터의 데이터 제어 신호(DCS)에 응답하여 데이터 전압(Vdata)를 생성하기 위해 디지털 이미지 데이터를 감마 교정 전압으로 변환하도록 구성될 수 있다. 다음으로, 데이터 드라이버(DD)는 디스플레이(100)의 데이터 라인(DL)으로 데이터 전압(Vdata)을 게이트 드라이버(GD)로부터의 게이트 제어 신호(GCS)와 동기화하여 공급할 수 있다. 이하에서 보다 구체적으로 설명되는 바와 같이, 일부의 실시예에서, 데이터 드라이버(DD)는 타이밍 제어기(TC)로부터 저 리프레시 레이트 신호(LRR)에 응답하여 제한된 주파수 레이트로 데이터 전압(Vdata)을 출력하도록 구성될 수 있다.
게이트 드라이버
게이트 드라이버(GD)는 타이밍 제어기(TC)로부터의 게이트 제어 신호(GCS) 입력에 응답하여 화소들에서 TFT들의 온/오프를 제어하며, 데이터 드라이버(DD)로부터 인가되는 데이터 전압(Vdata)이 적합한 화소 회로로 제공되도록 한다. 이를 위해, 게이트 드라이버(GD)는 게이트 신호들(예를 들어, 스캔 신호들, 발광 신호들)을 순차적으로 출력하며, 게이트 라인(GL)으로 게이트 신호들을 순차적으로 인가한다. 게이트 신호들이 게이트 라인(GL) 상에 제공되는 경우, 데이터 전압(Vdata)은 그 특정한 게이트 라인(GL)과 연결된 화소 회로들의 서브 화소 R, G 및 B(또는 W, R, G 및 B)로 인가될 수 있다. 이하에서 보다 구체적으로 설명되는 바와 같이, 일부의 실시예들에서, 게이트 드라이버(DD)는 타이밍 제어기(TC)로부터의 저 리프레시 레이트 신호(LRR)를 수신하는 것에 대응하여 특정 게이트 라인들 상에서 게이트 신호들을 전송하는 것을 일시적으로 정지하도록 구성될 수 있다.
화소들
예시적인 디스플레이(100)의 데이터 라인들(DL) 및 게이트 라인들(GL)은 액티브 영역에서 서로 교차할 수 있으며, 화소 회로들 각각은 데이터 라인(DL)과 게이트 라인(GL)이 교차하는 지점에서 형성될 수 있다. 화소들은 액정 디스플레이(LCD) 컴포넌트들, 유기 발광 소자(OLED) 컴포넌트들, 또는 다른 적합한 디스플레이 화소 구조들로 형성될 수 있다. 따라서, 화소 회로를 구현하는 TFT들, 커패시터들의 구성은 디스플레이 컴포넌트의 타입뿐만 아니라 화소를 활성화하는 구동 방법에 따라 다양할 수 있다.
화소들 각각은 적색을 표시하기 위한 적색 서브 화소(R), 녹색을 표시하기 위한 녹색 서브 화소(G), 청색을 표시하기 위한 청색 서브 화소(B)를 포함할 수 있다. 액티브 영역에서의 서브 화소들의 배열은 특정하게 제한되지 않는다는 점이 주목되어야 한다. 나아가, 일부의 실시예들에서, 디스플레이(100)에서의 적어도 일부의 화소들은 도 1에서 도시된 바와 같이 백색 화소 또는 백색 서브 화소를 채용할 수 있다.
도 1의 디스플레이(100)가 OLED 디스플레이라고 가정하면, 디스플레이(100)의 화소 각각은 적어도 하나의 스위칭 TFT, 구동 TFT, 유기 발광 소자 및 적어도 하나의 커패시터를 포함할 수 있다. 화소 각각이 데이터 라인(DL)을 통해 데이터 드라이버(DD)로부터 데이터 전압(Vdata)를 수신하고 게이트 라인(GL)을 통해 게이트 드라이버(GD)로부터 게이트 신호들을 수신하도록, 화소 각각은 스위칭 TFT들을 통해 데이터 라인(DL) 및 게이트 라인(GL)과 연결될 수 있다. 일부의 실시예에서, 디스플레이(100)는 화소 각각으로 발광 신호(EM)를 제공하는, (게이트 드라이버(GD)의 일부일 수도 있는) 발광 드라이버(ED)를 포함할 수 있다. 화소 각각은 스위칭 TFT 및 구동 TFT에 의해 제어되는 유기 발광 소자로 흐르는 전류에 따라 빛을 발광한다. 디스플레이(100)는 하부 발광 구조, 상부 발광 구조 또는 듀얼 발광(즉, 상부 및 하부) 구조로 구현될 수 있다.
OLED 화소들을 균일하게 구동하는 것은 쉽지 않다. 디스플레이 의 OLED 화소들이 균일하게 구동하기 어렵다는 사실은, (1) OLED의 전류-의존성 휘도, (2) 높은 게이트-투-드레인 커패시턴스(Cgd) 및 게이트-투-소스 커패시턴스(Cgs)를 갖는 큰 TFT 치수들 및 (3) 화소 회로 내의 TFT들의 임계 전압 및 이동도 편차들에 영향을 미친다. 또한, TFT의 커리어 이동도와 크기는 일반적으로 비례하지만, 화소 영역의 크기에 따라TFT들의 수와 크기는 제한된다. 따라서, TFT들의 이동도는 TFT 백플레인 상의 구동 회로들 및/또는 화소 회로로 이용 가능한 공간에 의해 한정될 수 있다. 단일한 형태의 TFT만을 사용하는 TFT 백플레인으로 이러한 문제점들을 해결하는 것은 쉽지 않다.
LTPS TFT계 구동 회로들 및 산화물 TFT계 화소 회로
도 2는 일 실시예에 따른 동일한 TFT 백플레인(110) 상에 2개의 상이한 타입의 TFT들을 채용하는 예시적인 디스플레이에 관한 개략적인 도면이다. 이러한 예시에서, 화소 회로들은 산화물 TFT들로 구현되고, 반면에 비표시 영역(즉, 게이트 드라이버(GD)) 내에 형성되는 구동 회로들은 LTPS TFT로 구현된다. 상술한 바와 같이, 다른 구동 회로들, 이를 테면, 버퍼들, (디)멀티플렉서들, 소스 드라이버, 스위치 회로들은 TFT 백플레인(110)의 비표시 영역 내에서 LTPS TFT들로 구현될 수 있다.
이에 따라, TFT 백플레인의 설계에서, 산화물 TFT 및 LTPS TFT 모두의 이점들이 조합될 수 있다. 상술한 바와 같이, 그레인 크기 및 바운더리 편차들 때문에 LTPS TFT의 초기 임계 전압(Vth) 및 이동도 편차들이 발생한다. 대조적으로, 산화물 TFT들의 초기 임계 전압(Vth)은 TFT 백플레인(110) 내에서 실질적으로 균일할 수 있다. 따라서, 산화물 TFT들로 화소 회로들을 구현함으로써, 구동 TFT 및/또는 스위칭 TFT에 대한 균일한 임계 전압(Vth)이 획득될 수 있다. 이처럼, 산화물 TFT들로 구현되는 화소 회로들은, 대면적의 TFT 백플레인에서도 LTPS TFT계 백플레인에서 나타나는 화소 대 화소 임계 전압 편차 문제를 현저하게 감소시킬 수 있다.
LTPS TFT들로 구현되는 게이트 드라이버(GD)를 이용하여, 구동 회로들이 산화물 TFT들로 구현되는 경우보다, 화소 회로들로 신호들이 더 높은 클럭 속도로 제공될 수 있다. 구동 회로들의 LTPS TFT들이 충분히 균일한 임계 전압을 획득하도록, 구동 회로들이 배치되는 TFT 백플레인의 영역은 충분히 작을 수 있다.
TFT 기판 내의 공간의 효율적으로 사용할 수 있다는 것은, 화소 회로로 구현되는 산화물 TFT 및 구동 회로들로 구현되는 LTPS TFT를 이용하는 TFT 백플레인(110)이 갖는 다른 이점이다. 개별적인 산화물 TFT의 크기가 LTPS TFT보다 더 크다고 하더라도, 액티브 영역 내의 산화물 TFT의 균일한 임계 전압은, 화소 회로들로 구현되는 LTPS TFT에서 자주 요구되는 복잡한 보상 회로를 필요 없게 만든다.
보상 회로를 제거할 수 있기 때문에 화소 회로들의 설계가 단순화될 수 있고, 화소의 크기가 감소될 수 있다. 추가로, 산화물 TFT의 낮은 전류 누설 특성으로 인해 화소 각각에서 형성될 필요가 있는 커패시터의 크기가 감소될 수 있다. TFT의 수와 커패시터의 크기 감소는 화소 회로의 전체 크기를 감소시킬 수 있다. 이에 따라 제한된 공간 내에서도 고해상도 디스플레이가 제공될 수 있기 때문에, 울트라 HD(high definition) 디스플레이와 같은 최근의 디스플레이에서 유용하게 활용될 수 있다.
커패시터들의 크기와 복잡성이 감소되기 때문에, 투명 디스플레이에서 매우 중요할 수 있는 화소 내에 광 투과성 영역의 크기가 증가될 수 있다. TFT 수와 커패시터의 크기 감소는 화소 내에서 외광이 반사되는 부분이 감소된다는 것을 의미하며, 이러한 TFT 백플레인 설계로 인해 디스플레이 품질이 향상될 수 있다.
TFT 백플레인(110)의 비표시 영역은 종종 디스플레이(100) 주위의 마스킹(예를 들어, 베젤)에 의해 커버된다. 이러한 TFT 백플레인(110)의 비표시 영역을 최소화하는 것이 바람직할 수 있다. 비표시 영역의 크기는 게이트 드라이버(GD)에서 회로 복잡성(예를 들어, 트랜지스터 수)을 최소화함으로써 최소화될 수 있다. 간략하게 전술한 바와 같이, LTPS TFT의 이동도(μ)는 산화물 TFT의 이동도보다 몇 배나 더 높다. 이에 따라, LTPS TFT는 산화물 TFT보다 몇 배 더 작게 제조되는 경우에도 산화물 TFT보다 성능이 뛰어나다. 따라서, LTPS TFT의 상대적으로 더 작은 크기는 TFT 백플레인(110)의 비표시 영역에서 응축된 구동 회로를 제공하여, 베젤에 의해 커버될필요가 있는 디스플레이(100)의 부분을 감소시킨다. 또한, LTPS TFT가 낮은 온-저항을 가지기 때문에, TFT 백플레인 전체가 산화물 TFT로 형성된 경우보다 보다 전력-효율적인 동작이 가능하게 된다.
LTPS TFT를 제조할 때에, 폴리실리콘 반도체층의 수소화가 수행될 수 있다. 그러나, 산화물 반도체층, 예를 들어, In-Ga-Zn 산화물 반도체층은 수소에 의해 부정적인 영향을 받을 수 있다. TFT 백플레인의 형성 후 TFT 특성의 변화는 다양한 문제를 야기할 수 있다. 그럼에도 불구하고, 본 실시예의 TFT 백플레인 설계에서는, LTPS TFT를 포함하는 TFT 기판의 영역과 산화물 TFT를 포함하는 영역을 분리하기 때문에, 두꺼운 배리어 층이 필요 없게 되며 동일한 기판 상에 두 타입의 TFT를 단순하게 제조할 수 있게 된다.
화소 회로 내의 LTPS TFT 및 산화물 TFT
일 실시예에서, 디스플레이의 보다 정교한 최적화는 다양한 형태의 TFT들을 갖는 화소 회로를 구현하여 달성된다. 즉, 화소 회로 내의 개별적인 TFT 형태가 그 기능, 동작 조건 및 화소 회로 내의 다양한 다른 요구사항에 기초하여 신중하게 결정된다.
도 3a 내지 3c는 다중 타입의 TFT들을 채용하는 OLED 디스플레이의 예시적인 화소 회로들의 구성을 도시한다. 도 4a 및 4b는 도 3a 내지 3c의 화소 회로의 예시적인 동작을 도시한다. 일 실시예에서, 디스플레이(100)의 화소 각각은 OLED, 그리고 구동 TFT (DT), 제1 내지 제3 스위칭 TFT들(S1 내지 S3), 제1 및 제2 커패시터(CS1 및 CS2)를 포함하는 각각의 화소 회로(300A)를 포함한다. 이러한 구성은 본 명세서에서 4T2C 화소 회로로 지칭될 수 있다.
예시적인 화소 회로(300A)는 화소 회로(300A)로 공급되는 복수의 게이트 신호들에 따라 나누어진 복수의 구간들, 즉, 초기화 구간(t1), 샘플링 구간(t2), 프로그래밍 구간(t3), 발광 구간(t4)에서 동작한다.
제1 스위칭 TFT(S1)은 제1 스캔 신호(SCAN1)의 상태에 기초하여 턴온(turn on)되거나 턴오프(turn off)된다. 제1 스위칭 TFT(S1)을 턴온하는 동작은 구동 TFT (DT)의 게이트와 연결되는 제1 노드(N1)와 데이터 라인(DL)을 연결한다. 하이 레벨 제1 스캔 신호(SCAN1)는 제1 스위칭 TFT(S1)을 턴온 시키도록 초기화 구간(t1) 및 샘플링 구간(t2) 동안 제1 스위칭 TFT(S1)으로 공급된다. 초기화 구간(t1) 및 샘플링 구간(t2) 동안, 데이터 라인(DL)은 제1 스위칭 TFT(S1)을 통해 제1 노드(N1)에 제공되는 기준 전압(Vref)를 공급한다. 제1 스위칭 TFT(S1)는 프로그래밍 구간(t3) 동안, 데이터 라인(DL)은 스위칭 TFT(S1)가 데이터 전압(Vdata)을 제1 노드(N1)로 공급하도록 데이터 전압(Vdata)을 제공한다.
제2 스위칭 TFT(S2)는 제2 스캔 신호(SCAN2)의 상태에 기초하여 턴온되거나 턴오프된다. 초기화 구간(t1) 동안, 제2 스위칭 TFT(S2)는 초기화 전압(Vinit)이 구동 TFT (DT)의 소스와 연결되는 제2 노드(N2)로 제공되도록 턴온된다.
제3 스위칭 TFT(S3)은 발광 신호(EM)의 상태에 기초하여 턴온되거나 턴오프된다. 제3 스위칭 TFT(S3)은 샘플링 구간(t2) 및 발광 구간(t4) 동안 Vdd 공급 라인으로부터 구동 TFT(DT)의 드레인으로 전압(Vdd)을 제공한다.
OLED는 고 포텐셜 구동 전압(Vdd)을 수신하는 일 단자 및 저 포텐셜 구동 전압(Vss)을 수신하는 다른 단자를 갖는다. 구동 TFT(DT)는 Vdd 구동 라인과 Vss 공급 라인 사이에서, OLED와 함께 직렬로 연결된다. 구동 TFT(DT)는 구동 TFT(DT)의 소스와 게이트 사이의 전압차에 따라 OLED에서 전류량을 제어한다. 발광 구간(t4)에서, 구동 TFT(DT)는 OLED에 구동 전류(Ioled)를 공급한다.
본 예시적인 화소 회로에서, 제1 커패시터(CS1)는 제1 노드(N1)와 제2 노드(N2) 사이에서 연결된다. 제1 커패시터(CS1)는 샘플링 구간(t2)에서 구동 TFT(DT)의 임계 전압(Vth)을 저장한다. 제2 커패시터(CS2)는 Vdd 공급 라인과 제2 노드(N2) 사이에서 연결된다. 제2 커패시터(CS2)는 제1 커패시터(CS1)와 직렬로 연결되어, 제1 커패시터(CS1)의 커패시턴스 비를 감소시킨다. 화소 회로 내에서 제1 커패시터(CS1)의 커패시턴스 비를 감소시키는 것은 프로그래밍 구간(t3) 동안 제1 노드(N1)로 인가되는 데이터 전압(Vdata)의 사용을 보다 효율적으로 한다. 제2 커패시터(CS2)는 동일한 데이터 전압(Vdata)로 OLED의 휘도를 향상시킨다.
도 3b에 도시된 바와 같이, 제2 커패시터(CS2)는 Vinit 공급 라인과 제2 노드(N2) 사이에 연결될 수 있다. 또는, 제2 커패시터(CS2)는 도 3c에 도시된 바와 같이, Vss 공급 라인과 제2 노드(N2) 사이에 연결될 수 있다. 도 4a 내지 4b에서 도시된 예시적인 동작은 도 3a 내지 3c에 도시된 모든 예시적인 화소 회로들에 인가될 수 있다.
제1 및 제2 스위칭 TFT들(S1 및 S2)은 초기화 구간(t1)에서 턴온된다. 다음으로, 기준 전압(Vref)이 제1 스위칭 TFT(S1)을 통해 제1 노드(N1)로 공급된다. 초기 전압(Vinit)은 제2 노드(N2)로 공급된다. 이에 따라, 화소가 초기화된다.
이어서, 샘플링 구간(t2)에서, 제1 및 제3 스위칭 TFT들(T1 및 T3)이 턴온된다. 제1 노드(N1)는 기준 전압(Vref)을 유지한다. 구동 TFT(DT)에서, 전류는 구동 TFT(DT)의 드레인이 하이 레벨 전압(Vdd)에 의해 플로팅되는 상태에 있는 소스를 향해 흐른다. 구동 TFT(DT)의 소스 전압이 "Vref-Vth"와 동일한 경우, 구동 TFT(DT)는 턴오프된다. 여기서, "Vth"는 구동 TFT(DT)의 임계 전압을 나타낸다.
프로그래밍 구간(t3)에서, 제1 스위칭 TFT(S1)가 턴온되며, 데이터 전압(Vdata)은 제1 스위칭 TFT(S1)을 통해 제1 노드(N1)으로 공급된다. 이에 따라, 제2 노드(N2)의 전압은 화소 회로 내의 커플링 현상에 의해 "Vref-Vth+C'(Vdata-Vref)"로 변한다. 이는 제1 및 제2 커패시터(CS1 및 CS2)의 직렬 연결에 의한 전압 분배로부터 야기된다. 여기서, "C"는 "CS1/(CS1+CS2+C'oled)"를 나타낸다. "C'oled"는 OLED의 커패시턴스를 나타낸다.
발광 구간(t4)에서, 제3 스위칭 TFT(S3)이 턴온된다. 다음으로, 하이 레벨 전압(Vdd)은 제3 스위칭 TFT(S3)을 통해 구동 TFT(DT)의 드레인에 인가된다. 이에 따라, 구동 TFT(DT)는 구동 전류를 공급한다. 이러한 구성에서, 구동 TFT(DT)에서 OLED로 공급되는 구동 전류는 다음의 식으로 표현된다: 1/2*K(Vdata-Vref-C'(Vdata-Vref))2. 여기서, "K"는 구동 TFT(DT)의 이동도와 구동 TFT(DT)의 기생 커패시턴스에 따라 결정되는 상수를 나타낸다.
위의 식으로부터 인식될 수 있는 바와 같이, 도 3a, 3b 및 3c의 예시적인 화소 회로들에서 채용되는 제3 스위칭 TFT(S3)는 Vdd 공급 라인으로부터의 전압(Vdd)에 의해 프로그래밍 구간(t3) 동안 턴온되도록 구동 TFT(DT)를 억제한다. 나아가, 화소 회로는 화소 회로에 대해 원하는 전압 홀딩 비(예를 들어, 전압 홀딩 비>99%)를 제공할 수 있는 커패시턴스 크기를 만족하는 커패시터(CS1)와 커패시터(CS2)를 채용한다. 이러한 구성은 제1 스위칭 TFT(S1)으로부터의 전류 누설을 감소시켜, 구동 TFT(DT)의 게이트에서의 전압을 유지하도록 한다. 구동 TFT(DT)의 게이트에서의 안정적인 전압은 프로그래밍 구간(t3) 동안 데이터 전압(Vdata)의 보다 효율적인 사용을 가능하게 한다.
따라서, OLED의 구동 전류는 구동 TFT(DT)와 하이 레벨 전압(Vdd)의 임계 전압에 의해 영향을 받지 않는다. 전술된 화소 회로의 구성은 화소들에서의 구동 TFT들 간의 Vth 차이뿐만 아니라 하이 레벨 전압(Vdd)의 전압 강하를 보상한다. 이에 따라, 원치 않는 디스플레이 비균일성이 감소된다. 나아가, 구동 TFT(DT)의 이동도 편차는 발광 구간(t4)의 개시 포인트에서 로우 상태에서 하이 상태로 전환하는 발광 신호(EM)의 상승 시간을 조정함으로써 보상될 수 있다.
OLED로부터 방출되는 빛을 제어하도록 기판 상에 TFT들 전부가 유기적으로 작동하는 반면, TFT들 각각은 상술한 바와 같이 상이한 기능을 수행한다. 따라서, 화소 회로를 구현하는 TFT들은, 화소 회로 내에서 서로들 사이에 상이한 작동 조건 및 요구사항을 가진다. 또한, 디스플레이와 통합된 소자들은 최소한의 시각적인 품질(예를 들어, 빛, 균일성), 전력 효율성, 더 높은 화소 밀도, 비표시/액티브 영역들의 크기 등과 같은 다양한 요구사항들을 가질 수 있다. 일부 요구사항들은 소자의 종류에 따라 다른 것들보다 더 중요할 수 있다. 본 명세서의 예시적인 화소 회로들(300A, 300B, 300C) 내에 일렬로 배열된 커패시터들(CS1/CS2) 및 제3 스위칭 TFT(S3)에 추가하여, 전술한 요구조건들 중 하나 이상을 만족시키는 것은 단일 형태의 TFT들을 채용하는 TFT 백플레인에서 상당히 어려울 수 있다.
예를 들어, 산화물 TFT들을 채용하는 TFT 백플레인은 오로지 도 3a 내지 3c의 화소 회로들 내에 최소의 누설 전류를 제공할 수 있을 것이다. 그러나, 연장된 시간 동안 전류의 연속적인 흐름에 의해 유발되는 바이어스 스트레스에 의해, 산화물 TFT들 내에서 임계 전압(Vth)의 영구적인 시프트가 일어날 수 있다. 상술한 바와 같은 예시적인 4T2C 화소 회로들의 작동 시에, 발광 신호(EM)에 기초하여 작동하는 제3 스위칭 TFT(S3)는 화소 회로의 다른 TFT들보다 더 오랜 기간 동안 "온" 상태에 있다. 이러한 작동 조건 하에서, 제3 스위칭 TFT(S3)의 안정성이 빠르게 저하될 수 있다.
따라서, 화소 회로는 LTPS TFT들과 산화물 TFT들의 조합으로 구현될 수 있다. 일 실시예에서, LTPS TFT는 제3 스위칭 TFT(S3)에 사용되고, 산화물 TFT들은 화소 회로 내의 다른 TFT들에 사용된다. LTPS TFT로 제조된 제3 스위칭 TFT(S3)는 동작 동안 바이어스 스트레스에 의해 유발되는 임계 전압(Vth) 시프트가 덜 발생하며, 이로 인해 제3 스위칭 TFT(S3)의 보다 정확하고 안정적인 제어가 가능하게 된다. 산화물 TFT의 우수한 오프-전류(off-current) 특성에 기인하여, 커패시터들(CS1 및 CS2)와 연결된 제1 스위칭 TFT(S1)와 제2 스위칭 TFT(S2)는 화소 회로 내의 누설 전류를 최소화할 수 있기 때문에, 화소 회로를 동작하는데 있어 데이터 전압(Vdata)의 효율이 향상된다.
인버터의 제거를 위한 EM 스위칭 TFT(PMOS LTPS)
제3 스위칭 TFT(S3)는 N-타입 LTPS TFT 또는 P-타입 LTPS TFT일 수도 있다. 제3 스위칭 TFT(S3)에 N-타입 LTPS TFT를 사용하는 경우, 게이트 드라이버(GD)는 저 전압 발광 신호를 제3 스위칭 TFT(S3)로 제공하기 위한 인버터 회로를 필요로 한다. 도 5a는 6개의 TFT들로 구현된 예시적인 인버터 회로(510)를 도시하는 개략도이다. 도 5a에 도시된 바와 같이, TFT 백플레인(110)의 비표시 영역에서 구동 회로들을 구현하는 TFT들의 수는 상당히 증가할 수 있다. 이에 따라, 제3 스위칭 TFT(S3)로 N-타입 LTPS TFT를 사용하는 것은 TFT 백플레인 크기 제한이 있는 경우 최적의 해결책이 아닐 수 있다. 또한, 인버터 회로(810)를 구동하는 클럭 신호(CLK)에 대한 요구는 디스플레이(100)의 동작에서 다양한 다른 신호들의 타이밍 요건들을 더 복잡하게 할 수 있다. 나아가, 부가된 TFT들과 클럭 신호는 더 높은 전력 소모를 야기할 수 있다.
따라서, 일 실시예에서는 도 5b에 도시된 바와 같이, P-타입 LTPS TFT가 제3 스위칭 TFT(S3)로 사용될 수 있으며, N-타입 LTPS TFT가 제1 스위칭 TFT(S1), 제2 스위칭 TFT(S2) 및 구동 TFT(DT)로 사용될 수 있다. 도 5c는 도 5b에 도시된 예시적인 화소 회로(520)를 동작하는 타이밍도이다. 이러한 세팅에서, 제3 스위칭 TFT(S3)는 하이 레벨 발광 신호로 제어될 수 있으며, 제3 스위칭 TFT(S3)는 발광 신호(EM)가 로우 레벨 상태인 발광 구간(t4) 동안 Vdd 공급 라인으로부터 구동 TFT(DT)의 드레인으로 전압(Vdd)을 제공하도록 구성된다. 다시 말하면, 제3 스위칭 TFT(S3)의 게이트로 발광 신호를 인버팅할 필요가 없다. 이로써, 인버터 회로(510)가 제거될 수 있기 때문에, 도 5d에 도시되는 바와 같이, TFT 백플레인(110)의 비표시 영역에서 구동 회로들의 크기가 감소될 수 있다. 인버터 회로가 도 5a에 도시된 바와 같이 6개의 LTPS TFT들로 구현된다고 가정할 때, 인버터 회로(510)를 제거함으로써 대략 265 ㎛의 비표시 영역이 감소될 수 있다. 인버터 회로(510)의 제거는 또한 클럭 신호들의 제거를 의미하며, 이로 인해 단순하고 보다 전력 효율적인 구동이 가능하게 된다..
화소 회로 내에서의 산화물 TFT 및 LTPS TFT의 다른 예시적인 사용
화소 회로에서 LTPS TFT 및 산화물 TFT의 다양한 다른 조합이 가능하다. . 제3 스위칭 TFT(S3)과 유사하게, 회로의 다른 TFT보다 바이어스 스트레스를 더 받는 화소 회로의 하나 이상의 TFT들 및/또는 구동 회로(예를 들어, 게이트 드라이버(GD), 멀티플렉서 등)의 하나 이상의 TFT들은 누설 전류를 감소시키기 위해 선택적으로 산화물 TFT로 이루어질 수 있다. 또한, 커패시터들(CS1 및/또는 CS2)과 연결되는 스위칭 TFT들은 누설 전류를 감소시키기 위해 선택적으로 산화물 TFT로 이루어질 수 있다. 예를 들어, 제1 스위칭 TFT(S1)와 제2 스위칭 TFT(S2)는 산화물 TFT로 이루어질 수 있으며, 구동 TFT(DT)와 제3 스위칭 TFT(S3)는 LTPS TFT로 이루어질 수 있다. 나아가, P-타입 LTPS TFT는 동작을 위한 인버팅된 게이트 신호들을 요구하는 회로 내에서 사용될 수 있다.
도 6a 및 6b는 예시적인 5T1C 화소 회로들에서 전체가 N-타입 산화물 TFT들로 구현된 화소 회로와, N-타입 산화물 TFT와 P-타입 LTPS TFT들의 조합으로 구현된 다른 화소 회로의 비교를 도시한다. 도 6a을 참조하면, 전체가 N-타입 산화물 TFT들로 구현된 화소 회로에서, 제2 스캔 라인(SCAN2) 및 발광 신호 라인(EM)과 연결된 게이트 전극을 갖는 스위칭 TFT들은 화소 회로를 구동 시 대부분의 시간 동안 "온" 상태이도록 구성된다. 전술된 바와 같이, 정 바이어스 온도 스트레스(positive bias temperature stress)에 의한 영향 때문에, 이러한 스위칭 TFT들에는 영향을 받을 수 있어 영구적인 Vth 시프트가 발생할 수 있다. 이러한 TFT들은 동작 동안 바이어스 스트레스를 더 잘 견뎌낼 수 있도록, 도 6b에 도시된 바와 같은 P-타입 LTPS TFT들로 이루어질 수 있다. 더 단순한 게이트 드라이버(GD)에서 더 낮은 누설 전류와 전력 소모까지, 다수의 추가적인 이점들이 5T1C 화소 회로에서 P-타입 LTPS TFT들 및 N-타입 산화물 TFT들의 조합 사용에 의해 달성될 수 있다.
구동 TFT를 위한 LTPS TFT 및 산화물 TFT의 조합
전술된 실시예들에서, LTPS TFT 또는 산화물 TFT가 회로의 특정 TFT에 선택적으로 사용되었다. 그러나, 일부의 실시예들에서, LTPS TFT 및 산화물 TFT 모두는 회로에서 TFT의 기능을 향상시키도록 유기적으로 사용될 수 있다. 예를 들어, (LTPS TFT와 비교하여) 산화물 TFT의 낮은 이동도는 산화물 TFT가 화소 회로에서 구동 TFT로 사용되는 경우, OLED에서 고 휘도를 달성하는데 있어 방해가 될 수 있다. 반면, 산화물 TFT의 낮은 이동도는 OLED의 저 휘도 레벨에서 넓은 범위의 그레이 레벨들을 표현하는데 유용하다. 반대로, LTPS TFT의 높은 전자 이동도는 화소 회로에서 구동 TFT로 기능하는 경우 고 휘도 레벨을 달성하는데 도움이 된다. 더 높은 전자 이동도로 인해, LTPS TFT는 전압 변화에 더 민감하며, 따라서, 정확한 전압 제어가 고 휘도 레벨에서 그레이 레벨들을 생성하는데 요구된다.
따라서, 일 실시예에서, 화소 회로에서의 구동 TFT는 도 7에 도시된 바와 같이 병렬로 연결된 산화물 TFT와 LTPS TFT로 구현된다. 그래프(A)에서, 제1 그레이 레벨 및 제2 그레이 레벨을 나타내기 위해 LTPS 기반 구동 TFT(DT)에 요구되는 전류는 각각 I1, 및 I2로 표시된다. 제1 그레이 레벨에서 제2 그레이 레벨을 표현하기 위한 데이터 전압(Vdata)의 변화량은 ΔV1으로 표시된다. 산화물 TFT의 게이트와 LTPS TFT의 게이트는 동일한 게이트 라인과 연결된다. 또한, 본 실시예에서 LTPS TFT의 Vth는 LTPS TFT가 그래프(B)에 도시된 바와 같이 고 휘도 레벨(즉, 높은 Ioled)로 활성화되도록 구성된다. 이에 따라, LTPS TFT는 높은 그레이 레벨을 표현하기에 유리하도록 구성된다. 이러한 구성에서, 저 휘도 레벨(즉, 낮은 Ioled)로 그레이 레벨 차이를 표현하기 위해 필요한 데이터 전압(Vdata)의 변화량은 그래프(C)에 의해 도시되는 바와 같이 점점 증가하며, 이로 인해 고 휘도 레벨 및 저 휘도 레벨 모두에서 폭넓은 그레이 레벨 범위로 화소 전극이 용이하게 제어될 수 있다.
즉, 구동 박막 트랜지스터로 사용되고 병렬 연결된 산화물 TFT 및 LTPS TFT는 동일한 게이트 라인과 연결됨에 따라 구동 전압을 동시에 받는다. 따라서, 유기 전계 발광 표시 장치의 구동 전류 특성 중 저휘도 영역에서는 산화물 TFT의 특성이 발휘되고, 고휘도 영역에서는 LTPS TFT의 특성이 발휘되어, 유기 전계 발광 표시 장치는 전 계조를 용이하게 표현할 수 있다.
구동 회로를 위한 P-타입 LTPS TFT 및 N-타입 산화물 TFT의 조합된 이용
언급한 바와 같이, TFT 백플레인(110)의 비표시 영역 상에 구현되는 구동 회로들은 또한 LTPS TFT들과 산화물 TFT들의 조합으로 이루어질 수 있다. 산화물 TFT과 LTPS TFT의 조합이 구동 회로로 사용될 수 있는 일 실시예는 인버터 회로(예를 들어 인버터 회로(510))이다. 전술한 바와 같이, 오직 하나의 타입의 TFT를 사용하면 인버터 회로를 구현하는데 상당수의 TFT가 요구된다. 도 8에 도시된 바와 같이, N-타입 산화물 TFT와 P-타입 LTPS TFT의 조합을 사용하면 2개의 TFT로만 인버터 회로를 구현하는 것이 가능하다.
단순화된 인버터 회로(810)는 인버팅된 발광 신호가 화소 회로의 N-타입 스위칭 TFT(N-타입 산화물 TFT 또는 N-타입 LTPS TFT)를 제어하는데 사용되는 경우 특히 유용하다. 게이트 라인(R 14 kΩ, C 30 pF)과 연결된 P-타입 LTPS TFT(W/L=90μ/6.5μ+6.5μ) 및 N-타입 산화물 TFT(W/L=450μ/6.5μ)의 조합으로 구현된 인버터 회로에서, 0.68 μs의 tR(상승 시간)과 2.4881 μs의 tF(하강 시간)이 예측될 수 있다.
TFT 백플레인(110)의 구동 회로가 비표시 영역에서 P-타입 LTPS TFT와 N-타입의 조합을 사용하는 다른 실시예는 데이터 전압(Vdata)의 제어를 위해 데이터 드라이버(DD)와 연결된 멀티플렉서이다. 예를 들어, 데이터 드라이버(DD)와 연결된 멀티플렉서는 복수의 N-타입 산화물 TFT들 및 복수의 P-타입 LTPS TFT들로 구현될 수 있으며, 여기서 각 타입의 TFT들의 한 쌍은 게이트 라인과 데이터 라인을 공유한다. N-타입 산화물 TFT 및 P-타입 LTPS TFT는 게이트 라인으로부터의 신호의 레벨에 기초하여 교대로 작동할 것이다. 데이터 드라이버(DD)는 한 쌍의 적합한 TFT로 데이터 전압(Vdata)이 공급되도록 게이트 라인 신호의 타이밍에 따라 데이터 라인(DL)을 통해 적합한 데이터 전압(Vdata)을 제공하도록 구성된다. 이러한 구성에서, 데이터 라인(DL)의 수는 반으로 감소될 수 있다. 또한, 멀티플렉서와 연결된 게이트 라인(GL)의 수도 절반으로 감소될 수 있다.
산화물 TFT 및 LTPS TFT의 게이트 공유
서로 인접한 산화물 TFT와 LTPS TFT를 제조하는 경우, 2개의 TFT들 사이의 게이트 전극이 2개의 TFT들 사이에서 공유되도록 바텀 게이트 산화물 TFT가 탑 게이트 LTPS TFT 위에 형성될 수 있다. 중첩하는 산화물 TFT와 LTPS TFT의 예시적인 구성이 도 9에 도시된다. 이러한 구조는 TFT 백플레인의 비표시 영역에서 멀티플렉서의 크기를 감소시키며, 이로 인해 디스플레이의 베젤 크기가 감소될 수 있다.
복합형 박막 트랜지스터(900)의 LTPS TFT(930)는 액티브층(931), 게이트 전극(932), 소스 전극(933) 및 드레인 전극(934)을 포함한다. 구체적으로, 기판(910) 상에 형성된 버퍼층(921) 상에 LTPS TFT(930)의 액티브층(931)이 형성되고, LTPS TFT(930)의 액티브층(931) 상에 제1 절연층(922)이 형성되고, 제1 절연층(922) 상에 LTPS TFT(930)의 게이트 전극(932)이 형성되고, LTPS TFT(930)의 게이트 전극(932) 상에 제2 절연층(923) 및 제3 절연층(924)이 형성되고, 제1 절연층(922), 제2 절연층(923) 및 제3 절연층(924)에 형성된 컨택홀을 통해 LTPS TFT(930)의 소스 전극(933) 및 드레인 전극(934)이 LTPS TFT(930)의 액티브층(931)에 접촉한다. 따라서, LTPS TFT(930)는 기판(910)으로부터 액티브층(931), 게이트 전극(932), 및 소스 전극(933) 및 드레인 전극(934) 순서로 적층된 코플래너 구조의 박막 트랜지스터이다. 제1 절연층(922)은 LTPS TFT(930)에서 게이트 절연층(GI)으로 기능하고, 제2 절연층(923) 및 제3 절연층(924)은 LTPS TFT(930)에서 층간 절연층(ILD)으로 기능한다.
LTPS TFT(930)의 액티브층(931)은 소스 전극(933)과 접하는 소스 영역, 드레인 전극(934)과 접하는 드레인 영역 및 채널이 형성되고 소스 영역과 드레인 영역 사이의 채널 영역을 가질 수 있다. 액티브층(931)의 소스 영역 및 드레인 영역에는 n형 불순물 또는 p형 불순물이 도핑될 수 있고, 바람직하게는 LTPS TFT(930)는 p-타입 박막 트랜지스터일 수 있다.
복합형 박막 트랜지스터(900)의 산화물 TFT(940)는 액티브층(941), 게이트 전극(942), 소스 전극(943) 및 드레인 전극(944)을 포함한다. 구체적으로, 기판(910) 상에 형성된 제1 절연층(922) 상에 산화물 TFT(940)의 게이트 전극(942)이 형성되고, 산화물 TFT(940)의 게이트 전극(942) 상에 제2 절연층(923)이 형성되고, 제2 절연층(923) 상에 산화물 TFT(940)의 액티브층(941)이 형성되고, 산화물 TFT(940)의 액티브층(941) 상에 제3 절연층(924)이 형성되고, 제3 절연층(924)에 형성된 컨택홀을 통해 산화물 TFT(940)의 소스 전극(943) 및 드레인 전극(944)이 산화물 TFT(940)의 액티브층(941)에 접촉한다. 따라서, 산화물 TFT(940)는 기판(910)으로부터 게이트 전극(942), 액티브층(941), 및 소스 전극(943) 및 드레인 전극(944) 순서로 적층된 바텀 게이트 구조의 박막 트랜지스터이다. 산화물 TFT(940)는 n-타입 박막 트랜지스터일 수 있다. 제2 절연층(923)은 산화물 TFT(940)에서 게이트 절연층(GI)으로 기능하고, 제3 절연층(924)은 산화물 TFT(940)에서 에치 스타퍼(etch stopper; ES)로 기능한다. 따라서, 제2 절연층(923)이 LTPS TFT(930)에서는 층간 절연층으로 사용되는 동시에 산화물 TFT(940)에서는 게이트 절연층으로도 사용되는 장점이 있다.
산화물 TFT(940)의 액티브층(941)은 산화물 반도체로 이루어질 수 있다. 산화물 TFT(940)의 액티브층(941)은 다양한 금속 산화물이 사용될 수 있으며, 예를 들어, 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO) 계 재료, 3원계 금속 산화물인 인듐 갈륨 아연 산화물(InGaZnO) 계 재료, 인듐 주석 아연 산화물(InSnZnO) 계 재료, 인듐 알루미늄 아연 산화물(InAlZnO) 계 재료, 인듐 하프늄 아연 산화물(InHfZnO), 주석 갈륨 아연 산화물(SnGaZnO) 계 재료, 알루미늄 갈륨 아연 산화물(AlGaZnO) 계 재료, 주석 알루미늄 아연 산화물(SnAlZnO) 계 재료, 2원계 금속 산화물인 인듐 아연 산화물(InZnO) 계 재료, 주석 아연 산화물(SnZnO) 계 재료, 알루미늄 아연 산화물(AlZnO) 계 재료, 아연 마그네슘 산화물(ZnMgO) 계 재료, 주석 마그네슘 산화물(SnMgO) 계 재료, 인듐 마그네슘 산화물(InMgO) 계 재료, 인듐 갈륨 산화물(InGaO) 계 재료나, 인듐 산화물(InO) 계 재료, 주석 산화물(SnO) 계 재료, 아연 산화물(ZnO) 계 재료 등이 사용될 수 있다. 상술한 각각의 산화물 반도체 재료에서 포함되는 각각의 원소의 조성 비율은 특별히 한정되지 않고 다양하게 조정될 수 있다.
도 9를 참조하면, LTPS TFT(930)와 산화물 TFT(940)는 게이트 라인을 공유한다. LTPS TFT(930)와 산화물 TFT(940)는 동일한 게이트 라인에서 분지된 동일한 게이트 전극(932, 942)을 공유하고, LTPS TFT(930) 게이트 전극(932)과 산화물 TFT(940)의 게이트 전극(942)은 동일하다. 즉, LTPS TFT(930)의 게이트 전극(932)은 산화물 TFT(940)의 게이트 전극(932)으로도 기능한다.
LTPS TFT(930)와 산화물 TFT(940)는 소스 전극(933, 943) 및 드레인 전극(934, 944)을 공유한다. 즉, LTPS TFT(930)의 소스 전극(933)과 산화물 TFT(940)의 소스 전극(943)은 동일하고, LTPS TFT(930)의 드레인 전극(934)과 산화물 TFT(940)의 드레인 전극(944)은 동일하다. 따라서, LTPS TFT(930) 소스 전극(933)은 산화물 TFT(940)의 소스 전극(943)으로도 기능하고, LTPS TFT(930) 드레인 전극(934)은 산화물 TFT(940)의 드레인 전극(944)으로도 기능한다.
복합형 박막 트랜지스터(900)는, 동일한 게이트 신호를 이용하는 두 개의 박막 트랜지스터를 형성하기 위해 동일한 게이트 라인을 공유하는 LTPS TFT(930)와 산화물 TFT(940)가 수직적으로 이중 적층된 구조로 형성된다. 즉, 도 9에 도시된 바와 같이, 복합형 박막 트랜지스터(900)는 LTPS TFT(930)와 산화물 TFT(940)가 중첩되는 구조이고, LTPS TFT(930) 상에 산화물 TFT(940)가 배치된다. LTPS TFT(930)와 산화물 TFT(940)는 게이트 전극(932, 142)뿐만 아니라 소스 전극(933, 943) 및 드레인 전극(934, 944)도 공유할 수 있다.
구체적으로, 도 9를 참조하면, 버퍼층(921) 상에 LTPS TFT(930)의 액티브층(931)이 형성되고, LTPS TFT(930)의 액티브층(931) 상에 제1 절연층(922)이 형성되고, 제1 절연층(922) 상에 LTPS TFT(930) 및 산화물 TFT(940) 모두의 게이트 전극(932, 942)이 형성되고, LTPS TFT(930) 및 산화물 TFT(940) 모두의 게이트 전극(932, 942) 상에 제2 절연층(923)이 형성되고, 제2 절연층(923) 상에 산화물 TFT(940)의 액티브층(931, 941)이 형성되고, 산화물 TFT(940) 상에 제3 절연층(924)이 형성되고, 제3 절연층(924) 상에 LTPS TFT(930) 및 산화물 TFT(940) 모두의 소스 전극(933, 943) 및 드레인 전극(934, 944)이 형성된다.
복합형 박막 트랜지스터(900)의 이중 적층 구조는 산화물 TFT(940)의 채널 영역과 LTPS TFT(930)의 채널 영역이 서로 중첩되는 것을 특징으로 한다. 도 9를 참조하면, LTPS TFT(930)의 액티브층(931), 산화물 TFT(940)의 액티브층(941) 및 LTPS TFT(930)와 산화물 TFT(940)의 게이트 전극(932, 942)이 중첩된다. 박막 트랜지스터의 채널 영역은 액티브층과 게이트 전극이 중첩되는 영역으로 정의될 수 있다. 따라서, LTPS TFT(930)의 액티브층(931)과 산화물 TFT(940)의 액티브층(941)이 중첩되고, LTPS TFT(930)의 액티브층(931)과 산화물 TFT(940)의 액티브층(941) 사이에 LTPS TFT(930)와 산화물 TFT(940)의 게이트 전극(932, 942)이 배치되므로, 산화물 TFT(940)의 채널 영역과 LTPS TFT(930)의 채널 영역이 서로 중첩된다. 또한, 산화물 TFT(940)의 채널 영역의 길이(L)와 LTPS TFT(930)의 채널 영역의 길이(L)는 동일하고, 평면 상에서 산화물 TFT(940)의 채널 영역의 넓이와 LTPS TFT(930)의 채널 영역의 넓이는 동일할 수 있다.
본 발명의 일 실시예에 따른 복합형 박막 트랜지스터(900)는 LTPS TFT(930)와 산화물 TFT(940)가 이중 적층된 구조를 포함함으로써, LTPS TFT(930)와 산화물 TFT(940)가 게이트 라인을 공유하고, 각각의 박막 트랜지스터의 채널 영역을 형성하기 위한 게이트 라인 및 게이트 전극(932, 942) 형성에 필요한 면적을 최소화할 수 있다.
본 발명의 일 실시예에 따른 복합형 박막 트랜지스터(900)에서의 LTPS TFT(930)와 산화물 TFT(940)가 이중 적층된 구조는 LTPS TFT(930)를 p-타입 박막 트랜지스터로 사용하고 산화물 TFT(940)를 n-타입 박막 트랜지스터로 사용할 수 있다. 이는, LTPS TFT(930)를 p-타입 박막 트랜지스터로 형성하기 위한 p형 불순물 도핑 이후에 산화물 TFT(940)는 별도의 도핑 없이 n-타입 박막 트랜지스터로 형성할 수 있기 때문이다. 따라서, n-타입 박막 트랜지스터와 p-타입 박막 트랜지스터의 조합인 인버터 회로를 콤팩트하게 설계할 수 있다는 장점이 있다.
도 9에 도시되지는 않았으나, 산화물 TFT(940)의 소스 전극(943)과 LTPS TFT(930)의 소스 전극(933)은 동일한 컨택홀을 통해 전기적으로 연결될 수 있고, 산화물 TFT(940)의 드레인 전극(944)과 LTPS TFT(930)의 드레인 전극(934)은 동일한 컨택홀을 통해 전기적으로 연결될 수 있다.
TFT의 제조에 있어서, TFT의 액티브층은 종종 하나 이상의 패시베이션 층들(예를 들어, 버퍼, GI1, ILD)에 의해 커버된다. 예를 들어, 실리콘 질화물(SiNx) 및/또는 실리콘 산화물(SiO2)로 이루어진 층간 절연층(ILD)이 액티브층을 커버할 수 있다. 이러한 패시베이션층은 LTPS TFT(930)의 제조 동안 폴리-실리콘 반도체의 수소화에 사용될 수 있다. 그러나, 수소 이온은 산화물 반도체의 임계 전압을 부정적으로 시프트시키는 경향이 있다. 따라서, 산화물 TFT(940)는 디스플레이의 제조에 있어 특히 중요한, 백 채널 측에서의 수소 이온들의 영향에 매우 민감하다.
이러한 이유로, 특히 산화물 TFT(940)가 LTPS TFT(930)의 위에 형성되는 본 명세서의 실시예들에서, 다양한 구성들이 수소 이온들이 산화물 반도체층에 도달하는 것을 최소화하는데 사용될 수 있다. 따라서, 본 명세서의 일부의 실시예들에서, 고 수소 함유량을 갖는 패시베이션층이 LTPS TFT(930)의 폴리실리콘 반도체 하에서 사용될 수 있으며, LTPS TFT(930)의 게이트 금속은 산화물 반도체층의 적어도 채널 부분을 차폐하도록 구성될 수 있다. 고 수소 함유량을 갖는 폴리실리콘 반도체층 하의 패시베이션층들은 폴리실리콘 반도체층을 수소화하는데 사용될 수 있다. 폴리실리콘 반도체의 상측 상의 패시베이션층들은 SiO2와 같은 저 수소 함유량을 갖는 재료들로 이루어질 수 있다. 여기서, 저 수소 함유량 패시베이션층은 고 수소 함유량을 갖는 패시베이션층의 두께와 같거나 이보다 더 큰 두께를 갖도록 형성될 수 있다. 예를 들어, 2000 옹스트롱의 SiNx층에 대해서, 2000 옹스트롱의 SiO2층이 형성된다. 또한, 차폐 금속은 산화물 반도체가 산화물 반도체 아래의 층들로부터의 이동 전하에 의해 영향을 받지 않도록 Vref 또는 Vdd와 연결된 채로 제공될 수 있다.
일부의 실시예들에서, 수소를 차단할 수 있는 하나 이상의 금속 산화물층(예를 들어, Al2O3, TaxOy, 다른 금속 산화물)이 고 수소 함유량을 갖는 패시베이션층과 산화물 반도체층 사이에 형성될 수 있다. 이러한 수소 차단층은 폴리실리콘 반도체층의 수소화 후에 형성될 수 있으며, 산화물 반도체층은 수소 차단층의 형성 후에 형성될 수 있다.
스위칭 TFT를 위한 LTPS TFT 및 산화물 TFT의 조합
도 10은 본 발명의 일 실시예에 따른 복합형 박막 트랜지스터를 갖는 유기 전계 발광 표시 장치를 설명하기 위한 개략적인 회로도이다. 도 3a에서는 다양한 유기 전계 발광 표시 장치(1000)의 회로 구조 중 구동 박막 트랜지스터(1050) 및 박막 트랜지스터와 1개의 저장(storage) 커패시터(1060)가 사용되는 2T1C 구조를 도시하였으나, 유기 전계 발광 표시 장치(1000)의 회로 구조가 이에 제한되는 것은 아니다.
본 발명의 일 실시예에 따른 유기 전계 발광 표시 장치(9000)는 소자 영역에 형성된 복합형 박막 트랜지스터(900) 및 발광 영역에 형성된 유기 발광 소자(1070)를 포함한다. 복합형 박막 트랜지스터(900)는 도 9에 도시된 복합형 박막 트랜지스터(900)과 실질적으로 동일하므로 중복 설명을 생략한다.
도 10을 참조하면, 복합형 박막 트랜지스터(900)는 유기 전계 발광 표시 장치(9000)의 스위칭 박막 트랜지스터로 기능한다. 복합형 박막 트랜지스터(900)의 LTPS 박막 트랜지스터(930)와 산화물 반도체 박막 트랜지스터(940)는 동일한 스캔 라인, 즉, 게이트 라인을 공유하고, 동일한 데이터 배선으로부터 데이터 전압을 인가 받는다. 복합형 박막 트랜지스터(900)의 LTPS 박막 트랜지스터(930)와 산화물 반도체 박막 트랜지스터(940)는 모두 저장 커패시터(1060) 및 구동 박막 트랜지스터(1050)와 전기적으로 연결된다.
산화물 TFT 및 LTPS TFT의 게이트 공유의 다른 예시
도 11은 본 발명의 다른 실시예에 따른 복합형 박막 트랜지스터를 설명하기 위한 개략적인 평면도이다. 도 11를 참조하면, 복합형 박막 트랜지스터(1100)는 LTPS 박막 트랜지스터(1130) 및 산화물 반도체 박막 트랜지스터(1140)를 포함한다. 도 5에 도시된 복합형 박막 트랜지스터(1100)는 도 9에 도시된 복합형 박막 트랜지스터(900)와 비교하여 LTPS 박막 트랜지스터(1130)의 소스 전극(1133)과 산화물 반도체 박막 트랜지스터(1140)의 소스 전극(1143)이 분리되고, LTPS 박막 트랜지스터(1130)의 드레인 전극(1134)과 산화물 반도체 박막 트랜지스터(1140)의 드레인 전극(1144)이 분리되고, LTPS 박막 트랜지스터(1130) 및 산화물 반도체 박막 트랜지스터(1140)의 액티브층(1131, 1141)이 형상이 상이하다는 점을 제외하면 실질적으로 동일하므로, 중복 설명을 생략한다.
도 11을 참조하면, LTPS 박막 트랜지스터(1130)와 산화물 반도체 박막 트랜지스터(1140)는 게이트 라인을 공유한다. LTPS 박막 트랜지스터(1130)와 산화물 반도체 박막 트랜지스터(1140)는 동일한 게이트 라인에서 분지된 동일한 게이트 전극(1132, 1142)을 공유하고, LTPS 박막 트랜지스터(1130)의 게이트 전극(1132)과 산화물 반도체 박막 트랜지스터(1140)의 게이트 전극(1142)은 동일하다. 즉, LTPS 박막 트랜지스터(1130)의 게이트 전극(1132)은 산화물 반도체 박막 트랜지스터(1140)의 게이트 전극(1142)으로도 기능한다.
LTPS 박막 트랜지스터(1130)의 소스 전극(1133) 및 드레인 전극(1134) 각각은 산화물 반도체 박막 트랜지스터(1140)의 소스 전극(1143) 및 드레인 전극(1144) 각각과 전기적으로 분리된다. 따라서, 복합형 박막 트랜지스터(1100)의 LTPS 박막 트랜지스터(1130)와 산화물 반도체 박막 트랜지스터(1140)는 별개의 박막 트랜지스터로서 기능할 수 있다.
도 11을 참조하면, 복합형 박막 트랜지스터(1100)에서는 서로 중첩된 LTPS 박막 트랜지스터(1130)의 액티브층(1131)과 산화물 반도체 박막 트랜지스터(1140)의 액티브층(1141) 사이의 거리를 이용하여 커패시터를 형성할 수 있다. 따라서, 유기 전계 발광 표시 장치(300A)의 Ion 및 Ioff의 조건을 만족하는 범위에서 LTPS 박막 트랜지스터(1130)의 액티브층(1131)과 산화물 반도체 박막 트랜지스터(1140)의 액티브층(1141) 사이의 거리를 조절하여 유기 전계 발광 표시 장치의 커패시턴스의 크기를 변경시킬 수 있다. 채널 영역에서는 다소 기생 커패시턴스가 발생할 수 있지만, 이러한 커패시턴스 성분은 회로 구성에 필요한 커패시턴스로 활용될 수 있는 장점이 있다.
이하에서는 본 발명의 다른 실시예에 따른 복합형 박막 트랜지스터(1100)가 적용된 유기 전계 발광 표시 장치를 설명하기 위해 도 12를 함께 참조한다.
도 12는 본 발명의 다른 실시예에 따른 복합형 박막 트랜지스터를 갖는 유기 전계 발광 표시 장치를 설명하기 위한 개략적인 회로도이다. 도 12에서는 다양한 유기 전계 발광 표시 장치의 회로 구조 중 스위칭 박막 트랜지스터 및 리셋 박막 트랜지스터만을 도시하였다.
도 12를 참조하면, 복합형 박막 트랜지스터(1100)의 LTPS 박막 트랜지스터(1130) 및 산화물 반도체 박막 트랜지스터(1140)는 게이트 라인을 공유하나 소스 전극(1133, 1143)과 드레인 전극(1134, 1144)은 별개로 사용하므로, LTPS 박막 트랜지스터(1130)는 스위칭 박막 트랜지스터로 기능하고, 산화물 반도체 박막 트랜지스터(1140)는 리셋 박막 트랜지스터로 기능할 수 있다. 따라서, 본 발명의 다른 실시예에 따른 유기 전계 발광 표시 장치에서는 화소 개구율이 개선되고 소자 영역의 면적 최소화가 가능하다.
도 12에서는 LTPS 박막 트랜지스터(1130)는 스위칭 박막 트랜지스터로 기능하고, 산화물 반도체 박막 트랜지스터(1140)는 리셋 박막 트랜지스터로 기능하는 것으로 설명하였으나, 반대로 LTPS 박막 트랜지스터(1130)가 리셋 박막 트랜지스터로 기능하고, 산화물 반도체 박막 트랜지스터(1140)가 스위칭 박막 트랜지스터로 기능할 수도 있다.
조절가능한 리프레시 레이트 구동 방법
간략히 전술한 바와 같이, 이미지 컨텐츠에 기초하여 디스플레이의 프레임 레이트가 조정되는 것이 바람직할 수 있다. 디스플레이의 적어도 일부에 대한 프레임 레이트를 감소시키는 동작은 모바일 디바이스들에서 가장 중대한 이슈들 중 하나인 전력 절감을 달성할 수 있다. TFT 백플레인에서 산화물 TFT들과 LTPS TFT들의 조합된 사용은 이러한 디스플레이를 가능하게 할 수 있다.
도 13은 디스플레이 영역의 일부가 저 프레임 레이트로 구동되는 디스플레이(100)에 의해 제공될 수 있는 예시적인 화면을 도시한다. 본 실시예에서, 디스플레이 영역은 2개의 부분으로 나뉘어진다; 도 13을 참조하면, 상대적으로 천천히 변화하는 이미지 컨텐츠(예를 들어, 현재 시각)를 표시하는 저 프레임 레이트 부분 및 상대적으로 빠르게 변화하는 이미지 컨텐츠(예를 들어, 영화)를 표시하는 고 프레임 레이트 부분이 도시된다. 본 실시예에서, 초단위로 현재 시각을 나타내는, 표시 영역의 제1 부분은 초당 오직 하나의 프레임으로 리프레시되어도 충분하다.
그러나, 통상의 디스플레이에서 구동 회로들은 전체 디스플레이가 고정된 프레임 레이트(예를 들어, 60, 120, 240 Hz 등)로 동작하기 위해 디스플레이 영역에서 화소 회로들에 순차적으로 신호들(예를 들어, 스캔 신호, 데이터 전압, 발광 신호 등)을 미리 결정된 주파수로 출력한다. 초당 60 프레임으로 동작하는 디스플레이에서, 적어도 이론상으로는, 59 프레임들 동안 표시 영역의 제1 부분에서의 화소 회로들로 공급되는 신호들은 전력의 낭비일 수 있다.
LRR 하에서의 데이터 드라이버 동작
따라서, 일부의 실시예들에서, 구동 회로들 중 적어도 하나로부터 제공되는 화소 회로들로의 신호들의 주파수는 디스플레이(100) 상에 나타나는 이미지 컨텐츠에 따라 제어된다. 이는 게이트 드라이버(GD), 데이터 드라이버(DD) 또는 게이트 드라이버(GD) 및 데이터 드라이버(DD)에 저 리프래시 레이트 신호(LRR)에 의해 제어가능한 스위칭 회로들을 부가함으로써 달성될 수 있다.
일 실시예에서, 데이터 드라이버(DD)는 타이밍 제어기(TC)로부터 저 리프래시 레이트 신호(LRR)을 수신하고, 이미지 컨텐츠의 리프레시 레이트를 제어하도록 구성된다. 예를 들어, 이미지 컨텐츠가 빠르게 변하는 이미지 컨텐츠(예를 들어, 비디오)인 경우, 타이밍 제어기(TC)는 데이터 드라이버(DD)가 미리 설정된 일반 리프레시 레이트로 이미지 데이터를 프로세싱하도록 데이터 드라이버(DD)로 미리 결정된 상태(예를 들어, 로우 상태)에서 저 리프레시 레이트 신호(LRR)를 제공한다. 이는 데이터 전압(Vdata)이 일반 리프레시 레이트로 출력되는 것을 의미한다. 다시 말하면, 프레임 각각에 대한 이미지 데이터는 모든 프레임 구간에 대해 프로세싱된다. 관련하여, 데이터 드라이버(DD)는 데이터 드라이버(DD)가 일반 리프레시 모드로 동작하는 경우, 온 상태로 데이터 드라이버(DD)의 버퍼들을 유지한다.
반면, 타이밍 제어기(TC)는 이미지 데이터가 정지 컨텐츠(또는 천천히 변하는 이미지 컨텐츠)인 경우, 미리 결정된 상태(예를 들어 하이 상태)의 저 리프레시 레이트 신호(LRR)를 데이터 드라이버(DD)에 제공한다. 이 경우, 데이터 드라이버(DD)는 일반 리프레시 레이트보다 더 낮은 리프레시 레이트로 이미지 데이터를 프로세싱한다. 저속 리프레시 모드에서, 하나의 프레임의 이미지 데이터는, 데이터 전압(Vdata)이 저 리프레시 레이트로 출력되도록 미리 결정된 프레임 구간에 대해서만 프로세싱된다. 이를 위해, 데이터 드라이버(DD)는 특정한 프레임 구간 동안만 "온" 상태로 데이터 드라이버(DD)의 버퍼들을 유지시킬 수 있으며, 나머지 프레임 구간들 동안 "오프" 상태로 버퍼들을 유지한다. 데이터 드라이버(DD)에서 버퍼들을 턴 오프시킴으로써, 화소 회로들은 오직 특정 프레임 구간마다 새로운 데이터 전압(Vdata)으로 갱신되며, 이는 디스플레이의 전력 소모를 감소시킬 수 있다.
도 14는 일반 리프레시 모드에서 타이밍 제어기(TC), 데이터 드라이버(GD) 및 데이터 드라이버(DD)의 예시적인 동작을 나타내는 타이밍도이다. 일반 리프레시 모드에서, 데이터 드라이버(DD)와 커플링된 스위칭 회로들이 턴온되도록 타이밍 제어기(TC)로부터의 저 리프레시 레이트 신호(LRR)가 로우 상태로 유지된다. 게이트 신호들(GS1 내지 GSj)은 매 프레임 구간마다 게이트 드라이버(GD)로 순차적으로 출력되며, 매 프레임 구간(FR1 내지 FR60)의 이미지 데이터는 데이터 드라이버(DD)에 의해 프로세싱된다. 하나의 프레임의 길이가 16.6 ms이라고 가정할 때, 도 14로부터 도시되는 바와 같이 대략 60 장의 프레임들이 초당 프로세싱된다. 즉, 데이터 드라이버(DD)는 60 Hz로 리프레시 동작을 수행한다.
도 15는 저속 리프레시 모드에서의 타이밍 제어기(TC), 게이트 드라이버(GD) 및 데이터 드라이버(DD)의 동작들을 설명하기 위한 도면이다. 저속 리프레시 모드에서, 타이밍 제어기(TC)로부터의 저 리프레시 레이트 신호(LRR)는 특정한 프레임 구간들(FR1, FR13, FR25, FR37 및 FR49) 동안 로우 상태로 유지되고, 남은 구간들(FR2 내지 FR12, FR14 내지 FR24, FR26 내지 FR36, FR38 내지 FR48 및 FR50 내지 FR60) 동안 하이 상태로 유지된다. 따라서, 데이터 드라이버(DD)와 커플링되는 스위칭 회로들은 2번째 내지 12번째 프레임 구간(FR2 내지 FR12), 14번째 내지 24번째 프레임 구간(FR14 내지 FR24), 26번째 내지 36번째 프레임 구간(FR26 내지 FR36), 38번째 내지 48번째 프레임 구간(FR38 내지 FR48) 및 50번째 내지 60번째 프레임 구간(FR50 내지 FR60) 동안 저 리프레시 레이트 신호(LRR)에 의해 턴오프된다.
게이트 신호들(GS1 내지 GSj)가 매 프레임 구간에 게이트 드라이버에 의해 순차적으로 출력된다고 하더라도, 이미지 프레임들(D-FR1, D-FR13, D-FR25, D-FR37 및 D-FR49)의 이미지 데이터만이 60 프레임 구간 중 대응하는 프레임 구간(FR1, FR13, FR25, FR37 및 FR49) 동안 프로세싱된다. 하나의 프레임의 길이가 16.6 ms이고 가정할 때, 도 12에 도시된 바와 같이, 대략 5 개의 프레임들이 일 초당 프로세싱된다. 즉, 데이터 드라이버(DD)는 5 Hz로 리프레시 동작을 수행한다.
도 15를 참조하면, 2개의 특정한 인접 프레임 구간들 사이의 나머지 프레임 구간들은, 2개의 특정한 인접 프레임 구간들 사이의 나머지 프레임 구간(예를 들어, FR2 내지 FR12)에 대응하는 시간(예를 들어, 183.4 ms)이 2개의 특정한 인접 프레임 구간들 중 하나의 특정한 프레임 구간(예를 들어, FR1)에 대응하는 시간(예를 들어, 16.6 ms)보다 더 크도록 설정된다.
일부의 실시예들에서, 디스플레이의 오직 일부만이 새로운 데이터 전압(Vdata)으로 갱신되도록, 저 리프레시 레이트 신호(LRR)는 단일의 프레임 구간 동안 데이터 드라이버(DD)와 커플링된 스위칭 회로들로 공급될 수 있다. 예를 들어, 게이트 드라이버(DD)가 특정 게이트 라인들 상에서 스캔 신호들을 출력하는 프레임의 구간 동안 저 리프레시 레이트 신호(LRR)는 데이터 드라이버로 커플링된 스위칭 회로들로 제공될 수 있다. 예를 들어, 게이트 라인들(GL10 내지 GL100)이 선택된 프레임들에서 스캔 신호를 출력하는 경우, 저 리프레시 레이트 신호(LRR)는 데이터 드라이버(DD)와 커플링된 스위칭 회로들로 제공될 수 있다. 게이트 라인들(GL10 내지 GL100)과 연결된 화소 회로들은 이 선택된 프레임들 동안 데이터 드라이버(DD)로부터 새로운 데이터 전압(Vdata)를 제공받지 않을 것이다. 이러한 구성에서, 디스플레이 영역의 부분(예를 들어, 게이트 라인들(GL10 내지 GL100)과 연결된 화소들)은 표시 영역의 나머지 부분과는 상이한 주파수로 갱신될 수 있다.
데이터 드라이버 측의 스위칭 회로들을 제어함으로써 저 리프레시 모드 하에서 표시 영역의 부분만을 구동하는 것이 수행되나, 이는 타이밍 제어기(TC) 측에 과부하를 야기할 수도 있다. 따라서, 일 실시예에서는, 저 리프레시 레이트 신호(LRR)가 게이트 드라이버(GD)와 커플링된 스위칭 회로들로 제공된다. 보다 상세하게는, 게이트 드라이버(GD)가 시프트 레지스터를 형성하는 복수의 스테이지들을 포함하고, 도 16에 도시된 바와 같이 스테이지들의 일부 또는 스테이지들 각각과 커플링될 수 있다.
스위칭 회로(1300)는 적어도 하나의 TFT가 대응하는 화소 회로로의 게이트 신호의 출력을 제어하기 위해 LRR 신호를 수신하도록 구성된다. 저 리프레시 레이트 신호(LRR)가 로우인 경우, 게이트 드라이버(GD)는 미리 설정된 일반 리프레시 레이트로 동작한다. 즉, 스위칭 회로들은 게이트 드라이버(GD)로부터의 게이트 신호들이 프레임들 각각 동안 순차적으로 모든 게이트 라인[N] 상에서 제공되도록 한다. 그러나, 저 리프레시 레이트 신호(LRR)가 하이일 때, 게이트 드라이버(GD)로부터의 게이트 신호들의 주파수는 일부의 또는 모든 게이트 라인들 상에서 제한될 수 있다
저 리프레시 레이트 모드 하에서 전체 표시 영역을 동작시키기 위해서, 게이트 개시 펄스 신호의 주파수 및/또는 게이트 시프트 클럭 신호(GSC)의 주파수는 새로운 데이터 전압(Vdata)으로 갱신되기 위해 디스플레이의 화소 회로들의 주파수를 감소시키도록 조정될 수 있다. 이를 위해, 저 리프레시 레이트 신호(LRR) 신호에 의해 제어가능한 스위칭 회로가 특정 프레임들 동안 게이트 개시 펄스 신호를 보류하도록 사용될 수 있다. 유사하게, 시프트 레지스터 각각의 활성화 사이의 지연을 생성하도록 저 리프레시 레이트 신호(LRR)에 의해 제어가능한 스위칭 회로가 게이트 시프트 클럭 신호(GSC)를 보류하도록 사용될 수 있다. 또한, 스위칭 회로는 저 리프레시 레이트 신호(LRR)에 기초하여 스테이지 각각에 대한 게이트 출력 인에이블 신호(GOE)를 제어하도록 구성될 수 있다. 예를 들어, 저 리프레시 레이트 신호(LRR)이 하이 상태인 경우, 게이트 출력 인에이블 신호(GOE)는 화소들이 데이터 전압(Vdata)로 로딩되지 않도록 설정될 수 있다.
스위칭 회로(1300)가 어떻게 저 리프레시 레이트 모드를 구현하도록 사용되는 지와 상관 없이, 저 리프레시 레이트 모드 하에서 동작하는 화소 회로들은 하나 이상의 프레임들 동안 새로운 데이터 전압(Vdata)으로 로딩되지 않을 수 있다. 데이터 전압(Vdata)로 로딩되지 않은 화소들은 데이터 전압(Vdata)이 공급되는 이전 프레임에 로딩되었던 데이터 전압(Vdata)을 기초로 빛을 발광할 수 있다.
그러나, 전술된 저 리프레시 레이트 모드로 디스플레이를 구동하는 것은 단일 타입의 TFT를 채용하는 TFT 백플레인으로는 실현 가능하지 않을 수도 있다. 예를 들어, 화소 회로 내의 구동 TFT(DT)는 데이터가 구동 데이터(DD)에 의해 프로세싱되지 않는 기간 동안 안정적인 구동 전압을 유지해야 한다. 또한, 스위칭 트랜지스터가 턴오프되는 동안, 구동 전압은 기생 커패시턴스에 의해 감소될 수 있다.
전술한 바와 같이, 산화물 반도체는 우수한 전압 홀딩 비를 갖는다. 그러나, Vth의 검출은 산화물 TFT가 현저하게 더 오래(예를 들어, LTPS TFT의 7배 만큼) 걸릴 수 있다. 또한, 비표시 영역에서 구동 회로를 구현하기 위해 산화물 TFT를 사용하는 것은 베젤 크기를 증가시킬 수 있다. 따라서, 산화물 TFT로 구동 회로 전체를 구현하는 것은 디스플레이(100)의 일반 리프레시 모드 동안 충분한 구동 주파수를 제공하지 못할 수 있다. 그러나, 본 명세서에 개시된 바와 같이, 조절 가능한 리프레시 레이트를 이용하여 디스플레이를 구동시키는 것은, 산화물 TFT들 및 LTPS TFT들의 다양한 타입의 조합으로 구현되는 TFT 백플레인을 이용하여 실현될 수 있다.
일 실시예에서, 저장 커패시터와 연결된 TFT들은 구동 TFT(DT)로 LTPS TFT를 사용하는 경우, 커패시터로부터의 누설 전류를 최소화하기 위해 산화물 반도체로 이루어진다. 예를 들어, 제1 스위칭 TFT(S1)와 제2 스위칭 TFT(S2)는 저장 커패시터들(C1 및 C2)로부터의 누설 전류를 최소화하도록 LTPS TFT로 형성될 수 있다. 또한, 리프레시 레이트를 조정함으로써 디스플레이(100)를 동작하는 연장된 기간 동안 턴온되는 화소 회로 및/또는 구동 회로에서의 TFT들은 LTPS TFT로 이루어질 수 있다. 예를 들어, 발광 신호(EM)에 의해 제어되는 제3 스위칭 트랜지스터(S3)은 LTPS TFT로 이루어질 수 있다. 또한, LTPS TFT는 게이트 드라이버(GD) 및/또는 데이터 드라이버(DD)와 커플링된 스위칭 회로들을 구현하는 TFT로 사용될 수 있다. 특히, 하이 상태 리프레시 레이트 신호(LRR)이 인가되는 TFT는 LTPS TFT(예를 들어, 스위칭 회로(1300)에서의 TFT T5i)로 이루어질 수 있다.
본 명세서가 본 명세서의 바람직한 실시예들과 연관되어 특정하게 도시되고 설명되었으나, 세부사항들과 형태의 전술한 그리고 다른 변동이 본 명세서의 기술사상 및 범위를 벗어나지 않으며 행해질 수 있다는 점이 당업자에게 이해될 것이다. 따라서, 본 명세서는 설명되고 도시된 형태나 세부사항들에 제한되지 않고, 첨부된 청구항들의 청구범위 내에 있도록 의도된다. 저 리프레시 레이트 구동 모드 및 이러한 구동 모드에 적절한 TFT 백플레인이 OLED 디스플레이의 맥락에서 개시되었지만, 본 명세서에 개시된 실시예들의 유사한 TFT 백플레인이 액정 디스플레이(LCD)에서 저 리프레시 레이트 모드를 구현하도록 사용될 수 있음은 자명할 것이다.

Claims (11)

  1. LTPS 박막 트랜지스터 및 상기 LTPS 박막 트랜지스터 상에 배치된 산화물 반도체 박막 트랜지스터를 갖는 복합형 박막 트랜지스터; 및
    상기 복합형 박막 트랜지스터와 전기적으로 연결된 유기 발광 소자를 포함하고,
    상기 LTPS 박막 트랜지스터와 상기 산화물 반도체 박막 트랜지스터는 동일한 게이트 라인과 연결된 것을 특징으로 하는, 유기 전계 발광 표시 장치.
  2. 제1항에 있어서,
    상기 LTPS 박막 트랜지스터의 게이트 전극은 상기 산화물 반도체 박막 트랜지스터의 게이트 전극으로도 기능하도록 구성된 것을 특징으로 하는, 유기 전계 발광 표시 장치.
  3. 제2항에 있어서,
    상기 LTPS 박막 트랜지스터의 소스 전극은 상기 산화물 반도체 박막 트랜지스터의 소스 전극으로도 기능하도록 구성되고,
    상기 LTPS 박막 트랜지스터의 드레인 전극은 상기 산화물 반도체 박막 트랜지스터의 드레인 전극으로도 기능하도록 구성된 것을 특징으로 하는, 유기 전계 발광 표시 장치.
  4. 제3항에 있어서,
    상기 LTPS 박막 트랜지스터의 게이트 전극은 상기 LTPS 박막 트랜지스터의 액티브층 상에 배치되고,
    상기 산화물 반도체 박막 트랜지스터의 액티브층은 상기 LTPS 박막 트랜지스터의 게이트 전극 상에 배치되고
    상기 LTPS 박막 트랜지스터의 소스 전극 및 드레인 전극은 상기 LTPS 박막 트랜지스터의 액티브층 및 상기 산화물 반도체 박막 트랜지스터의 액티브층과 접하는 것을 특징으로 하는, 유기 전계 발광 표시 장치.
  5. 제1항에 있어서,
    상기 LTPS 박막 트랜지스터의 액티브층은 상기 산화물 반도체 박막 트랜지스터의 액티브층과 중첩하는 것을 특징으로 하는, 유기 전계 발광 표시 장치.
  6. 제5항에 있어서,
    상기 산화물 반도체 박막 트랜지스터의 채널 영역과 상기 LTPS 박막 트랜지스터의 채널 영역이 서로 중첩되도록 상기 LTPS 박막 트랜지스터와 상기 LTPS 박막 트랜지스터가 배치된 것을 특징으로 하는, 유기 전계 발광 표시 장치.
  7. 제6항에 있어서,
    상기 산화물 반도체 박막 트랜지스터의 액티브층과 게이트 전극이 중첩되는 영역의 넓이는 상기 LTPS 박막 트랜지스터의 액티브층과 게이트 전극이 중첩되는 영역의 넓이와 상이하고,
    상기 산화물 반도체 박막 트랜지스터의 액티브층과 게이트 전극이 중첩되는 영역의 길이는 상기 LTPS 박막 트랜지스터의 액티브층과 게이트 전극이 중첩되는 영역의 길이와 동일한 것을 특징으로 하는, 유기 전계 발광 표시 장치.
  8. 제1항에 있어서,
    상기 산화물 반도체 박막 트랜지스터는 n-타입 박막 트랜지스터이고,
    상기 LTPS 박막 트랜지스터는 p-타입 박막 트랜지스터인 것을 특징으로 하는, 유기 전계 발광 표시 장치.
  9. 제1항에 있어서,
    상기 복합형 박막 트랜지스터는 구동 박막 트랜지스터로 동작하도록 구성된 것을 특징으로 하는, 유기 전계 발광 표시 장치.
  10. 제1항에 있어서,
    상기 LTPS 박막 트랜지스터의 게이트 전극은 상기 산화물 반도체 박막 트랜지스터의 액티브층의 적어도 채널 영역을 차폐하도록 구성된 것을 특징으로 하는, 유기 전계 발광 표시 장치.
  11. 제1항에 있어서,
    수소를 차단하도록 상기 산화물 반도체 박막 트랜지스터의 액티브층 하에 배치된 수소 차단층을 더 포함하는 것을 특징으로 하는, 유기 전계 발광 표시 장치.
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