WO2021215823A1 - 디스플레이 모듈 - Google Patents

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WO2021215823A1
WO2021215823A1 PCT/KR2021/005019 KR2021005019W WO2021215823A1 WO 2021215823 A1 WO2021215823 A1 WO 2021215823A1 KR 2021005019 W KR2021005019 W KR 2021005019W WO 2021215823 A1 WO2021215823 A1 WO 2021215823A1
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voltage
driving circuits
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김진호
오동건
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삼성전자주식회사
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    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Definitions

  • the present disclosure relates to a display module, and more particularly, to a display device including a pixel array formed of a self-luminous element.
  • a display module that drives an inorganic light emitting device constituting a sub-pixel in an AM (Active Matrix) method includes a driving circuit (hereinafter referred to as a first driving circuit) for each sub-pixel to provide a driving current corresponding to a data voltage to each sub-pixel. do) is included.
  • the display module includes a driving circuit (hereinafter, referred to as a second driving circuit) for controlling the operation of the first driving circuit by providing a control signal.
  • the first driving circuit is disposed in an active area in which a pixel array is disposed and an image is displayed
  • the second driving circuit is disposed in a silver non-active area (eg, a bezel area) in which an image is not displayed. has been placed
  • An object of the present disclosure is to provide a bezel-less display module.
  • Another object of the present disclosure is to provide a display module including a driving circuit capable of stably driving an inorganic light emitting device.
  • Another object of the present disclosure is to provide a display module that provides improved color reproducibility through an inorganic light emitting device with respect to an input image signal.
  • a display module for achieving the above object includes a substrate, a driving circuit layer formed on the substrate and including first driving circuits and second driving circuits, and the driving circuit It is formed on a layer and includes a pixel array in which each pixel including a plurality of inorganic light emitting devices is arranged in a matrix form, wherein the first driving circuits are provided for each pixel, and are applied to data voltages applied through data lines. driving a plurality of inorganic light emitting devices included in each pixel based on , providing the generated control signals to the first driving circuits, wherein the first and second driving circuits include a plurality of TFTs (Thin Film Transistors), and the driving circuit layer includes each of the plurality of TFTs.
  • a first metal layer on which a gate electrode of at least one third metal layer on which an electrode for providing are licensed to
  • the plurality of pixels of the pixel array are arranged in the matrix form at regular intervals from each other, the first driving circuits are respectively formed in a region corresponding to each of the plurality of pixels, and the clock lines are The first driving circuits corresponding to the first column line in a matrix form and the first driving circuits corresponding to the second column line adjacent to the first column line are disposed in the data line direction in the direction of the data line, The circuits are disposed in a region opposite to the region in which the clock lines are disposed with respect to the first driving circuits corresponding to the first or second column line, and the data lines are the clock lines and the second driving circuit. It may be disposed in the region between the circuits.
  • each of the second driving circuits may provide the control signals to the first driving circuits for driving a plurality of inorganic light emitting devices corresponding to each row line in the matrix form.
  • the driving circuit layer may have a stack structure in the order of the first metal layer, the second metal layer, and the at least one third metal layer.
  • the driving voltage is one of a driving voltage and a ground voltage
  • the jumping lines are formed on one of two third metal layers, and one of the two third metal layers receives the driving voltage.
  • An electrode for providing the ground voltage may be formed, and the other electrode may be formed with an electrode for providing the ground voltage.
  • the driving voltage is one of a first driving voltage, a second driving voltage, and a ground voltage
  • the jumping lines are formed on one of three third metal layers, and among the three third metal layers,
  • an electrode for providing the first driving voltage is formed
  • the other electrode is formed with an electrode for providing the second driving voltage
  • an electrode for providing the ground voltage is formed.
  • each of the first driving circuits includes a PWM (Pulse Width Modulation) circuit including a driving transistor, and the PWM circuit changes the voltage of the gate terminal of the driving transistor according to the applied sweep voltage to obtain data.
  • a driving current having a pulse width corresponding to a voltage is provided to the inorganic light emitting device, and one of the three third metal layers may further include a sweep electrode for applying the sweep voltage.
  • the driving circuit layer further includes an inorganic insulating film formed between the first metal layer and the second metal layer, and an organic insulating film formed between the second metal layer and the third metal layer, The thickness may be greater than the thickness of the inorganic insulating layer.
  • a bezel-less display module may be provided.
  • it can contribute to miniaturization and weight reduction of the display panel.
  • FIG. 1 is a view for explaining a pixel structure of a display module according to an embodiment of the present disclosure
  • FIG. 2 is a block diagram of a display module according to an embodiment of the present disclosure
  • 3A is a cross-sectional view of a display module according to an embodiment of the present disclosure.
  • 3B is a plan view of a driving circuit layer according to an embodiment of the present disclosure.
  • FIG. 4 is a view for explaining an operation of a first driving circuit according to an embodiment of the present disclosure
  • 5A is a view showing a stack structure of a metal layer according to an embodiment of the present disclosure.
  • 5B is a view showing a stack structure of a metal layer according to another embodiment of the present disclosure.
  • 6A is a diagram illustrating in detail a stack structure of a driving circuit layer according to an embodiment of the present disclosure
  • 6B is a view showing in detail a stack structure of the driving circuit layer 110 according to another embodiment of the present disclosure.
  • FIG. 7 is a plan view of a driving circuit layer according to an embodiment of the present disclosure.
  • FIG. 8 is a diagram for explaining a problem that may occur due to a GIP clock jumping line overlapping a data line and a solution therefor according to an embodiment of the present disclosure.
  • a component eg, a first component is "coupled with/to (operatively or communicatively)" to another component (eg, a second component)
  • another component eg, a second component
  • the certain element may be directly connected to the other element or may be connected through another element (eg, a third element).
  • a component eg, a first component (eg, a second component)
  • other components eg, a third component
  • FIG. 1 is a view for explaining a pixel structure of a display module according to an embodiment of the present disclosure.
  • the display module 100 includes a plurality of pixels 10 disposed (or arranged) in a matrix form, that is, a pixel array.
  • the pixel array includes a plurality of row lines or a plurality of column lines.
  • the row line may be called a horizontal line
  • the column line may be called a vertical line.
  • each pixel 10 of the pixel array has three types: a red (R) sub-pixel 20-1, a green (G) sub-pixel 20-2, and a blue (B) sub-pixel 20-3.
  • R red
  • G green
  • B blue
  • each pixel 10 may include a plurality of inorganic light emitting devices constituting the sub-pixels 20-1, 20-2, and 20-3 of the corresponding pixel.
  • each pixel 10 includes an R inorganic light-emitting device corresponding to the R sub-pixel 20-1, a G inorganic light-emitting device corresponding to the G sub-pixel 20-2, and a B sub-pixel 20-3.
  • R inorganic light-emitting device corresponding to the R sub-pixel 20-1
  • G inorganic light-emitting device corresponding to the G sub-pixel 20-2
  • B sub-pixel 20-3 may include three types of inorganic light emitting devices such as B inorganic light emitting devices corresponding to the.
  • each pixel 10 may include three blue inorganic light emitting devices.
  • color filters for implementing R, G, and B colors may be provided on each inorganic light emitting device.
  • the color filter may be a quantum dot (QD) color filter, but is not limited thereto.
  • the inorganic light emitting device refers to a light emitting device manufactured using an inorganic material that is different from an organic light emitting diode (OLED) manufactured using an organic material.
  • OLED organic light emitting diode
  • the inorganic light emitting device may be a micro LED (Light Emitting Diode) ( ⁇ -LED) having a size of 100 micrometers ( ⁇ m) or less.
  • ⁇ -LED Light Emitting Diode
  • the display module 100 becomes a micro LED display module in which each sub-pixel is implemented as a micro LED.
  • the micro LED display module is composed of a plurality of inorganic light emitting diodes (inorganic LEDs) each of 100 micrometers or less.
  • Micro LED display modules offer better contrast, response time and energy efficiency compared to liquid crystal display (LCD) panels that require a backlight.
  • LCD liquid crystal display
  • OLEDs organic light emitting diodes
  • micro LEDs have good energy efficiency, but micro LEDs provide better performance than OLEDs in terms of brightness, luminous efficiency, and lifespan.
  • the micro LED display module 100 is a gate electrode or source of a TFT (Thin Film Transistor), as will be described later, in order to provide a stable high current.
  • a driving voltage may be provided to the first driving circuit through a metal layer separate from the metal layer on which the drain electrode is formed.
  • the inorganic light emitting device is not necessarily limited to the micro LED.
  • each sub-pixel 20-1, 20-2, and 20-3 has a method for driving an inorganic light emitting device constituting the sub-pixel based on the data voltage applied through the data line.
  • a first driving circuit may be provided. Since the first driving circuit is provided for each sub-pixel, in other words, it may be referred to as a sub-pixel circuit.
  • a control signal for driving the first driving circuit is generated in a region between regions occupied by each pixel 10 in the display module 100 and the generated control signal is applied to the display module 100 .
  • a second driving circuit for providing the first driving circuit may be provided.
  • the second driving circuit may be, for example, a gate driver circuit (or a scan driver circuit).
  • the second driving circuit is provided together with the first driving circuit in the active area of the display module 100 in which the pixel array is disposed and an image is displayed, the display module without a bezel implementation becomes possible.
  • the sub-pixels 20 - 1 to 20 - 3 are arranged in an inverted L-shape in one pixel 10 .
  • the illustrated arrangement of the sub-pixels 20 - 1 to 20 - 3 is only an example, and may be arranged in various forms in the pixel 10 according to embodiments.
  • the pixel is composed of three types of sub-pixels such as R, G, and B as an example, but the present invention is not limited thereto.
  • a pixel may be composed of four types of sub-pixels such as R, G, B, and W (white).
  • the W sub-pixel is used to express the luminance of the pixel, power consumption can be reduced compared to a pixel composed of three types of sub-pixels such as R, G, and B.
  • a pixel composed of three types of sub-pixels such as R, G, and B.
  • the display module 100 includes a driving circuit layer 110 and an inorganic light emitting device 120 .
  • the display module 100 may have a structure in which the driving circuit layer 110 is formed on a substrate and the inorganic light emitting device 120 is disposed on the driving circuit layer 110 .
  • the inorganic light emitting device 120 constitutes the sub-pixels 20 - 1 to 20 - 3 of the display module 100 , and is driven by the first driving circuit 110 - 1 included in the driving circuit layer 300 . It emits light according to the current.
  • the driving circuit layer 110 includes various circuits for driving the inorganic light emitting device 120 .
  • the driving circuit layer 110 includes a first driving circuit 110 - 1 for driving the inorganic light emitting device 120 and a second driving circuit 110 - 2 for driving the first driving circuit 110 - 1 . ) may be included.
  • the first driving circuit 110 - 1 provides a driving current to the inorganic light emitting device 120 .
  • the first driving circuit 110-1 emits inorganic light with a driving current whose size and driving time are controlled based on the data voltage, driving voltage, and various control signals applied from the second driving circuit 110-2. It may be provided as the device 120 .
  • the first driving circuit 110 - 1 controls the brightness of the light emitted from the inorganic light emitting device 120 by driving the inorganic light emitting device 120 by PAM (Pulse Amplitude Modulation) and/or PWM (Pulse Width Modulation). can do.
  • PAM Pulse Amplitude Modulation
  • PWM Pulse Width Modulation
  • the first driving circuit 110 - 1 is a PAM circuit for providing a driving current having a magnitude corresponding to the PAM data voltage to the inorganic light emitting device 120 , and/or PWMs a driving current provided from the PAM circuit.
  • a PWM circuit for providing the data to the inorganic light emitting device 120 for a time corresponding to the data voltage may be included.
  • the inorganic light emitting device 110 when the inorganic light emitting device 110 is driven by the PWM driving method, various gray levels can be expressed by varying the driving time of the driving current even though the magnitude of the driving current is the same. Accordingly, the problem that the wavelength of the light emitted by the inorganic light emitting device varies according to the size of the driving current can be solved, and thus better color reproducibility can be realized.
  • the second driving circuit 110 - 2 is a driving circuit for driving the first driving circuit 110 - 1 . That is, the second driving circuit 110 - 2 may generate a control signal for the operation of the first driving circuit 110 - 1 and provide it to the first driving circuit 110 - 1 .
  • the second driving circuit 110-2 receives a plurality of clock signals and a control signal (eg, a reset signal, a start signal, etc.) for controlling the operation of the second driving circuit 110-2.
  • a control signal for controlling the operation of the first driving circuit 110 - 1 may be generated, and the generated control signal may be provided to the first driving circuit 110 - 1 .
  • the second driving circuit 110 - 2 generates various control signals for driving the pixel array of the display module 100 in which pixels are arranged in a matrix form in a row line unit to generate the first driving circuit 110 - 1) can be provided.
  • the second driving circuit 110-2 may refer to at least a portion of a gate driver (or scan driver) for driving a plurality of pixels (or sub-pixels) in a row line unit,
  • the first driving circuits 110 - 1 of the sub-pixels constituting each pixel of the pixel array may be sequentially driven for each row line.
  • 3A is a cross-sectional view of a display module according to an embodiment of the present disclosure. In FIG. 3A , only one pixel included in the display module 100 is illustrated for convenience of description.
  • the driving circuit layer 110 is formed on the substrate 130 , and each of the inorganic light emitting devices R, G, and B (120-R, 120-G, 120-B) is the driving circuit layer 110 . It is disposed above to configure sub-pixels of the display module 100 , respectively.
  • the substrate 130 may be implemented with glass, but is not limited thereto.
  • the driving circuit layer 110 is formed on the substrate 130 and may be implemented as a TFT (Thin Film Transistor) to form a TFT layer. Accordingly, the first driving circuit 110 - 1 and the second driving circuit 110 - 2 implemented by including a plurality of TFTs may be included in the driving circuit layer 110 .
  • TFT Thin Film Transistor
  • the structure in which the second driving circuit 110-2 for driving the first driving circuit 110-1 is formed in the TFT layer may be referred to as a GIP (Gate In Panel) structure, but the name is limited thereto. it is not
  • the driving circuit layer 110 includes a first driving circuit 110-1 for driving each of the inorganic light emitting devices 120-R, 120-G, and 120-B. It can exist as a star (120-R, 120-G, 120-B).
  • Each of the inorganic light emitting devices 120 -R, 120-G, and 120-B may be mounted or disposed on the driving circuit layer 110 to be electrically connected to the corresponding first driving circuit 110 - 1 .
  • the R inorganic light emitting device 120 -R is mounted on the driving circuit layer 110 such that the anode electrode and the cathode electrode are respectively connected to the anode electrode and the cathode electrode of the first driving circuit 110-1. may be disposed, which is the same for the G inorganic light emitting device 120 -G and the B inorganic light emitting device 120 -B.
  • any one of the anode electrode and the cathode electrode of the first driving circuit 110 - 1 formed in the driving circuit layer 110 may be implemented as a common electrode according to an embodiment.
  • the inorganic light emitting devices 120-R, 120-G, and 120-B are flip-chip type micro LEDs as an example.
  • the present invention is not limited thereto, and may be a horizontal type or a vertical type micro LED according to an embodiment.
  • 3B is a plan view of the driving circuit layer 110 according to an embodiment of the present disclosure. Specifically, 3b illustrates an example in which the first driving circuit 110 - 1 and the second driving circuit 110 - 2 are disposed in the driving circuit layer 110 of the display module 100 .
  • the entire pixel area 30 corresponding to one pixel in the driving circuit layer 110 includes three first driving circuits 110 - 1 for driving the R, G, and B sub-pixels, respectively. It can be seen that ) includes the area 10 where it is disposed and the remaining area 11 around it.
  • the size of the region 10 occupied by the first driving circuits 110 - 1 for each of the R, G, and B sub-pixels may be about 1/4 of the total pixel region 30 , but this It is not limited.
  • the remaining area 11 exists in one entire pixel area 30 , and the same applies to other pixels.
  • the second driving circuits 110 - 2 may be implemented.
  • the second driving circuit 110 - 2 provides a control signal for driving the pixels of the pixel array in a row line unit, as shown in FIG. 3B , the second driving circuit 110 - 2 corresponding to each row line 110-2) may be provided.
  • the location, size, and number of the second driving circuits 110 - 2 illustrated in FIG. 3B are only examples, and the exemplary embodiment is not limited thereto.
  • various circuits for driving the first driving circuit 110 - 1 in addition to the second driving circuit 110 - 2 . may be further included.
  • the various circuits include a source driver circuit (or data driver circuit) for providing a data voltage (eg, a PAM data voltage or a PWM data voltage) to each pixel (or each sub-pixel) of a pixel array arranged in a matrix form. ) may be included.
  • a source driver circuit or data driver circuit for providing a data voltage (eg, a PAM data voltage or a PWM data voltage) to each pixel (or each sub-pixel) of a pixel array arranged in a matrix form. ) may be included.
  • various circuits may include a MUX circuit for selecting each of the plurality of sub-pixels 20 - 1 to 20 - 3 constituting the pixel 10 .
  • the various circuits may include a driving voltage providing circuit for providing various driving voltages to each of the first driving circuits 110 - 1 included in the display module 100 .
  • the various circuits may include a clock signal providing circuit that provides various clock signals for driving the gate driver or data driver circuit, and a sweep voltage (eg, two different voltages) required for driving the PWM circuit. and a sweep voltage providing circuit for providing a voltage that changes linearly with time).
  • a clock signal providing circuit that provides various clock signals for driving the gate driver or data driver circuit
  • a sweep voltage eg, two different voltages
  • a sweep voltage providing circuit for providing a voltage that changes linearly with time
  • the driving circuit layer 110 it is not necessary to include all of the above-described various circuits in the driving circuit layer 110 . That is, at least some of the above-described various circuits are formed in the driving circuit layer 110 together with the first driving circuits 110 - 1 and the second driving circuits 110 - 2 to form the first driving circuits ( 110-1) can be connected.
  • At least some of the various circuits described above are implemented in the form of a separate chip and mounted on an external printed circuit board (PCB) together with a timing controller (TCON), and a display module ( It may be connected to the first driving circuits 110 - 1 formed in the TFT layer of 100 .
  • PCB printed circuit board
  • TCON timing controller
  • display module It may be connected to the first driving circuits 110 - 1 formed in the TFT layer of 100 .
  • At least some of the various circuits described above are implemented in a separate chip form and disposed on a film in a COF (Chip On Film) form, and a TFT layer of the display module 100 through a FOG (Film On Glass) wiring. It may be connected to the first driving circuits 110 - 1 formed in the .
  • At least some of the above-described various circuits are implemented in a separate chip form and arranged in a COG (Chip On Glass) form (that is, the rear surface of the glass substrate of the display module 100 (the TFT layer is based on the glass substrate) (a surface opposite to the surface on which it is formed) and may be connected to the first driving circuits 110 - 1 formed in the TFT layer of the display module 100 through a connection line.
  • COG Chip On Glass
  • the sweep voltage providing circuit and the mux circuit are formed on the driving circuit layer 110 , and the data driver circuit is disposed on the rear surface of the glass substrate of the display module 100 , and the driving voltage providing circuit , a clock signal providing circuit, and a timing controller (TCON) may be disposed on an external printed circuit board (PCB), but are not limited thereto.
  • PCB printed circuit board
  • FIG. 4 is a diagram for explaining the operation of the first driving circuit 110 - 1 according to an embodiment of the present disclosure.
  • FIG. 4 only one inorganic light emitting device 120 and one first driving circuit 110 - 1 for driving the inorganic light emitting device 120 are illustrated for convenience of explanation.
  • the PAM circuit 112 controls the magnitude of the driving current provided to the inorganic light emitting device 120 based on the applied PAM data voltage, and the PWM circuit 111 emits inorganic light based on the applied PWM data voltage.
  • the driving time (or pulse width) of the driving current provided to the device 120 may be controlled.
  • the PAM circuit 112 provides a driving current having a magnitude corresponding to the PAM data voltage to the inorganic light emitting device 120 .
  • the PWM circuit 111 determines the holding time of the driving current provided by the PAM circuit 112 to the inorganic light emitting device 120 (ie, a driving current having a magnitude corresponding to the PAM data voltage) based on the PWM data voltage. to control the pulse width of the driving current.
  • the same PAM data voltage may be applied to each PAM circuit 112 of all sub-pixels of the display module 100 .
  • the PAM circuit 112 may include the transistor 113 . ) and acts as a constant current source.
  • the PAM pixel circuits 112 of all sub-pixels provide the same driving current to the inorganic light emitting device 120 , and the gradation of the image is expressed through the operation of the PWM circuit 111 .
  • the inorganic light emitting device 120 may emit light with different luminance according to the pulse width of the driving current provided by the PWM circuit 111 .
  • the pulse width of the driving current may be expressed as a duty ratio of the driving current or a driving time of the driving current (Duration).
  • the inorganic light emitting device 120 is When the driving voltage VDD is applied to the anode terminal of Start.
  • the sweep voltage starts to be applied to the PWM circuit 111 .
  • the voltage of the gate terminal of the driving transistor 111-1 changes from a voltage based on the PWM data voltage to a change in the sweep voltage.
  • the driving transistor 111-1 As the voltage of the gate terminal changes according to the sweep voltage, when the voltage between the source terminal and the gate terminal of the driving transistor 111-1 reaches the threshold voltage of the driving transistor 111-1, the driving transistor 111-1 is turned on, and accordingly, the driving voltage VDD applied to the source terminal of the driving transistor 111-1 is applied to the gate terminal of the transistor 113 through the drain terminal.
  • the driving voltage VDD is applied to the source terminal of the transistor 113 , when the driving voltage VDD is applied to the gate terminal of the transistor 113 , the voltage between the gate terminal and the source terminal of the transistor 113 is When the threshold voltage of 113 is exceeded, the transistor 113 is turned off. , is turned off when a voltage exceeding the threshold voltage is applied).
  • the driving current no longer flows through the inorganic light emitting device 120 , and the inorganic light emitting device 120 stops emitting light.
  • the threshold voltages of the driving transistors 111-1 are the same (actually, even between the driving transistors 111-1), the threshold voltage is the same. There is a difference, but it can be compensated for), but theoretically, the pulse width of the drive current becomes dependent only on the PWM data voltage.
  • the PWM circuit 111 may PWM drive the inorganic light emitting device 120 by controlling the driving time of the driving current.
  • the structure of the first driving circuit 110 - 1 illustrated in FIG. 4 is only an exemplary embodiment, and the structure of the circuit is not limited thereto.
  • the driving transistor 111-1 and the transistor 113 are PMOSFETs as an example in FIG. 4, of course, they may be implemented as NMOSFETs according to embodiments.
  • 5A is a diagram illustrating a stack structure of a metal layer according to an embodiment of the present disclosure.
  • the driving circuit layer 110 of the display module 100 may have a stack structure including a plurality of metal layers.
  • transistors included in the circuits included in the driving circuit layer 110 may be formed in the first metal layer M1 and the second metal layer M2 .
  • gate electrodes of the transistors may be formed on the first metal layer M1
  • data electrodes (ie, source and drain electrodes) of the transistors may be formed on the second metal layer M2 .
  • the driving circuit layer 110 may further include a third metal layer M3 and a fourth metal layer M4 as shown in FIG. 5A .
  • electrodes for supplying operating power to various circuits constituted by the transistors included in the first and second metal layers M1 and M2 are formed.
  • the third metal layer M3 may include an electrode for providing the driving voltage VDD
  • the fourth metal layer M4 may include an electrode for providing the ground voltage VSS.
  • an electrode for providing the ground voltage VSS to the third metal layer M3 may be included and an electrode for providing the driving voltage VDD to the fourth metal layer M4 may be included.
  • an electrode for electrically connecting the first driving circuit 110 - 1 and the inorganic light emitting device 120 may be formed on the fourth metal layer M4 .
  • the material constituting the first to fourth metal layers M1 to M4 may be a conductive metal, but is not limited thereto, and any metal material used to make the TFT of the stacked structure may be used as the first to fourth metal layer. It may correspond to a material constituting (M1 to M4). Specific details thereof are not related to the gist of the present disclosure, and thus a more detailed description thereof will be omitted.
  • FIG. 5B is a diagram illustrating a stack structure of a metal layer according to another embodiment of the present disclosure.
  • the structure of the metal layer illustrated in FIG. 5B further includes a fifth metal layer M5 when compared to the structure of the metal layer illustrated in FIG. 5A .
  • the actual display module 100 has a different resistance value for each area. Accordingly, when the driving current flows, a difference occurs in the IR drop value for each region, and thus, a difference in the driving voltage VDD occurs according to the position of the display module 100 .
  • the PWM circuit 111 and the PAM circuit 112 use the driving voltage VDD in common, there is a problem that the operation time of the PWM circuit 111 varies for each region for the same PWM data voltage. . 4 , since the driving voltage VDD is applied to the source terminal of the driving transistor 111-1, the on/off operation of the driving transistor 111-1 is affected by the change in the driving voltage. because it becomes
  • the PAM circuit 112 and the PWM circuit ( 111) can be solved by applying separate driving voltages to each.
  • the fifth metal layer M5 of FIG. 5B may be used to form an electrode for providing one of the two driving voltages VDD_PAM and VDD_PWM to the first driving circuit 110 - 1 . Also, the fifth metal layer M5 may be used to form an electrode for providing the aforementioned sweep voltage to the first driving circuit 110 - 1 .
  • the embodiment is not limited thereto, and even in the embodiment shown in FIG. 5A , the first driving voltage VDD_PAM electrode and the second driving voltage VDD_PWM on the third metal layer M3 or the fourth metal layer M4 ) It goes without saying that the electrode and the sweep voltage electrode can be appropriately divided and disposed.
  • gate electrodes of transistors may be formed in the first metal layer M1
  • data electrodes (ie, source and drain electrodes) of the transistors may be formed in the second metal layer M2 .
  • each of the third metal layer M3 and the fourth metal layer M4 may include an electrode for providing the first driving voltage VDD_PAM or the ground voltage VSS.
  • an electrode for providing the second driving voltage VDD_PWM, an electrode for providing a sweep voltage, and a pixel electrode may be formed on the fifth metal layer M5 .
  • each of the electrodes for providing the first driving voltage VDD_PAM, the second driving voltage VDD_PWM, the ground voltage VSS, and the sweep voltage may be formed in a third manner different from that shown in FIG. 5B according to an embodiment.
  • to fifth metal layers M3 to M5 may be dividedly formed.
  • 6A is a diagram illustrating a detailed stack structure of the driving circuit layer 110 according to an embodiment of the present disclosure.
  • the first to fourth metal layers M1 to M4 are formed on the glass as described above with reference to FIG. 5A .
  • a semiconductor channel layer may be formed on the glass substrate 30 .
  • the type of the illustrated semiconductor channel layer is only an example, and the semiconductor channel layer may be formed of various materials such as a-Si (amorphous silicon) or oxide depending on the embodiment.
  • a first metal layer M1 including the gate electrode GE of the transistor is formed on the channel layer, and the channel layer is opened or closed according to a voltage applied to the gate electrode. Accordingly, the flow of data between the source and drain electrodes S/D formed on the second metal layer M2 is controlled.
  • a driving voltage (VDD) electrode or a ground voltage (VSS) electrode is respectively formed on the third metal layer (M3) and the fourth metal layer (M4), and a pixel electrode (ITO) is formed on the fourth metal layer (M4) you can see
  • a gate insulating layer (GI) is formed between the semiconductor channel layer and the first metal layer (M1), and a dielectric layer (Inter Layer Dielectrics) is formed between the first metal layer (M1) and the second metal layer (M2). , ILD) is formed.
  • the gate insulating film and the dielectric film are inorganic insulating films.
  • an organic insulating layer is formed, respectively. is formed
  • the thickness of the organic insulating layer is formed to be larger than the thickness of the inorganic insulating layer.
  • a clock jumping line (GIP CLK jumping line) is formed on the first metal layer M1. This will be described later.
  • FIG. 6B is a detailed diagram illustrating a stack structure of the driving circuit layer 110 according to another exemplary embodiment of the present disclosure.
  • descriptions of contents overlapping with those described in FIG. 6A will be omitted.
  • the first to fifth metal layers M1 to M5 are formed on the glass as described above with reference to FIG. 5B .
  • a first driving voltage (VDD_PAM) electrode or a ground voltage (VSS) electrode is respectively formed on the third metal layer ( M3 ) and the fourth metal layer ( M4 ).
  • the second driving voltage VDD_PWM electrode, the sweep voltage electrode, and the pixel electrode ITO are respectively formed on the fifth metal layer M5 .
  • a gate insulating layer (GI) is formed between the semiconductor channel layer and the first metal layer (M1), and a dielectric layer (Inter Layer Dielectrics) is formed between the first metal layer (M1) and the second metal layer (M2). , ILD) are respectively formed, and the gate insulating film and the dielectric film are inorganic insulating films.
  • an organic insulating layer is respectively formed between the second metal layer M2 and the third metal layer M3, between the third metal layer M3 and the fourth metal layer M4, and between the fourth metal layer M4 and the fifth metal layer M5 ) and on the fifth metal layer M4 .
  • the thickness of the organic insulating film is formed to be greater than the thickness of the inorganic insulating film.
  • a clock jumping line (GIP CLK jumping line) is formed on the fifth metal layer M5. This will be described later.
  • FIG. 7 is a plan view of the driving circuit layer 110 according to an embodiment of the present disclosure. Referring to FIG. 7B , it can be seen that in the driving circuit layer 110 , regions 10 corresponding to each pixel of a pixel array in which each pixel is arranged in a matrix form are arranged in a matrix form with a predetermined interval from each other. In this case, first driving circuits 110 - 1 corresponding to each of a plurality of sub-pixels (eg, R, G, and B sub-pixels) are disposed in each region 10 .
  • a plurality of sub-pixels eg, R, G, and B sub-pixels
  • data lines are arranged for each column line in order to respectively provide data voltages to the first driving circuits corresponding to each column line in a matrix form.
  • first driving circuits corresponding to a first column line in a matrix form and a first driving circuit corresponding to a second column line adjacent to the first column line
  • the clock lines and the GIP control signal line are arranged in the direction of the data line in the region between them.
  • the clock line is a line to which a plurality of clock signals input to the second driving circuit 110-2 are applied
  • the GIP control signal line is a control signal ( For example, a line to which a reset signal, a start signal, etc.) is applied.
  • the second driving circuits 110 - 2 are located in a region opposite to the region in which the clock lines are disposed with respect to the first driving circuits 110 - 1 corresponding to the second column line. placement can be seen.
  • the second driving circuits 110 - 2 are located in a region opposite to the region in which the clock lines are disposed with respect to the first driving circuits 110 - 1 corresponding to the first column line. may be placed.
  • the clock lines, the GIP control signal lines, and the data lines are all formed on the second metal layer M2.
  • the second driving circuit 110 - 2 since the clock signal and the GIP control signal cannot be input to the second driving circuit 110 - 2 through the second metal layer M2 , the second driving circuit 110 - 2 is connected to the second metal layer M2 . ), the clock signal and GIP control signal are received through a different metal layer.
  • the clock signal and the GIP control signal are transmitted to the second driving circuit through a different metal layer than the second metal layer M2 in which the data line, the clock line, and the GIP control signal line are formed. (110-2) will be approved.
  • FIG. 6A shows an embodiment in which the GIP clock jumping line is formed in the first metal layer M1
  • FIG. 6B shows an embodiment in which the GIP clock jumping line is formed in the fifth metal layer M2.
  • FIG. 8 is a diagram for explaining a problem that may occur due to a GIP clock jumping line overlapping a data line and a solution therefor according to an embodiment of the present disclosure.
  • the clock signal and the GIP control signal are transmitted to the second driving circuit 110 - 2 through the GIP clock jumping line formed in a metal layer other than the second metal layer M2 where the data line is formed. ), it can be seen that the GIP clock jumping line overlaps the corresponding data lines corresponding to the second column line as shown in FIG. 8 when viewed from a plan view.
  • the clock signal applied through the GIP clock jumping line is coupled to the data line, and the changed data voltage, not the desired data voltage, is set in the first driving circuits 110 - 1 corresponding to the second column line. .
  • This generates unwanted mura in pixels corresponding to the second column line when the display module 110 is driven.
  • the amount of the clock signal coupled to the data line depends on the magnitude of the parasitic capacitance between the data line and the GIP clock jumping line.
  • the larger the parasitic capacitance the greater the coupling effect. Therefore, by reducing the parasitic capacitance between the GIP clock jumping line and the data line, mura can be removed.
  • the GIP clock jumping line is formed on the first metal layer M1.
  • the GIP clock jumping line is formed on the third metal layer (M3) or the fourth metal layer (M4). The parasitic capacitance value between the clock jumping line and the data line increases.
  • the GIP clock jumping line may be formed in the third metal layer M3 or the fourth metal layer M4, unlike that illustrated in FIG. 6A .
  • the parasitic capacitance value between the GIP clock jumping line and the data line is smaller than when the GIP clock jumping line is formed on the first metal layer M1, the coupling effect is reduced. Accordingly, the above-described unwanted mura generated in pixels corresponding to the second column line may be reduced or eliminated.
  • a GIP jumping line is formed in the fifth metal layer M5. Therefore, in the embodiment shown in FIG. 6B , compared to the case of forming the GIP clock jumping line on the first metal layer M1, the value of the parasitic capacitance can be significantly reduced, and the above-described mura can be further eliminated. do.
  • the electrodes to which the first driving voltage VDD_PAM and the ground voltage VSS, which are DC voltages, are applied between the GIP clock jumping line and the data line are connected to the third and fourth metal layers M3, M4) is placed. Since these electrodes disposed on the third and fourth metal layers M3 and M4 have an effect of shielding voltage coupling, it is possible to further prevent the clock signal applied through the GIP clock jumping line from being coupled to the data line.
  • a bezel-less display module may be provided.
  • it can contribute to miniaturization and weight reduction of the display panel.
  • the TFT constituting the TFT layer is not limited to a specific structure or type, that is, the TFT cited in various examples of the present disclosure is LTPS (Low Temperature Poly Silicon) TFT, oxide TFT, silicon (poly silicon or a-silicon) TFT, organic TFT, graphene TFT, etc. can also be implemented, and P type (or N-type) MOSFET in Si wafer CMOS process You can just create and apply it.
  • LTPS Low Temperature Poly Silicon
  • oxide TFT oxide TFT
  • silicon (poly silicon or a-silicon) TFT silicon (poly silicon or a-silicon) TFT
  • organic TFT organic TFT
  • graphene TFT etc.
  • P type MOSFET in Si wafer CMOS process You can just create and apply it.

Landscapes

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Abstract

디스플레이 모듈이 개시된다. 본 디스플레이 모듈은, 기판 상에 형성되며, 제 1 구동 회로들 및 제 2 구동 회로들을 포함하는 구동 회로층, 및 구동 회로층 상에 형성되며, 복수의 무기 발광 소자를 포함하는 각 픽셀이 매트릭스 형태로 배치된 픽셀 어레이를 포함하며, 각 픽셀 별로 마련된 제 1 구동 회로들은, 데이터 라인들을 통해 인가되는 데이터 전압들에 기초하여 각 픽셀에 포함된 복수의 무기 발광 소자를 구동하고, 제 2 구동 회로들은, 클럭 라인들을 통해 인가되는 클럭 신호들에 기초하여 제 1 구동 회로들을 구동하기 위한 제어 신호들을 생성하여 제 1 구동 회로들로 제공하며, 구동 회로층은, 제 1 메탈 레이어, 제 2 메탈레이어 및 적어도 하나의 제 3 메탈 레이어를 포함하고, 클럭 신호들은, 클럭 라인들로부터 적어도 하나의 제 3 메탈 레이어 중 하나에 형성된 점핑 라인들을 통해 제 2 구동 회로들에 인가된다.

Description

디스플레이 모듈
본 개시는 디스플레이 모듈에 관한 것으로, 보다 상세하게는, 자발광 소자로 이루어진 픽셀 어레이를 포함하는 디스플레이 장치에 관한 것이다.
서브 픽셀을 구성하는 무기 발광 소자를 AM(Active Matrix) 방식으로 구동하는 디스플레이 모듈은, 데이터 전압에 대응되는 구동 전류를 각 서브 픽셀에 제공하기 위해 서브 픽셀마다 구동 회로(이하, 제 1 구동 회로라 한다.)를 포함한다. 또한, 디스플레이 모듈은, 제어 신호를 제공하여 제 1 구동 회로의 동작을 제어하기 위한 구동 회로(이하, 제 2 구동 회로라 한다.)를 포함한다.
종래 디스플레이 모듈의 경우, 제 1 구동 회로는 픽셀 어레이가 배치되어 영상이 표시되는 액티브 영역에 배치되고, 제 2 구동 회로는 영상이 표시되지 않는 은 비-액티브 영역(예를 들어, 베젤 영역)에 배치되었다.
그러나, 제 2 구동 회로가 배치되는 이와 같은 베젤 영역의 존재는, 디스플레이 모듈을 포함하는 디스플레이 장치의 디자인적인 측면에서 제약 사항이 되며, 특히, 복수의 디스플레이 모듈을 결합하여 대면적 디스플레이 패널을 구성하는 경우, 결합 부분에 존재하는 베젤로 인해 심리스한 영상을 제공하기 어려운 문제가 있다.
본 개시의 일 목적은 베젤리스 디스플레이 모듈을 제공함에 있다.
본 개시의 다른 일 목적은 무기 발광 소자를 안정적으로 구동할 수 있는 구동 회로를 포함하는 디스플레이 모듈을 제공함에 있다.
본 개시의 또 다른 일 목적은, 입력되는 영상 신호에 대해, 무기 발광 소자를 통해 향상된 색재현성을 제공하는 디스플레이 모듈을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 개시의 일 실시 예에 따른 디스플레이 모듈은, 기판, 상기 기판 상에 형성되며, 제 1 구동 회로들 및 제 2 구동 회로들을 포함하는 구동 회로층, 및 상기 구동 회로층 상에 형성되며, 복수의 무기 발광 소자를 포함하는 각 픽셀이 매트릭스 형태로 배치된 픽셀 어레이를 포함하며, 상기 제 1 구동 회로들은, 각 픽셀 별로 마련되며, 데이터 라인들을 통해 인가되는 데이터 전압들에 기초하여 각 픽셀에 포함된 복수의 무기 발광 소자를 구동하고, 상기 제 2 구동 회로들은, 클럭 라인들을 통해 인가되는 클럭 신호들에 기초하여 상기 제 1 구동 회로들을 구동하기 위한 제어 신호들을 생성하고, 상기 생성된 제어 신호들을 상기 제 1 구동 회로들로 제공하며, 상기 제 1 및 제 2 구동 회로들은, 복수의 TFT(Thin Film Transistor)를 포함하고, 상기 구동 회로층은, 상기 복수의 TFT 각각의 게이트 전극이 형성되는 제 1 메탈 레이어, 상기 클럭 라인들, 상기 데이터 라인들 및 상기 복수의 TFT 각각의 소스 및 드레인 전극이 형성되는 제 2 메탈 레이어, 및 상기 제 1 구동 회로들의 구동을 위한 전압을 제공하기 위한 전극이 형성되는 적어도 하나의 제 3 메탈 레이어를 포함하고, 상기 클럭 신호들은, 상기 클럭 라인들로부터 상기 적어도 하나의 제 3 메탈 레이어 중 하나에 형성된 점핑 라인들을 통해 상기 제 2 구동 회로들에 인가된다.
또한, 상기 픽셀 어레이의 복수의 픽셀은, 서로 일정한 간격을 두고 상기 매트릭스 형태로 배치되고, 상기 제 1 구동 회로들은, 상기 복수의 픽셀 각각에 대응되는 영역에 각각 형성되며, 상기 클럭 라인들은, 상기 매트릭스 형태의 제 1 컬럼 라인에 대응되는 제 1 구동 회로들 및 상기 제 1 컬럼 라인과 인접한 제 2 컬럼 라인에 대응되는 제 1 구동 회로들 사이의 영역에 데이터 라인 방향으로 배치되고, 상기 제 2 구동 회로들은, 상기 제 1 또는 제 2 컬럼 라인에 대응되는 제 1 구동 회로들을 기준으로, 상기 클럭 라인들이 배치된 영역의 반대편 영역에 배치되고, 상기 데이터 라인들은, 상기 클럭 라인들과 상기 제 2 구동 회로들 사이의 영역에 배치될 수 있다.
또한, 상기 제 2 구동 회로들 각각은, 상기 매트릭스 형태의 각 로우 라인에 대응되는 복수의 무기 발광 소자를 구동하기 위한 제 1 구동 회로들로 상기 제어 신호들을 제공할 수 있다.
또한, 상기 구동 회로층은, 상기 제 1 메탈 레이어, 상기 제 2 메탈 레이터 및 상기 적어도 하나의 제 3 메탈 레이어 순의 스택 구조를 가질 수 있다.
또한, 상기 구동을 위한 전압은, 구동 전압 및 그라운드 전압 중 하나이고, 상기 점핑 라인들은, 2 개의 제 3 메탈 레이어 중 하나에 형성되고, 상기 2 개의 제 3 메탈 레이어 중 하나는, 상기 구동 전압을 제공하기 위한 전극이 형성되고, 나머지 하나는, 상기 그라운드 전압을 제공하기 위한 전극이 형성될 수 있다.
또한, 상기 구동을 위한 전압은, 제 1 구동 전압, 제 2 구동 전압 및 그라운드 전압 중 하나이고, 상기 점핑 라인들은, 3 개의 제 3 메탈 레이어 중 하나에 형성되고, 상기 3 개의 제 3 메탈 레이어 중 하나는, 상기 제 1 구동 전압을 제공하기 위한 전극이 형성되고, 다른 하나는, 상기 제 2 구동 전압을 제공하기 위한 전극이 형성되며, 나머지 하나는, 상기 그라운드 전압을 제공하기 위한 전극이 형성될 수 있다.
또한, 상기 제1 구동 회로들 각각은, 구동 트랜지스터를 포함하는 PWM(Pulse Width Modulation) 회로를 포함하고, 상기 PWM 회로는, 인가된 스윕 전압에 따라 상기 구동 트랜지스터의 게이트 단자의 전압을 변화시켜 데이터 전압에 대응되는 펄스 폭의 구동 전류를 무기 발광 소자로 제공하고, 상기 3 개의 제 3 메탈 레이어 중 하나는, 상기 스윕 전압을 인가하기 위한 스윕 전극을 더 포함할 수 있다.
또한, 상기 구동 회로층은, 상기 제 1 메탈 레이어 및 상기 제 2 메탈 레이어 사이에 형성된 무기 절연막, 상기 제 2 메탈 레이어 및 상기 제 3 메탈 레이어 사이에 형성된 유기 절연막을 더 포함하고, 상기 유기 절연막의 두께는, 상기 무기 절연막의 두께보다 클 수 있다.
이상 설명한 바와 같이 본 개시의 다양한 실시 예에 따르면, 베젤리스 디스플레이 모듈을 제공할 수 있다. 또한, 최적화된 구동 회로의 설계가 가능하며, 안정적으로 무기 발광 소자를 구동할 수 있다. 또한, 향상된 색재현성을 갖는 디스플레이 모듈을 제공할 수 있다. 또한, 디스플레이 패널의 소형화 및 경량화에 이바지할 수 있다.
도 1은 본 개시의 일 실시 예에 따른 디스플레이 모듈의 픽셀 구조를 설명하기 위한 도면,
도 2는 본 개시의 일 실시 예에 따른 디스플레이 모듈의 블럭도,
도 3a는 본 개시의 일 실시 예에 따른 디스플레이 모듈의 단면도,
도 3b는 본 개시의 일 실시 예에 따른 구동 회로층의 평면도,
도 4는 본 개시의 일 실시 예에 따른 제 1 구동 회로의 동작을 설명하기 위한 도면,
도 5a는 본 개시의 일 실시 예에 따른 메탈 레이어의 스택 구조를 도시한 도면,
도 5b는 본 개시의 다른 일 실시 예에 따른 메탈 레이어의 스택 구조를 도시한 도면,
도 6a는 본 개시의 일 실시 예에 따른 구동 회로층의 스택 구조를 상세히 도시한 도면,
도 6b는 본 개시의 다른 일 실시 예에 따른 구동 회로층(110)의 스택 구조를 상세히 도시한 도면,
도 7은 본 개시의 일 실시 예에 따른 구동 회로층의 평면도, 및
도 8은 본 개시의 일 실시 예에 따라 GIP 클럭 점핑 라인이 데이터 라인과 중첩됨으로 인해 발생할 수 있는 문제점 및 그 해결책을 설명하기 위한 도면이다.
본 개시를 설명함에 있어, 관련된 공지 기술에 대한 구체적인 설명이 본 개시의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 동일한 구성의 중복 설명은 되도록 생략하기로 한다.
이하의 설명에서 사용되는 구성요소에 대한 접미사 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.
본 개시에서 사용한 용어는 실시 예를 설명하기 위해 사용된 것으로, 본 개시를 제한 및/또는 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 개시에서, '포함하다' 또는 '가지다' 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 개시에서 사용된 "제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤 구성요소(예: 제1 구성요소)가 다른 구성요소(예: 제2 구성요소)에 "(기능적으로 또는 통신적으로) 연결되어((operatively or communicatively) coupled with/to)" 있다거나 "접속되어(connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(예: 제1 다른 구성요소(예: 제2 구성요소)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(예: 제 3 구성요소)가 존재하지 않는 것으로 이해될 수 있다.
본 개시의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하에서 첨부된 도면을 참조하여 본 개시의 다양한 실시 예를 상세히 설명한다.
도 1은 본 개시의 일 실시 예에 따른 디스플레이 모듈의 픽셀 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 디스플레이 모듈(100)은 매트릭스 형태로 배치(disposed)(또는 배열(arranged))된 복수의 픽셀(10) 즉, 픽셀 어레이를 포함한다.
픽셀 어레이는, 복수의 로우(row) 라인 또는 복수의 컬럼(column) 라인을 포함한다. 경우에 따라, 로우 라인은 가로(horizontal) 라인이라 불리울 수도 있고, 컬럼 라인은 세로(vertical) 라인이라 불리울 수도 있다.
한편, 픽셀 어레이의 각 픽셀(10)은 적색(R) 서브 픽셀(20-1), 녹색(G) 서브 픽셀(20-2) 및 청색(B) 서브 픽셀(20-3)과 같은 3 종류의 서브 픽셀을 포함할 수 있다.
이때, 각 픽셀(10)은, 해당 픽셀의 서브 픽셀들(20-1, 20-2, 20-3)을 구성하는 복수의 무기 발광 소자를 포함할 수 있다.
예를 들어, 각 픽셀(10)은, R 서브 픽셀(20-1)에 대응되는 R 무기 발광 소자, G 서브 픽셀(20-2)에 대응되는 G 무기 발광 소자 및 B 서브 픽셀(20-3)에 대응되는 B 무기 발광 소자과 같은 3 종류의 무기 발광 소자를 포함할 수 있다.
또는, 각 픽셀(10)은, 3 개의 청색 무기 발광 소자를 포함할 수 있다. 이 경우, 각 무기 발광 소자 상에는 R, G, B 색상 구현을 위한 컬러 필터가 구비될 수 있다. 이때, 컬러 필터는 퀀텀닷(QD) 컬러 필터일 수 있으나, 이에 한정되는 것은 아니다.
여기서, 무기 발광 소자는, 유기 재료를 이용하여 제작되는 OLED(Organic Light Emitting Diode)와는 다른, 무기 재료를 이용하여 제작되는 발광 소자를 말한다.
특히, 본 개시의 일 실시 예에 따르면, 무기 발광 소자는, 100 마이크로미터(μm) 이하의 크기를 갖는 마이크로 LED(Light Emitting Diode)(μ-LED)일 수 있다. 이 경우, 디스플레이 모듈(100)은, 각 서브 픽셀이 마이크로 LED로 구현된 마이크로 LED 디스플레이 모듈이 된다.
마이크로 LED 디스플레이 모듈은, 각각 100 마이크로미터 이하인 복수의 무기 발광 다이오드(inorganic LED)로 구성된다.
마이크로 LED 디스플레이 모듈은 백라이트가 필요한 액정 디스플레이(LCD) 패널에 비해 더 나은 대비, 응답 시간 및 에너지 효율을 제공한다. 한편, 유기 발광 다이오드(organic LED, OLED)와 마이크로 LED는 모두 에너지 효율이 좋지만, 마이크로 LED가 밝기, 발광 효율, 수명 측면에서 OLED보다 더 나은 성능을 제공한다.
특히, 마이크로 LED는 OLED 보다 상대적으로 고전류를 사용할 때 효율이 좋아지는 특성이 있으므로, 마이크로 LED 디스플레이 모듈(100)은 안정적인 고전류 제공을 위해, 후술할 바와 같이 TFT(Thin Film Transistor)의 게이트 전극이나 소스 또는 드레인 전극이 형성되는 메탈 레이어와는 별도의 메탈 레이어를 통해 제 1 구동 회로에 구동 전압을 제공할 수 있다.
그러나, 본 개시의 다양한 실시 예들에서, 무기 발광 소자가 반드시 마이크로 LED로 한정되는 것은 아니다.
한편, 도면에 도시하지는 않았지만, 각 서브 픽셀(20-1, 20-2, 20-3)에는, 데이터 라인을 통해 인가되는 데이터 전압에 기초하여 해당 서브 픽셀을 구성하는 무기 발광 소자를 구동하기 위한 제 1 구동 회로가 마련될 수 있다. 제 1 구동 회로는 서브 픽셀 마다 마련되므로, 다른 말로 서브 픽셀 회로라고 불리울 수 있다.
또한, 본 개시의 일 실시 예에 따르면, 디스플레이 모듈(100)에서 각 픽셀(10)이 차지하는 영역들 사이의 영역에는, 제 1 구동 회로를 구동하기 위한 제어 신호를 생성하고, 생성된 제어 신호를 제 1 구동 회로로 제공하기 위한 제 2 구동회로가 마련될 수 있다. 이때, 제 2 구동 회로는 예를 들어, 게이트 드라이버 회로(또는 스캔 드라이버 회로)일 수 있다.
이와 같이, 본 개시의 일 실시 예에 따르면, 픽셀 어레이가 배치되어 영상이 표시되는 디스플레이 모듈(100)의 액티브 영역 내에, 제 1 구동 회로와 함께 제 2 구동 회로가 마련되므로, 베젤이 없는 디스플레이 모듈의 구현이 가능해진다.
한편, 도 1에서는, 하나의 픽셀(10) 내에서 서브 픽셀들(20-1 내지 20-3)이 좌우가 뒤바뀐 L자 모양으로 배열된 것을 볼 수 있다. 그러나, 도시된 서브 픽셀들(20-1 내지 20-3)의 배치 형태는 일 예에 불과하며, 픽셀(10) 내에서 실시 예에 따라 다양한 형태로 배치될 수 있다.
또한, 상술한 예에서는 픽셀이 R, G, B와 같은 3 종류의 서브 픽셀로 구성되는 것을 예로 들었으나, 이에 한정되는 것은 아니다. 예를 들어, 픽셀은 R, G, B, W(white)와 같은 4종류의 서브 픽셀로 구성될 수도 있다.
이 경우, W 서브 픽셀이 픽셀의 휘도 표현에 이용되므로, R, G, B와 같은 3 종류의 서브 픽셀로 구성되는 픽셀에 비해 소비 전력이 감소될 수 있다. 이하에서는, 설명의 편의를 위해, 픽셀(10)이 R, G, B와 같은 세 종류의 서브 픽셀로 구성된 경우를 예로 들어 설명하기로 한다.
도 2는 본 개시의 일 실시 예에 따른 디스플레이 모듈의 블럭도이다. 도 2에 따르면, 디스플레이 모듈(100)은 구동 회로층(110) 및 무기 발광 소자(120)를 포함한다.
이때, 디스플레이 모듈(100)은, 후술할 바와 같이, 기판 상에 구동 회로층(110)이 형성되고, 구동 회로층(110) 위에 무기 발광 소자(120)가 배치되는 구조를 가질 수 있다.
무기 발광 소자(120)는 디스플레이 모듈(100)의 서브 픽셀(20-1 내지 20-3)을 구성하며, 구동 회로층(300)에 포함된 제 1 구동 회로(110-1)에서 제공되는 구동 전류에 따라 빛을 발광한다.
구동 회로층(110)은 무기 발광 소자(120)를 구동하기 위한 각종 회로를 포함한다. 특히, 구동 회로층(110)은 무기 발광 소자(120)를 구동하기 위한 제 1 구동 회로(110-1) 및 제 1 구동 회로(110-1)를 구동하기 위한 제 2 구동 회로(110-2)를 포함할 수 있다.
제 1 구동 회로(110-1)는 무기 발광 소자(120)로 구동 전류를 제공한다. 구체적으로, 제 1 구동 회로(110-1)는 제 2 구동 회로(110-2)로부터 인가되는 데이터 전압, 구동 전압 및 각종 제어 신호에 기초하여, 크기 및 구동 시간이 제어된 구동 전류를 무기 발광 소자(120)로 제공할 수 있다.
즉, 제 1 구동 회로(110-1)는 무기 발광 소자(120)를 PAM(Pulse Amplitude Modulation) 및/또는 PWM(Pulse Width Modulation) 구동하여 무기 발광 소자(120)가 발광하는 빛의 밝기를 제어할 수 있다.
이를 위해, 제 1 구동 회로(110-1)는, PAM 데이터 전압에 대응되는 크기의 구동 전류를 무기 발광 소자(120)로 제공하기 위한 PAM 회로, 및/또는 PAM 회로에서 제공되는 구동 전류를 PWM 데이터 전압에 대응되는 시간 동안 무기 발광 소자(120)로 제공하기 위한 PWM 회로를 포함할 수 있다.
특히, PWM 구동 방식으로 무기 발광 소자(110)를 구동하는 경우, 구동 전류의 크기(magnitude)가 동일하더라도 구동 전류의 구동 시간을 달리함으로써 다양한 계조를 표현할 수 있다. 따라서, 무기 발광 소자가 발광하는 빛의 파장이 구동 전류의 크기에 따라 변화하는 문제가 해결될 수 있으므로, 보다 나은 색재현성이 구현될 수 있다.
제 2 구동 회로(110-2)는 제 1 구동 회로(110-1)를 구동하기 위한 구동 회로이다. 즉, 제 2 구동 회로(110-2)는 제 1 구동 회로(110-1)의 동작을 위한 제어 신호를 생성하여 제 1 구동 회로(110-1)로 제공할 수 있다.
구체적으로, 제 2 구동 회로(110-2)는 복수의 클럭 신호 및 제 2 구동 회로(110-2)의 동작을 제어하기 위한 제어 신호(예를 들어, 리셋 신호, 스타트 신호 등)를 입력받아 제 1 구동 회로(110-1)의 동작을 제어하기 위한 제어 신호를 생성하고, 생성된 제어 신호를 제 1 구동 회로(110-1)에 제공할 수 있다.
예를 들어, 제 2 구동 회로(110-2)는 매트릭스 형태로 픽셀들이 배열된 디스플레이 모듈(100)의 픽셀 어레이를 로우 라인 단위로 구동하기 위한 각종 제어 신호를 생성하여 제 1 구동 회로(110-1)에 제공할 수 있다.
본 개시의 다양한 실시 예들에서 제 2 구동 회로(110-2)는, 로우 라인 단위로 복수의 픽셀(또는 서브 픽셀)을 구동하기 위한 게이트 드라이버(또는 스캔 드라이버)의 적어도 일부를 지칭할 수 있으며, 픽셀 어레이의 각 픽셀을 구성하는 서브 픽셀들의 제 1 구동 회로들(110-1)을 로우 라인 별로 순차적으로 구동할 수 있다.
도 3a는 본 개시의 일 실시 예에 따른 디스플레이 모듈의 단면도이다. 도 3a에서는 설명의 편의를 위해, 디스플레이 모듈(100)에 포함된 하나의 픽셀만을 도시하였다.
도 3a에 따르면, 구동 회로층(110)은 기판(130) 상에 형성되며, 무기 발광 소자 R, G, B(120-R, 120-G, 120-B) 각각은 구동 회로층(110) 위에 배치되어 디스플레이 모듈(100)의 서브 픽셀을 각각 구성한다.
이때, 본 개시의 일 실시 예에 따르면, 기판(130)은 글래스(Glass)로 구현될 수 있으나, 이에 한정되는 것은 아니다.
구동 회로층(110)은 기판(130) 상에 형성되며, TFT(Thin Film Transistor)로 구현되어 TFT 층을 이룰 수 있다. 따라서, 복수의 TFT를 포함하여 구현된 제 1 구동 회로(110-1) 및 제 2 구동 회로(110-2)가 구동 회로층(110)에 포함될 수 있다.
이와 같이, TFT 층 내부에 제 1 구동 회로(110-1)을 구동하기 위한 제 2 구동 회로(110-2)가 형성된 구조를 GIP(Gate In Panel) 구조라고 부를 수 있으나, 명칭에 이에 한정되는 것은 아니다.
도면에 명확히 구분하여 도시하지는 않았지만, 구동 회로층(110)에는 각 무기 발광 소자(120-R, 120-G, 120-B)를 구동하기 위한 제 1 구동 회로(110-1)가 무기 발광 소자(120-R, 120-G, 120-B)별로 존재할 수 있다.
무기 발광 소자(120-R, 120-G, 120-B) 각각은, 대응되는 제 1 구동 회로(110-1)와 전기적으로 연결되도록 구동 회로층(110) 위에 각각 실장 내지 배치될 수 있다.
예를 들어, R 무기 발광 소자(120-R)는, 애노드 전극 및 캐소드 전극이 제 1 구동 회로(110-1)의 애노드 전극 및 캐소드 전극에 각각 연결되도록 구동 회로층(110) 상에 실장 내지 배치될 수 있으며, 이는 G 무기 발광 소자(120-G) 및 B 무기 발광 소자(120-B)도 마찬가지다.
한편, 구동 회로층(110)에 형성되는 제 1 구동 회로(110-1)의 애노드 전극 및 캐소드 전극은, 실시 예에 따라 어느 하나가 공통 전극으로 구현될 수도 있다.
도 3a에서는 무기 발광 소자(120-R, 120-G, 120-B)가 플립 칩(flip chip) 타입의 마이크로 LED인 것을 예로 들어 도시하였다. 그러나, 이에 한정되는 것은 아니며, 실시 예에 따라 수평(lateral) 타입이나 수직(vertical) 타입의 마이크로 LED가 될 수도 있다.
도 3b는 본 개시의 일 실시 예에 따른 구동 회로층(110)의 평면도이다. 구체적으로, 3b는 디스플레이 모듈(100)의 구동 회로층(110)에 제 1 구동 회로(110-1) 및 제 2 구동 회로(110-2)가 배치되는 일 예를 도시하고 있다.
도 3b를 참조하면, 구동 회로층(110)에서 하나의 픽셀에 대응되는 전체 픽셀 영역(30)은, R, G, B 서브 픽셀을 각각 구동하기 위한 3개의 제 1 구동 회로들(110-1)이 배치되는 영역(10) 및 주변의 나머지 영역(11)을 포함하는 것을 볼 수 있다.
이때, R, G, B 서브 픽셀 각각에 대한 제 1 구동 회로들(110-1)이 차지하는 영역(10)의 크기는, 전체 픽셀 영역(30)의 1/4 정도의 크기일 수 있으나, 이에 한정되는 것은 아니다.
이와 같이, 하나의 전체 픽셀 영역(30)에는 나머지 영역(11)이 존재하며, 이는 다른 픽셀들도 마찬가지이다. 이와 같이, 구동 회로층(110)에는 제 1 구동 회로들(110-1)이 차지하는 영역 외에 많은 공간이 존재하므로, 구동 회로층(110)의 나머지 영역들(11)에는, 도 3b에 도시된 바와 같이 제 2 구동 회로들(110-2)이 구현될 수 있다.
전술한 바와 같이 제 2 구동 회로(110-2)는 픽셀 어레이의 픽셀들을 로우 라인 단위로 구동하기 위한 제어 신호를 제공하므로, 도 3b에 도시된 바와 같이, 로우 라인마다 대응되는 제 2 구동 회로(110-2)가 마련될 수 있다. 그러나, 도 3b에 도시된 제 2 구동 회로들(110-2)의 위치나 크기 및 개수는 하나의 예에 불과할 뿐, 실시 예가 도시된 바에 한정되는 것은 아니다.
한편, 본 개시의 일 실시 예에 따르면, 구동 회로층(110)의 나머지 영역들(11)에는 제 2 구동 회로(110-2) 외에도 제 1 구동 회로(110-1)을 구동하기 위한 각종 회로가 더 포함될 수 있다.
여기서, 각종 회로는, 매트릭스 형태로 배치된 픽셀 어레이의 각 픽셀(또는 각 서브 픽셀)에 데이터 전압(예를 들어, PAM 데이터 전압 또는 PWM 데이터 전압)을 제공하기 위한 소스 드라이버 회로(또는 데이터 드라이버 회로)를 포함할 수 있다.
또한, 각종 회로는, 픽셀(10)을 구성하는 복수의 서브 픽셀(20-1 내지 20-3)을 각각 선택하기 위한 먹스(MUX) 회로를 포함할 수 있다.
또한, 각종 회로는, 각종 구동 전압을, 디스플레이 모듈(100)에 포함된 각 제 1 구동 회로(110-1)로 제공하기 위한 구동 전압 제공 회로를 포함할 수 있다.
또한, 각종 회로는, 게이트 드라이버나 데이터 드라이버 회로를 구동하기 위한 각종 클럭 신호를 제공하는 클럭 신호 제공 회로를 포함할 수 있으며, PWM 회로의 구동을 위해 필요한 스윕 전압(예를 들어, 서로 다른 두 전압 사이를 시간에 따라 선형적으로 변화하는 전압)을 제공하기 위한 스윕 전압 제공 회로를 포함할 수 있다.
이때, 상술한 각종 회로들이 모두 구동 회로층(110)에 포함되어야 하는 것은 아니다. 즉, 상술한 각종 회로들 중 적어도 일부는, 제 1 구동 회로들(110-1) 및 제 2 구동 회로들(110-2)과 함께 구동 회로층(110)에 형성되어 제 1 구동 회로들(110-1)과 연결될 수 있다.
또는, 상술한 각종 회로들 중 적어도 일부는, 별도의 칩 형태로 구현되어 TCON(Timing Controller)과 함께 외부의 PCB(Printed Circuit Board)에 실장되고, FOG(Film On Glass) 배선을 통해 디스플레이 모듈(100)의 TFT 층에 형성된 제 1 구동 회로들(110-1)과 연결될 수 있다.
또는, 상술한 각종 회로들 중 적어도 일부는, 별도의 칩 형태로 구현되어 COF(Chip On Film) 형태로 필름 상에 배치되고, FOG(Film On Glass) 배선을 통해 디스플레이 모듈(100)의 TFT 층에 형성된 제 1 구동 회로들(110-1)과 연결될 수 있다.
또는, 상술한 각종 회로들 중 적어도 일부는, 별도의 칩 형태로 구현되어 COG(Chip On Glass) 형태로 배치(즉, 디스플레이 모듈(100)의 글래스 기판의 후면(글래스 기판을 기준으로 TFT 층이 형성되는 면의 반대쪽 면)에 배치)되고, 연결 배선을 통해 디스플레이 모듈(100)의 TFT 층에 형성된 제 1 구동 회로들(110-1)과 연결될 수 있다.
예를 들어, 상술한 각종 회로들 중 스윕 전압 제공 회로, 먹스 회로는 구동 회로층(110)에 형성되고, 데이터 드라이버 회로는 디스플레이 모듈(100)의 글래스 기판의 후면에 배치되며, 구동 전압 제공 회로, 클럭 신호 제공 회로, TCON(Timing Controller)은 외부의 PCB(Printed Circuit Board)에 배치될 수 있으나, 이에 한정되는 것은 아니다.
도 4는 본 개시의 일 실시 예에 따른 제 1 구동 회로(110-1)의 동작을 설명하기 위한 도면이다. 도 4에서는 설명의 편의를 위해, 하나의 무기 발광 소자(120) 및 무기 발광 소자(120)를 구동하기 위한 하나의 제 1 구동 회로(110-1)만을 도시하였다.
PAM 회로(112)는 인가되는 PAM 데이터 전압에 기초하여 무기 발광 소자(120)로 제공되는 구동 전류의 크기(magnitude)를 제어하고, PWM 회로(111)는 인가되는 PWM 데이터 전압에 기초하여 무기 발광 소자(120)로 제공되는 구동 전류의 구동 시간(또는 펄스 폭)을 제어할 수 있다.
구체적으로, PAM 회로(112)는 PAM 데이터 전압에 대응되는 크기를 갖는 구동 전류를 무기 발광 소자(120)로 제공한다. 이때, PWM 회로(111)는 PAM 회로(112)가 무기 발광 소자(120)로 제공하는 구동 전류(즉, PAM 데이터 전압에 대응되는 크기를 갖는 구동 전류)의 유지 시간을, PWM 데이터 전압에 기초하여 제어함으로써 구동 전류의 펄스 폭을 제어하게 된다.
한편, 본 개시의 일 실시 예에 따르면, 디스플레이 모듈(100)의 모든 서브 픽셀의 각 PAM 회로(112)에 동일한 PAM 데이터 전압이 인가될 수 있는데, 이 경우, PAM 회로(112)는 트랜지스터(113)과 함께 정전류원의 역할을 하게 된다.
즉, 모든 서브 픽셀의 PAM 화소 회로(112)는 동일한 크기의 구동 전류를 무기 발광 소자(120)로 제공하게 되며, PWM 회로(111)의 동작을 통해서 영상의 계조가 표현되게 된다.
무기 발광 소자(120)는 PWM 회로(111)가 제공하는 구동 전류의 펄스 폭(Pulse Width)에 따라 상이한 휘도로 발광할 수 있다. 여기서, 구동 전류의 펄스 폭은 구동 전류의 듀티비(Duty Ratio) 또는 구동 전류의 구동 시간(Duration)으로 표현될 수도 있다.
구체적으로 도 4를 참조하면, PAM 회로(112)에 PAM 데이터 전압이 설정되고 PWM 회로(111)의 구동 트랜지스터(111-1)의 게이트 단자에 PWM 데이터 전압이 설정된 상태에서, 무기 발광 소자(120)의 애노드 단자에 구동 전압(VDD)이 인가되면, PAM 회로(112)는 PAM 데이터 전압에 대응되는 크기의 구동 전류를 무기 발광 소자(120)로 제공하고, 무기 발광 소자(120)는 발광을 시작한다.
한편, 무기 발광 소자(120)의 애노드 단자에 구동 전압(VDD)이 인가될 때, PWM 회로(111)에는 스윕 전압이 인가되기 시작한다. 스윕 전압이 인가되면, 구동 트랜지스터(111-1)의 게이트 단자의 전압은, PWM 데이터 전압에 기초한 전압에서부터 스윕 전압의 변화에 따라 변화하게 된다.
게이트 단자의 전압이 스윕 전압에 따라 변화함에 따라 구동 트랜지스터(111-1)의 소스 단자 및 게이트 단자 사이의 전압이 구동 트랜지스터(111-1)의 문턱 전압에 도달하면, 구동 트랜지스터(111-1)는 온되며, 이에 따라, 구동 트랜지스터(111-1)의 소스 단자로 인가되는 구동 전압(VDD)이 드레인 단자를 통해 트랜지스터(113)의 게이트 단자에 인가되게 된다.
트랜지스터(113)의 소스 단자에는 구동 전압(VDD)이 인가되고 있으므로, 트랜지스터(113)의 게이트 단자에 구동 전압(VDD)이 인가되면, 트랜지스터(113)의 게이트 단자와 소스 단자 사이의 전압은 트랜지스터(113)의 문턱 전압을 초과하게 되어 트랜지스터(113)는 오프된다(참고로, PMOSFET의 경우 문턱 전압은 음의 값을 가지며, 게이트 단자와 소스 단자 사이에 문턱 전압 이하의 전압이 인가되면 온되고, 문턱 전압을 초과하는 전압이 전압이 인가되면 오프된다.).
트랜지스터(113)가 오프되면, 더 이상 구동 전류는 무기 발광 소자(120)를 흐르지 못하고, 무기 발광 소자(120)는 발광을 멈춘다.
디스플레이 모듈(100)의 모든 PWM 회로(111)에는 동일한 스윕 전압이 인가되므로, 구동 트랜지스터(111-1)들의 문턱 전압이 동일하다고 가정할 때(실제로는 구동 트랜지스터(111-1)들 간에도 문턱 전압 차이가 존재하나, 보상될 수 있다), 이론적으로 구동 전류의 펄스 폭은 PWM 데이터 전압에만 종속되게 된다.
이와 같이, PWM 회로(111)는 구동 전류의 구동 시간을 제어함으로써 무기 발광 소자(120)를 PWM 구동할 수 있다.
도 4에 도시된 제 1 구동 회로(110-1)의 구조는 하나의 실시 예일 뿐, 회로의 구조가 이에 한정되는 것은 아니다. 또한, 도 4에서는 구동 트랜지스터(111-1) 및 트랜지스터(113)가 PMOSFET인 경우를 예로 들었으나, 실시 예에 따라 NMOSFET으로 구현될 수도 있음은 물론이다.
도 5a는 본 개시의 일 실시 예에 따른 메탈 레이어의 스택 구조를 도시한 도면이다. 본 개시의 일 실시 예에 따르면, 디스플레이 모듈(100)의 구동 회로층(110)은 복수의 메탈 레이어를 포함하는 스택 구조를 가질 수 있다.
도 5a를 참조하면, 제 1 메탈 레이어(M1) 및 제 2 메탈 레이어(M2)에는, 구동 회로층(110)에 포함될 수 있는 전술한 회로들에 포함된 트랜지스터들이 형성될 수 있다.
구체적으로, 제 1 메탈 레이어(M1)에는 트랜지스터들의 게이트 전극이 형성될 수 있고, 제 2 메탈 레이어(M2)에는 트랜지스터들의 데이터 전극(즉, 소스 전극 및 드레인 전극)이 형성될 수 있다.
한편, 본 개시의 일 실시 예에 따르면, 구동 회로층(110)은, 도 5a에 도시된 바와 같이, 제 3 메탈 레이어(M3) 및 제 4 메탈 레이어(M4)를 더 포함할 수 있다.
제 3 메탈 레이어(M3) 및 제 4 메탈 레이어(M4)에는, 제 1 및 제 2 메탈 레이어(M1, M2)에 포함된 트랜지스터들이 구성하는 각종 회로들에 동작 전원을 공급하기 위한 전극들이 형성될 수 있다.
구체적으로, 제 3 메탈 레이어(M3)에는 구동 전압(VDD)을 제공하기 위한 전극이 포함되고, 제 4 메탈레이어(M4)에는 그라운드 전압(VSS)을 제공하기 위한 전극이 포함될 수 있다.
또는 반대로, 제 3 메탈 레이어(M3)에 그라운드 전압(VSS) 제공하기 위한 전극이 포함되고, 제 4 메탈레이어(M4)에 구동 전압(VDD)을 제공하기 위한 전극이 포함될 수도 있다.
한편, 제 4 메탈 레이어(M4)에는, 제 1 구동 회로(110-1)와 무기 발광 소자(120)를 전기적으로 연결하기 위한 전극, 즉, 화소 전극이 형성될 수 있다.
한편, 제 1 내지 제 4 메탈 레이어(M1 내지 M4)를 이루는 물질은 전도성 메탈일 수 있으나, 이에 한정되는 것은 아니며, 적층 구조의 TFT를 만들 때 이용되는 어떤 메탈 물질도 제 1 내지 제 4 메탈 레이어(M1 내지 M4)를 이루는 물질에 해당될 수 있다. 이에 관한 구체적인 내용은 본 개시의 요지와 무관하므로 더 자세한 설명은 생략한다.
도 5b는 본 개시의 다른 일 실시 예에 따른 메탈 레이어의 스택 구조를 도시한 도면이다. 도 5b에 도시된 메탈 레이어의 구조는 도 5a에 도시된 메탈 레이어 구조와 비교할 때, 제 5 메탈 레이어(M5)를 더 포함한다.
실제 디스플레이 모듈(100)은 영역별로 저항값에 차이가 있다. 따라서, 구동 전류가 흐를 때 영역별로 IR 드랍값에 차이가 발생하며, 이로 인해, 디스플레이 모듈(100)의 위치에 따라 구동 전압(VDD)의 차이가 발생하게 된다.
따라서, 만일 PWM 회로(111)와 PAM 회로(112)가 구동 전압(VDD)을 공통으로 사용한다면, 동일한 PWM 데이터 전압에 대해 영역별로 PWM 회로(111)의 동작 시점이 달라지게 되는 문제가 발생한다. 이는, 도 4를 참조할 때, 구동 트랜지스터(111-1)의 소스 단자에 구동 전압(VDD)이 인가되므로, 구동 전압의 변화에 구동 트랜지스터(111-1)의 온/오프 동작이 영향을 받게 되기 때문이다.
이와 같은 문제는, PAM 회로(112)에 제 1 구동 전압(VDD_PAM)을 인가하고, PWM 회로(111)에 제 2 구동 전압(VDD_PWM)을 인가하는 것과 같이, PAM 회로(112)와 PWM 회로(111)에 각각 별도의 구동 전압을 인가함으로써 해결될 수 있다.
도 5b의 제 5 메탈 레이어(M5)는, 이와 같은 2개의 구동 전압(VDD_PAM, VDD_PWM) 중 하나를 제 1 구동 회로(110-1)에 제공하기 위한 전극을 형성하기 위해 이용될 수 있다. 또한, 제 5 메탈 레이어(M5)는, 전술한 스윕 전압을 제 1 구동 회로(110-1)에 제공하기 위한 전극을 형성하기 위해 이용될 수 있다.
그러나, 실시 예가 이에 한정되는 것은 아니고, 도 5a와 같은 실시 예에서도, 제 3 메탈 레이어(M3) 또는 제 4 메탈 레이어(M4)에, 제 1 구동 전압(VDD_PAM) 전극, 제 2 구동 전압(VDD_PWM) 전극 및 스윕 전압 전극을 적절히 나누어 배치할 수 있음은 물론이다.
구체적으로, 도 5b에 따르면, 제 1 메탈 레이어(M1)에는 트랜지스터들의 게이트 전극이 형성될 수 있고, 제 2 메탈 레이어(M2)에는 트랜지스터들의 데이터 전극(즉, 소스 전극 및 드레인 전극)이 형성될 수 있다.
또한, 제 3 메탈 레이어(M3) 및 제 4 메탈 레이어(M4) 각각에는 제 1 구동 전압(VDD_PAM) 또는 그라운드 전압(VSS)을 제공하기 위한 전극이 포함될 수 있다.
한편, 제 5 메탈 레이어(M5)에는, 제 2 구동 전압(VDD_PWM)을 제공하기 위한 전극, 스윕 전압을 제공하기 위한 전극, 및 화소 전극이 형성될 수 있다.
그러나, 도 5b에 도시된 것은 하나의 실시 예일 뿐, 이에 한정되는 것은 아니다. 즉, 제 1 구동 전압(VDD_PAM), 제 2 구동 전압(VDD_PWM) 및 그라운드 전압(VSS), 스윕 전압을 제공하기 위한 각각의 전극들은, 실시 예에 따라 도 5b에 도시된 바와 다른 방식으로 제 3 내지 제 5 메탈 레이어(M3 내지 M5)에 나뉘어 형성될 수 있다.
한편, 도 5b에 도시된 바와 같이, 제 5 메탈 레이어(M5)에 제 2 구동 전압(VDD_PWM) 전극과 스윕 전압 전극을 형성하는 경우, 제 2 구동 전압(VDD_PWM) 전극의 저항이 감소되어 디스플레이 모듈(100)의 감마 균일도가 향상되고, 스윕 전압의 RC 딜레이가 저감되는 효과가 있다.
도 6a는 본 개시의 일 실시 예에 따른 구동 회로층(110)의 스택 구조를 상세히 도시한 도면이다.
도 6a를 참조하면, 도 5a에서 전술한 바와 같이 글래스 상에는 전술한 제 1 내지 제 4 메탈 레이어(M1 내지 M4)가 형성된 것을 볼 수 있다.
구체적으로, 글래스 기판(30) 상에는 반도체 채널층(Poly-Si)이 형성될 수 있다. 그러나, 도시된 반도체 채널층의 종류는 일 실시 예일 뿐, 반도체 채널층은 실시 예에 따라 a-Si(Amorphous Silicon)이나 산화물 등과 같은 다양한 물질로 형성될 수 있다.
채널층 위에는 트랜지스터의 게이트 전극(GE)을 포함하는 제 1 메탈 레이어(M1)가 형성되며, 게이트 전극에 인가된 전압에 따라 채널층이 열리거나 닫히게 된다. 이에 따라, 제 2 메탈 레이어(M2)에 형성된 소스 및 드레인 전극(S/D) 사이에서 데이터(Data)의 흐름이 제어된다.
제 3 메탈 레이어(M3) 및 제 4 메탈 레이어(M4)에는 구동 전압(VDD) 전극 또는 그라운드 전압(VSS) 전극이 각각 형성되며, 제 4 메탈 레이어(M4)에는 화소 전극(ITO)이 형성되는 것을 볼 수 있다.
한편, 반도체 채널층과 제 1 메탈 레이어(M1) 사이에는 게이트 절연막(Gate Insulator, GI)가 형성되고, 제 1 메탈 레이어(M1)와 제 2 메탈 레이어(M2) 사이에는 유전체막(Inter Layer Dielectrics, ILD)이 형성된다. 이때, 게이트 절연막과 유전체막은 무기 절연막이다.
또한, 제 2 메탈 레이어(M2)와 제 3 메탈 레이어(M3) 사이, 제 3 메탈 레이어(M3)와 제 4 메탈 레이어(M4) 사이, 그리고, 제 4 메탈 레이어(M4) 위에는 각각 유기 절연막이 형성된다.
이때, 유기 절연막의 두께가 무기 절연막의 두께보다 크게 형성되는 것을 볼 수 있다.
한편, 도 6a를 참조하면, 클럭 점핑 라인(GIP CLK jumping line)이 제 1 메탈 레이어(M1)에 형성되는 것을 볼 수 있다. 이에 관하여는 후술하기로 한다.
도 6b는 본 개시의 다른 일 실시 예에 따른 구동 회로층(110)의 스택 구조를 상세히 도시한 도면이다. 도 6b를 설명함에 있어, 도 6a에서 전술한 것과 중복되는 내용은 설명을 생략한다.
도 6b 참조하면, 도 5b서 전술한 바와 같이 글래스 상에는 전술한 제 1 내지 제 5메탈 레이어(M1 내지 M5) 형성된 것을 볼 수 있다.
제 3 메탈 레이어(M3) 및 제 4 메탈 레이어(M4)에는 제 1 구동 전압(VDD_PAM) 전극 또는 그라운드 전압(VSS) 전극이 각각 형성된다.
제 5 메탈 레이어(M5)에는 제 2 구동 전압(VDD_PWM) 전극, 스윕 전압 전극, 및 화소 전극(ITO)이 각각 형성되는 것을 볼 수 있다.
한편, 반도체 채널층과 제 1 메탈 레이어(M1) 사이에는 게이트 절연막(Gate Insulator, GI)이 형성되고, 제 1 메탈 레이어(M1)와 제 2 메탈 레이어(M2) 사이에는 유전체막(Inter Layer Dielectrics, ILD)이 각각 형성되며, 게이트 절연막과 유전체막은 무기 절연막이다.
또한, 제 2 메탈 레이어(M2)와 제 3 메탈 레이어(M3) 사이, 제 3 메탈 레이어(M3)와 제 4 메탈 레이어(M4) 사이, 제 4 메탈 레이어(M4)와 제 5 메탈 레이어(M5) 사이, 그리고, 제 5 메탈 레이어(M4) 위에는 각각 유기 절연막이 형성된다.
이 경우 역시, 유기 절연막의 두께가 무기 절연막의 두께보다 크게 형성된다.
한편, 도 6b를 참조하면, 클럭 점핑 라인(GIP CLK jumping line)이 제 5 메탈 레이어(M5)에 형성되는 것을 볼 수 있다. 이에 관하여는 후술하기로 한다.
도 7은 본 개시의 일 실시 예에 따른 구동 회로층(110)의 평면도이다. 도 7b에 따르면, 구동 회로층(110)에는 각 픽셀이 매트릭스 형태로 배치된 픽셀 어레이의 각 픽셀에 대응되는 영역(10)이 서로 일정한 간경을 두고 매트릭스 형태로 배치된 것을 볼 수 있다. 이때, 각 영역(10)에는 복수의 서브 픽셀(예를 들어, R, G, B 서브 픽셀) 각각에 대응되는 제 1 구동 회로들(110-1)이 배치된다.
또한, 구동 회로층(110)에는, 매트릭스 형태의 각 컬럼 라인에 대응되는 제 1 구동 회로들로 데이터 전압을 각각 제공하기 위해, 데이터 라인들이 각 컬럼 라인마다 배치되게 된다.
한편, 도 7를 참조하면, 구동 회로층(110)에는, 매트릭스 형태의 제 1 컬럼 라인에 대응되는 제 1 구동 회로들, 및 제 1 컬럼 라인과 인접한 제 2 컬럼 라인에 대응되는 제 1 구동 회로들 사이의 영역에 클럭 라인들과 GIP 제어 신호 라인이 데이터 라인 방향으로 배치되는 것을 볼 수 있다.
여기서, 클럭 라인은 제 2 구동 회로(110-2)로 입력되는 복수의 클럭 신호가 인가되는 라인이며, GIP 제어 신호 라인은 제 2 구동 회로(110-2)의 동작을 제어하기 위한 제어 신호(예를 들어, 리셋 신호, 스타트 신호 등)가 인가되는 라인이다.
또한, 도 7를 참조하면, 제 2 구동 회로들(110-2)은, 제 2 컬럼 라인에 대응되는 제 1 구동 회로들(110-1)을 기준으로 클럭 라인들이 배치된 영역의 반대편 영역에 배치되는 것을 볼 수 있다.
그러나, 이는 일 실시 예 일뿐, 제 2 구동 회로들(110-2)은, 제 1 컬럼 라인에 대응되는 제 1 구동 회로들(110-1)을 기준으로 클럭 라인들이 배치된 영역의 반대편 영역에 배치될 수도 있다.
이때, 클럭 라인들과 GIP 제어 신호 라인들, 그리고, 데이터 라인들은 모두 제 2 메탈 레이어(M2)에 형성된다.
따라서, 클럭 신호와 GIP 제어 신호는 제 2 메탈 레이어(M2)를 통해 제 2 구동 회로(110-2)에 입력될 수는 없으므로, 제 2 구동 회로(110-2)는 제 2 메탈 레이어(M2)가 아닌 다른 메탈 레이어를 통해 클럭 신호와 GIP 제어 신호를 입력받게된다.
이때, 클럭 신호와 GIP 제어 신호를 제 2 구동 회로(110-2)에 인가하기 위해 다른 메탈 레이어에 형성되는 라인이 GIP 클럭 점핑 라인이 된다.
따라서, 본 개시의 다양한 실시 예들에서, 클럭 신호와 GIP 제어 신호는, 데이터 라인, 클럭 라인 및 GIP 제어 신호 라인이 형성되는 제 2 메탈 레이어(M2)가 아닌, 다른 메탈 레이어를 통해 제 2 구동 회로(110-2)에 인가되게 된다.
도 6a는 제 1 메탈 레이어(M1)에 GIP 클럭 점핑 라인이 형성되는 실시 예를, 도 6b는 제 5 메탈 레이어(M2)에 GIP 클럭 점핑 라인이 형성된는 실시 예를 각각 도시하고 있다.
도 8은 본 개시의 일 실시 예에 따라 GIP 클럭 점핑 라인이 데이터 라인과 중첩됨으로 인해 발생할 수 있는 문제점 및 그 해결책을 설명하기 위한 도면이다.
도 7에서 전술한 바와 같이, 클럭 신호와 GIP 제어 신호가, 데이터 라인이 형성되는 제 2 메탈 레이어(M2)가 아닌, 다른 메탈 레이어에 형성된 GIP 클럭 점핑 라인을 통해 제 2 구동 회로(110-2)에 인가될 수 있음은 별론, 평면도 상에서 보면, 도 8에 도시된 바와 같이, 제 2 컬럼 라인에 대응되는 대응되는 데이터 라인들과 GIP 클럭 점핑 라인이 중첩되는 것을 볼 수 있다.
따라서, GIP 클럭 점핑 라인을 통해 인가되는 클럭 신호가 데이터 라인에 커플링되게 되며, 제 2 컬럼 라인에 대응되는 제 1 구동 회로들(110-1)에는 원하는 데이터 전압이 아닌 변경된 데이터 전압이 설정된다. 이는 디스플레이 모듈(110) 구동시 제 2 컬럼 라인에 대응되는 픽셀들에 원치 않는 무라(mura)를 발생시킨다.
이때, 클럭 신호가 데이터 라인에 커플링되는 양은, 데이터 라인과 GIP 클럭 점핑 라인 사이의 기생 캐패시턴스의 크기에 따라 달라진다.
구체적으로, 기생 캐패시턴스가 클수록 커플링 효과가 커지므로, GIP 클럭 점핑 라인과 데이터 라인 사이의 기생 캐피시턴스 값을 줄임으로써, 무라를 제거할 수 있다.
도 6a를 참조하면, GIP 클럭 점핑 라인이 제 1 메탈 레이어(M1)에 형성되는 것을 볼 수 있다. 그러나, 이 경우, 전술한 바와 같이, 무기 절연막의 두께가 유기 절연막의 두께보다 얇으므로, GIP 클럭 점핑 라인을 제 3 메탈 레이어(M3) 또는 제 4 메탈 레이어(M4)에 형성하는 경우보다, GIP 클럭 점핑 라인과 데이터 라인 사이의 기생 캐피시턴스 값이 커진다.
따라서, 본 개시의 일 실시예에 따르면, GIP 클럭 점핑 라인은 도 6a에 도시된 바와 달리, 제 3 메탈 레이어(M3) 또는 제 4 메탈 레이어(M4)에 형성될 수 있다. 이 경우, GIP 클럭 점핑 라인을 제 1 메탈 레이어(M1)에 형성하는 경우보다 GIP 클럭 점핑 라인과 데이터 라인 사이의 기생 캐피시턴스 값이 작아지므로, 커플링 효과가 줄어들게 된다. 이에 따라, 제 2 컬럼 라인에 대응되는 픽셀들에 발생하는 전술한 원치않는 무라가 감소 내지 제거될 수 있다.
한편, 도 6b의 실시 예에서는, 제 5 메탈 레이어(M5)에 GIP 점핑 라인이 형성된다. 따라서, 도 6b에 도시된 실시 예는, GIP 클럭 점핑 라인을 제 1 메탈 레이어(M1)에 형성하는 경우보다, 획기적으로 상기 기생 캐패시턴스의 값을 줄일 수 있으며, 전술한 무라를 더욱 제거할 수 있게 된다.
특히, 도 6b의 실시 예에서는, GIP 클럭 점핑 라인과 데이터 라인 사이에, DC 전압인 제 1 구동 전압(VDD_PAM) 및 그라운드 전압(VSS)이 인가되는 전극들이 제 3 및 제 4 메탈 레이어(M3, M4)에 배치된다. 제 3 및 제 4 메탈 레이어(M3, M4)에 배치된 이러한 전극들은 전압 커플링을 차폐하는 효과가 있으므로, GIP 클럭 점핑 라인을 통해 인가되는 클럭 신호가 데이터 라인에 커플링되는 현상을 더욱 막을 수 있게 된다.
이상 설명한 바와 같이 본 개시의 다양한 실시 예에 따르면, 베젤리스 디스플레이 모듈이 제공될 수 있다. 또한, 최적화된 구동 회로의 설계가 가능하며, 안정적으로 무기 발광 소자를 구동할 수 있다. 또한, 향상된 색재현성을 갖는 디스플레이 모듈을 제공할 수 있다. 또한, 디스플레이 패널의 소형화 및 경량화에 이바지할 수 있다.
또한, 상술한 본 개시의 다양한 실시 예들에서, TFT 층(또는 TFT 패널)을 구성하는 TFT는 특정 구조나 타입으로 한정되지 않는다, 즉, 본 개시의 다양한 예들에서 인용된 TFT는, LTPS(Low Temperature Poly Silicon) TFT, 산화물(oxide) TFT, 실리콘(poly silicon or a-silicon) TFT, 유기 TFT, 그래핀 TFT 등으로도 구현될 수 있으며, Si wafer CMOS공정에서 P type(or N-type) MOSFET만 만들어 적용할 수도 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 따른 실시 예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 한 것이고, 이러한 실시 예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 따라서, 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (8)

  1. 디스플레이 모듈에 있어서,
    기판;
    상기 기판 상에 형성되며, 제 1 구동 회로들 및 제 2 구동 회로들을 포함하는 구동 회로층; 및
    상기 구동 회로층 상에 형성되며, 복수의 무기 발광 소자를 포함하는 각 픽셀이 매트릭스 형태로 배치된 픽셀 어레이;를 포함하며,
    상기 제 1 구동 회로들은, 각 픽셀 별로 마련되며, 데이터 라인들을 통해 인가되는 데이터 전압들에 기초하여 각 픽셀에 포함된 복수의 무기 발광 소자를 구동하고,
    상기 제 2 구동 회로들은, 클럭 라인들을 통해 인가되는 클럭 신호들에 기초하여 상기 제 1 구동 회로들을 구동하기 위한 제어 신호들을 생성하고, 상기 생성된 제어 신호들을 상기 제 1 구동 회로들로 제공하며,
    상기 제 1 및 제 2 구동 회로들은, 복수의 TFT(Thin Film Transistor)를 포함하고,
    상기 구동 회로층은,
    상기 복수의 TFT 각각의 게이트 전극이 형성되는 제 1 메탈 레이어,
    상기 클럭 라인들, 상기 데이터 라인들 및 상기 복수의 TFT 각각의 소스 및 드레인 전극이 형성되는 제 2 메탈 레이어, 및
    상기 제 1 구동 회로들의 구동을 위한 전압을 제공하기 위한 전극이 형성되는 적어도 하나의 제 3 메탈 레이어를 포함하고,
    상기 클럭 신호들은, 상기 클럭 라인들로부터 상기 적어도 하나의 제 3 메탈 레이어 중 하나에 형성된 점핑 라인들을 통해 상기 제 2 구동 회로들에 인가되는 디스플레이 모듈.
  2. 제 1 항에 있어서,
    상기 픽셀 어레이의 복수의 픽셀은, 서로 일정한 간격을 두고 상기 매트릭스 형태로 배치되고,
    상기 제 1 구동 회로들은, 상기 복수의 픽셀 각각에 대응되는 영역에 각각 형성되며,
    상기 클럭 라인들은, 상기 매트릭스 형태의 제 1 컬럼 라인에 대응되는 제 1 구동 회로들 및 상기 제 1 컬럼 라인과 인접한 제 2 컬럼 라인에 대응되는 제 1 구동 회로들 사이의 영역에 데이터 라인 방향으로 배치되고,
    상기 제 2 구동 회로들은, 상기 제 1 또는 제 2 컬럼 라인에 대응되는 제 1 구동 회로들을 기준으로, 상기 클럭 라인들이 배치된 영역의 반대편 영역에 배치되고,
    상기 데이터 라인들은, 상기 클럭 라인들과 상기 제 2 구동 회로들 사이의 영역에 배치되는 디스플레이 모듈.
  3. 제 2 항에 있어서,
    상기 제 2 구동 회로들 각각은,
    상기 매트릭스 형태의 각 로우 라인에 대응되는 복수의 무기 발광 소자를 구동하기 위한 제 1 구동 회로들로 상기 제어 신호들을 제공하는 디스플레이 모듈.
  4. 제 1 항에 있어서,
    상기 구동 회로층은,
    상기 제 1 메탈 레이어, 상기 제 2 메탈 레이터 및 상기 적어도 하나의 제 3 메탈 레이어 순의 스택 구조를 갖는 디스플레이 모듈.
  5. 제 4 항에 있어서,
    상기 구동을 위한 전압은, 구동 전압 및 그라운드 전압 중 하나이고,
    상기 점핑 라인들은, 2 개의 제 3 메탈 레이어 중 하나에 형성되고,
    상기 2 개의 제 3 메탈 레이어 중 하나는, 상기 구동 전압을 제공하기 위한 전극이 형성되고, 나머지 하나는, 상기 그라운드 전압을 제공하기 위한 전극이 형성되는 디스플레이 모듈.
  6. 제 4 항에 있어서,
    상기 구동을 위한 전압은, 제 1 구동 전압, 제 2 구동 전압 및 그라운드 전압 중 하나이고,
    상기 점핑 라인들은, 3 개의 제 3 메탈 레이어 중 하나에 형성되고,
    상기 3 개의 제 3 메탈 레이어 중 하나는, 상기 제 1 구동 전압을 제공하기 위한 전극이 형성되고, 다른 하나는, 상기 제 2 구동 전압을 제공하기 위한 전극이 형성되며, 나머지 하나는, 상기 그라운드 전압을 제공하기 위한 전극이 형성되는 디스플레이 모듈.
  7. 제 6 항에 있어서,
    상기 제1 구동 회로들 각각은, 구동 트랜지스터를 포함하는 PWM(Pulse Width Modulation) 회로를 포함하고,
    상기 PWM 회로는, 인가된 스윕 전압에 따라 상기 구동 트랜지스터의 게이트 단자의 전압을 변화시켜 데이터 전압에 대응되는 펄스 폭의 구동 전류를 무기 발광 소자로 제공하고,
    상기 3 개의 제 3 메탈 레이어 중 하나는, 상기 스윕 전압을 인가하기 위한 스윕 전극을 더 포함하는 디스플레이 모듈.
  8. 제 1 항에 있어서,
    상기 구동 회로층은,
    상기 제 1 메탈 레이어 및 상기 제 2 메탈 레이어 사이에 형성된 무기 절연막, 상기 제 2 메탈 레이어 및 상기 제 3 메탈 레이어 사이에 형성된 유기 절연막을 더 포함하고,
    상기 유기 절연막의 두께는, 상기 무기 절연막의 두께보다 큰 디스플레이 모듈.
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