KR20190078180A - 박막트랜지스터 및 그를 포함하는 유기발광표시장치 - Google Patents
박막트랜지스터 및 그를 포함하는 유기발광표시장치 Download PDFInfo
- Publication number
- KR20190078180A KR20190078180A KR1020170179951A KR20170179951A KR20190078180A KR 20190078180 A KR20190078180 A KR 20190078180A KR 1020170179951 A KR1020170179951 A KR 1020170179951A KR 20170179951 A KR20170179951 A KR 20170179951A KR 20190078180 A KR20190078180 A KR 20190078180A
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- active
- region
- disposed
- channel
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 95
- 239000010408 film Substances 0.000 claims abstract description 97
- 230000009191 jumping Effects 0.000 claims abstract description 66
- 239000011229 interlayer Substances 0.000 claims abstract description 31
- 238000009413 insulation Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 23
- 239000002019 doping agent Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 20
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 239000000463 material Substances 0.000 description 32
- 239000004065 semiconductor Substances 0.000 description 30
- 239000010410 layer Substances 0.000 description 19
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000008901 benefit Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 101000885321 Homo sapiens Serine/threonine-protein kinase DCLK1 Proteins 0.000 description 1
- 102100039758 Serine/threonine-protein kinase DCLK1 Human genes 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H01L27/3258—
-
- H01L27/3262—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/124—Insulating layers formed between TFT elements and OLED elements
Abstract
본 발명의 일 실시예는 제 1 액티브패턴, 상기 제 1 액티브패턴을 덮는 제 1 액티브절연막 상에 배치되고 상기 제 1 액티브패턴에 중첩되는 게이트패턴, 상기 게이트패턴을 덮는 게이트절연막 상에 배치되고 상기 제 1 액티브패턴의 일부 및 상기 게이트패턴에 중첩되는 제 2 액티브패턴, 및 상기 제 2 액티브패턴을 덮는 층간절연막 상에 배치되고 상기 제 1 및 제 2 액티브패턴 사이의 중첩영역에 대응하며 상기 제 1 및 제 2 액티브패턴을 노출하는 액티브콘택홀을 통해 상기 제 1 및 제 2 액티브패턴을 연결하는 액티브점핑패턴을 포함하는 박막트랜지스터를 제공한다.
Description
본 발명은 박막트랜지스터 및 그를 포함하는 유기발광표시장치에 관한 것이다.
표시장치(Display Device)는 TV, 휴대폰, 노트북 및 태블릿 등과 같은 다양한 전자기기에 적용된다. 이에 표시장치의 박형화, 경량화 및 저소비전력화 등을 개발시키기 위한 연구가 계속되고 있다.
표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
이러한 평판표시장치들은 상호 대향 합착된 한 쌍의 기판 사이에 배치된 편광물질 또는 발광물질을 포함하는 것이 일반적이다.
일 예로, 유기발광표시장치의 경우, 한 쌍의 기판 사이에 배치되고 각 화소영역에 대응하는 유기발광소자를 포함하며, 유기발광소자는 유기발광물질로 이루어진 발광층을 포함한다. 다른 일 예로, 액정표시장치의 경우, 한 쌍의 기판 사이에 배치되고 액정으로 이루어진 액정층을 포함하며, 액정은 전계에 따라 틸트하여 광을 편광하는 물질이다.
그리고, 각 표시장치는 실질적으로 영상이 표시되는 표시영역에 대응한 복수의 화소영역을 정의하고, 각 화소영역을 구동하는 박막트랜지스터 어레이 기판을 포함할 수 있다. 박막트랜지스터 어레이 기판은 각 화소영역에 대응하는 적어도 하나의 박막트랜지스터를 포함한다.
한편, 평판표시장치는 박형화, 경량화 및 고해상도화를 통해, 그 적용범위가 넓어지고 있는 추세이다. 특히, 평판표시장치는 3D VR 장치(3-Demension Virtual Reality Device)로 구현될 수 있다.
표시장치의 고해상도화를 구현하기 위해, 한정된 표시영역에 더 많은 개수의 화소영역을 배치하는 경우, 각 화소영역의 면적이 큰 폭으로 축소된다. 특히, 3D VR 장치(3-Demension Virtual Reality Device)의 경우, 각 화소영역의 면적은 일반적인 표시장치에 비해 1/20배 이상 축소될 수 있다.
이와 같이, 각 화소영역의 면적이 축소될수록, 각 화소영역의 박막트랜지스터에 할당되는 면적이 축소된다.
즉, 화소영역의 축소된 면적에 배치됨으로써, 박막트랜지스터의 채널 너비(Width) 및 채널 길이(Length)가 감소된다. 그로 인해, 킨크효과(Kink Effect)가 심화됨으로써, 박막트랜지스터의 전압-전류 특성이 저하되는 문제점이 있다.
특히, 유기발광표시장치의 경우, 박막트랜지스터 어레이 기판은 각 화소영역에 대응하는 유기발광소자에 구동전류를 공급하는 구동트랜지스터를 포함한다. 구동트랜지스터의 전압-전류(Vds-Ids) 특성에 대한 균일도가 저하되면, 각 화소영역의 유기발광소자의 휘도가 안정적으로 제어될 수 없으므로, 표시장치의 화질이 저하될 수 있는 문제점이 있다.
이에 따라, 화소영역의 축소된 면적에 배치되더라도, 전압-전류 특성의 균일도 저하가 방지될 수 있는 박막트랜지스터가 마련될 필요가 있다.
본 발명은 화소영역의 축소된 면적에 배치되더라도, 전압-전류 특성의 균일도 저하가 방지될 수 있는 박막트랜지스터 및 그를 포함하는 유기발광표시장치를 제공하기 위한 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 예시는 제 1 액티브패턴, 상기 제 1 액티브패턴을 덮는 제 1 액티브절연막 상에 배치되고 상기 제 1 액티브패턴에 중첩되는 게이트패턴, 상기 게이트패턴을 덮는 게이트절연막 상에 배치되고 상기 제 1 액티브패턴의 일부 및 상기 게이트패턴에 중첩되는 제 2 액티브패턴, 및 상기 제 2 액티브패턴을 덮는 층간절연막 상에 배치되고 상기 제 1 및 제 2 액티브패턴 사이의 중첩영역에 대응하며 상기 제 1 및 제 2 액티브패턴을 노출하는 액티브콘택홀을 통해 상기 제 1 및 제 2 액티브패턴을 연결하는 액티브점핑패턴을 포함하는 박막트랜지스터를 제공한다.
상기 박막트랜지스터는 상기 제 2 액티브패턴을 덮는 제 2 액티브절연막 상에 배치되고, 적어도 상기 게이트패턴에 중첩하는 제 1 백채널패턴을 더 포함할 수 있다. 여기서, 상기 층간절연막은 상기 제 2 액티브절연막 상에 배치된다.
상기 제 1 및 제 2 액티브패턴 각각은 상기 액티브점핑패턴에 대응하는 콘택영역, 상기 게이트패턴에 중첩되는 채널영역, 상기 채널영역의 어느 일측에 대응하는 전극영역, 및 상기 제 1 백채널패턴에 중첩되고 상기 채널영역과 상기 전극영역 사이에 배치되는 버퍼영역을 포함한다.
여기서, 상기 제 1 백채널패턴은 상기 게이트패턴보다 넓은 너비로 배치되고, 상기 버퍼영역은 상기 제 1 백채널패턴이 상기 게이트패턴에 비해 돌출되는 영역에 대응한다.
상기 제 1 및 제 2 액티브패턴 각각의 상기 전극영역은 상기 채널영역보다 높은 농도의 P-형 도펀트로 도핑되는 영역이고, 상기 제 1 및 제 2 액티브패턴 각각의 상기 채널영역 및 상기 버퍼영역은 비도핑영역이다.
또는, 상기 제 1 및 제 2 액티브패턴 각각의 상기 전극영역은 상기 채널영역보다 높은 농도의 P형 도펀트로 도핑되는 영역이고, 상기 제 1 및 제 2 액티브패턴 각각의 상기 채널영역과, 상기 제 2 액티브패턴의 버퍼영역은 비도핑영역이며, 상기 제 1 액티브패턴의 버퍼영역은 상기 전극영역보다 낮고 상기 채널영역보다 높은 농도의 P형 도펀트로 도핑되는 영역이다.
그리고, 본 발명의 다른 일 예시는 표시영역에 대응한 복수의 화소영역을 포함하는 유기발광표시장치에 있어서, 상기 각 화소영역에 대응하는 유기발광소자, 및 제 1 구동전원을 공급하는 제 1 구동전원라인과 상기 제 1 구동전원보다 낮은 전위의 제 2 구동전원을 공급하는 제 2 구동전원라인 사이에 상기 유기발광소자와 직렬로 배치되는 제 1 박막트랜지스터를 포함하는 유기발광표시장치를 제공한다. 여기서, 상기 제 1 박막트랜지스터는 제 1 액티브패턴, 상기 제 1 액티브패턴을 덮는 제 1 액티브절연막 상에 배치되고 상기 제 1 액티브패턴에 중첩되는 게이트패턴, 상기 게이트패턴을 덮는 게이트절연막 상에 배치되고 상기 제 1 액티브패턴의 일부 및 상기 게이트패턴에 중첩되는 제 2 액티브패턴, 상기 제 2 액티브패턴을 덮는 제 2 액티브절연막 상에 배치되고, 적어도 상기 게이트패턴에 중첩하는 제 1 백채널패턴, 및 상기 제 1 백채널패턴을 덮는 층간절연막 상에 배치되고 상기 제 1 및 제 2 액티브패턴 사이의 중첩영역에 대응하며 상기 제 1 및 제 2 액티브패턴을 노출하는 액티브콘택홀을 통해 상기 제 1 및 제 2 액티브패턴을 연결하는 액티브점핑패턴을 포함한다.
상기 제 1 및 제 2 액티브패턴 각각은 상기 액티브점핑패턴에 대응하는 콘택영역, 상기 게이트패턴에 중첩되는 채널영역, 상기 채널영역의 어느 일측에 대응하는 전극영역, 및 상기 제 1 백채널패턴에 중첩되고 상기 채널영역과 상기 전극영역 사이에 배치되는 버퍼영역을 포함한다.
상기 제 1 및 제 2 액티브패턴 각각의 상기 전극영역은 상기 채널영역보다 높은 농도의 P-형 도펀트로 도핑되는 영역이고, 상기 제 1 및 제 2 액티브패턴 각각의 상기 채널영역 및 상기 버퍼영역은 비도핑영역이다.
또는, 상기 제 1 및 제 2 액티브패턴 각각의 상기 전극영역은 상기 채널영역보다 높은 농도의 P형 도펀트로 도핑되는 영역이고, 상기 제 1 및 제 2 액티브패턴 각각의 상기 채널영역과, 상기 제 2 액티브패턴의 버퍼영역은 비도핑영역이며, 상기 제 1 액티브패턴의 버퍼영역은 상기 채널영역보다 높고 상기 전극영역보다 낮은 농도의 P형 도펀트로 도핑되는 영역이다.
본 발명의 일실시예에 따른 박막트랜지스터는 제 1 액티브패턴과, 제 1 액티브패턴을 덮는 제 1 액티브절연막 상의 게이트패턴과, 게이트패턴을 덮는 게이트절연막 상의 제 2 액티브패턴과, 제 2 액티브패턴을 덮는 층간절연막 상에 배치되고 제 1 및 제 2 액티브패턴을 연결하는 액티브점핑패턴을 포함한다.
여기서, 제 1 및 제 2 액티브패턴은 액티브점핑패턴에 의해 상호 연결되며, 제 1 및 제 2 액티브패턴 각각은 게이트패턴과 중첩되는 채널영역을 포함한다. 즉, 제 1 및 제 2 액티브패턴의 채널영역은 게이트패턴의 전위에 대응하고 상호 연결된다.
이로써, 박막트랜지스터는 서로 다른 층에 배치되고 상호 연결되는 제 1 및 제 2 액티브패턴에 의해, 각 액티브패턴에 의한 채널 길이보다 긴 길이의 채널을 발생시킬 수 있다. 그러므로, 박막트랜지스터가 협소한 면적의 영역에 배치되더라도 박막트랜지스터의 전압-전류 특성 저하가 방지될 수 있는 장점이 있다.
이러한 박막트랜지스터를 포함하는 유기발광표시장치의 경우, 고해상도화에 유리해질 수 있는 장점과, 그로 인해 활용도가 향상될 수 있는 장점이 있다.
도 1은 본 발명의 제 1 실시예에 따른 유기발광표시장치를 나타낸 도면이다.
도 2는 도 1에 도시된 어느 하나의 화소영역의 등가회로에 대한 일 예시를 나타낸 도면이다.
도 3 및 도 4는 도 2의 화소영역을 포함하는 박막트랜지스터 어레이 기판의 평면에 대한 일 예시를 나타낸 도면이다.
도 5는 도 3의 A-A' 단면을 나타낸 도면이다.
도 6은 도 4의 B-B' 단면을 나타낸 도면이다.
도 7은 도 4의 C-C' 단면을 나타낸 도면이다.
도 8은 본 발명의 제 1 실시예에 따른 유기발광표시장치의 박막트랜지스터 어레이 기판을 제조하는 방법을 나타낸 도면이다.
도 9 내지 도 20은 도 8의 각 과정을 나타낸 도면이다.
도 21은 본 발명의 제 2 실시예에 따른 도 3의 A-A'를 나타낸 도면이다.
도 22는 본 발명의 제 2 실시예에 따른 유기발광표시장치의 박막트랜지스터 어레이 기판을 제조하는 방법을 나타낸 도면이다.
도 23 내지 도 25는 도 22의 방법 중 일부 과정을 나타낸 도면이다.
도 2는 도 1에 도시된 어느 하나의 화소영역의 등가회로에 대한 일 예시를 나타낸 도면이다.
도 3 및 도 4는 도 2의 화소영역을 포함하는 박막트랜지스터 어레이 기판의 평면에 대한 일 예시를 나타낸 도면이다.
도 5는 도 3의 A-A' 단면을 나타낸 도면이다.
도 6은 도 4의 B-B' 단면을 나타낸 도면이다.
도 7은 도 4의 C-C' 단면을 나타낸 도면이다.
도 8은 본 발명의 제 1 실시예에 따른 유기발광표시장치의 박막트랜지스터 어레이 기판을 제조하는 방법을 나타낸 도면이다.
도 9 내지 도 20은 도 8의 각 과정을 나타낸 도면이다.
도 21은 본 발명의 제 2 실시예에 따른 도 3의 A-A'를 나타낸 도면이다.
도 22는 본 발명의 제 2 실시예에 따른 유기발광표시장치의 박막트랜지스터 어레이 기판을 제조하는 방법을 나타낸 도면이다.
도 23 내지 도 25는 도 22의 방법 중 일부 과정을 나타낸 도면이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하, 본 발명의 각 실시예에 따른 박막트랜지스터 및 그를 포함하는 유기발광표시장치에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 1 내지 도 6을 참조하여, 본 발명의 제 1 실시예에 따른 유기발광표시장치 및 그에 포함된 박막트랜지스터에 대해 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 유기발광표시장치를 나타낸 도면이다. 도 2는 도 1에 도시된 어느 하나의 화소영역의 등가회로에 대한 일 예시를 나타낸 도면이다.
도 3 및 도 4는 도 2의 화소영역을 포함하는 박막트랜지스터 어레이 기판의 평면에 대한 일 예시를 나타낸 도면이다. 도 5는 도 3의 A-A' 단면을 나타낸 도면이다. 도 6은 도 4의 B-B' 단면을 나타낸 도면이다. 도 7은 도 4의 C-C' 단면을 나타낸 도면이다.
도 1에 도시한 바와 같이, 본 발명의 일 실시예에 따른 유기발광표시장치는 영상이 표시되는 표시영역(AA)에 대응한 복수의 화소영역(PXL)을 포함하는 표시패널(10)과, 표시패널(10)의 데이터라인(14)을 구동하는 데이터구동부(12)와, 표시패널(10)의 스캔라인(15)을 구동하는 게이트구동부(13)와, 데이터구동부(12) 및 게이트구동부(13)의 구동 타이밍을 제어하기 위한 타이밍 콘트롤러(11)를 포함한다.
표시패널(10)은 복수의 화소영역(PXL) 중 수평방향으로 나란하게 배열된 화소영역들로 이루어진 각 수평라인에 대응하는 스캔라인(15)과, 복수의 화소영역(PXL) 중 수직방향으로 나란하게 배열된 화소영역들로 이루어진 각 수직라인에 대응하는 데이터라인(14)을 포함한다.
여기서, 스캔라인은 제 1 스캔신호(SCAN1)를 공급하는 제 1 스캔라인(도 2의 15)과, 제 2 스캔신호(SCAN2)를 공급하는 제 2 스캔라인(도 2의 17)을 포함할 수 있다. 예시적으로, 제 1 스캔신호(SCAN1)는 화소영역(PXL)에 데이터를 기입하기 위하여 각 수평라인을 순차적으로 선택하기 위한 것일 수 있다. 그리고, 제 2 스캔신호(SCAN2)는 화소영역의 초기화 또는 센싱을 위하여 각 수평라인을 순차적으로 선택하기 위한 것일 수 있다.
복수의 화소영역(PXL)은 상호 교차하는 스캔라인(15)와 데이터라인(14)에 의해 정의될 수 있다. 이에, 복수의 화소영역(PXL)은 표시영역(AA)에 매트릭스 형태로 배열된다.
그리고, 표시패널(10)은 복수의 화소영역(PXL)에 제 1 구동전원(VDD)을 공급하는 제 1 구동전원라인과, 제 1 구동전원(VDD)보다 낮은 전위의 제 2 구동전원(VSS)을 공급하는 제 2 구동전원라인과, 기준전원(VREF)을 공급하는 기준전원라인을 더 포함한다.
타이밍 콘트롤러(11)는 외부로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(10)의 해상도에 맞게 재정렬하고, 재정렬된 디지털 비디오 데이터(RGB')를 데이터구동부(12)에 공급한다.
그리고, 타이밍 콘트롤러(11)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터구동부(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트구동부(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 공급한다.
데이터구동부(12)는 데이터 제어신호(DDC)에 기초하여 재정렬된 디지털 비디오 데이터(RGB')를 아날로그 데이터전압으로 변환한다. 그리고, 데이터구동부(12)는 재정렬된 디지털 비디오 데이터(RGB')에 기초하여 각 수평기간 동안 각 수평라인의 화소영역에 데이터신호(VDATA)를 공급한다.
게이트구동부(13)는 게이트 제어신호(GDC)에 기초하여 제 1 스캔신호(SCAN1)와 제 2 스캔신호(SCAN2)를 생성할 수 있다.
별도로 도시하고 있지 않으나, 표시패널(10)은 상호 대향 합착되는 한 쌍의 기판과 그 사이에 배치되는 유기발광소자 어레이를 포함한다. 그리고, 한 쌍의 기판 중 어느 하나는 복수의 화소영역(PXL)을 정의하고 각 화소영역(PXL)의 유기발광소자에 구동전류를 공급하기 위한 박막트랜지스터 어레이 기판이다.
도 2에 도시한 바와 같이, 각 화소영역(PXL)은 유기발광소자(OLED), 제 1, 제 2 및 제 3 박막트랜지스터(T1, T2, T3) 및 스토리지 커패시터(Cst)를 포함한다.
유기발광소자(OLED)는 애노드전극과 캐소드전극, 및 이들 사이에 배치되는 유기발광층(미도시)을 포함한다. 예시적으로, 유기발광층은 정공주입층, 정공수송층, 발광층 및 전자수송층을 포함한다. 또는, 유기발광층은 전자주입층을 더 포함할 수 있다.
제 1 박막트랜지스터(T1)는 제 1 구동전원(VDD)을 공급하는 제 1 구동전원라인(16)과 제 1 구동전원(VDD)보다 낮은 전위의 제 2 구동전원(VSS)을 공급하는 제 2 구동전원라인 사이에 유기발광소자(OLED)와 직렬로 배치된다.
제 2 박막트랜지스터(T2)는 데이터신호(VDATA)를 공급하는 데이터라인(14)과 제 1 박막트랜지스터(T1)의 게이트전극 사이에 배치된다.
이러한 제 2 박막트랜지스터(T2)는 제 1 스캔라인(15)의 제 1 스캔신호(SCAN1)에 기초하여 턴온되면, 제 1 박막트랜지스터(T1)의 게이트전극과 제 2 박막트랜지스터(T2) 사이의 제 1 노드(ND1)에 데이터신호(VDATA)를 공급한다.
스토리지 커패시터(Cst)는 제 1 노드(ND1) 및 제 2 노드(ND2) 사이에 배치된다. 제 2 노드(ND2)는 제 1 박막트랜지스터(T1)와 유기발광소자(OLED) 사이의 접점이다.
이러한 스토리지 커패시터(Cst)는 턴온된 제 2 박막트랜지스터(T2)를 통해 제 1 노드(ND1)에 공급된 데이터신호(VDATA)에 기초하여 충전된다.
그리고, 제 1 박막트랜지스터(T1)는 스토리지 커패시터(Cst)의 충전전압에 기초하여 턴온하면, 데이터신호(VDATA)에 대응하는 구동전류를 제 2 노드(ND2), 즉 유기발광소자(OLED)에 공급한다.
제 3 박막트랜지스터(T3)는 기준전원(VREF)을 공급하는 기준전원라인(18)과 제 2 노드(ND2) 사이에 배치된다.
이러한 제 3 박막트랜지스터(T3)는 제 2 스캔라인(17)의 제 2 스캔신호(SCAN2)에 기초하여 턴온하면, 제 2 노드(ND2)에 기준전원(VREF)을 공급하거나, 또는 제 2 노드(ND2)의 전위를 기준전원라인(18)에 전달한다.
도 3에 도시한 바와 같이, 본 발명의 제 1 실시예에 따른 유기발광표시장치의 박막트랜지스터 어레이 기판(100)은 각 화소영역(PXL)에 대응하는 제 1, 제 2 및 제 3 박막트랜지스터(T1, T2, T3)와, 스토리지 커패시터(도 2의 Cst)를 포함한다.
그리고, 박막트랜지스터 어레이 기판(100)은 제 1 방향(도 3의 수평방향)의 제 1 및 제 2 스캔라인(15, 17)과, 제 2 방향(도 3의 수직방향)의 데이터라인(14), 제 1 전원라인(16) 및 기준전원라인(18)을 더 포함한다.
제 1 박막트랜지스터(T1)는 제 1 및 제 2 액티브패턴(120, 141), 제 1 및 제 2 액티브패턴(120, 141) 각각과 중첩되는 게이트패턴(130), 제 1 및 제 2 액티브패턴(120, 141)을 연결하는 액티브점핑패턴(161)을 포함한다.
여기서, 제 1 액티브패턴(120)은 게이트패턴(130)보다 하부에 배치되고, 제 2 액티브패턴(141)은 게이트패턴(130)보다 상부에 배치된다. 즉, 게이트패턴(130)은 제 1 액티브패턴(120)에 대해 탑게이트(top gate)가 되고, 제 2 액티브패턴(141)에 대해 바텀게이트(bottom gate)가 된다.
그리고, 제 1 박막트랜지스터(T1)는 게이트패턴(130)에 중첩하는 제 1 및 제 2 백채널패턴(150, 110)을 더 포함한다. 여기서, 제 1 백채널패턴(150)은 제 2 액티브패턴(141)보다 상부에 배치되고, 제 2 백채널패턴(110)은 제 1 액티브패턴(120)보다 하부에 배치된다.
제 1 백채널패턴(150)은 게이트패턴(130)보다 넓은 너비로 배치된다. 특히, 제 1 백채널패턴(150)은 제 1 및 제 2 액티브패턴(120, 141)에 의한 채널 길이(Length)에 나란한 방향에서, 게이트패턴(130)보다 큰 너비로 배치된다. 이에 따라, 제 1 백채널패턴(150)은 게이트패턴(130)에 비해 돌출되는 영역을 포함한다.
제 1 및 제 2 백채널패턴(150, 110)은 백채널점핑패턴(162)을 통해 상호 연결될 수 있다. 그리고, 백채널점핑패턴(162)은 수평방향으로 연장되어 기준전원라인(18)에 연결될 수 있다. 이로써, 제 1 및 제 2 백채널패턴(150, 110)은 백채널점핑패턴(162)을 통해 기준전원라인(18)에 연결될 수 있다.
다만, 별도로 도시하고 있지 않으나, 제 1 및 제 2 백채널패턴(150, 110)에 연결되는 백채널점핑패턴(162)은 기준전원라인(18)이 아닌, 제 1 구동전원(도 2의 VDD)을 공급하는 제 1 구동전원라인(16), 제 2 구동전원(도 2의 VSS)을 공급하는 제 2 구동전원라인(미도시) 및 별도의 백채널정전압을 공급하는 정전압라인(미도시) 중 어느 하나에 연결될 수도 있다.
제 1 액티브패턴(120)의 일측은 제 1 구동전원라인(16)과 인접한다. 이러한 제 1 액티브패턴(120)의 일부는 제 1 전극점핑패턴(163)을 통해 제 1 구동전원라인(16)에 연결된다. 여기서, 제 1 전극점핑패턴(163)은 제 1 액티브패턴(120)과 제 1 구동전원라인(16) 사이의 중첩영역에 대응한다.
제 2 액티브패턴(141)의 일부는 제 2 전극점핑패턴(164)에 연결된다.
도 3에 상세히 도시되지 않았으나, 유기발광소자(도 2의 OLED)는 제 2 전극점핑패턴(164)을 통해 제 1 박막트랜지스터(T1)의 제 2 액티브패턴(141)에 연결된다. 즉, 제 2 전극점핑패턴(164)은 제 1 박막트랜지스터(T1) 및 유기발광소자(도 2의 OLED) 사이의 제 2 노드(도 2의 ND2)에 대응한다.
또한, 도 3에 상세히 도시되지 않았으나, 스토리지 커패시터(도 2의 Cst)는 제 1 박막트랜지스터(T1)의 게이트패턴(130)과 제 2 액티브패턴(141)이 중첩하는 영역에 대응될 수 있다.
도 4에 도시한 바와 같이, 제 1 박막트랜지스터(T1)의 게이트패턴(130)은 게이트점핑패턴(165)을 통해 제 2 박막트랜지스터(T2)에 연결된다.
제 2 박막트랜지스터(T2)는 제 2 액티브패턴(141)과 동일층에 배치되는 제 3 액티브패턴(142)을 포함한다. 제 3 액티브패턴(142)은 제 1 스캔라인(15)에 일부 중첩된다.
제 3 액티브패턴(142)의 일측은 게이트점핑패턴(165)을 통해 제 1 박막트랜지스터(T1)의 게이트패턴(130)에 연결된다.
제 3 액티브패턴(142)의 다른 일측은 데이터점핑패턴(166)을 통해 데이터라인(14)에 연결된다.
그리고, 제 3 박막트랜지스터(T3)는 제 2 액티브패턴(141)과 동일층에 배치되는 제 4 액티브패턴(143)을 포함한다. 제 4 액티브패턴(143)은 제 2 스캔라인(17)에 일부 중첩된다.
제 4 액티브패턴(143)은 제 2 액티브패턴(141)과 연속하는 패턴일 수 있다.
제 4 액티브패턴(143)의 일측은 제 2 전극점핑패턴(164)을 통해 유기발광소자(도 2의 OLED)에 연결된다.
제 4 액티브패턴(143)의 다른 일측은 기준전원점핑패턴(167)을 통해 기준전원라인(18)에 연결된다.
도 5에 도시한 바와 같이, 제 1 박막트랜지스터(T1)는 제 1 액티브패턴(120), 제 1 액티브패턴(120)을 덮는 제 1 액티브절연막(103) 상에 배치되는 게이트패턴(130), 게이트패턴(130)을 덮는 게이트절연막(104) 상에 배치되는 제 2 액티브패턴(141), 및 제 2 액티브패턴(141)을 덮는 절연막(105, 106, 107) 상에 배치되는 액티브점핑패턴(161)을 포함한다.
그리고, 제 1 박막트랜지스터(T1)는 제 2 액티브패턴(141)을 덮는 제 2 액티브절연막(105) 상에 배치되는 제 1 백채널패턴(150)을 더 포함할 수 있다.
또한, 제 1 박막트랜지스터(T1)는 기판(101) 상의 제 2 백채널패턴(110)을 더 포함할 수 있다. 이 경우, 제 1 액티브패턴(120)은 제 2 백채널패턴(110)을 덮는 더미절연막(102) 상에 배치된다.
먼저, 제 1 액티브패턴(120)은 더미절연막(102) 상에 배치되고, 제 2 백채널패턴(110)과 중첩될 수 있다.
이러한 제 1 액티브패턴(120)은 제 2 액티브패턴(141)과 중첩되고 액티브점핑패턴(161)에 대응하는 콘택영역(120a), 게이트패턴(130)에 중첩하는 채널영역(120b), 채널영역(120b)의 어느 일측(도 5의 우측)에 대응하는 전극영역(120c) 및 제 1 백채널패턴(150)과 중첩되고 채널영역(120b)와 전극영역(120c) 사이에 배치되는 버퍼영역(120d)을 포함한다.
그리고, 제 1 액티브패턴(120)은 제 1 백채널패턴(150)과 중첩되고 콘택영역(120a)과 채널영역(120b) 사이에 배치되는 추가버퍼영역(120d')을 더 포함할 수 있다. 다만, 이는 단지 예시일 뿐이며, 제 1 박막트랜지스터(T1)의 전압-전류 특성에 대한 타깃에 따라 제 1 액티브패턴(120)은 추가버퍼영역(120d')을 포함하지 않을 수도 있다.
게이트패턴(130)은 제 1 액티브패턴(120)을 덮는 제 1 액티브절연막(103) 상에 배치된다. 게이트패턴(130)은 제 1 액티브패턴(120)의 채널영역(120b)에 중첩된다.
제 2 액티브패턴(141)은 게이트패턴(130)을 덮는 게이트절연막(104) 상에 배치된다.
이러한 제 2 액티브패턴(141)은 제 1 액티브패턴(120)과 중첩되고 액티브점핑패턴(161)에 대응하는 콘택영역(141a), 게이트패턴(130)에 중첩하는 채널영역(141b), 채널영역(141b)의 어느 일측(도 5의 좌측)에 대응하는 전극영역(141c) 및 제 1 백채널패턴(150)과 중첩되고 채널영역(141b)와 전극영역(141c) 사이에 배치되는 버퍼영역(141d)을 포함한다.
그리고, 제 2 액티브패턴(141)은 제 1 백채널패턴(150)과 중첩되고 콘택영역(141a)과 채널영역(141b) 사이에 배치되는 추가버퍼영역(141d')을 더 포함할 수 있다. 다만, 이는 단지 예시일 뿐이며, 제 1 박막트랜지스터(T1)의 전압-전류 특성에 대한 타깃에 따라 제 2 액티브패턴(141)은 추가버퍼영역(141d')을 포함하지 않을 수도 있다.
제 1 백채널패턴(150)은 제 2 액티브패턴(141)을 덮는 제 2 액티브절연막(105) 상에 배치된다.
제 1 백채널패턴(150)은 게이트패턴(130)보다 넓은 너비로 이루어진다. 특히, 제 1 및 제 2 액티브패턴(120, 141)의 채널영역(120b, 141b)에 발생되는 채널의 길이(Length) 방향에서, 제 1 백채널패턴(150)의 너비는 게이트패턴(130)의 너비보다 크다. 즉, 제 1 백채널패턴(150)은 게이트패턴(130)에 비해 돌출된 영역을 포함한다.
이러한 제 1 백채널패턴(150)에 의해, 제 1 및 제 2 액티브패턴(120, 141) 각각은 채널영역(120b, 141b)과 전극영역(120c, 141c) 사이의 버퍼영역(120d, 141d)을 포함할 수 있다.
제 1 및 제 2 액티브패턴(120, 141) 각각의 콘택영역(120a, 141a) 사이에는 제 1 액티브절연막(103) 및 게이트절연막(104) 만이 배치된다. 즉, 게이트패턴(130)은 제 1 및 제 2 액티브패턴(120, 141) 각각의 콘택영역(120a, 141a) 사이에 배치되지 않는다.
그리고, 제 1 및 제 2 액티브패턴(120, 141) 각각의 콘택영역(120a, 141a)은 게이트패턴(130)과 중첩되지 않을 뿐만 아니라, 제 1 백채널패턴(150)과도 중첩되지 않는다.
이로써, 제 1 및 제 2 액티브패턴(120, 141) 각각의 콘택영역(120a, 141a)은 채널영역(120b, 141b)보다 높은 농도의 P형 도펀트로 도핑되는 영역이다.
이러한 제 1 및 제 2 액티브패턴(120, 141)의 콘택영역(120a, 141a)은 액티브점핑패턴(161)을 통해 상호 연결된다.
이와 같이 고농도로 도핑된 제 1 및 제 2 액티브패턴(120, 141)의 콘택영역(120a, 141a)과 이를 연결하는 액티브점핑패턴(161)은 서로 다른 층에 배치된 제 1 및 제 2 액티브패턴(120, 141)의 채널영역(120b, 141b) 사이를 연결하는 배선이 된다.
제 1 및 제 2 액티브패턴(120, 141) 각각의 채널영역(120b, 141b)은 게이트패턴(130) 및 제 1 백채널패턴(150)에 중첩된다. 이에 따라, 제 1 및 제 2 액티브패턴(120, 141) 각각의 채널영역(120b, 141b)은 비도핑영역이 되며, 게이트패턴(130)의 전위에 기초하여 캐리어의 이동을 위한 채널을 발생시킨다.
제 1 및 제 2 액티브패턴(120, 141) 각각의 전극영역(120c, 141c)은 제 1 백채널패턴(150)과도 중첩되지 않으므로, 채널영역(120b, 141b)보다 높은 농도의 P형 도펀트로 도핑되는 영역이다.
이러한 제 1 및 제 2 액티브패턴(120, 141)의 전극영역(120c, 141c) 중 어느 하나(도 5의 141c)는 유기발광소자(도 2의 OLED)에 연결되는 소스전극에 대응하고, 다른 나머지 하나(도 5의 120c)는 제 1 구동전원라인(16)에 연결되는 드레인전극에 대응한다.
즉, 유기발광소자(도 2의 OLED)(미도시)가 층간절연막(107)보다 상부에 배치되는 경우, 제 1 구동전원라인(16)에 연결되는 제 1 박막트랜지스터(T1)의 드레인전극은 제 1 및 제 2 액티브패턴(120, 141) 중 비교적 유기발광소자(미도시)로부터 멀리 배치되는 제 1 액티브패턴(120)의 전극영역(120c)에 대응될 수 있다. 그리고, 유기발광소자(OLED)에 연결되는 제 1 박막트랜지스터(T1)의 소스전극은 제 1 및 제 2 액티브패턴(120, 141) 중 비교적 유기발광소자(미도시)에 인접하게 배치되는 제 2 액티브패턴(141)의 전극영역(141c)에 대응될 수 있다. 이 경우, 제 2 액티브패턴(141)의 전극영역(141c)이 유기발광소자(OLED)와 연결되기 위한 제 2 전극점핑패턴(164)에 연결된다.
제 1 및 제 2 액티브패턴(120, 141) 각각의 버퍼영역(120d, 141d')은 제 1 백채널패턴(150)과 중첩된다. 이에 따라, 제 1 및 제 2 액티브패턴(120, 141) 각각의 버퍼영역(120d, 141d')은 제 1 백채널패턴(150)에 의해 비도핑영역이 된다.
그러나, 제 1 및 제 2 액티브패턴(120, 141) 각각의 버퍼영역(120d, 141d')은 게이트패턴(130)과 중첩되지 않으므로, 채널을 발생시키지 않는다.
이러한 제 1 및 제 2 액티브패턴(120, 141) 각각의 버퍼영역(120d, 141d')에 의해, 전극영역(120c, 141c)에 인접한 채널영역(120b, 141b)의 가장자리에서 유발되는 캐리어 밀집 현상이 완화될 수 있다. 이로써, 제 1 박막트랜지스터(T1)의 킨크효과가 억제될 수 있다.
여기서, 킨크효과는 소스-드레인 전압(Vds)의 영향으로 채널영역(120b, 141b)의 가장자리에 밀집된 캐리어에 의해, 문턱전압 이상의 게이트전압에 따른 박막트랜지스터의 턴온전류가 게이트전압에 대응한 소스-드레인 전류(Ids)로 유지되지 못하고, 소스-드레인 전압(Vds)의 영향을 받아 변동하는 현상을 나타낸다.
본 발명의 일 실시예에 따르면, 전극영역(120c, 141c)과 채널영역(120b, 141b) 사이에 배치된 버퍼영역(120d, 141d')에 의해, 채널영역(120b, 141b)의 가장자리가 전극영역(120c, 141c)에 접하지 않으므로, 캐리어 밀집 현상이 완화될 수 있다. 이로써, 제 1 박막트랜지스터(T1)의 전압-전류 특성 안정화에 유리해질 수 있다.
한편, 제 2 백채널패턴(110)은 기판(101) 상에 배치되고, 적어도 제 1 및 제 2 액티브패턴(120, 141)의 채널영역(120a, 141a)에 중첩된다. 이러한 제 2 백채널패턴(110)에 의해, 제 1 및 제 2 액티브패턴(120, 141)의 채널영역(120a, 141a)에 조사되는 광이 차단됨으로써, 광에 의한 제 1 박막트랜지스터(T1)의 누설전류 발생이 방지될 수 있다.
더불어, 제 1 및 제 2 백채널패턴(150, 110)에 소정의 정전압이 인가될 수 있다. 이와 같이 하면, 제 1 백채널패턴(150)의 정전압에 의해 제 2 액티브패턴(141)의 채널영역(141b)에 발생된 채널이 안정적으로 유지될 수 있다. 그리고, 제 2 백채널패턴(110)의 정전압에 의해 제 1 액티브패턴(120)의 채널영역(120b)에 발생된 채널에 안정적으로 유지될 수 있다.
예시적으로, 제 1 및 제 2 백채널패턴(150, 110)은 백채널점핑패턴(162)을 통해 상호 연결된 상태에서, 제 1 구동전원라인(16), 제 2 구동전원라인(미도시) 및 기준전원라인(18) 중 어느 하나에 연결될 수 있다. 또는, 별도로 도시하고 있지 않으나, 제 1 및 제 2 백채널패턴(150, 110)은 별도의 백채널전원을 공급하는 라인에 연결될 수도 있다.
복수의 화소영역 중 수직방향으로 나란하게 배열된 화소영역들로 이루어진 수직라인에 대응하는 데이터라인(14), 제 1 구동전원라인(16) 및 기준전원라인(18)은 제 1 백채널패턴(150)을 덮는 제 1 층간절연막(106) 상에 배치될 수 있다.
그리고, 서로 다른 층의 패턴 또는 라인을 연결하기 위한 점핑패턴(161, 162, 163)은 데이터라인(14), 제 1 구동전원라인(16) 및 기준전원라인(18)을 덮는 제 2 층간절연막(107) 상에 배치될 수 있다.
일 예로, 제 2 층간절연막(107) 상의 액티브점핑패턴(161)은 제 1 및 제 2 액티브패턴(120, 141)의 콘택영역(120a, 141a)을 노출하는 액티브콘택홀(161a)을 통해 제 1 및 제 2 액티브패턴(120, 141)의 콘택영역(120a, 141a)을 연결할 수 있다.
여기서, 액티브콘택홀(161a)은 제 1 액티브절연막(103), 게이트절연막(104), 제 2 액티브패턴(141), 제 2 액티브절연막(105), 제 1 층간절연막(106) 및 제 2 층간절연막(107)을 관통하는 홀일 수 있다.
제 2 층간절연막(107) 상의 백채널점핑패턴(162)은 제 1 및 제 2 백채널점핑패턴(150, 110) 사이의 중첩영역에 배치되고 제 1 및 제 2 백채널점핑패턴(150, 110)을 노출하는 제 1 백채널콘택홀(162a)을 통해 제 1 및 제 2 백채널점핑패턴(150, 110)을 상호 연결할 수 있다.
또한, 백채널점핑패턴(162)은 기준전원라인(18)을 노출하는 제 2 백채널콘택홀(162b)으로 연장되어, 제 2 백채널콘택홀(162b)을 통해 기준전원라인(18)에 연결될 수 있다.
이로써, 제 1 및 제 2 백채널점핑패턴(150, 110)은 제 2 백채널콘택홀(162b)을 통해 기준전원라인(18)에 연결될 수 있다.
제 2 층간절연막(107) 상의 제 1 전극점핑패턴(163)은 제 1 액티브패턴(120)의 전극영역(120c) 및 그에 중첩하는 제 1 구동전원라인(16)의 일부를 노출하는 제 1 전극콘택홀(163a)을 통해, 제 1 액티브패턴(120)의 전극영역(120c)과 제 1 구동전원라인(16)을 연결한다.
다만 이는 단지 예시일 뿐이며, 설계에 따라, 제 1 전극점핑패턴(163)은 수평방향으로 연장되고, 제 1 액티브패턴(120)의 전극영역(120c)에 대응한 홀(미도시)과, 제 1 구동전원라인(16)에 대응한 홀(미도시) 사이를 연결하는 패턴일 수도 있다.
도 6에 도시한 바와 같이, 제 2 박막트랜지스터(T2)는 제 2 액티브패턴(141)과 동일층인 게이트절연막(104) 상에 배치되는 제 3 액티브패턴(142) 및 제 3 액티브패턴(142)에 제 1 스캔라인(15)의 일부로 이루어진 게이트전극을 포함한다.
여기서, 제 1 스캔라인(15)은 제 1 백채널패턴(150)과 마찬가지로, 제 2 액티브절연막(105) 상에 배치될 수 있다.
다만, 이는 제 2 박막트랜지스터(T2)가 탑게이트구조인 경우를 예시한 것이며, 제 2 박막트랜지스터(T2)가 바텀게이트구조인 경우, 제 1 스캔라인(15)는 게이트패턴(130)과 마찬가지로, 제 1 액티브절연막(103) 상에 배치될 수도 있다.
제 3 액티브패턴(142)는 제 1 스캔라인(15)의 일부로 이루어진 게이트전극과 중첩하는 채널영역(142a)과, 채널영역(142a)의 양측에 배치되는 제 1 및 제 2 전극영역(142b, 142c)을 포함한다.
제 3 액티브패턴(142)의 제 1 및 제 2 전극영역(142b, 142c) 중 어느 하나(142b)는 제 2 층간절연막(107) 상의 게이트점핑패턴(165)를 통해 제 1 박막트랜지스터(T1)의 게이트패턴(130)에 연결될 수 있다.
그리고, 제 3 액티브패턴(142)의 제 1 및 제 2 전극영역(142b, 142c) 중 다른 나머지 하나(142c)는 제 2 층간절연막(107) 상의 데이터점핑패턴(166)을 통해 제 1 층간절연막(106) 상의 데이터라인(14)에 연결될 수 있다.
도 7에 도시한 바와 같이, 제 3 박막트랜지스터(T3)는 제 2 액티브패턴(141)과 동일층인 게이트절연막(104) 상에 배치되는 제 4 액티브패턴(143) 및 제 4 액티브패턴(143)에 제 2 스캔라인(17)의 일부로 이루어진 게이트전극을 포함한다.
여기서, 제 2 스캔라인(17)은 제 1 백채널패턴(150)과 마찬가지로, 제 2 액티브절연막(105) 상에 배치될 수 있다.
다만, 이는 제 3 박막트랜지스터(T3)가 탑게이트구조인 경우를 예시한 것이며, 제 3 박막트랜지스터(T3)가 바텀게이트구조인 경우, 제 2 스캔라인(17)는 게이트패턴(130)과 마찬가지로, 제 1 액티브절연막(103) 상에 배치될 수도 있다.
제 4 액티브패턴(143)는 제 2 스캔라인(17)의 일부로 이루어진 게이트전극과 중첩하는 채널영역(143a)과, 채널영역(143a)의 양측에 배치되는 제 1 및 제 2 전극영역(143b, 143c)을 포함한다.
제 4 액티브패턴(143)의 제 1 및 제 2 전극영역(143b, 143c) 중 어느 하나(143b)는 제 2 층간절연막(107) 상의 기준전원점핑패턴(167)를 통해 제 1 층간절연막(106) 상의 기준전원라인(18)에 연결될 수 있다.
그리고, 제 4 액티브패턴(143)의 제 1 및 제 2 전극영역(143b, 143c) 중 다른 나머지 하나(143c)는 제 1 박막트랜지스터(T1)의 제 2 액티브패턴(141)의 전극영역(141c)에 이어지고, 유기발광소자(OLED)와 연결되기 위한 제 2 전극점핑패턴(164)에 연결될 수 있다.
이상과 같이, 본 발명의 제 1 실시예에 따른 제 1 박막트랜지스터(T1)는 서로 다른 층에 배치되는 제 1 및 제 2 액티브패턴(120, 141)과 이들을 연결하는 액티브콘택홀(161)을 포함한다. 즉, 제 1 및 제 2 액티브패턴(120, 141)의 채널영역(120b, 141b)이 콘택영역(120a, 141a) 및 액티브콘택홀(161)을 통해 상호 연결됨으로써, 제 1 및 제 2 액티브패턴(120, 141)에 발생되는 채널의 길이는 화소영역의 면적에 한정되지 않을 수 있다. 이에 따라, 축소된 면적의 화소영역에 배치되더라도, 채널길이의 감소로 인한 박막트랜지스터의 전류-전압특성 저하가 방지될 수 있다. 이러한 박막트랜지스터를 포함하는 표시장치는 고해상도화 및 활용도 향상에 유리해질 수 있다.
다음, 도 8 내지 도 22를 참조하여 본 발명의 제 1 실시예에 따른 유기발광표시장치의 제조방법에 대해 설명한다.
도 8은 본 발명의 제 1 실시예에 따른 유기발광표시장치의 박막트랜지스터 어레이 기판을 제조하는 방법을 나타낸 도면이다. 도 9 내지 도 20은 도 8의 각 과정을 나타낸 도면이다.
도 8에 도시한 바와 같이, 본 발명의 제 1 실시예에 따른 유기발광표시장치의 제조방법은 기판 상에 제 2 백채널패턴을 배치하고, 제 2 백채널패턴을 덮는 더미절연막을 배치하는 단계(S10), 더미절연막 상에 제 1 반도체물질패턴을 배치하고, 제 1 반도체물질패턴을 덮는 제 1 액티브절연막을 배치하는 단계(S20), 제 1 액티브절연막 상에 게이트패턴을 배치하고, 게이트패턴을 덮는 게이트절연막을 배치하는 단계(S30), 게이트절연막 상에 제 2 반도체물질패턴을 배치하고, 제 2 반도체물질패턴을 덮는 제 2 액티브절연막을 배치하는 단계(S40), 제 2 액티브절연막 상에 제 1 백채널패턴을 배치하는 단계(S50), 고농도의 P+형 도편트를 이용하여 제 1 및 제 2 반도체물질패턴에 대한 도핑을 실시하는 단계(S60), 제 1 백채널패턴을 덮는 제 1 층간절연막을 배치하고, 제 1 층간절연막 상에 제 1 구동전원라인을 배치하며, 제 1 구동전원라인을 덮는 제 2 층간절연막을 배치하는 단계(S70) 및 적어도 하나의 콘택홀을 배치하고, 제 2 층간절연막 상에 적어도 하나의 점핑패턴을 배치하는 단계(S80)를 포함한다.
도 9 및 도 10에 도시한 바와 같이, 기판(101) 상에 각 화소영역(도 1의 PXL)의 일부에 대응하는 제 2 백채널패턴(110)을 배치하고, 제 2 백채널패턴(110)을 덮는 더미절연막(102)을 배치한다. (S10) 여기서, 제 2 백채널패턴(110)은 도전성 및 반사성을 갖는 금속재료로 이루어질 수 있다.
이어서, 더미절연막(102) 상에 제 2 백채널패턴(110)의 일부에 중첩하는 제 1 반도체물질패턴(201)을 배치하고, 제 1 반도체물질패턴(201)을 덮는 제 1 액티브절연막(103)을 배치한다. (S20) 여기서, 제 1 반도체물질패턴(201)은 도핑에 의해 도전성이 증가될 수 있는 반도체물질로 이루어질 수 있다. 예시적으로, 제 1 반도체물질패턴(201)은 LTPS(저온성장폴리실리콘)으로 이루어질 수 있다.
도 11 및 도 12에 도시한 바와 같이, 제 1 액티브절연막(103) 상에 제 1 반도체물질패턴(201)의 일부에 중첩하는 게이트패턴(130)을 배치하고, 게이트패턴(130)을 덮는 게이트절연막(104)을 배치한다. (S30)
도 13 및 도 14에 도시한 바와 같이, 게이트절연막(104) 상에 제 2 반도체물질패턴(202)을 배치하고, 제 2 반도체물질패턴(202)을 덮는 제 2 액티브절연막(105)을 배치한다. (S40)
여기서, 제 1 박막트랜지스터(도 2의 T1)에 대응하는 제 2 반도체물질패턴(202)과 더불어, 제 2 박막트랜지스터(도 2의 T2)에 대응하는 제 3 반도체물질패턴(202a) 및 제 3 박막트랜지스터(도 2의 T3)에 대응하는 제 4 반도체물질패턴(202b)이 게이트절연막(104) 상에 배치될 수 있다. 이 경우, 제 3 및 제 4 반도체물질패턴(202a, 202b)은 제 2 액티브절연막(105)으로 커버된다.
도 15 및 도 16에 도시한 바와 같이, 제 2 액티브절연막(105) 상에 제 1 백채널패턴(150)을 배치한다. (S50) 이때, 제 1 백채널패턴(150)과 더불어, 제 1 및 제 2 스캔라인(15, 17)을 제 2 액티브절연막(105) 상에 배치한다.
제 1 백채널패턴(150)은 게이트패턴(130)에 중첩되고, 게이트패턴(130)보다 큰 너비로 이루어진다.
제 1 스캔라인(15)은 수평방향(도 15의 좌우방향)으로 배치되고, 제 1 스캔라인(15)의 일부는 제 3 반도체물질패턴(202a)에 중첩한다.
제 2 스캔라인(17)은 수평방향(도 15의 좌우방향)으로 배치되고, 제 2 스캔라인(17)의 일부는 제 4 반도체물질패턴(202b)에 중첩한다.
이어서, 제 1 백채널패턴(150), 제 1 및 제 2 스캔라인(15, 17)을 마스크로 이용한 상태에서, 제 1, 제 2, 제 3 및 제 4 반도체물질패턴(201, 202, 202a, 202b)에 대해 고농도의 P형 도펀트로 도핑(P+ dopping)을 실시한다. (S60)
이와 같이, 제 1 반도체물질패턴(201)의 일부가 고농도의 P형 도펀트로 도핑됨으로써, 제 1 박막트랜지스터(T1)에 대응하고, 콘택영역(120a), 채널영역(120b), 전극영역(120c) 및 버퍼영역(120d)을 포함하는 구조로 이루어진 제 1 액티브패턴(120)이 마련된다.
제 1 액티브패턴(120)에 있어서, 채널영역(120b)은 제 1 백채널패턴(150)에 중첩됨으로써 비도핑영역이 되고, 게이트패턴(130)에 중첩된다. 콘택영역(120a)과 전극영역(120c)은 채널영역(120b)의 양측에 대응하고 고농도 P+형으로 도핑된다. 버퍼영역(120d)은 게이트패턴(130)에 중첩되지 않고 제 1 백채널패턴(150)에 중첩됨으로써 비도핑영역이 되고, 채널영역(120b)과 전극영역(120c) 사이에 배치된다.
그리고, 제 2 반도체물질패턴(202)의 일부가 고농도의 P형 도펀트로 도핑됨으로써, 제 1 박막트랜지스터(T1)에 대응하고, 콘택영역(141a), 채널영역(141b), 전극영역(141c) 및 버퍼영역(141d)을 포함하는 구조로 이루어진 제 2 액티브패턴(141)이 마련된다.
제 2 액티브패턴(141)에 있어서, 채널영역(141b)은 제 1 백채널패턴(150)에 중첩됨으로써 비도핑영역이 되고, 게이트패턴(130)에 중첩된다. 콘택영역(141a)과 전극영역(141c)은 채널영역(141b)의 양측에 대응하고 고농도 P+형으로 도핑된다. 버퍼영역(141d)은 게이트패턴(130)에 중첩되지 않고 제 1 백채널패턴(150)에 중첩됨으로써 비도핑영역이 되고, 채널영역(141b)과 전극영역(141c) 사이에 배치된다.
그리고, 도 6을 참조하면, 제 3 반도체물질패턴(202a)의 일부가 고농도의 P형 도펀트로 도핑됨으로써, 제 2 박막트랜지스터(T2)에 대응하고, 채널영역(142a)과 채널영역(142a) 양측의 제 1 및 제 2 전극영역(142b, 142c)을 포함하는 구조로 이루어진 제 3 액티브패턴(142)이 마련된다.
제 3 액티브패턴(142)에 있어서, 채널영역(142a)은 제 1 스캔라인(15)에 중첩됨으로써 비도핑영역이 되고, 제 1 및 제 2 전극영역(142b, 142c)은 고농도 P+형으로 도핑된다.
또한, 도 7을 참조하면, 제 4 반도체물질패턴(202b)의 일부가 고농도의 P형 도펀트로 도핑됨으로써, 제 3 박막트랜지스터(T3)에 대응하고, 채널영역(143a)과 채널영역(143a) 양측의 제 1 및 제 2 전극영역(143b, 143c)을 포함하는 구조로 이루어진 제 4 액티브패턴(143)이 마련된다.
제 4 액티브패턴(143)에 있어서, 채널영역(143a)은 제 2 스캔라인(17)에 중첩됨으로써 비도핑영역이 되고, 제 1 및 제 2 전극영역(143b, 143c)은 고농도 P+형으로 도핑된다.
다음, 도 17 및 도 18에 도시한 바와 같이, 제 1 백채널패턴(150), 제 1 및 제 2 스캔라인(15, 17)을 덮는 제 1 층간절연막(106)을 배치하고, 제 1 층간절연막(106) 상에 수직라인에 대응하는 데이터라인(14), 제 1 구동전원라인(16) 및 기준전원라인(18)을 배치한다. 이어서, 데이터라인(14), 제 1 구동전원라인(16) 및 기준전원라인(18)을 덮는 제 2 층간절연막(107)을 배치한다. (S70)
여기서, 데이터라인(14)은 제 3 액티브패턴(143)의 일부에 중첩되는 돌출영역을 포함할 수 있다.
그리고, 제 1 구동전원라인(16)은 제 1 액티브패턴(120)의 일부에 중첩되는 돌출영역을 포함할 수 있다.
도 19 및 도 20에 도시한 바와 같이, 적어도 제 2 층간절연막(107)을 관통하는 다수의 콘택홀을 배치하고, 제 2 층간절연막(107) 상에 적어도 하나의 콘택홀에 각각 대응하는 다수의 점핑패턴(161, 162, 163, 164, 165, 166, 167)을 배치한다. (S80)
예시적으로, 액티브점핑패턴(161)은 제 1 및 제 2 액티브패턴(120, 141) 각각의 일부를 노출하는 액티브콘택홀(161a)을 통해 제 1 및 제 2 액티브패턴(120, 141)의 콘택영역(120a, 141a) 사이를 연결한다.
제 1 전극점핑패턴(163)은 제 1 액티브패턴(120) 및 제 1 구동전원라인(16)을 노출하는 콘택홀을 통해 제 1 액티브패턴(120) 및 제 1 구동전원라인(16) 사이를 연결한다.
이상과 같이, 본 발명의 제 1 실시예에 따르면, 서로 다른 층에 배치되는 제 1 및 제 2 액티브패턴(120, 141)에 대해 고농도의 P+형 도핑 과정을 단지 1회만 실시한다. 이로써, 제조 공정이 비교적 간소화될 수 있는 장점이 있다.
한편, 제 1 실시예에 따르면, 제 1 및 제 2 액티브패턴(120, 141) 각각의 채널영역(120b, 141b)과 전극영역(120c, 141c) 사이에, 도핑되지 않은 상태이면서 게이트패턴(130)과 중첩되지 않는 버퍼영역(120d, 141d)이 배치된다.
이러한 버퍼영역(120d, 141d)에 의해 캐리어 밀집 현상이 완화되어, 킨크효과가 억제될 수 있는 장점이 있는 반면, 박막트랜지스터의 턴온저항이 높아지는 단점이 있다.
이에, 제 2 실시예는 턴온저항을 감소시킬 수 있는 박막트랜지스터 및 이를 포함하는 유기발광표시장치를 제공한다.
도 21은 본 발명의 제 2 실시예에 따른 도 3의 A-A'를 나타낸 도면이다.
도 21에 도시한 바와 같이, 본 발명의 제 2 실시예에 따른 유기발광표시장치(100')의 제 1 박막트랜지스터(T1)는 제 1 액티브패턴(120)의 버퍼영역(120d")이 비도핑영역이 아니라 저농도 P-형 도핑된 영역인 점을 제외하면, 제 1 실시예와 동일하므로, 이하에서 중복 설명을 생략한다.
즉, 제 2 실시예에 따른 제 1 박막트랜지스터(T1)의 제 1 액티브패턴(120)은 도핑되지 않은 상태이고 게이트패턴(130)에 중첩되는 채널영역(120b), 채널영역(120b)의 양측에 대응하고 고농도 P+형으로 도핑되는 콘택영역(120a)과 전극영역(120c), 및 채널영역(120b)과 전극영역(120c) 사이에 배치되고 전극영역(120c)보다 낮은 농도의 P-형으로 도핑되며 게이트패턴(130)에 중첩되지 않는 버퍼영역(120d")을 포함하는 구조로 이루어진다.
도 22는 본 발명의 제 2 실시예에 따른 유기발광표시장치의 박막트랜지스터 어레이 기판을 제조하는 방법을 나타낸 도면이다. 도 23 내지 도 25는 도 22의 방법 중 일부 과정을 나타낸 도면이다.
도 22에 도시한 바와 같이, 본 발명의 제 2 실시예에 따른 유기발광표시장치의 제조방법은 게이트절연막을 배치하는 단계(S40') 이전에 저농도의 P-형 도편트를 이용하여 제 1 반도체물질패턴에 대한 도핑을 실시하는 단계(S100)를 더 포함하는 점을 제외하면, 도 8의 제 1 실시예와 동일하므로, 이하에서 중복 설명을 생략한다.
도 23에 도시한 바와 같이, 제 1 액티브절연막(103) 상에 게이트패턴(130)을 배치한 다음 (S30'), 게이트패턴(130)을 마스크로 이용한 상태에서, 더미절연막(102) 상의 제 1 반도체물질패턴(도 10의 201)에 대해 저농도의 P형 도펀트로 도핑(P- dopping)을 실시한다. (S100)
이로써, 제 1 반도체물질패턴(201') 중 게이트패턴(130)에 중첩되는 일부영역은 도핑되지 않은 상태이고, 이를 제외한 나머지 영역은 저농도의 P-형으로 도핑된다.
이어서, 도 24에 도시한 바와 같이, 게이트패턴(130)을 덮는 게이트절연막(104)을 배치하고 (S30), 게이트절연막(104) 상에 제 2 반도체물질패턴(202)을 배치하며, 제 2 액티브패턴(141)을 덮는 제 2 액티브절연막(105)을 배치한다. (S40')
그리고, 도 25에 도시한 바와 같이, 제 2 액티브절연막(105) 상에 제 1 백채널패턴(150), 제 1 및 제 2 스캔라인(15, 17)을 배치한 다음 (S50), 제 1 백채널패턴(150), 제 1 및 제 2 스캔라인(15, 17)을 마스크로 이용한 상태에서, 제 1, 제 2, 제 3 및 제 4 반도체물질패턴(201', 202, 202a, 202b)에 대해 고농도의 P형 도펀트로 도핑(P+ dopping)을 실시한다. (S60)
이로써, 제 1 액티브패턴(120)은 도핑되지 않은 상태이고 게이트패턴(130)에 중첩되는 채널영역(120b), 채널영역(120b)의 양측에 대응하고 고농도 P+형으로 도핑되는 콘택영역(120a)과 전극영역(120c), 및 채널영역(120b)과 전극영역(120c) 사이에 배치되고 저농도의 P-형으로 도핑되며 게이트패턴(130)에 중첩되지 않는 버퍼영역(120d")을 포함하는 구조로 이루어진다.
그리고, 제 2 액티브패턴(141)은 도핑되지 않은 상태이고 게이트패턴(130)에 중첩되는 채널영역(141b), 채널영역(141b)의 양측에 대응하고 고농도 P+형으로 도핑되는 콘택영역(141a)과 전극영역(141c), 및 채널영역(141b)과 전극영역(141c) 사이에 배치되고 도핑되지 않은 상태이며 게이트패턴(130)에 중첩되지 않는 버퍼영역(141d)을 포함하는 구조로 이루어진다.
이상과 같이, 제 2 실시예에 따르면, 저농도의 P-형으로 도핑된 버퍼영역(120d")을 포함하는 구조의 제 1 액티브패턴(120)을 포함함으로써, 제 1 박막트랜지스터(T1)의 턴온저항이 제 1 실시예에 비해 감소될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
T1, T2, T3: 제 1, 제 2, 제 3 박막트랜지스터
15: 제 1 스캔라인 17: 제 2 스캔라인
14: 데이터라인 16: 제 1 구동전원라인
18: 기준전원라인
120: 제 1 액티브패턴 130: 게이트패턴
141: 제 2 액티브패턴
142, 143: 제 3, 제 4 액티브패턴
150: 제 1 백채널패턴 110: 제 2 백채널패턴
161: 액티브점핑패턴 161a: 액티브콘택홀
162: 백채널점핑패턴 163: 제 1 전극점핑패턴
164: 제 2 전극점핑패턴 165: 게이트점핑패턴
166: 데이터점핑패턴 167: 기준전원점핑패턴
120a, 141a: 콘택영역
120b, 141b: 채널영역
120c, 141c: 전극영역
120d, 120d", 141d: 버퍼영역
15: 제 1 스캔라인 17: 제 2 스캔라인
14: 데이터라인 16: 제 1 구동전원라인
18: 기준전원라인
120: 제 1 액티브패턴 130: 게이트패턴
141: 제 2 액티브패턴
142, 143: 제 3, 제 4 액티브패턴
150: 제 1 백채널패턴 110: 제 2 백채널패턴
161: 액티브점핑패턴 161a: 액티브콘택홀
162: 백채널점핑패턴 163: 제 1 전극점핑패턴
164: 제 2 전극점핑패턴 165: 게이트점핑패턴
166: 데이터점핑패턴 167: 기준전원점핑패턴
120a, 141a: 콘택영역
120b, 141b: 채널영역
120c, 141c: 전극영역
120d, 120d", 141d: 버퍼영역
Claims (19)
- 제 1 액티브패턴;
상기 제 1 액티브패턴을 덮는 제 1 액티브절연막 상에 배치되고 상기 제 1 액티브패턴에 중첩되는 게이트패턴;
상기 게이트패턴을 덮는 게이트절연막 상에 배치되고 상기 제 1 액티브패턴의 일부 및 상기 게이트패턴에 중첩되는 제 2 액티브패턴; 및
상기 제 2 액티브패턴을 덮는 층간절연막 상에 배치되고 상기 제 1 및 제 2 액티브패턴 사이의 중첩영역에 대응하며 상기 제 1 및 제 2 액티브패턴을 노출하는 액티브콘택홀을 통해 상기 제 1 및 제 2 액티브패턴을 연결하는 액티브점핑패턴을 포함하는 박막트랜지스터.
- 제 1 항에 있어서,
상기 제 2 액티브패턴을 덮는 제 2 액티브절연막 상에 배치되고, 적어도 상기 게이트패턴에 중첩하는 제 1 백채널패턴을 더 포함하고,
상기 층간절연막은 상기 제 2 액티브절연막 상에 배치되는 박막트랜지스터.
- 제 2 항에 있어서,
상기 제 1 및 제 2 액티브패턴 각각은
상기 액티브점핑패턴에 대응하는 콘택영역;
상기 게이트패턴에 중첩되는 채널영역;
상기 채널영역의 어느 일측에 대응하는 전극영역; 및
상기 제 1 백채널패턴에 중첩되고 상기 채널영역과 상기 전극영역 사이에 배치되는 버퍼영역을 포함하는 박막트랜지스터.
- 제 3 항에 있어서,
상기 제 1 백채널패턴은 상기 게이트패턴보다 넓은 너비로 배치되고,
상기 버퍼영역은 상기 제 1 백채널패턴이 상기 게이트패턴에 비해 돌출되는 영역에 대응하는 박막트랜지스터.
- 제 3 항에 있어서,
상기 제 1 및 제 2 액티브패턴 각각의 상기 전극영역은 상기 채널영역보다 높은 농도의 P-형 도펀트로 도핑되는 영역이고,
상기 제 1 및 제 2 액티브패턴 각각의 상기 채널영역 및 상기 버퍼영역은 비도핑영역인 박막트랜지스터.
- 제 3 항에 있어서,
상기 제 1 및 제 2 액티브패턴 각각의 상기 전극영역은 상기 채널영역보다 높은 농도의 P형 도펀트로 도핑되는 영역이고,
상기 제 1 및 제 2 액티브패턴 각각의 상기 채널영역과, 상기 제 2 액티브패턴의 버퍼영역은 비도핑영역이며,
상기 제 1 액티브패턴의 버퍼영역은 상기 전극영역보다 낮고 상기 채널영역보다 높은 농도의 P형 도펀트로 도핑되는 영역인 박막트랜지스터.
- 제 3 항에 있어서,
상기 제 1 및 제 2 액티브패턴의 전극영역 중 어느 하나는 소스전극에 대응하고, 다른 나머지 하나는 드레인전극에 대응하는 박막트랜지스터.
- 제 2 항에 있어서,
기판 상에 배치되고 적어도 상기 게이트패턴에 중첩하는 제 2 백채널패턴; 및
상기 제 2 백채널패턴을 덮는 더미절연막을 더 포함하고,
상기 제 1 액티브패턴은 상기 더미절연막 상에 배치되는 박막트랜지스터.
- 제 8 항에 있어서,
상기 층간절연막 상에 배치되고 상기 제 1 및 제 2 백채널패턴 사이의 중첩영역에 대응하며 상기 제 1 및 제 2 백채널패턴을 노출하는 백채널콘택홀을 통해 상기 제 1 및 제 2 백채널패턴을 연결하는 백채널점핑패턴을 더 포함하는 박막트랜지스터.
- 표시영역에 대응한 복수의 화소영역을 포함하는 유기발광표시장치에 있어서,
상기 각 화소영역에 대응하는 유기발광소자; 및
제 1 구동전원을 공급하는 제 1 구동전원라인과 상기 제 1 구동전원보다 낮은 전위의 제 2 구동전원을 공급하는 제 2 구동전원라인 사이에 상기 유기발광소자와 직렬로 배치되는 제 1 박막트랜지스터를 포함하고,
상기 제 1 박막트랜지스터는
제 1 액티브패턴;
상기 제 1 액티브패턴을 덮는 제 1 액티브절연막 상에 배치되고 상기 제 1 액티브패턴에 중첩되는 게이트패턴;
상기 게이트패턴을 덮는 게이트절연막 상에 배치되고 상기 제 1 액티브패턴의 일부 및 상기 게이트패턴에 중첩되는 제 2 액티브패턴;
상기 제 2 액티브패턴을 덮는 제 2 액티브절연막 상에 배치되고, 적어도 상기 게이트패턴에 중첩하는 제 1 백채널패턴; 및
상기 제 1 백채널패턴을 덮는 층간절연막 상에 배치되고 상기 제 1 및 제 2 액티브패턴 사이의 중첩영역에 대응하며 상기 제 1 및 제 2 액티브패턴을 노출하는 액티브콘택홀을 통해 상기 제 1 및 제 2 액티브패턴을 연결하는 액티브점핑패턴을 포함하는 유기발광표시장치.
- 제 10 항에 있어서,
상기 제 1 및 제 2 액티브패턴 각각은
상기 액티브점핑패턴에 대응하는 콘택영역;
상기 게이트패턴에 중첩되는 채널영역;
상기 채널영역의 어느 일측에 대응하는 전극영역; 및
상기 제 1 백채널패턴에 중첩되고 상기 채널영역과 상기 전극영역 사이에 배치되는 버퍼영역을 포함하는 유기발광표시장치.
- 제 11 항에 있어서,
상기 제 1 백채널패턴은 상기 게이트패턴보다 넓은 너비로 배치되고,
상기 버퍼영역은 상기 제 1 백채널패턴이 상기 게이트패턴에 비해 돌출되는 영역에 대응하는 유기발광표시장치.
- 제 11 항에 있어서,
상기 제 1 및 제 2 액티브패턴 각각의 상기 전극영역은 상기 채널영역보다 높은 농도의 P-형 도펀트로 도핑되는 영역이고,
상기 제 1 및 제 2 액티브패턴 각각의 상기 채널영역 및 상기 버퍼영역은 비도핑영역인 유기발광표시장치.
- 제 11 항에 있어서,
상기 제 1 및 제 2 액티브패턴 각각의 상기 전극영역은 상기 채널영역보다 높은 농도의 P형 도펀트로 도핑되는 영역이고,
상기 제 1 및 제 2 액티브패턴 각각의 상기 채널영역과, 상기 제 2 액티브패턴의 버퍼영역은 비도핑영역이며,
상기 제 1 액티브패턴의 버퍼영역은 상기 채널영역보다 높고 상기 전극영역보다 낮은 농도의 P형 도펀트로 도핑되는 영역인 유기발광표시장치.
- 제 11 항에 있어서,
상기 제 1 및 제 2 액티브패턴의 전극영역 중 어느 하나는 소스전극에 대응하고, 다른 나머지 하나는 드레인전극에 대응하는 유기발광표시장치.
- 제 15 항에 있어서,
상기 층간절연막 상에 배치되고 상기 제 1 액티브패턴의 전극영역과 상기 제 1 구동전원라인 사이의 중첩영역에 대응하며 상기 제 1 액티브패턴의 전극영역과 상기 제 1 구동전원라인을 노출하는 제 1 전극콘택홀을 통해 상기 제 1 액티브패턴의 전극영역과 상기 제 1 구동전원라인을 연결하는 제 1 전극점핑패턴; 및
상기 제 2 액티브패턴의 전극영역 중 일부를 노출하는 제 2 전극콘택홀을 통해 상기 제 2 액티브패턴의 전극영역에 연결되는 제 2 전극점핑패턴을 더 포함하고,
상기 유기발광소자는 상기 제 2 전극점핑패턴에 연결되는 유기발광표시장치.
- 제 10 항에 있어서,
기판 상에 배치되고 적어도 상기 게이트패턴에 중첩하는 제 2 백채널패턴;
상기 제 2 백채널패턴을 덮는 더미절연막; 및
상기 층간절연막 상에 배치되고 상기 제 1 및 제 2 백채널패턴 사이의 중첩영역에 대응하며 상기 제 1 및 제 2 백채널패턴을 노출하는 백채널콘택홀을 통해 상기 제 1 및 제 2 백채널패턴을 연결하는 백채널점핑패턴을 더 포함하고,
상기 제 1 액티브패턴은 상기 더미절연막 상에 배치되는 유기발광표시장치.
- 제 17 항에 있어서,
상기 제 1 구동전원라인 및 기준전원을 공급하는 기준전원라인은 상기 제 1 백채널패턴을 덮는 제 1 층간절연막 상에 배치되고,
상기 액티브점핑패턴 및 상기 백채널점핑패턴은 상기 제 1 구동전원라인 및 기준전원을 덮는 제 2 층간절연막 상에 배치되며,
상기 백채널점핑패턴은 상기 제 1 구동전원라인, 상기 제 2 구동전원라인 및 상기 기준전원라인 중 어느 하나에 연결되는 유기발광표시장치.
- 제 18 항에 있어서,
데이터신호를 공급하는 데이터라인과 상기 제 1 박막트랜지스터의 게이트패턴 사이에 배치되는 제 2 박막트랜지스터; 및
상기 기준전원라인과 상기 유기발광소자 사이에 배치되는 제 3 박막트랜지스터를 더 포함하는 유기발광표시장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170179951A KR102584150B1 (ko) | 2017-12-26 | 2017-12-26 | 박막트랜지스터 및 그를 포함하는 유기발광표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170179951A KR102584150B1 (ko) | 2017-12-26 | 2017-12-26 | 박막트랜지스터 및 그를 포함하는 유기발광표시장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190078180A true KR20190078180A (ko) | 2019-07-04 |
| KR102584150B1 KR102584150B1 (ko) | 2023-09-27 |
Family
ID=67259673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170179951A KR102584150B1 (ko) | 2017-12-26 | 2017-12-26 | 박막트랜지스터 및 그를 포함하는 유기발광표시장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102584150B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111081723A (zh) * | 2019-12-31 | 2020-04-28 | 厦门天马微电子有限公司 | 阵列基板、阵列基板的制作方法、显示面板以及显示装置 |
| WO2021215823A1 (ko) * | 2020-04-24 | 2021-10-28 | 삼성전자주식회사 | 디스플레이 모듈 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050073956A (ko) * | 2004-01-12 | 2005-07-18 | 삼성전자주식회사 | 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들 |
| KR20140145036A (ko) * | 2013-06-12 | 2014-12-22 | 엘지디스플레이 주식회사 | 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 |
| US20150263007A1 (en) * | 2014-03-14 | 2015-09-17 | Semiconductor Energy Laboratory Co., Ltd. | Circuit system |
| KR20170061531A (ko) * | 2015-11-26 | 2017-06-05 | 엘지디스플레이 주식회사 | 하이브리드 박막트랜지스터를 구비한 gip용 인버터 및 그 제조방법 |
| KR20170079523A (ko) * | 2015-12-30 | 2017-07-10 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 |
-
2017
- 2017-12-26 KR KR1020170179951A patent/KR102584150B1/ko active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050073956A (ko) * | 2004-01-12 | 2005-07-18 | 삼성전자주식회사 | 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들 |
| KR20140145036A (ko) * | 2013-06-12 | 2014-12-22 | 엘지디스플레이 주식회사 | 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 |
| US20150263007A1 (en) * | 2014-03-14 | 2015-09-17 | Semiconductor Energy Laboratory Co., Ltd. | Circuit system |
| KR20170061531A (ko) * | 2015-11-26 | 2017-06-05 | 엘지디스플레이 주식회사 | 하이브리드 박막트랜지스터를 구비한 gip용 인버터 및 그 제조방법 |
| KR20170079523A (ko) * | 2015-12-30 | 2017-07-10 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111081723A (zh) * | 2019-12-31 | 2020-04-28 | 厦门天马微电子有限公司 | 阵列基板、阵列基板的制作方法、显示面板以及显示装置 |
| CN111081723B (zh) * | 2019-12-31 | 2022-04-29 | 厦门天马微电子有限公司 | 阵列基板、阵列基板的制作方法、显示面板以及显示装置 |
| WO2021215823A1 (ko) * | 2020-04-24 | 2021-10-28 | 삼성전자주식회사 | 디스플레이 모듈 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102584150B1 (ko) | 2023-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11183112B2 (en) | Display device | |
| CN112967682B (zh) | 一种显示面板及显示装置 | |
| CN110610684B (zh) | 一种有机电致发光显示面板及显示装置 | |
| US10453387B2 (en) | Display panel, display device, pixel driving circuit, and control method for the same | |
| US10217404B2 (en) | Display panel, display device and electronic apparatus | |
| US10175797B2 (en) | Array substrate for OLED display panel, method for driving the same, and OLED display panel and display apparatus having the same | |
| CN107481668B (zh) | 一种显示面板及显示装置 | |
| US10811438B2 (en) | Thin-film transistor array substrate and organic light-emitting display device including the same | |
| US10388215B2 (en) | Display device and organic light emitting device | |
| US9450106B2 (en) | Thin film transistor of display apparatus | |
| KR102629437B1 (ko) | 박막트랜지스터 어레이 기판 및 그를 포함하는 유기발광표시장치 | |
| US9368064B2 (en) | Display panel, display apparatus, and electronic system | |
| US20160125809A1 (en) | Thin film transistor substrate | |
| US10720102B2 (en) | Driving method for display device | |
| US20200006401A1 (en) | Display device | |
| CN110100275B (zh) | 像素阵列基板及其驱动方法、显示面板、显示装置 | |
| KR20180001638A (ko) | 박막 트랜지스터 기판, 및 표시 장치 | |
| US11462168B2 (en) | Pixel circuit and driving method thereof, light-emitting control circuit, display panel, and display device | |
| KR102513840B1 (ko) | 표시패널 | |
| KR102584150B1 (ko) | 박막트랜지스터 및 그를 포함하는 유기발광표시장치 | |
| CN116343664A (zh) | 显示装置 | |
| KR20190079856A (ko) | 유기발광표시장치 및 그의 제조방법 | |
| KR20190074812A (ko) | 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치 | |
| US20220189391A1 (en) | Array substrate, and display panel and display device thereof | |
| CN115836597A (zh) | 显示面板及显示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| X091 | Application refused [patent] | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |