KR20180079106A - 디스플레이용 인버터 회로와 이를 포함하는 쉬프트 레지스터 및 디스플레이 장치 - Google Patents
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Abstract
본 출원은 출력 안정성이 개선된 디스플레이용 인버터 회로와 이를 포함하는 쉬프트 레지스터 및 디스플레이 장치를 제공하는 것으로, 디스플레이용 인버터 회로는 노드 제어 신호에 응답하여 제 1 고전위 전압을 내부 노드에 공급하는 제 1 전압 공급부, 입력 신호에 응답하여 제 1 저전위 전압을 내부 노드에 공급하는 제 2 전압 공급부, 내부 노드의 전압에 응답하여 제 2 고전위 전압을 출력 노드로 출력하고 입력 신호에 응답하여 제 2 저전위 전압을 출력 노드로 출력하는 전압 출력부, 및 제 1 전압 공급부와 중첩되고 출력 노드에 연결된 금속층을 포함할 수 있다.
Description
본 출원은 디스플레이용 인버터 회로와 이를 포함하는 쉬프트 레지스터 및 디스플레이 장치에 관한 것이다.
최근 많이 이용되는 디스플레이 장치로는 액정 디스플레이 장치, 전자 발광 디스플레이 장치 등이 있다.
일반적으로, 디스플레이 장치는 게이트 라인과 데이터 라인에 정의되는 화소 영역에 마련된 화소들을 통해 영상을 표시하는 디스플레이 패널, 게이트 라인들에 게이트 펄스를 공급하는 게이트 구동 회로, 데이터 라인들에 데이터 전압을 공급하는 데이터 구동 회로, 및 게이트 구동 회로와 데이터 구동 회로의 구동을 제어하는 타이밍 제어부를 포함한다.
게이트 구동 회로는 게이트 라인들에 게이트 펄스를 공급하기 위한 쉬프트 레지스터로 구성되며, 쉬프트 레지스터는 게이트 펄스를 순차적으로 출력하는 복수의 스테이지를 포함한다.
복수의 스테이지 각각은 제 1 노드의 전압에 따라 클럭 신호의 게이트 온 전압 레벨을 출력하는 풀-업 트랜지스터와 제 2 노드의 전압에 따라 게이트 오프 전압을 출력하는 풀-다운 트랜지스터를 갖는 출력 버퍼부, 및 게이트 스타트 신호에 기초하여 제 1 노드와 제 2 노드 각각의 전압에 제어하는 노드 제어부를 포함한다. 상기 노드 제어부는 제 1 노드의 전압에 따라 제 2 노드의 전압을 제어하는 인버터 회로를 포함한다.
한편, 최근의 디스플레이 장치는 디스플레이 패널의 각 화소 및 게이트 구동 회로에 산화물 박막 트랜지스터를 적용하고 있다. 산화물 박막 트랜지스터는 산화물계 반도체를 이용함에 따라 높은 이동도와 정전류 테스트 조건을 만족하는 한편 균일한 특성이 확보되어 대면적 디스플레이에 적용 가능한 장점을 가지고 있다.
산화물 박막 트랜지스터는 빛에 의해 문턱 전압이 쉬프트되는 특성을 있다. 이에 따라, 산화물 박막 트랜지스터를 코플래너 구조로 구성할 경우, 외부 광에 의한 영향을 줄이기 위해 차광층(Light Shield)을 반도체층의 배면에 배치하는 것이 요구된다.
그러나, 차광층을 갖는 산화물 박막 트랜지스터를 쉬프트 레지스터의 인버터 회로에 적용할 경우, 차광층이 인버터 회로에 구성된 트랜지스터의 문턱 전압에 영향을 미쳐 인터버 회로의 출력 안정성이 저하되어 제 2 노드의 전압이 왜곡됨에 따라 인터버 회로가 오동작되는 문제점이 있다.
본 출원은 배경이 되는 기술의 문제점을 해결하기 위한 것으로, 출력 안정성이 개선된 디스플레이용 인버터 회로와 이를 포함하는 쉬프트 레지스터 및 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
전술한 기술적 과제를 달성하기 위한 본 출원에 따른 디스플레이용 인버터 회로는 노드 제어 신호에 응답하여 제 1 고전위 전압 라인에 공급되는 제 1 고전위 전압을 내부 노드에 공급하는 제 1 전압 공급부, 입력 신호에 응답하여 제 1 저전위 전압 라인에 공급되는 제 1 저전위 전압을 내부 노드에 공급하는 제 2 전압 공급부, 내부 노드의 전압에 응답하여 제 2 고전위 전압 라인에 공급되는 제 2 고전위 전압을 출력 노드로 출력하고 입력 신호에 응답하여 제 2 저전위 전압 라인에 공급되는 제 2 저전위 전압을 출력 노드로 출력하는 전압 출력부, 및 제 1 전압 공급부와 중첩되고 출력 노드에 연결된 금속층을 포함할 수 있다.
전술한 기술적 과제를 달성하기 위한 본 출원에 따른 쉬프트 레지스터는 게이트 스타트 신호에 의해 구동 개시되고, 게이트 신호를 정해진 순서로 출력하는 게이트 신호 생성부를 갖는 복수의 스테이지를 포함하며, 게이트 신호 생성부는 제 1 노드의 전압에 따라 클럭 신호 라인과 게이트 출력 노드를 연결하는 풀-업 박막 트랜지스터 및 제 2 노드의 전압에 따라 게이트 출력 노드와 게이트 오프 전압 라인을 연결하는 풀-다운 박막 트랜지스터를 갖는 출력 회로, 게이트 스타트 신호를 기반으로 제 1 노드의 전압을 제어하는 제 1 노드 제어 회로, 및 제 1 노드의 전압을 기반으로 제 2 노드의 전압을 제어하기 위한 상기 디스플레이용 인버터 회로를 갖는 제 2 노드 제어 회로를 포함할 수 있다.
일 예에 따른 복수의 스테이지 각각은 게이트 신호 생성부로부터 출력되는 게이트 신호에 응답하여 발광 제어 신호를 출력하는 발광 제어 신호 생성부를 더 포함하며, 발광 제어 신호 생성부는 상기 디스플레이용 인버터 회로를 가질 수 있다.
전술한 기술적 과제를 달성하기 위한 본 출원에 따른 디스플레이 장치는 복수의 게이트 라인과 복수의 데이터 라인 및 복수의 발광 제어 라인을 포함하는 디스플레이 패널, 입력되는 화소 데이터를 데이터 신호를 변환하여 복수의 데이터 라인에 공급하는 데이터 구동 회로, 및 디스플레이 패널에 마련되어 복수의 게이트 라인 각각에 게이트 신호를 공급하고 복수의 발광 제어 라인에 발광 제어 신호를 공급하는 게이트 구동 회로를 포함하며, 게이트 구동 회로는 상기 쉬프트 레지스터를 포함할 수 있다.
상기 과제의 해결 수단에 의하면, 본 출원은 출력 안정성이 개선된 디스플레이용 인버터 회로와 이를 포함하는 쉬프트 레지스터 및 디스플레이 장치를 제공할 수 있다.
위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 출원의 일 예에 따른 디스플레이용 인버터 회로를 설명하기 위한 도면이다.
도 2는 도 1에 도시된 디스플레이용 인버터 회로의 구동 타이밍도이다.
도 3은 본 출원의 일 예에 따른 디스플레이용 인버터 회로를 설명하기 위한 도면이다.
도 4는 본 출원의 일 예에 따른 쉬프트 레지스터를 설명하기 위한 도면이다.
도 5는 도 4에 도시된 하나의 스테이지를 나타내는 도면이다.
도 6은 본 출원의 일 예에 따른 쉬프트 레지스터를 설명하기 위한 도면이다.
도 7은 도 6에 도시된 하나의 스테이지를 나타내는 도면이다.
도 8은 본 출원의 일 예에 따른 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 9는 도 8에 도시된 하나의 화소를 나타내는 도면이다.
도 2는 도 1에 도시된 디스플레이용 인버터 회로의 구동 타이밍도이다.
도 3은 본 출원의 일 예에 따른 디스플레이용 인버터 회로를 설명하기 위한 도면이다.
도 4는 본 출원의 일 예에 따른 쉬프트 레지스터를 설명하기 위한 도면이다.
도 5는 도 4에 도시된 하나의 스테이지를 나타내는 도면이다.
도 6은 본 출원의 일 예에 따른 쉬프트 레지스터를 설명하기 위한 도면이다.
도 7은 도 6에 도시된 하나의 스테이지를 나타내는 도면이다.
도 8은 본 출원의 일 예에 따른 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 9는 도 8에 도시된 하나의 화소를 나타내는 도면이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 출원은 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 출원의 일 예들은 발명의 개시가 완전하도록 하며, 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 출원의 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 출원이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 출원의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 출원에 따른 디스플레이용 인버터 회로와 이를 포함하는 쉬프트 레지스터 및 디스플레이 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 도시되더라도 가능한 한 동일한 부호를 가질 수 있다
도 1은 본 출원의 일 예에 따른 디스플레이용 인버터 회로를 설명하기 위한 도면이다.
도 1을 참조하면, 본 예에 따른 디스플레이용 인버터 회로(10)는 제 1 전압 공급부(11), 제 2 전압 공급부(13), 전압 출력부(15), 및 금속층(17)을 포함한다.
상기 제 1 전압 공급부(11)는 노드 제어 신호(NCS)에 응답하여 제 1 고전위 전압 라인(VHL1)에 공급되는 제 1 고전위 전압(VH1)을 내부 노드(Ni)에 공급함으로써 내부 노드(Ni)를 제 1 고전위 전압(VH1)으로 충전한다. 일 예에 따른 제 1 전압 공급부(11)는 제 1 박막 트랜지스터(M1)를 포함한다.
상기 제 1 박막 트랜지스터(M1)는 금속층(17) 상에 마련되고, 노드 제어 신호(NCS)에 따라 턴-온되어 제 1 고전위 전압 라인(VHL1)을 내부 노드(No)에 연결한다. 즉, 제 1 박막 트랜지스터(M1)는 노드 제어 신호(NCS)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 1 고전위 전압 라인(VHL1)에 공급되는 제 1 고전위 전압(VH1)을 내부 노드(No)에 공급한다. 여기서, 노드 제어 신호(NCS)는 로우 전압과 하이 전압이 일정한 주기로 순환 반복하는 교류 전압 또는 일정한 전압 레벨을 유지하는 직류 전압일 수 있다.
상기 제 2 전압 공급부(13)는 입력 신호(Vin)에 응답하여 제 1 저전위 전압 라인(LVL1)에 공급되는 제 1 저전위 전압(VL1)을 내부 노드(Ni)에 공급함으로써 내부 노드(Ni)의 전압을 제 1 저전위 전압(VL1)으로 방전시킨다. 일 예에 따른 제 2 전압 공급부(13)는 제 2 박막 트랜지스터(M2)를 포함한다.
상기 제 2 박막 트랜지스터(M2)는 입력 신호(Vin)에 의해 따라 턴-온되어 제 1 저전위 전압 라인(LVL1)을 내부 노드(Ni)에 연결한다. 즉, 제 2 박막 트랜지스터(M2)는 입력 신호(Vin)에 의해 턴-온 또는 턴-온되며, 턴-온시 제 1 저전위 전압(VL1)을 내부 노드(Ni)에 공급한다. 여기서, 입력 신호(Vin)는 출력 노드(No)로 출력되는 출력 신호와 상반되는 전압 레벨을 갖는 것으로, 인버터의 구동 전압, 구동 전압보다 높은 전압 레벨을 갖는 부스팅 전압, 및 제 1 저전위 전압(VL1)이 선택적으로 공급될 수 있다. 예를 들어, 본 예에 따른 디스플레이용 인버터 회로(10)가 디스플레이 장치의 쉬프트 레지스터를 구성하는 스테이지에 마련된 제 2 노드의 전압을 제어하는데 사용될 경우, 입력 신호(Vin)는 스테이지의 제 2 노드와 상반되는 전압 레벨을 갖는 제 1 노드의 전압일 수 있다.
일 예에 따른 제 2 박막 트랜지스터(M2)는 제 1 전압 공급부(11)의 제 1 박막 트랜지스터(M1)보다 상대적으로 큰 채널 폭을 갖는다. 예를 들어, 제 1 박막 트랜지스터(M1)의 채널 폭과 제 2 박막 트랜지스터(M2)의 채널 폭은 1:1.5 내지 1:3의 비율을 가질 수 있다.
상기 전압 출력부(15)는 내부 노드(Ni)의 전압에 응답하여 제 2 고전위 전압 라인(HVL2)에 공급되는 제 2 고전위 전압(VH2)을 출력 노드(No)로 출력하고, 입력 신호(Vin)에 응답하여 제 2 저전위 전압 라인(LVL2)에 공급되는 제 2 저전위 전압(VL2)을 출력 노드(No)로 출력한다. 일 예에 따른 전압 출력부(15)는 제 3 박막 트랜지스터(M3) 및 제 4 박막 트랜지스터(M4)를 포함한다.
상기 제 3 박막 트랜지스터(M3)는 내부 노드(Ni)의 전압에 따라 턴-온되어 제 2 고전위 전압 라인(HVL2)을 출력 노드(No)에 연결한다. 즉, 제 3 박막 트랜지스터(M3)는 내부 노드(Ni)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 고전위 전압(VH2)을 출력 노드(No)로 출력한다. 여기서, 제 1 고전위 전압(VH1)은 제 2 고전위 전압(VH2)과 동일하거나 다른 전압 레벨을 가질 수 있다.
상기 제 4 박막 트랜지스터(M4)는 입력 신호(Vin)의 전압에 따라 턴-온되어 제 2 저전위 전압 라인(LVL2)을 출력 노드(No)에 연결한다. 즉, 제 4 박막 트랜지스터(M4)는 입력 신호(Vin)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 저전위 전압(VL2)을 출력 노드(No)로 출력한다. 여기서, 제 1 저전위 전압(VL1)은 제 2 저전위 전압(VL2)과 동일하거나 다른 전압 레벨을 가질 수 있다.
이와 같은, 제 1 내지 제 4 박막 트랜지스터(M1, M2, M3, M4) 각각은 베이스 기판 상에 마련되고 소스 영역과 채널 영역 및 드레인 영역을 갖는 산화물 반도체층, 산화물 반도체층의 소스 영역에 전기적으로 연결된 소스 전극, 및 채널 영역을 사이에 두고 소스 전극과 나란하도록 산화물 반도체층의 드레인 영역에 전기적으로 연결된 드레인 전극을 포함한다. 여기서, 산화물 반도체층은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등으로 이루어질 수 있다.
상기 금속층(17)은 제 1 전압 공급부(11), 즉 제 1 박막 트랜지스터(M1)와 중첩되도록 베이스 기판 상에 마련된다. 즉, 금속층(17)은 제 1 박막 트랜지스터(M1)의 산화물 반도체층과 중첩되도록 베이스 기판 상에 마련되고, 게이트 절연층에 의해 덮인다. 이에 따라, 제 1 박막 트랜지스터(M1)의 산화물 반도체층은 금속층(17)을 덮는 게이트 절연층 상에 마련됨으로써 금속층(17)과 중첩된다. 이러한 금속층(17)은 제 1 박막 트랜지스터(M1)의 산화물 반도체층에 입사되는 광을 차단함으로써 광에 의한 제 1 박막 트랜지스터(M1)의 누설 전류와 열화를 방지하고, 이를 통해 제 1 박막 트랜지스터(M1)의 출력 안정성을 향상시킨다.
상기 금속층(17)은 내부 배선을 통해 출력 노드(No)에 전기적으로 연결됨으로써 출력 노드(No)로 출력되는 제 2 고전위 전압(VH2) 또는 제 2 저전위 전압(VL2)을 주기적으로 공급받는다. 이때, 금속층(17)은 게이트 절연층을 사이에 두고 제 1 박막 트랜지스터(M1)의 산화물 반도체층과 중첩됨으로써 내부 배선을 통해 출력 노드(No)로부터 공급되는 전압 레벨에 따라 제 1 박막 트랜지스터(M1)의 문턱 전압을 쉬프트(또는 변화)시킨다. 예를 들어, 금속층(17)은 출력 노드(No)로부터 제 2 고전위 전압(VH2)이 인가될 경우, 제 1 박막 트랜지스터(M1)의 문턱 전압을 부극성(negative) 방향으로 쉬프트(또는 변화)시켜 제 1 박막 트랜지스터(M1)의 저항을 감소시키고, 출력 노드(No)로부터 제 2 저전위 전압(VL2)이 인가될 경우, 제 1 박막 트랜지스터(M1)의 문턱 전압을 정극성(positive) 방향으로 쉬프트(또는 변화)시켜 제 1 박막 트랜지스터(M1)의 저항을 증가시킨다.
도 2는 도 1에 도시된 디스플레이용 인버터 회로의 구동 타이밍도이다.
도 1 및 도 2를 참조하여, 본 예에 따른 디스플레이용 인버터 회로의 동작을 설명하면 다음과 같다.
먼저, 제 1 기간(t1)에서, 로우 전압(Low)의 노드 제어 신호(NCS)과 하이 전압(High)의 입력 신호(Vin)가 공급되면, 하이 전압(High)의 입력 신호(Vin)에 의해 제 2 박막 트랜지스터(T2)와 제 4 박막 트랜지스터(M4) 각각이 턴-온된다. 이로 인하여 내부 노드(Ni)의 전압은 턴-온된 제 2 박막 트랜지스터(T2)를 통해서 제 1 저전위 전압 라인(LVL1)으로 방전되고, 이와 동시에 출력 노드(No)의 전압은 턴-온된 제 4 박막 트랜지스터(T4)를 통해서 제 2 저전위 전압 라인(LVL2)으로 방전된다. 이와 동시에, 제 3 박막 트랜지스터(M3)는 내부 노드(Ni)의 전압에 의해 턴-오프되고, 출력 노드(No)에는 제 2 저전위 전압(VL2)이 출력되며, 출력 노드(No)로부터 출력되는 제 2 저전위 전압(VL2)은 제 1 박막 트랜지스터(M1)와 중첩된 금속층(17)에 공급되어 제 1 박막 트랜지스터(M1)의 문턱전압을 정극성 방향으로 쉬프트시키고, 이로 인해 제 1 박막 트랜지스터(M1)는 상대적으로 문턱 전압이 높아져 턴-오프 상태를 안정적으로 유지하게 된다. 따라서, 본 예는 제 1 박막 트랜지스터(M1)의 불안정한 턴-오프 상태로 인하여 발생되는 멀티 출력을 방지하여 인버터 회로의 신뢰성을 향상시킬 수 있다.
이어서, 제 2 기간(t2)에서, 하이 전압(High)의 노드 제어 신호(NCS)가 공급되면, 하이 전압(High)의 노드 제어 신호(NCS)에 의해 턴-온된 제 1 박막 트랜지스터(M1)를 통해서 제 1 고전위 전압(VH1)이 내부 노드(Ni)에 공급된다. 제 2 박막 트랜지스터(M2)는 제 1 박막 트랜지스터(M1)보다 상대적으로 큰 크기를 가지기 때문에 제 1 고전위 전압 라인(HVL1)에 공급되는 제 1 고전위 전압(VH1)은 턴-온된 제 1 박막 트랜지스터(M1)를 통해서 내부 노드(Ni)에 충전되지 못하고 턴-온된 제 2 박막 트랜지스터(M2)를 통해서 제 1 저전위 전압 라인(LVL1)으로 방전된다. 따라서, 제 2 내지 제 4 박막 트랜지스터(M2, M3, M4) 각각은 제 1 기간(t1)의 상태를 그대로 유지한다.
이어서, 제 3 기간(t3)에서, 로우 전압(Low)의 노드 제어 신호(NCS) 및 로우 전압(Low)의 입력 신호(Vin)가 공급되면, 로우 전압(Low)의 노드 제어 신호(NCS)에 의해 제 1 박막 트랜지스터(M1)가 턴-오프되고, 로우 전압(Low)의 입력 신호(Vin)에 의해 제 2 박막 트랜지스터(T2)와 제 4 박막 트랜지스터(M4) 각각이 턴-오프된다. 이에 따라, 출력 노드(No)는 제 2 기간(t2)에서 충전된 전압을 유지하게 되므로, 출력 노드(No)의 전압은 제 2 저전위 전압(VL2)으로 유지된다.
이어서, 제 4 기간(t4)에서, 로우 전압(Low)의 노드 제어 신호(NCS) 및 로우 전압(Low)의 입력 신호(Vin)가 계속 공급되기 때문에 출력 노드(No)의 전압은 제 2 저전위 전압(VL2)으로 유지된다.
이어서, 제 5 기간(t5)에서, 입력 신호(Vin)가 로우 전압(Low)으로 유지되는 상태에서 하이 전압(High)의 노드 제어 신호(NCS)가 공급되면, 하이 전압(High)의 노드 제어 신호(NCS)에 의해 제 1 박막 트랜지스터(T1)가 턴-온된다. 이로 인하여 제 1 고전위 전압 라인(HVL1)에 공급되는 제 1 고전위 전압(VH1)은 턴-온된 제 1 박막 트랜지스터(M1)를 통해서 내부 노드(Ni)에 충전되고, 내부 노드(Ni)에 충전되는 전압에 의해 제 3 박막 트랜지스터(M3)가 턴-온된다. 이에 따라, 제 2 고전위 전압 라인(HVL2)에 공급되는 제 2 고전위 전압(VH2)은 턴-온된 제 3 박막 트랜지스터(M3)를 통해서 출력 노드(No)로 출력되며, 출력 노드(No)로부터 출력되는 제 2 고전위 전압(VH2)은 제 1 박막 트랜지스터(M1)와 중첩된 금속층(17)에 공급되어 제 1 박막 트랜지스터(M1)의 문턱전압을 부극성 방향으로 쉬프트시키고, 이로 인해 제 1 박막 트랜지스터(M1)는 상대적으로 문턱 전압이 낮아져 턴-온 상태를 더욱 안정적으로 유지하게 된다. 따라서, 본 예는 제 1 박막 트랜지스터(M1)의 출력 안정성을 확보하여 인버터 회로의 신뢰성을 향상시킬 수 있다.
참고적으로, 일반적인 인버터 회로에서, 출력 노드(No)를 제 2 고전위 전압(VH2)으로 충전할 경우, 출력 노드(No)의 충전 특성을 향상시키기 위해서는 제 1 박막 트랜지스터(M1)의 저항이 작아야 하기 때문에 제 1 박막 트랜지스터(M1)는 일정 이상의 크기를 가져야만 한다. 그리고, 출력 노드(No)를 제 2 저전위 전압(VL2)으로 방전시킬 경우, 내부 노드(Ni)의 방전 특성을 향상시키기 위해서는 때문에 제 2 박막 트랜지스터(M2)의 채널 폭이 제 1 박막 트랜지스터(M1)의 채널 폭보다 일정 비율 이상 커야 한다. 이에 따라, 제 1 박막 트랜지스터(M1)와 제 2 박막 트랜지스터(M2) 각각은 일정 이상의 크기를 가져야만 한다.
본 예는 출력 노드(No)를 통해 출력되는 제 2 고전위 전압(VH2)을 제 1 박막 트랜지스터(M1)와 중첩되는 금속층(17)에 인가함으로써 제 1 박막 트랜지스터(M1)의 문턱 전압을 부극성 방향으로 쉬프트시켜 제 1 박막 트랜지스터(M1)의 저항을 감소시키거나 작게함으로써 내부 노드(No)의 전압 상승에 유리한 조건을 조성하고, 이를 통해 제 1 박막 트랜지스터(M1)의 채널 폭이 커지는 것 같은 효과를 통해 제 1 박막 트랜지스터(M1)의 턴-온 상태를 더욱 안정화시킨다. 또한, 본 예는 출력 노드(No)를 통해 출력되는 제 2 저전위 전압(VL2)을 제 1 박막 트랜지스터(M1)와 중첩되는 금속층(17)에 인가함으로써 제 1 박막 트랜지스터(M1)의 문턱 전압을 정극성 방향으로 쉬프트시켜 제 1 박막 트랜지스터(M1)의 저항을 증가시키거나 크게함으로써 내부 노드(No)의 전압 하강에 유리한 조건을 조성하고, 이를 통해 제 1 박막 트랜지스터(M1)의 채널 폭이 작아지는 것 같은 효과를 통해 제 1 박막 트랜지스터(M1)가 턴-오프 상태를 안정적으로 유지시킨다.
따라서, 본 예에 따른 디스플레이용 인버터 회로(10)는 제 1 박막 트랜지스터(M1)와 중첩되는 금속층(17)에 의해 광에 의한 제 1 박막 트랜지스터(M1)의 누설 전류와 열화가 방지되어 제 1 박막 트랜지스터(M1)의 출력 안정성이 향상될 수 있으며, 출력 노드(No)에서 출력되는 전압이 금속층(17)에 인가되어 일정 크기의 비율을 갖는 제 1 박막 트랜지스터(M1)와 제 2 박막 트랜지스터(M2) 각각의 충전 특성에 영향 없이 제 1 박막 트랜지스터(M1)와 제 2 박막 트랜지스터(M2) 간의 크기 비율이 증가되는 효과를 가질 수 있으며, 이를 통해 넓은 동작 마진을 가질 수 있다.
도 3은 본 출원의 일 예에 따른 디스플레이용 인버터 회로를 설명하기 위한 도면로서, 이는 도 1에 도시된 인버터 회로에서 제 2 전압 공급부의 구성을 변경한 것이다.
도 3을 참조하면, 본 예에 따른 디스플레이용 인버터 회로(20)는 제 1 전압 공급부(11), 제 2 전압 공급부(13), 전압 출력부(15), 및 금속층(17)을 포함한다.
상기 제 1 전압 공급부(11)는 노드 제어 신호(NCS)에 응답하여 제 1 고전위 전압 라인(VHL1)에 공급되는 제 1 고전위 전압(VH1)을 내부 노드(Ni)에 공급함으로써 내부 노드(Ni)를 제 1 고전위 전압(VH1)으로 충전한다. 일 예에 따른 제 1 전압 공급부(11)는 제 1 박막 트랜지스터(M1)를 포함하는 것으로, 이는 도 1에 도시된 바와 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
상기 제 2 전압 공급부(13)는 입력 신호(Vin)에 응답하여 제 1 저전위 전압 라인(LVL1)에 공급되는 제 1 저전위 전압(VL1)을 내부 노드(Ni)에 공급함으로써 내부 노드(Ni)의 전압을 제 1 저전위 전압(VL1)으로 방전시킨다. 일 예에 따른 제 2 전압 공급부(13)는 제 2-1 박막 트랜지스터(M2a), 제 2-2 박막 트랜지스터(M2b), 및 제 2-3 박막 트랜지스터(M2c)를 포함한다.
상기 제 2-1 박막 트랜지스터(M2a)는 입력 신호(Vin)에 따라 턴-온되어 내부 노드(Ni)를 중간 노드(Nm)에 연결한다. 즉, 제 2-1 박막 트랜지스터(M2a)는 입력 신호(Vin)에 의해 턴-온 또는 턴-온되며, 턴-온시 내부 노드(Ni)와 중간 노드(Nm) 간의 전압을 전달한다.
상기 제 2-2 박막 트랜지스터(M2b)는 입력 신호(Vin)에 따라 턴-온되어 중간 노드(Nm)에 제 1 저전위 전압 라인(LVL1)에 연결한다. 즉, 제 2-2 박막 트랜지스터(M2b)는 입력 신호(Vin)에 의해 턴-온 또는 턴-온되며, 턴-온시 제 1 저전위 전압 라인(LVL1)에 공급되는 제 1 저전위 전압(VL1)을 내부 노드(Ni)에 공급한다.
상기 제 2-3 박막 트랜지스터(M2c)는 내부 노드(Ni)의 전압에 따라 턴-온되어 제 2 고전위 전압 라인(HVL2)을 중간 노드(Nm)에 연결한다. 즉, 제 2-3 박막 트랜지스터(M2c)는 내부 노드(Ni)의 전압에 의해 턴-온 또는 턴-온되며, 턴-온시 제 2 고전위 전압 라인(HVL2)에 공급되는 제 2 고전위 전압(VH2)을 중간 노드(Nm)에 공급함으로써 제 2-1 박막 트랜지스터(M2a)와 제 2-2 박막 트랜지스터(M2b) 각각의 턴-오프 상태를 안정적으로 유지시키고, 내부 노드(Ni)의 전류 누설을 방지한다.
상기 전압 출력부(15)는 내부 노드(Ni)의 전압에 응답하여 제 2 고전위 전압 라인(HVL2)에 공급되는 제 2 고전위 전압(VH2)을 출력 노드(No)로 출력하고, 입력 신호(Vin)에 응답하여 제 2 저전위 전압 라인(LVL2)에 공급되는 제 2 저전위 전압(VL2)을 출력 노드(No)로 출력한다. 일 예에 따른 전압 출력부(15)는 제 3 박막 트랜지스터(M3) 및 제 4 박막 트랜지스터(M4)를 포함하는 것으로, 이는 도 1에 도시된 바와 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
상기 금속층(17)은 제 1 전압 공급부(11), 즉 제 1 박막 트랜지스터(M1)와 중첩되도록 베이스 기판 상에 마련되어 출력 노드(No)에 전기적으로 연결되는 것으로, 이는 도 1에 도시된 바와 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
이와 같은, 본 예에 따른 디스플레이용 인버터 회로(20)는 제 2 전압 공급부(13)의 제 2-1 박막 트랜지스터(M2a)와 제 2-2 박막 트랜지스터(M2b)가 직렬 연결되어 동시에 턴-온 또는 턴-오프되고, 제 2 전압 공급부(13)의 제 2-3 박막 트랜지스터(M2c)가 내부 노드(Ni)의 전압에 따라서 제 2 고전위 전압(VH2)을 중간 노드(Nm)에 선택적으로 공급하는 것을 제외하고, 도 2에 도시된 구동 타이밍도와 같이 동작하므로, 이에 대한 설명은 생략하기로 한다.
따라서, 본 예에 따른 디스플레이용 인버터 회로(20)는 도 1에 도시된 디스플레이용 인버터 회로(10)와 동일한 효과를 갖는다.
도 4는 본 출원의 일 예에 따른 쉬프트 레지스터를 설명하기 위한 도면이고, 도 5는 도 4에 도시된 하나의 스테이지를 나타내는 도면이다.
도 4 및 도 5를 참조하면, 본 예에 따른 쉬프트 레지스터(100)는 디스플레이 장치의 디스플레이 패널에 마련된 복수의 게이트 라인에 게이트 신호(GS)를 공급하는데 적용될 수 있다.
일 예에 따른 쉬프트 레지스터(100)는 복수의 게이트 라인에 일대일로 연결되고, 복수의 게이트 클럭 신호(GCLK1 ~ GCLK4)와 복수의 캐리 클럭 신호(CCLK1 ~ CCLK4)가 공급되는 복수의 클럭 신호 라인에 선택적으로 접속된 제 1 내지 제 n 스테이지(ST1 내지 STn)를 포함한다.
상기 복수의 게이트 클럭 신호(GCLK1 ~ GCLK4) 각각은 트랜지스터의 게이트 온 전압 레벨을 갖는 하이 전압 구간과 트랜지스터의 게이트 오프 전압 레벨을 갖는 로우 전압 구간이 일정한 주기로 순환 반복한다. 이러한 복수의 게이트 클럭 신호(GCLK1 ~ GCLK4) 각각은 설정된 기간 단위로 쉬프트된다.
상기 복수의 캐리 클럭 신호(CCLK1 ~ CCLK4) 각각은 트랜지스터의 게이트 온 전압 레벨을 갖는 하이 전압과 트랜지스터의 게이트 오프 전압 레벨을 갖는 로우 전압이 일정한 주기로 순환 반복한다. 이러한 복수의 캐리 클럭 신호(CCLK1 ~ CCLK4) 각각은 설정된 기간 단위로 쉬프트된다.
복수의 게이트 클럭 신호(GCLK1 ~ GCLK4) 각각과 복수의 캐리 클럭 신호(CCLK1 ~ CCLK4) 각각은 서로 동일하거나 다른 전압 레벨을 가지되, 서로 동위상을 갖는다. 즉, 제 1 게이트 클럭 신호(GCLK1)와 제 1 캐리 클럭 신호(CCLK1)는 서로 동위상을 가지되, 서로 동일하거나 다른 전압 레벨을 가질 수 있다. 여기서, 동위상이라 함은 두 클럭 신호가 동시에 라이징되고 동시에 폴링되는 것을 의미한다.
상기 제 1 내지 제 n 스테이지(ST1 내지 STn) 각각은 게이트 스타트 펄스(Vst)에 따라 종속적으로 구동되어 게이트 신호(GS)를 출력한다. 여기서, 게이트 스타트 신호(Vst)는 제 1 스테이지(ST1)에 공급된다. 제 2 내지 제 n 스테이지(ST2 내지 STn) 각각은 이전 단 스테이지(ST1 내지 STn-1)의 출력 신호를 게이트 스타트 신호(Vst)로 공급받게 된다.
일 예에 따른 제 1 내지 제 n 스테이지(ST1 내지 STn) 각각은 출력 회로(110), 제 1 노드 제어 회로(130), 및 제 2 노드 제어 회로(150)를 갖는 게이트 신호 생성부(101)를 포함한다.
일 예에 따른 출력 회로(110)는 제 1 출력 회로(111)를 포함한다.
상기 제 1 출력 회로(111)는 제 1 노드(Q)의 전압에 따라 복수의 게이트 클럭 신호(GCLK1 ~ GCLK4) 중 해당하는 제 i 게이트 클럭 신호(GCLKi)를 게이트 출력 노드(No1)로 출력하거나 제 2 노드(QB)의 전압에 따라 제 1 게이트 오프 전압(Voff1)을 게이트 출력 노드(No1)로 출력한다.
일 예에 따른 제 1 출력 회로(111)는 제 1 노드(Q)의 전압에 응답하여 제 i 게이트 클럭 신호(GCLKi)를 게이트 출력 노드(No1)로 출력하는 제 1 풀-업 박막 트랜지스터(Tu1), 및 제 2 노드(QB)의 전압에 응답하여 제 1 게이트 오프 전압(Voff1)을 게이트 출력 노드(No1)로 출력하는 제 1 풀-다운 박막 트랜지스터(Td1)를 포함한다.
상기 제 1 풀-업 박막 트랜지스터(Tu1)는 제 1 노드(Q)에 연결된 게이트 전극, 제 i 게이트 클럭 신호 라인에 연결된 드레인 전극, 및 게이트 출력 노드(No1)에 연결된 소스 전극을 포함한다. 여기서, 드레인 전극과 소스 전극은 전류의 방향에 따라 서로 바뀔 수 있다. 이러한 제 1 풀-업 박막 트랜지스터(Tu1)는 제 1 노드(Q)의 전압에 따라 턴-온되어 제 i 게이트 클럭 신호(GCLKi)를 게이트 출력 노드(No)를 통해서 해당하는 게이트 라인에 공급한다.
상기 제 1 풀-다운 박막 트랜지스터(Td1)는 제 2 노드(QB)에 연결된 게이트 전극, 제 1 게이트 오프 전압 라인에 연결된 소스 전극, 및 게이트 출력 노드(No1)에 연결된 드레인 전극을 포함한다. 여기서, 드레인 전극과 소스 전극은 전류의 방향에 따라 서로 바뀔 수 있다. 이러한 제 1 풀-업 박막 트랜지스터(Tu1)는 제 2 노드(QB)의 전압에 따라 턴-온되어 제 1 게이트 오프 전압(Voff1)을 게이트 출력 노드(No1)를 통해서 해당하는 게이트 라인에 공급한다.
일 예에 따른 출력 회로(110)는 제 2 출력 회로(113)을 더 포함한다.
상기 제 2 출력 회로(113)는 제 1 노드(Q)의 전압에 따라 복수의 캐리 클럭 신호(CCLK1 ~ CCLK4) 중 해당하는 제 i 캐리 클럭 신호(CCLKi)를 캐리 출력 노드(No2)로 출력하거나 제 2 노드(QB)의 전압에 따라 제 2 게이트 오프 전압(Voff2)을 캐리 출력 노드(No2)로 출력한다.
일 예에 따른 제 2 출력 회로(113)는 제 1 노드(Q)의 전압에 응답하여 제 i 캐리 클럭 신호(CCLKi)를 캐리 출력 노드(No2)로 출력하는 제 2 풀-업 박막 트랜지스터(Tu2), 및 제 2 노드(QB)의 전압에 응답하여 제 2 게이트 오프 전압(Voff2)을 캐리 출력 노드(No2)로 출력하는 제 2 풀-다운 박막 트랜지스터(Td2)를 포함한다.
상기 제 2 풀-업 박막 트랜지스터(Tu2)는 제 1 노드(Q)에 연결된 게이트 전극, 제 i 캐리 클럭 신호 라인에 연결된 드레인 전극, 및 캐리 출력 노드(No2)에 연결된 소스 전극을 포함한다. 여기서, 드레인 전극과 소스 전극은 전류의 방향에 따라 서로 바뀔 수 있다. 이러한 제 2 풀-업 박막 트랜지스터(Tu2)는 제 1 노드(Q)의 전압에 따라 턴-온되어 제 i 캐리 클럭 신호(CCLKi)를 캐리 출력 노드(No)를 통해서 해당하는 다음 단 스테이지에 공급한다.
상기 제 2 풀-다운 박막 트랜지스터(Td2)는 제 2 노드(QB)에 연결된 게이트 전극, 제 2 게이트 오프 전압 라인에 연결된 소스 전극, 및 캐리 출력 노드(No2)에 연결된 드레인 전극을 포함한다. 여기서, 드레인 전극과 소스 전극은 전류의 방향에 따라 서로 바뀔 수 있다. 이러한 제 2 풀-업 박막 트랜지스터(Tu2)는 제 2 노드(QB)의 전압에 따라 턴-온되어 제 2 게이트 오프 전압(Voff2)을 캐리 출력 노드(No2)를 통해서 해당하는 다음 단 스테이지에 공급한다.
상기 제 2 출력 회로(113)에서 캐리 출력 노드(No2)의 출력 신호는 캐리 신호(CS)는 후단 스테이지의 전단 출력 신호(Vpre)로 공급되고, 전단 스테이지의 후단 출력 신호(Vnext)로 공급된다.
상기 제 1 노드 제어 회로(130)는 게이트 스타트 펄스(Vst)(또는 이전 스테이지들 중 어느 하나로부터의 전단 출력 신호(Vpre))와 다음 스테이지들 중 어느 하나로부터의 후단 출력 신호(Vnext)에 응답하여 제 1 노드(Q)와 제 2 노드(QB) 각각의 전압을 제어한다.
일 예에 따른 제 1 노드 제어 회로(130)는 게이트 스타트 펄스(Vst)에 응답하여 구동 전압(Vdd)을 제 1 노드(Q)에 충전시키는 제 1 스위칭 박막 트랜지스터(T1), 다음 스테이지로부터의 후단 출력(Vrst)에 응답하여 제 1 노드(Q)의 전압을 제 3 게이트 오프 전압(Voff3)으로 방전시키는 제 2 스위칭 박막 트랜지스터(T2)를 포함한다.
상기 제 1 스위칭 박막 트랜지스터(T1)는 제 1 노드(Q)의 전압을 구동 전압(Vdd)으로 설정하는 제 1 세트 회로로 구성하고, 제 2 스위칭 박막 트랜지스터(T2)는 제 1 노드(Q)의 전압을 방전시켜 리셋시키는 제 1 리셋 회로로 구성한다.
상기 제 2 노드 제어 회로(150)는 제 1 및 제 2 고전위 전압(VH1, VH2)과 제 1 및 제 2 저전위 전압(VL1, VL2)을 이용하여 제 1 노드(Q)의 전압에 따라 제 1 노드(Q)의 전압과 상반되는 전압을 제 2 노드(QB)에 공급한다. 일 예에 따른 제 2 노드 제어 회로(150)는, 도 1 또는 도 3에 도시된 디스플레이용 인버터 회로(10, 20)로 구성된다. 이 경우, 디스플레이용 인버터 회로(10, 20)에서, 입력 신호(Vin)는 제 1 노드 제어 회로(130)에 마련된 제 1 노드(Q)의 전압일 수 있다. 즉, 디스플레이용 인버터 회로(10, 20)에서, 제 2 박막 트랜지스터(M2)의 게이트 전극은 제 1 노드 제어 회로(130)의 제 1 노드(Q)에 전기적으로 연결된다. 그리고, 노드 제어 신호(NCS)는 복수의 캐리 클럭 신호(CCLK1 ~ CCLK4) 중 어느 하나일 수 있다. 이에 따라, 본 예에 따른 제 2 노드 제어 회로(150)는 제 1 노드(Q)가 제 1 스위칭 박막 트랜지스터(T1)에 의해 구동 전압(Vdd)으로 충전된 경우, 제 2 저전위 전압(VL2)을 제 2 노드(QB)에 공급하며, 제 1 노드(Q)가 제 2 스위칭 박막 트랜지스터(T2)에 의해 제 3 게이트 오프 전압(Voff3)으로 충전된 경우, 제 2 고전위 전압(VH2)을 제 2 노드(QB)에 공급한다.
이와 같은, 본 예에 따른 쉬프트 레지스터(100)는 도 1 또는 도 3에 도시된 디스플레이용 인버터 회로(10, 20)를 포함함으로써 제 2 노드 제어 회로(150)의 출력 안정성이 향상됨에 따라 게이트 신호와 캐리 신호의 출력 안정성이 향상될 수 있다.
선택적으로, 본 예에 따른 쉬프트 레지스터(100)는 제 1 출력 회로(111)의 제 1 풀-업 박막 트랜지스터(Tu1)와 중첩되는 제 1 차광층, 및 제 2 출력 회로(113)의 제 2 풀-업 박막 트랜지스터(Tu2)와 중첩되는 제 2 차광층을 더 포함할 수 있다. 이 경우, 제 1 차광층은 게이트 출력 노드(No1)에 전기적으로 연결됨으로써 광에 의한 제 1 풀-업 박막 트랜지스터(Tu1)의 누설 전류와 열화를 방지하고, 이를 통해 제 1 박막 트랜지스터(M1)의 출력 안정성을 향상시킨다. 그리고, 제 2 차광층은 캐리 출력 노드(No2)에 전기적으로 연결됨으로써 광에 의한 제 1 풀-업 박막 트랜지스터(Tu1)의 누설 전류와 열화를 방지하고, 이를 통해 제 1 박막 트랜지스터(M1)의 출력 안정성을 향상시킨다.
한편, 제 2 노드 제어 회로(150)에 마련된 금속층(17)은 출력 노드(No)에 연결됨으로써 전술한 바와 같이 출력 노드(No)의 전압에 따라 제 1 박막 트랜지스터(M1)와 제 2 박막 트랜지스터(M2) 간의 크기 비율을 동적으로 변화시키는 효과를 제공한다.
만약, 쉬프트 레지스터 내부에 레이아웃 구조의 간소화를 위하여, 제 2 노드 제어 회로(150)에 마련된 금속층(17)과 상기 제 1 및 제 2 차광층은 하나의 패턴(또는 몸체)로 형성되어 제 2 노드 제어 회로(150)의 출력 노드(No)가 아닌 제 1 노드(Q) 또는 게이트 출력 노드(No1) 등과 전기적으로 연결될 수 있다. 이 경우, 게이트 출력 노드(No1)로부터 게이트 온 전압의 출력 전압(Vout)이 제 2 노드 제어 회로(150)의 금속층(17)에 인가되면, 금속층(17)은 제 1 박막 트랜지스터(M1)의 문턱 전압을 부극성 방향으로 쉬프트시켜 제 1 박막 트랜지스터(M1)의 저항을 감소시킴으로써 내부 노드(No)의 전압 하강에 유리한 조건을 조성하게 되고, 이로 인한 제 1 박막 트랜지스터(M1)의 턴-오프 상태가 불안정하여 멀티 출력이 발생될 수 있다. 반대로, 게이트 출력 노드(No1)로부터 게이트 오프 전압의 출력 전압(Vout)이 제 2 노드 제어 회로(150)의 금속층(17)에 인가되면, 금속층(17)은 제 1 박막 트랜지스터(M1)의 문턱 전압을 정극성 방향으로 쉬프트시켜 제 1 박막 트랜지스터(M1)의 저항을 증가시킴으로써 내부 노드(No)의 전압 상승에 유리한 조건을 조성하게 되고, 이로 인한 제 1 박막 트랜지스터(M1)의 턴-온 상태가 불안정하게 된다.
따라서, 제 2 노드 제어 회로(150)의 금속층(17)은 출력 노드(No)에 연결되어야 만이 제 1 박막 트랜지스터(M1)와 제 2 박막 트랜지스터(M2) 간의 크기 비율을 동적으로 변화시키는 효과를 제공할 수 있기 때문에 상기 제 1 및 제 2 차광층 각각과 전기적으로 분리되어야 한다.
도 6은 본 출원의 일 예에 따른 쉬프트 레지스터를 설명하기 위한 도면이고, 도 7은 도 6에 도시된 하나의 스테이지를 나타내는 도면이다.
도 6 및 도 7을 참조하면, 본 예에 따른 쉬프트 레지스터(200)는 디스플레이 장치의 전자 발광 디스플레이 패널에 마련된 복수의 게이트 라인에 게이트 신호(GS)를 공급하고, 복수의 발광 제어 라인에 발광 제어 신호(ECS)를 공급하는데 적용될 수 있다.
일 예에 따른 쉬프트 레지스터(200)는 복수의 게이트 라인에 일대일로 연결되면서 복수의 발광 제어 라인과 일대일로 연결되며, 복수의 게이트 클럭 신호(GCLK1 ~ GCLK4)와 복수의 캐리 클럭 신호(CCLK1 ~ CCLK4)가 공급되는 복수의 클럭 신호 라인에 선택적으로 접속된 제 1 내지 제 n 스테이지(ST1 내지 STn)를 포함한다.
상기 제 1 내지 제 n 스테이지(ST1 내지 STn) 각각은 게이트 스타트 펄스(Vst)에 따라 종속적으로 구동되어 게이트 신호(GS)와 캐리 신호(CS) 및 발광 제어 신호(ECS)를 출력한다. 여기서, 게이트 스타트 신호(Vst)는 제 1 스테이지(ST1)에 공급된다. 제 2 내지 제 n 스테이지(ST2 내지 STn) 각각은 이전 단 스테이지(ST1 내지 STn-1)의 출력 신호를 게이트 스타트 신호(Vst)로 공급받게 된다.
일 예에 따른 제 1 내지 제 n 스테이지(ST1 내지 STn) 각각은 게이트 신호 생성부(210) 및 발광 제어 신호 생성부(230)를 포함한다.
상기 게이트 신호 생성부(210)는 출력 회로(110), 제 1 노드 제어 회로(130), 및 제 2 노드 제어 회로(150)를 포함한다. 이러한 게이트 신호 생성부(210)는 도 4 및 도 5에 도시된 쉬프트 레지스터(100)의 게이트 신호 생성부(101)와 동일한 구성을 가지므로, 이에 대한 중복 설명은 생략하기로 한다.
상기 발광 제어 신호 생성부(230)는 게이트 신호 생성부(210)의 제 2 출력 회로(113)에서 출력되는 캐리 신호(CS)에 응답하여 게이트 신호 생성부(210)의 제 1 출력 회로(111)에서 출력되는 게이트 신호(GS)와 상반되는 전압 레벨을 갖는 발광 제어 신호(ECS)를 순차적으로 출력한다. 이러한 발광 제어 신호 생성부(230)는 도 3에 도시된 디스플레이용 인버터 회로(20)로 구성된다. 이 경우, 게이트 신호 생성부(210)의 제 2 출력 회로(113)에서 출력되는 캐리 신호(CS)는 디스플레이용 인버터 회로(20)의 입력 신호(Vin)로 공급된다. 즉, 디스플레이용 인버터 회로(20)에서, 제 2 박막 트랜지스터(M2)의 게이트 전극은 게이트 신호 생성부(210)의 제 2 출력 회로(113)에 마련된 캐리 출력 노드(No2)에 전기적으로 연결된다. 그리고, 노드 제어 신호(NCS)는 복수의 캐리 클럭 신호(CCLK1 ~ CCLK4) 중 게이트 신호 생성부(210)의 제 2 출력 회로(113)에 공급되는 제 i 캐리 클럭 신호와 다른 캐리 클럭 신호일 수 있다. 이에 따라, 본 예에 따른 발광 제어 신호 생성부(230)는 제 2 고전위 전압(VH2)의 캐리 신호(CS)에 따라 제 2 저전위 전압(VL2)의 발광 제어 신호(ECS)를 출력하고, 제 2 저전위 전압(VL2)의 캐리 신호(CS)에 따라 제 2 고전위 전압(VH2)을 갖는 발광 제어 신호(ECS)를 출력한다.
이와 같은, 본 발명의 다른 예에 따른 스테이지(STi)는 제 1 풀-업 박막 트랜지스터(Tu1)의 소스 영역과 드레인 영역이 차광층(LS)에 대해 서로 다른 면적으로 중첩됨으로써 제 1 풀-업 박막 트랜지스터(Tu1)에 대한 클럭 로드와 차광층(LS)에 유도되는 유도 전압이 감소함으로써 제 1 풀-업 박막 트랜지스터(Tu1)의 출력 안정성이 향상될 수 있다.
이와 같은, 본 예에 따른 쉬프트 레지스터(200)는 도 1 또는 도 3에 도시된 디스플레이용 인버터 회로(10, 20)를 갖는 게이트 신호 생성부(210) 및 도 3에 도시된 디스플레이용 인버터 회로(20)를 갖는 발광 제어 신호 생성부(230)를 포함함으로써 게이트 신호(GS) 및 발광 제어 신호(ECS) 각각의 출력 안정성이 향상될 수 있다.
도 8은 본 출원의 일 예에 따른 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 8을 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 디스플레이 패널(500), 타이밍 제어부(600), 데이터 구동 회로(700), 및 게이트 구동 회로(800)를 포함한다.
상기 디스플레이 패널(500)은 대향 합착된 제 1 및 제 2 기판을 포함한다.
상기 제 1 기판은 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)의 교차에 의해 정의되는 화소 영역에 형성된 복수의 화소(P)를 가지는 표시 영역(AA), 및 표시 영역(AA)의 주변에 마련된 비표시 영역(IA)을 포함한다.
상기 복수의 화소(P) 각각은 인접한 게이트 라인(GL)으로부터 공급되는 게이트 신호와 인접한 데이터 라인(DL)으로부터 공급되는 데이터 전압에 따라 영상을 표시하는 화소셀을 포함한다. 이때, 상기 화소셀은 적어도 하나의 박막 트랜지스터와 적어도 하나의 커패시터를 포함하는 것으로, 데이터 전압에 따라 액정의 광투과율을 제어하여 영상을 표시하는 액정셀이거나, 데이터 전압에 따른 전류에 의해 발광하여 영상을 표시하는 전자 발광셀이 될 수 있다. 여기서, 전자 발광셀은 유기 발광체이거나 양자점 발광체 등의 무기 발광체를 포함할 수 있다.
상기 제 2 기판은 상기 비표시 영역(IA)의 일부를 제외한 나머지 제 1 기판 전체를 덮는다. 이때, 상기 각 화소(P)가 액정셀로 이루어지거나, 백색 광을 방출하는 전자 발광셀로 이루어질 경우, 제 2 기판에는 각 화소(P)에 중첩되는 컬러 필터층이 형성될 수 있다.
상기 타이밍 제어부(600)는 입력되는 영상 데이터(Idata)를 디스플레이 패널(500)의 구동에 알맞도록 정렬하여 화소별 데이터(Pdata)를 생성함과 아울러 입력되는 타이밍 동기 신호(TSS)를 기반으로 데이터 제어 신호(DCS)를 생성해 데이터 구동 회로(700)에 제공한다.
상기 타이밍 제어부(600)는 타이밍 동기 신호(TSS)를 기반으로 게이트 스타트 신호, 복수의 게이트 클럭 신호, 및 복수의 캐리 클럭 신호를 포함하는 게이트 제어 신호(GCS)를 생성해 게이트 구동 회로(800)에 제공한다.
상기 데이터 구동 회로(700)는 디스플레이 패널(500)에 마련된 복수의 데이터 라인(DL)과 연결된다. 이러한 데이터 구동 회로(300)는 타이밍 제어부(600)로부터 제공되는 화소별 데이터 신호(Pdata)와 데이터 제어 신호(DCS) 및 복수의 기준 감마 전압을 이용하여 화소별 데이터 신호(Pdata)를 아날로그 형태의 화소별 데이터 전압으로 변환하고, 변환된 화소별 데이터 전압을 해당 데이터 라인(DL)에 공급한다.
상기 게이트 구동 회로(800)는 화소의 박막 트랜지스터의 제조 공정과 함께 제 1 기판의 좌측 및/또는 우측 비표시 영역에 형성된다. 예를 들어, 게이트 구동 회로(800)는 제 1 기판의 양측 비표시 영역 각각에 형성된 제 1 및 제 2 게이트 구동 회로를 포함하여 이루어질 수 있다. 일 예에 있어서, 제 1 및 제 2 게이트 구동 회로 각각은 하나의 게이트 라인에 동일한 게이트 신호를 공급할 수 있다. 다른 예에 있어서, 제 1 게이트 구동 회로는 복수의 게이트 라인(GL) 중 홀수번째 게이트 라인에 게이트 신호를 공급하고, 제 2 게이트 구동 회로는 복수의 게이트 라인(GL) 중 짝수번째 게이트 라인에 게이트 신호를 공급할 수 있다.
상기 게이트 구동 회로(800)는 타이밍 제어부(600)로부터 제공되는 게이트 제어 신호(GCS)에 따라 게이트 신호를 생성해 정해진 순서에 따라 해당하는 게이트 라인(GL)에 공급한다. 이와 같은, 게이트 구동 회로(800)는 전술한 도 4 및 도 5에 도시된 쉬프트 레지스터로 구성되므로 이에 대한 중복 설명은 생략하기로 한다.
이와 같은, 본 예에 따른 디스플레이 장치는 도 4 및 도 5에 도시된 쉬프트 레지스터를 포함함으로써 게이트 라인(GL)에 공급되는 게이트 신호의 출력 안정성이 향상될 수 있다.
도 9는 도 8에 도시된 하나의 화소를 나타내는 도면이다.
도 9를 참조하면, 본 예에 따른 디스플레이 장치의 디스플레이 패널(500)에 마련된 화소(P)는 전자 발광 소자(ELD), 소자 구동 회로(DDC), 및 발광 제어 트랜지스터(Tem)를 포함한다.
상기 전자 발광 소자(ELD)는 소자 구동 회로(DDC)로부터 공급되는 데이터 전압에 의해 발광한다. 일 예에 따른 전자 발광 소자(ELD)는 소자 구동 회로(DDC)에 연결된 제 1 전극, 공통 전압 전극에 연결된 제 2 전극, 및 제 1 전극과 제 2 전극 사이에 형성된 전자 발광체를 포함한다. 여기서, 전자 발광체는 유기 발광체이거나 양자점 발광체 등의 무기 발광체를 포함할 수 있다.
상기 소자 구동 회로(DDC)는 제 1 및 제 2 스위칭 트랜지스터(Tsw1, Tsw2), 구동 트랜지스터(Tdr), 제 1 커패시터(Cst), 및 제 2 커패시터(Csub)를 포함한다.
상기 제 1 스위칭 트랜지스터(Tsw1)는 제 1 게이트 라인(GL1)에 연결된 게이트 전극, 데이터 라인(DL)에 연결된 제 1 전극, 및 제 1 노드(N1)를 통하여 구동 트랜지스터(Tdr)의 게이트 전극에 연결된 제 2 전극을 포함한다. 여기서, 제 1 스위칭 트랜지스터(Tsw1)의 제 1 및 제 2 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다. 이러한 제 1 스위칭 트랜지스터(Tsw1)는 제 1 게이트 라인(GL1)에 공급되는 제 1 게이트 신호(GS1)에 따라 스위칭되어 데이터 라인(DL)에 공급되는 데이터 전압(Vdata)을 제 1 노드(N1)에 공급한다.
상기 제 2 스위칭 트랜지스터(Tsw2)는 제 2 게이트 라인(GL2)에 연결된 게이트 전극, 초기화 전압 라인(IL)에 연결된 제 1 전극, 및 제 2 노드(N2)에 연결된 제 2 전극을 포함한다. 여기서, 제 2 스위칭 트랜지스터(Tsw2)의 제 1 및 제 2 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다. 이러한 제 2 스위칭 트랜지스터(Tsw2)는 제 2 게이트 라인(GL2)에 공급되는 제 2 게이트 신호(GS2)에 따라 스위칭되어 초기화 전압 라인(IL)에 공급되는 초기화 전압(Vini)을 제 2 노드(N2)에 공급한다. 여기서, 제 2 노드(N2)는 전자 발광 소자(ELD)의 제 1 전극과 전기적으로 연결된다.
상기 구동 트랜지스터(Tdr)는 제 1 노드(N1)의 전압에 의해 턴-온됨으로써 화소 구동 전원 라인(PL)으로부터 전자 발광 소자(ELD)에 인가되는 전압(또는 전류)를 제어한다. 이를 위해, 일 예에 따른 구동 트랜지스터(Tdr)는 제 1 스위칭 트랜지스터(Tsw1)의 제 2 전극(N1)에 연결된 게이트 전극, 발광 제어 트랜지스터(Tem)를 통해서 화소 구동 전원 라인(PL)에 연결된 드레인 전극, 및 제 2 노드(N2)를 통해서 전자 발광 소자(ELD)에 연결되는 소스 전극을 포함한다. 이러한 구동 트랜지스터(Tdr)는 제 1 스위칭 트랜지스터(Tsw1)로부터 공급되는 데이터 전압(Vdata)과 제 2 스위칭 트랜지스터(Tsw2)로부터 공급되는 초기화 전압(Vini)의 차전압을 기반으로 전자 발광 소자(ELD)를 발광시킨다.
상기 제 1 커패시터(Cst)는 구동 트랜지스터(Tdr)의 게이트 전극(N1)과 소스 전극(N2) 사이의 중첩 영역에 마련되어 구동 트랜지스터(Tdr)의 게이트 전극과 소스 전극 각각에 공급되는 데이터 전압(Vdata)과 초기화 전압(Vini)의 차전압을 저장하고, 저장된 전압으로 구동 트랜지스터(Tdr)를 턴-온시킨다.
상기 제 2 커패시터(Csub)는 화소 구동 전원 라인(PL)과 제 2 노드(N2) 사이에 형성되어 제 1 커패시터(Cst)와 전기적으로 직렬 연결됨으로써 데이터 전압(Vdata)의 효율을 높인다.
상기 발광 제어 트랜지스터(Tem)는 발광 제어 라인(ECL)에 연결된 게이트 전극, 화소 구동 전원 라인(PL)에 연결된 드레인 전극, 및 구동 트랜지스터(Tdr)의 드레인 전극에 연결된 소스 전극을 포함한다. 이러한 발광 제어 트랜지스터(Tem)는 발광 제어 신호(ECS)에 응답하여 화소 구동 전원 라인(PL)으로부터의 화소 구동 전압(VDD)을 구동 트랜지스터(Tdr)에 선택적으로 공급한다.
선택적으로, 본 예에 따른 디스플레이 장치에서, 각 화소(P)의 소자 구동 회로(DDC)는 구동 트랜지스터(Tdr)의 문턱 전압 변화를 보상하기 위한 적어도 하나의 보상 트랜지스터를 더 포함할 수 있으며, 나아가 적어도 하나의 보조 커패시터를 더 포함할 수 있다. 이러한 소자 구동 회로(DDC)는 트랜지스터와 보조 커패시터의 개수에 따라 추가적인 보조 전압을 추가로 공급받을 수도 있다. 따라서, 본 예에 따른 각 화소(P)는 구동 트랜지스터(Tdr), 제 1 스위칭 트랜지스터(Tsw1), 제 1 커패시터(Cst), 및 발광 제어 트랜지스터(Tem)를 기본으로 하는 발광 표시 장치의 화소(P)로 변경 가능하다.
본 예에 따른 디스플레이 장치에서, 디스플레이 패널(500)에 마련된 발광 제어 라인(ECL)은, 도 8에 도시된 게이트 구동 회로(800)로부터 발광 제어 신호(ECS)를 공급받지만, 이에 한정되지 않고 별도의 발광 구동 회로로부터 발광 제어 신호(ECS)를 공급받을 수 있다. 이 경우, 발광 구동 회로는 도 1 또는 도 3에 도시된 디스플레이용 인버터(10, 20)를 포함할 수 있다. 이러한 발광 구동 회로는 타이밍 제어부(600)의 타이밍 제어에 따라 발광 제어 신호를 생성하여 해당 발광 제어 라인(ECL)에 공급할 수 있다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
10, 20: 디스플레이용 인버터 회로 11: 제 1 전압 공급부
13: 제 2 전압 공급부 15: 전압 출력부
17: 금속층 100, 200: 쉬프트 레지스터
101, 210: 게이트 신호 생성부 110: 출력 회로
111: 제 1 출력 회로 113: 제 2 출력 회로
130: 제 1 노드 제어 회로 150: 제 2 노드 제어 회로
230: 발광 제어 신호 생성부 500: 디스플레이 패널
600: 타이밍 제어부 700: 데이터 구동 회로
800: 게이트 구동 회로
13: 제 2 전압 공급부 15: 전압 출력부
17: 금속층 100, 200: 쉬프트 레지스터
101, 210: 게이트 신호 생성부 110: 출력 회로
111: 제 1 출력 회로 113: 제 2 출력 회로
130: 제 1 노드 제어 회로 150: 제 2 노드 제어 회로
230: 발광 제어 신호 생성부 500: 디스플레이 패널
600: 타이밍 제어부 700: 데이터 구동 회로
800: 게이트 구동 회로
Claims (13)
- 노드 제어 신호에 응답하여 제 1 고전위 전압 라인에 공급되는 제 1 고전위 전압을 내부 노드에 공급하는 제 1 전압 공급부;
입력 신호에 응답하여 제 1 저전위 전압 라인에 공급되는 제 1 저전위 전압을 상기 내부 노드에 공급하는 제 2 전압 공급부;
상기 내부 노드의 전압에 응답하여 제 2 고전위 전압 라인에 공급되는 제 2 고전위 전압을 출력 노드로 출력하고 상기 입력 신호에 응답하여 제 2 저전위 전압 라인에 공급되는 제 2 저전위 전압을 상기 출력 노드로 출력하는 전압 출력부; 및
상기 제 1 전압 공급부와 중첩되고 상기 출력 노드에 연결된 금속층을 포함하는, 디스플레이용 인버터 회로. - 제 1 항에 있어서,
상기 노드 제어 신호는 로우 전압과 하이 전압이 일정한 주기로 순환 반복하는 교류 전압 또는 일정한 전압 레벨을 유지하는 직류 전압인, 디스플레이용 인버터 회로. - 제 1 항에 있어서,
상기 제 1 전압 공급부는 상기 금속층 상에 마련되고 상기 노드 제어 신호에 따라 턴-온되어 제 1 고전위 전압 라인을 상기 내부 노드에 연결하는 제 1 박막 트랜지스터를 포함하는, 디스플레이용 인버터 회로. - 제 3 항에 있어서,
상기 제 2 전압 공급부는 상기 입력 신호에 따라 턴-온되어 상기 제 1 저전위 전압 라인을 상기 내부 노드에 연결하는 제 2 박막 트랜지스터를 포함하는, 디스플레이용 인버터 회로. - 제 4 항에 있어서,
상기 제 2 박막 트랜지스터는 상기 제 1 박막 트랜지스터보다 큰 채널 크기를 갖는, 디스플레이용 인버터 회로. - 제 4 항에 있어서,
상기 전압 출력부는,
상기 내부 노드의 전압에 따라 턴-온되어 상기 제 2 고전위 전압 라인을 상기 출력 노드에 연결하는 제 3 박막 트랜지스터; 및
상기 입력 신호에 따라 턴-온되어 상기 제 2 저전위 전압 라인을 상기 출력 노드에 연결하는 제 4 박막 트랜지스터를 포함하는, 디스플레이용 인버터 회로. - 제 4 항에 있어서,
상기 제 2 전압 공급부는,
상기 입력 신호에 따라 턴-온되어 상기 내부 노드를 중간 노드에 연결하는 제 2-1 박막 트랜지스터;
상기 입력 신호에 따라 턴-온되어 상기 중간 노드를 상기 제 1 저전위 전압 라인에 연결하는 제 2-2 박막 트랜지스터; 및
상기 내부 노드의 전압에 따라 턴-온되어 상기 제 2 고전위 전압 라인을 상기 중간 노드에 연결하는 제 2-3 박막 트랜지스터를 포함하는, 디스플레이용 인버터 회로. - 제 7 항에 있어서,
상기 전압 출력부는,
상기 내부 노드의 전압에 따라 턴-온되어 상기 제 2 고전위 전압 라인을 상기 출력 노드에 연결하는 제 3 박막 트랜지스터; 및
상기 입력 신호에 따라 턴-온되어 상기 제 2 저전위 전압 라인을 상기 출력 노드에 연결하는 제 4 박막 트랜지스터를 포함하는, 디스플레이용 인버터 회로. - 게이트 스타트 신호에 의해 구동 개시되고, 게이트 신호를 정해진 순서로 출력하는 게이트 신호 생성부를 갖는 복수의 스테이지를 포함하며,
상기 게이트 신호 생성부는,
제 1 노드의 전압에 따라 게이트 클럭 신호 라인에 공급되는 게이트 클럭 신호를 게이트 출력 노드를 통해서 상기 게이트 신호로 출력하고, 캐리 클럭 신호 라인에 공급되는 캐리 클럭 신호를 캐리 출력 노드를 통해서 출력하는 출력 회로;
상기 게이트 스타트 신호를 기반으로 상기 제 1 노드의 전압을 제어하는 제 1 노드 제어 회로; 및
상기 제 1 노드의 전압을 기반으로 상기 제 2 노드의 전압을 제어하기 위한 제 1 항 내지 제 6 항 중 어느 한 항에 따른 디스플레이용 인버터 회로를 갖는 제 2 노드 제어 회로를 포함하며,
상기 제 1 노드의 전압은 상기 디스플레이용 인버터의 입력 신호로 사용되는, 쉬프트 레지스터. - 제 9 항에 있어서,
상기 복수의 스테이지 각각은 상기 게이트 신호 생성부로부터 출력되는 캐리 클럭 신호에 응답하여 발광 제어 신호를 출력하는 발광 제어 신호 생성부를 더 포함하며,
상기 발광 제어 신호 생성부는 제 1 항 내지 제 3 항, 제 7 항 및 제 8 항 중 어느 한 항에 따른 디스플레이용 인버터 회로를 갖는, 쉬프트 레지스터. - 복수의 게이트 라인과 복수의 데이터 라인을 포함하는 디스플레이 패널;
입력되는 화소 데이터를 데이터 신호를 변환하여 상기 복수의 데이터 라인에 공급하는 데이터 구동 회로; 및
상기 복수의 게이트 라인 각각에 게이트 신호를 공급하는 게이트 구동 회로를 포함하며,
상기 게이트 구동 회로는 제 9 항에 따른 쉬프트 레지스터를 포함하는, 디스플레이 장치. - 복수의 게이트 라인과 복수의 데이터 라인 및 복수의 발광 제어 라인을 포함하는 디스플레이 패널;
입력되는 화소 데이터를 데이터 신호를 변환하여 상기 복수의 데이터 라인에 공급하는 데이터 구동 회로; 및
상기 복수의 게이트 라인 각각에 게이트 신호를 공급하고 상기 복수의 발광 제어 라인에 발광 제어 신호를 공급하는 게이트 구동 회로를 포함하며,
상기 게이트 구동 회로는 제 10 항에 따른 쉬프트 레지스터를 포함하는, 디스플레이 장치. - 복수의 게이트 라인과 복수의 데이터 라인 및 복수의 발광 제어 라인을 포함하는 디스플레이 패널;
입력되는 화소 데이터를 데이터 신호를 변환하여 상기 복수의 데이터 라인에 공급하는 데이터 구동 회로;
상기 복수의 게이트 라인 각각에 게이트 신호를 공급하는 게이트 구동 회로; 및
상기 복수의 발광 제어 라인에 발광 제어 신호를 공급하는 발광 구동 회로를 포함하며,
상기 발광 구동 회로는 제 1 항 내지 제 3 항, 제 7 항 및 제 8 항 중 어느 한 항에 따른 디스플레이용 인버터 회로를 갖는, 디스플레이 장치.
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