WO2020032342A1 - 표시 장치 - Google Patents

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WO2020032342A1
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active pattern
transistor
thin film
film transistor
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차명근
최상건
신지영
이용수
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a display device. More specifically, the present invention relates to an organic light emitting display device including a plurality of transistors.
  • the organic light emitting diode display is attracting attention as a next generation display because of its relatively thin, light, low power consumption, and fast response speed.
  • the organic light emitting diode display may include a plurality of thin film transistors and an organic light emitting element connected to the thin film transistors.
  • the organic light emitting diode may emit light having a luminance corresponding to a voltage supplied to the organic light emitting diode through the thin film transistor.
  • One object of the present invention is to provide a display device having improved transistor characteristics.
  • the object of the present invention is not limited to these objects, and may be variously expanded within a range without departing from the spirit and scope of the present invention.
  • the display device is a substrate, an organic light emitting element disposed on the substrate, disposed between the substrate and the organic light emitting element and electrically connected to the organic light emitting element.
  • a pixel circuit coupled and including a first transistor and a second transistor, a first metal layer disposed between the substrate and the pixel circuit and overlapping the first transistor and supplied with a first voltage, and between the substrate and the pixel circuit It may include a second metal layer disposed in and overlapping the second transistor and supplied with a second voltage different from the first voltage.
  • the polarity of the first voltage and the polarity of the second voltage may be different from each other.
  • the driving range of the first transistor and the driving range of the second transistor may be different from each other.
  • the first voltage may have a negative polarity
  • the second voltage may have a positive polarity
  • the first voltage may be about ⁇ 3V to about ⁇ 5V.
  • the second voltage may be about + 4V to about + 6V.
  • the first transistor may include a first active pattern disposed on the substrate and including a first channel, and a first gate electrode disposed on the first active pattern. It may overlap with the first channel.
  • the second transistor connects between the first active pattern and the first gate electrode and includes a second active pattern including a second channel and a second gate electrode disposed on the second active pattern.
  • the second metal layer may overlap the second channel.
  • the pixel circuit may further include a third transistor including a third active pattern connected to the first active pattern and a third gate electrode disposed on the third active pattern.
  • the metal layer may overlap the third channel.
  • a driving range of the first transistor may be wider than a driving range of the second transistor.
  • the first metal layer may be connected to a connection line outside the pixel circuit.
  • the second metal layer may be connected to a connection line outside the pixel circuit or to a driving voltage line crossing the pixel circuit.
  • each of the first transistor and the second transistor may be a PMOS transistor.
  • a display device includes a substrate including a display area and a peripheral area, a plurality of organic light emitting elements disposed on the display area of the substrate, and the substrate.
  • a plurality of pixel circuits disposed between the plurality of organic light emitting elements, each of which is electrically connected to the plurality of organic light emitting elements, and includes a first transistor and a second transistor, respectively, the substrate and the plurality of pixel circuits.
  • a plurality of first metal lines disposed between and overlapping the first transistor of each of the plurality of pixel circuits and supplied with a first voltage, and disposed between the substrate and the plurality of pixel circuits;
  • a plurality of second metal wires overlapping the second transistor of each of the circuits and supplied with a second voltage different from the first voltage; Can be.
  • the display device may further include a plurality of driving voltage lines extending along a first direction and supplying driving voltages to the plurality of organic light emitting diodes.
  • the plurality of first metal wires and the plurality of second metal wires may extend in a second direction crossing the first direction.
  • the display device may further include a first connection line extending along the first direction and connected to the plurality of first metal lines.
  • the first connection line may receive the first voltage through a first pad disposed on the peripheral area of the substrate.
  • the plurality of second metal lines may be connected to the plurality of driving voltage lines, respectively, and the plurality of second metal lines may be supplied with the second voltage through the plurality of driving voltage lines, respectively.
  • the display device may further include a second connection line extending in the first direction and connected to the plurality of second metal lines.
  • the second connection line may receive the second voltage through a second pad disposed on the peripheral area of the substrate.
  • the polarity of the first voltage and the polarity of the second voltage may be different from each other.
  • the driving range of the first transistor and the driving range of the second transistor may be different from each other.
  • the display device As the first voltage supplied to the first metal layer overlapping the first transistor and the second voltage supplied to the second metal layer overlapping the second transistor are different from each other, the driving range of the first transistor and the driving range of the second transistor are different from each other, and the characteristics of the first transistor and the second transistor can be improved.
  • FIG. 1 is a plan view schematically illustrating a display device according to an exemplary embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating one pixel of a display device according to an exemplary embodiment of the present invention.
  • FIG. 3 is a layout view illustrating one pixel of FIG. 2.
  • FIG. 4 is a cross-sectional view of the display device of FIG. 3 taken along line II ′.
  • 5 is a graph showing a change in the s-factor of the thin film transistor according to the voltage applied to the metal line.
  • FIG. 6 is a graph illustrating a change in a driving range of a first thin film transistor according to a first voltage applied to a first metal line.
  • FIG. 7 is a graph illustrating a change in a driving range of a third thin film transistor according to a second voltage applied to a second metal line.
  • FIG. 8 is a circuit diagram illustrating one pixel of a display device according to another exemplary embodiment of the present invention.
  • FIG. 9 is a layout view illustrating one pixel of FIG. 8.
  • FIG. 10 is a cross-sectional view of the display device of FIG. 9 taken along line II-II '.
  • FIG. 10 is a cross-sectional view of the display device of FIG. 9 taken along line II-II '.
  • the pixel may mean a minimum unit for displaying an image.
  • a display device may include a substrate SUB, a plurality of pixels PX, a plurality of data lines DL, a plurality of gate lines GL, and a plurality of light emission controls.
  • the first metal wires ML1, the second metal wires ML2, the first connection line CL1, and the second connection line CL2 may be included.
  • the substrate SUB may include a display area DA displaying an image and a peripheral area PA neighboring the display area DA.
  • a display area DA displaying an image
  • a peripheral area PA neighboring the display area DA.
  • pixels PX, data lines DL, gate lines GL, emission control lines EML, and driving voltage lines PL may be disposed.
  • the pixels PX may be located in the display area DA on the substrate SUB. Each of the pixels PX may be connected to each of the data lines DL, the driving voltage lines PL, the gate lines GL, and the emission control lines EML. Each of the pixels PX includes an organic light emitting diode that emits light at a luminance corresponding to a driving current corresponding to a signal supplied from the data lines DL switched by the gate lines GL, and a driving current flowing through the organic light emitting diode. It may include a pixel circuit including a plurality of thin film transistors and one or more capacitors for controlling.
  • a plurality of pixel circuits including a plurality of organic light emitting diodes and a plurality of thin film transistors connected to each of the plurality of organic light emitting diodes may be positioned in the display area DA on the substrate SUB.
  • the pixel circuit may be positioned between the substrate SUB and the organic light emitting element.
  • the data lines DL may be electrically connected to the data driver DD to extend along the first direction DR1.
  • Each of the data lines DL may be connected to each of the pixels PX.
  • the gate lines GL may extend in the second direction DR2 connected to the gate driver GD and intersect the first direction DR1.
  • Each of the gate lines GL may be connected to each of the pixels PX and may include a first scan line, a second scan line, a third scan line, and an initialization voltage line. The first scan line, the second scan line, the third scan line and the initialization voltage line will be described later.
  • the emission control lines EML may be connected to the emission control driver ED to extend along the second direction DR2 in parallel with the gate lines GL. Each of the emission control lines EML may be connected to each of the pixels PX.
  • the driving voltage lines PL may be connected to the driving voltage supply line PSL to extend along the first direction DR1 in parallel with the data lines DL.
  • Each of the driving voltage lines PL may be connected to each of the pixels PX.
  • the peripheral area PA may be located outside the display area DA.
  • the peripheral area PA may surround the edge of the display area DA.
  • the peripheral area PA is an area where the pixels PX are not disposed and may not provide an image.
  • the gate driver GD, the emission control driver ED, the pad part PP, the driving voltage supply line PSL, and the common voltage supply line CSL may be disposed in the peripheral area PA.
  • the gate driver GD is disposed in the peripheral area PA on the substrate SUB, and generates and transmits a gate signal to each pixel PX through the gate lines GL.
  • the gate driver GD may be disposed on the left side or the right side of the display area DA, but the present invention is not limited thereto.
  • two gate drivers may be disposed on the left side and the right side, respectively.
  • the emission control driver ED is disposed in the peripheral area PA on the substrate SUB, and generates and transmits an emission control signal to each pixel PX through the emission control lines EML.
  • the emission control driver ED may be disposed on the left or right side of the display area DA, but the present invention is not limited thereto.
  • two light emission control drivers may be disposed on the left side and the right side, respectively.
  • the pad part PP is disposed at one end of the substrate SUB and may include a plurality of pads PDD, PDP, PD1, PD2, PDG, PDE, and PDC.
  • the pad part PP may be exposed without being covered by the insulating layer and electrically connected to the flexible printed circuit board FPCB.
  • the flexible printed circuit board FPCB may electrically connect the control unit CTL and the pad unit PP.
  • the signal or voltage transferred from the controller CTL may move through the wires DL, PSL, CL1, CL2, and CSL connected to the pad part PP.
  • the control unit CTL receives a vertical synchronizing signal, a horizontal synchronizing signal, and a clock signal to generate a control signal for controlling the driving of the gate driver GD and the emission control driver ED, and the generated signal is a flexible printed circuit.
  • the pads PDG and PDE and the wires connected to the substrate FPCB may be transferred to the gate driver GD and the emission control driver ED, respectively.
  • the gate signal of the gate driver GD is provided to each pixel PX through the gate line GL, and the emission control signal of the emission control driver ED is applied to each pixel PX through the emission control line EML. Can be provided.
  • control unit CTL is connected to the driving voltage supply line PSL and the common voltage supply line CSL through the pads PDP and PDC connected to the flexible printed circuit board FPCB, respectively.
  • ELVSS The driving voltage ELVDD may be provided to each pixel PX through the driving voltage line PL, and the common voltage ELVSS may be provided to the opposite electrode of the pixel PX.
  • the data driver DD may be disposed on the flexible printed circuit board FPCB.
  • the data driver DD may provide a data signal to each pixel PX.
  • the data signal of the data driver DD may be provided to each pixel PX through a pad PDD, a wire connected to the pad PDD, and a data line DL connected to the wire.
  • 1 illustrates a structure in which the data driver DD is disposed on the flexible printed circuit board FPCB, but the present invention is not limited thereto.
  • the data driver DD may be disposed in the peripheral area PA on the substrate SUB.
  • the driving voltage supply line PSL may be disposed in the peripheral area PA on the substrate SUB.
  • the driving voltage supply line PSL may be disposed between the pad portion PP and the display area DA.
  • the driving voltage ELVDD provided through the driving voltage supply line PSL connected to the pad PDP may be provided to each pixel PX through the driving voltage line PL.
  • the common voltage supply line CSL is disposed in the peripheral area PA on the substrate SUB and may provide a common voltage ELVSS to an opposite electrode (eg, a cathode) of the organic light emitting diode of the pixel PX.
  • the common voltage supply line CSL may extend along an edge of the substrate SUB except for the pad part PP in a loop shape having one side open.
  • the first metal lines ML1 and the second metal lines ML2 may extend along the second direction DR2 in parallel with the gate lines GL. Each of the first metal lines ML1 and the second metal lines ML2 may pass through each pixel PX. For example, each first metal line ML1 and each second metal line ML2 may penetrate the pixels PX positioned in each pixel row.
  • the first connection line CL1 and the second connection line CL2 may be disposed in the peripheral area PA on the substrate SUB.
  • the first connection line CL1 and the second connection line CL2 may extend along the first direction DR1 in parallel with the data lines DL.
  • the first connection line CL1 may connect between the first metal lines ML1 and the first pad PD1 positioned in the pad part PP.
  • the first connection line CL1 is connected to the flexible printed circuit board FPCB through the first pad PD1, and the first voltage generated from the control unit CTL is connected to the flexible printed circuit board FPCB.
  • the first pads PD1 and the first connection line CL1 may be transmitted to the first metal lines ML1.
  • the second connection line CL2 may connect between the second metal wires ML2 and the second pad PD2 positioned in the pad part PP.
  • the second connection line CL2 is connected to the flexible printed circuit board FPCB through the second pad PD2 and has a second voltage different from the first voltage generated from the control unit CTL. It may be transmitted to the second metal lines ML2 through the second pad PD2 and the second connection line CL2 connected to the FPCB.
  • FIG. 2 is a circuit diagram illustrating one pixel of a display device according to an exemplary embodiment of the present invention.
  • FIG. 2 may represent an example of one pixel of the display device of FIG. 1.
  • one pixel PX of the display device may include a pixel circuit PC and an organic light emitting diode OLED connected to the pixel circuit PC.
  • the pixel circuit PC may include a plurality of thin film transistors T1, T2, T3, T4, T5, T6, and T7 and a capacitor Cst.
  • the thin film transistors T1, T2, T3, T4, T5, T6, and T7 have a first scan line Sn, a second scan line Sn-1, a third scan line Sn-2, and a light emission control line.
  • the EML, the initialization voltage line Vint, the data line DL, and the driving voltage line PL may be selectively connected to each other.
  • the first metal line ML1 passes through at least one of the thin film transistors T1, T2, T3, T4, T5, T6, and T7 included in the pixel circuit PC, and at least one other thin film transistor.
  • the second metal wire ML2 may pass through.
  • the first metal line ML1 may overlap the active pattern of the at least one thin film transistor, and the second metal line ML2 may overlap the active pattern of the at least one other thin film transistor.
  • the first scan line Sn, the second scan line Sn-1, the third scan line Sn-2, and the initialization voltage line Vint may be included in the above-described gate line GL.
  • Each of the PLs may comprise the same or different materials and may be located on the same or different layers on the substrate SUB.
  • the thin film transistors T1, T2, T3, T4, T5, T6, and T7 may include a first thin film transistor T1, a second thin film transistor T2, a third thin film transistor T3, and a fourth thin film transistor T4. And a fifth thin film transistor T5, a sixth thin film transistor T6, and a seventh thin film transistor T7.
  • the first gate electrode G1 of the first thin film transistor T1 includes a third drain electrode D3 of the third thin film transistor T3, a fourth drain electrode D4 of the fourth thin film transistor T4, and a capacitor ( Cst) may be connected to one electrode.
  • the first source electrode S1 of the first thin film transistor T1 is connected to the second drain electrode D2 of the second thin film transistor T2 and the fifth drain electrode D5 of the fifth thin film transistor T5.
  • the first drain electrode D1 may be connected to the third source electrode S3 of the third thin film transistor T3 and the sixth source electrode S6 of the sixth thin film transistor T6.
  • the first thin film transistor T1 may be a driving thin film transistor that controls a magnitude of a current passing through the organic light emitting diode OLED.
  • the first metal line ML1 passes through the first thin film transistor T1, and specifically, the first metal line ML1 may cross the pixel circuit PC and overlap the active pattern of the first thin film transistor T1. .
  • the second gate electrode G2 of the second thin film transistor T2 may be connected to the first scan line Sn.
  • the second source electrode S2 of the second thin film transistor T2 is connected to the data line DL, and the second drain electrode D2 is connected to the first source electrode S1 of the first thin film transistor T1.
  • the second thin film transistor T2 may be a switching thin film transistor that turns on or turns off the first thin film transistor T1, which is a driving thin film transistor.
  • the third gate electrode G3 of the third thin film transistor T3 may be connected to the first scan line Sn.
  • the third source electrode S3 of the third thin film transistor T3 is connected to the first drain electrode D1 of the first thin film transistor T1, and the third drain electrode D3 is connected to the first thin film transistor T1. It may be connected to the first gate electrode G1 of.
  • the third thin film transistor T3 may be a compensation thin film transistor connecting the first drain electrode D1 and the first gate electrode G1 of the first thin film transistor T1, which is a driving thin film transistor.
  • the second metal line ML2 passes through the third thin film transistor T3, and specifically, the second metal line ML2 may cross the pixel circuit PC and overlap the active pattern of the third thin film transistor T3. .
  • the fourth gate electrode G4 of the fourth thin film transistor T4 may be connected to the second scan line Sn-1.
  • the fourth source electrode S4 of the fourth thin film transistor T4 is connected to the initialization voltage line Vint, and the fourth drain electrode D4 is connected to the first gate electrode G1 of the first thin film transistor T1.
  • the fourth thin film transistor T4 may be an initialization thin film transistor that initializes the first gate electrode G1 of the first thin film transistor T1, which is a driving thin film transistor.
  • the fifth gate electrode G5 of the fifth thin film transistor T5 may be connected to the emission control line EML.
  • the fifth source electrode S5 of the fifth thin film transistor T5 is connected to the driving voltage line PL, and the fifth drain electrode D5 is connected to the first source electrode S1 of the first thin film transistor T1. Can be.
  • the sixth gate electrode G6 of the sixth thin film transistor T6 may be connected to the emission control line EML.
  • the sixth source electrode S6 of the sixth thin film transistor T6 is connected to the first drain electrode D1 of the first thin film transistor T1, and the sixth drain electrode D6 is connected to the organic light emitting diode OLED. Can be connected.
  • the first thin film transistor T1 may be electrically connected to the organic light emitting diode OLED through the sixth thin film transistor T6.
  • the fifth thin film transistor T5 and the sixth thin film transistor T6 electrically connect the first thin film transistor T1, which is a driving thin film transistor, to the driving voltage line PL and the organic light emitting diode OLED, respectively. Can be.
  • the seventh gate electrode G7 of the seventh thin film transistor T7 may be connected to the third scan line Sn-2.
  • the seventh source electrode S7 of the seventh thin film transistor T7 is connected to the organic light emitting diode OLED, and the seventh drain electrode D7 is connected to the fourth source electrode S4 of the fourth thin film transistor T4. Can be connected.
  • the thin film transistors T1, T2, T3, T4, T5, T6, and T7 may all be the same kind of transistors.
  • the thin film transistors T1, T2, T3, T4, T5, T6, and T7 may all be PMOS transistors.
  • the present invention is not limited thereto, and in another embodiment, the thin film transistors T1, T2, T3, T4, T5, T6, and T7 may all be NMOS transistors.
  • the capacitor Cst is connected to one electrode connected to the first gate electrode G1 of the first thin film transistor T1 and the third drain electrode D3 of the third thin film transistor T3 and the driving voltage line PL. It may include another electrode.
  • the organic light emitting diode OLED may include a first electrode, a second electrode positioned on the first electrode, and an organic light emitting layer positioned between the first electrode and the second electrode.
  • the first electrode of the organic light emitting diode OLED is connected to the seventh source electrode S7 of the seventh thin film transistor T7 and the sixth drain electrode D6 of the sixth thin film transistor T6.
  • the electrode may be connected to the common voltage supply line CSL to which the common voltage ELVSS is supplied.
  • Insulating layers are positioned between components positioned in different layers to be described below, and each of the insulating layers may be an inorganic insulating layer or an organic insulating layer including silicon nitride, silicon oxide, or the like. In addition, the insulating layers may be formed in a single layer or a plurality of layers.
  • FIG. 3 is a layout view illustrating one pixel of FIG. 2.
  • 4 is a cross-sectional view of the display device of FIG. 3 taken along line II ′.
  • one pixel of the display device may include a first scan line Sn, a second scan line Sn-1, and a third scan line Sn-2.
  • the first thin film transistor T1, the second thin film transistor T2, and the third thin film are selectively connected to the emission control line EML, the data line DL, the driving voltage line PL, and the initialization voltage line Vint, respectively.
  • a transistor T3, a fourth thin film transistor T4, a fifth thin film transistor T5, a sixth thin film transistor T6, a seventh thin film transistor T7, a capacitor Cst, and a gate bridge GB are included.
  • a pixel circuit, and an organic light emitting diode (OLED) connected to the pixel circuit.
  • the first metal line ML1 and the second metal line ML2 may cross the pixel circuit and extend, for example, along the second direction DR2.
  • the first metal line ML1 overlaps the first active pattern A1 of the first thin film transistor T1
  • the second metal line ML2 overlaps the third active pattern A3 of the third thin film transistor T3. can do.
  • the substrate SUB may be an insulating substrate including glass, polymer, stainless steel, or the like.
  • the substrate SUB may include a first plastic layer PL1, a first barrier layer BL1, a second plastic layer PL2, and a second barrier layer BL2 that are sequentially stacked. have.
  • the first and second plastic layers PL1 and PL2 may be made of polyimide (PI), polyethylene naphthalate (PEN), polyethylene terephthalate (PET), polyarylate ( polyarylate (PAR), polycarbonate (PC), polyetherimide (PEI), polyethersulfone (polyethersulfone (PS)) and the like, including plastics, and the first and second barrier layers BL1 and BL2 Silver may include a silicon compound such as amorphous silicon (a-Si), silicon oxide (SiOx), silicon nitride (SiNx), or the like.
  • a-Si amorphous silicon
  • SiOx silicon oxide
  • SiNx silicon nitride
  • the first thin film transistor T1 is positioned on the substrate SUB and may include a first active pattern A1 and a first gate electrode G1.
  • the first active pattern A1 may include a first source electrode S1, a first channel C1, and a first drain electrode D1.
  • the first source electrode S1 is connected to the second drain electrode D2 of the second thin film transistor T2 and the fifth drain electrode D5 of the fifth thin film transistor T5, and the first drain electrode D1. May be connected to the third source electrode S3 of the third thin film transistor T3 and the sixth source electrode S6 of the sixth thin film transistor T6.
  • the first active pattern A1 may be formed of polysilicon or an oxide semiconductor.
  • Oxide semiconductors include titanium (Ti), hafnium (Hf), zirconium (Zr), aluminum (Al), tantalum (Ta), germanium (Ge), zinc (Zn), gallium (Ga), tin (Sn), or indium ( Zinc oxide (ZnO), indium-gallium-zinc oxide (In-Ga-Zn-O), indium-zinc oxide (Zn-In-O), and zinc based oxides thereof and / or composite oxides thereof.
  • Tin oxide Zinc oxide (In-Sn-O) Indium-gallium oxide (In-Ga-O), Indium-tin oxide (In-Sn-O), Indium-zirconium oxide (In-Zr-O), Indium-zirconium- Zinc oxide (In-Zr-Zn-O), Indium zirconium-tin oxide (In-Zr-Sn-O), Indium zirconium-gallium oxide (In-Zr-Ga-O), Indium aluminum oxide (In -Al-O), indium-zinc-aluminum oxide (In-Zn-Al-O), indium-tin-aluminum oxide (In-Sn-Al-O), indium-aluminum-gallium oxide (In-Al-Ga -O), indium-tantalum oxide (In-Ta-O), indium-tantalum-zinc oxide (In-Ta-Zn-O), indium-tantalum-tin oxide (In-T
  • the first channel C1 of the first active pattern A1 may be channel doped with N-type impurities or P-type impurities, and each of the first source electrode S1 and the first drain electrode D1 may have a first channel ( It may be doped with a doping impurity of a type opposite to the doping impurity doped in the first channel C1 spaced apart with the C1) therebetween.
  • the first gate electrode G1 is positioned on the first channel C1 of the first active pattern A1 and may have an island shape.
  • the first gate electrode G1 is the fourth drain electrode D4 of the fourth thin film transistor T4 and the third drain electrode D3 of the third thin film transistor T3 by the gate bridge GB passing through the contact hole. ) Can be connected.
  • the first gate electrode G1 overlaps the capacitor electrode CE and may function as a gate electrode of the first thin film transistor T1 and also function as one electrode of the capacitor Cst. In other words, the first gate electrode G1 may form a capacitor Cst together with the capacitor electrode CE.
  • a first metal line (first metal layer) ML1 may be positioned between the first active pattern A1 and the substrate SUB.
  • the first metal line ML1 and the first metal layer ML1 have the same meaning.
  • the first channel C1 of the first active pattern A1 may overlap the first metal layer ML1, and is supplied to the first metal layer ML1 by supplying a first voltage to the first metal layer ML1. Since a charge such as electrons or holes is accumulated in the first channel C1 of the first active pattern A1 according to the polarity of the first voltage, the threshold voltage of the first thin film transistor T1 may be adjusted. That is, the threshold voltage of the first thin film transistor T1 may be lowered or increased by using the first metal layer ML1, and the threshold voltage of the first thin film transistor T1 is adjusted to drive the first thin film transistor T1. You can change the driving range.
  • the second thin film transistor T2 is positioned on the substrate SUB and may include a second active pattern A2 and a second gate electrode G2.
  • the second active pattern A2 may include a second source electrode S2, a second channel C2, and a second drain electrode D2.
  • the second source electrode S2 may be connected to the data line DL through a contact hole, and the second drain electrode D2 may be connected to the first source electrode S1 of the first thin film transistor T1.
  • the second channel C2, which is a channel region of the second active pattern A2 overlapping the second gate electrode G2, may be located between the second source electrode S2 and the second drain electrode D2.
  • the second active pattern A2 may be connected to the first active pattern A1.
  • the second channel C2 of the second active pattern A2 may be channel doped with N-type impurities or P-type impurities, and each of the second source electrode S2 and the second drain electrode D2 may have a second channel ( A doping impurity of a type opposite to that of the doping impurity doped in the second channel C2 by being spaced apart with the C2) therebetween may be doped.
  • the second active pattern A2 is disposed on the same layer as the first active pattern A1, is formed of the same material as the first active pattern A1, and may be integrally formed with the first active pattern A1.
  • the second gate electrode G2 is positioned on the second channel C2 of the second active pattern A2 and may be integrally formed with the first scan line Sn.
  • the second metal line ML2 is not disposed between the second active pattern A2 and the substrate SUB, and the second channel C2 of the second active pattern A2 is formed of the second metal line ( Non-overlapping with ML2).
  • the second metal line ML2 is positioned between the second active pattern A2 and the substrate SUB, and the second channel of the second active pattern A2 is formed. C2) may overlap with the second metal wire ML2.
  • the third thin film transistor T3 is positioned on the substrate SUB and may include a third active pattern A3 and a third gate electrode G3.
  • the third active pattern A3 may include a third source electrode S3, a third channel C3, and a third drain electrode D3.
  • the third source electrode S3 is connected to the first drain electrode D1, and the third drain electrode D3 is the first gate of the first thin film transistor T1 by the gate bridge GB passing through the contact hole. It may be connected to the electrode G1.
  • the third channel C3, which is a channel region of the third active pattern A3 overlapping the third gate electrode G3, may be located between the third source electrode S3 and the third drain electrode D3.
  • the third active pattern A3 may connect between the first active pattern A1 and the first gate electrode G1.
  • the third channel C3 of the third active pattern A3 may be channel doped with N-type impurities or P-type impurities, and each of the third source electrode S3 and the third drain electrode D3 may have a third channel ( Doping impurities of a type opposite to that of the doping impurities doped in the third channel C3, spaced apart from each other, may be doped.
  • the third active pattern A3 is positioned on the same layer as the first active pattern A1 and the second active pattern A2, and is formed of the same material as the first active pattern A1 and the second active pattern A2.
  • the first active pattern A1 and the second active pattern A2 may be integrally formed.
  • the third gate electrode G3 is positioned on the third channel C3 of the third active pattern A3 and may be integrally formed with the first scan line Sn.
  • the third gate electrode G3 may be formed as a dual gate electrode.
  • a second metal line (second metal layer) ML2 may be positioned between the third active pattern A3 and the substrate SUB.
  • the second metal line ML2 and the second metal layer ML2 are used in the same sense.
  • the third channel C3 of the third active pattern A3 overlaps the second metal layer ML2 and is supplied to the second metal layer ML2 by supplying a second voltage to the second metal layer ML2. Since charges such as electrons or holes are accumulated in the third channel C3 of the third active pattern A3 according to the polarity of the second voltage, the threshold voltage of the third thin film transistor T3 may be adjusted.
  • the threshold voltage of the third thin film transistor T3 may be lowered or increased by using the second metal layer ML2, and the threshold voltage of the third thin film transistor T3 is adjusted to drive the third thin film transistor T3. You can change the range.
  • the second voltage may be different from the first voltage.
  • the fourth thin film transistor T4 is positioned on the substrate SUB and may include a fourth active pattern A4 and a fourth gate electrode G4.
  • the fourth active pattern A4 may include a fourth source electrode S4, a fourth channel C4, and a fourth drain electrode D4.
  • the fourth source electrode S4 is connected to the initialization voltage line Vint through the contact hole, and the fourth drain electrode D4 is formed of the first thin film transistor T1 by the gate bridge GB passing through the contact hole. It may be connected to one gate electrode G1.
  • the fourth channel C4, which is a channel region of the fourth active pattern A4 overlapping the fourth gate electrode G4, may be located between the fourth source electrode S4 and the fourth drain electrode D4.
  • the fourth active pattern A4 may be connected between the initialization voltage line Vint and the first gate electrode G1 and may be connected to the third active pattern A3 and the first gate electrode G1.
  • the fourth channel C4 of the fourth active pattern A4 may be channel doped with N-type impurities or P-type impurities, and each of the fourth source electrode S4 and the fourth drain electrode D4 may have a fourth channel ( The doping impurities of the opposite type to the doping impurities doped in the fourth channel C4 spaced apart from each other with C4) therebetween may be doped.
  • the fourth active pattern A4 is positioned on the same layer as the first active pattern A1, the second active pattern A2, and the third active pattern A3, and the first active pattern A1 and the second active pattern A It may be formed of the same material as A2 and the third active pattern A3, and may be integrally formed with the first active pattern A1, the second active pattern A2, and the third active pattern A3.
  • the fourth gate electrode G4 is positioned on the fourth channel C4 of the fourth active pattern A4 and may be integrally formed with the second scan line Sn-1.
  • the fourth gate electrode G4 may be formed as a dual gate electrode.
  • the fifth thin film transistor T5 is positioned on the substrate SUB and may include a fifth active pattern A5 and a fifth gate electrode G5.
  • the fifth active pattern A5 may include a fifth source electrode S5, a fifth channel C5, and a fifth drain electrode D5.
  • the fifth source electrode S5 may be connected to the driving voltage line PL through the contact hole, and the fifth drain electrode D5 may be connected to the first source electrode S1 of the first thin film transistor T1.
  • the fifth channel C5, which is a channel region of the fifth active pattern A5 overlapping the fifth gate electrode G5, may be located between the fifth source electrode S5 and the fifth drain electrode D5.
  • the fifth active pattern A5 may connect between the driving voltage line PL and the first active pattern A1.
  • the fifth channel C5 of the fifth active pattern A5 may be channel doped with N-type impurities or P-type impurities, and each of the fifth source electrode S5 and the fifth drain electrode D5 may have a fifth channel ( Doping impurities of a type opposite to that of the doping impurities doped in the fifth channel C5 and spaced apart from each other may be doped.
  • the fifth active pattern A5 is positioned on the same layer as the first active pattern A1, the second active pattern A2, the third active pattern A3, and the fourth active pattern A4.
  • the second active pattern A2, the third active pattern A3, and the fourth active pattern A4 are formed of the same material, and the first active pattern A1, the second active pattern A2, and the first It may be integrally formed with the third active pattern A3 and the fourth active pattern A4.
  • the fifth gate electrode G5 is positioned on the fifth channel C5 of the fifth active pattern A5 and may be integrally formed with the emission control line EML.
  • the sixth thin film transistor T6 is positioned on the substrate SUB and may include a sixth active pattern A6 and a sixth gate electrode G6.
  • the sixth active pattern A6 may include a sixth source electrode S6, a sixth channel C6, and a sixth drain electrode D6.
  • the sixth source electrode S6 is connected to the first drain electrode D1 of the first thin film transistor T1, and the sixth drain electrode D6 is connected to the first electrode of the organic light emitting diode OLED through the contact hole. May be connected to E1).
  • the sixth channel C6, which is a channel region of the sixth active pattern A6 overlapping the sixth gate electrode G6, may be located between the sixth source electrode S6 and the sixth drain electrode D6.
  • the sixth active pattern A6 may connect between the first active pattern A1 and the first electrode E1 of the organic light emitting diode OLED.
  • the sixth channel C6 of the sixth active pattern A6 may be channel doped with N-type impurities or P-type impurities, and each of the sixth source electrode S6 and the sixth drain electrode D6 may have a sixth channel ( It may be doped with a doping impurity opposite to the doped impurity doped in the sixth channel C6 spaced apart with the C6) therebetween.
  • the sixth active pattern A6 is the same layer as the first active pattern A1, the second active pattern A2, the third active pattern A3, the fourth active pattern A4, and the fifth active pattern A5. And formed of the same material as the first active pattern A1, the second active pattern A2, the third active pattern A3, the fourth active pattern A4, and the fifth active pattern A5.
  • the first active pattern A1, the second active pattern A2, the third active pattern A3, the fourth active pattern A4, and the fifth active pattern A5 may be integrally formed.
  • the sixth gate electrode G6 is positioned on the sixth channel C6 of the sixth active pattern A6 and may be integrally formed with the emission control line EML.
  • the seventh thin film transistor T7 is positioned on the substrate SUB and may include a seventh active pattern A7 and a seventh gate electrode G7.
  • the seventh active pattern A7 may include a seventh source electrode S7, a seventh channel C7, and a seventh drain electrode D7.
  • the seventh source electrode S7 is connected to the first electrode of the organic light emitting diode of another pixel not illustrated in FIG. 3 (for example, another pixel positioned below one pixel illustrated in FIG. 3).
  • the drain electrode D7 may be connected to the fourth source electrode S4 of the fourth thin film transistor T4.
  • the seventh channel C7 which is a channel region of the seventh active pattern A7 overlapping the seventh gate electrode G7, may be located between the seventh source electrode S7 and the seventh drain electrode D7.
  • the seventh active pattern A7 may connect between the first electrode and the fourth active pattern A4 of the organic light emitting diode.
  • the seventh channel C7 of the seventh active pattern A7 may be channel doped with N-type impurities or P-type impurities, and each of the seventh source electrode S7 and the seventh drain electrode D7 may have a seventh channel ( It may be doped with a doping impurity opposite to the doped impurity doped in the seventh channel C7 spaced apart from each other with the C7) therebetween.
  • the seventh active pattern A7 includes the first active pattern A1, the second active pattern A2, the third active pattern A3, the fourth active pattern A4, the fifth active pattern A5, and the sixth active pattern A7. Located on the same layer as the active pattern A6, the first active pattern A1, the second active pattern A2, the third active pattern A3, the fourth active pattern A4, and the fifth active pattern A5.
  • first active pattern A1 a first active pattern A1, a second active pattern A2, a third active pattern A3, a fourth active pattern A4, and a fifth active material formed of the same material as the sixth active pattern A6.
  • the pattern A5 and the sixth active pattern A6 may be integrally formed.
  • the seventh gate electrode G7 is disposed on the seventh channel C7 of the seventh active pattern A7 and may be integrally formed with the third scan line Sn-2.
  • the first scan line Sn is positioned on the second active pattern A2 and the third active pattern A3 to cross the second active pattern A2 and the third active pattern A3 (for example, , Second direction DR2).
  • the first scan line Sn may be integrally formed with the second gate electrode G2 and the third gate electrode G3 to be connected to the second gate electrode G2 and the third gate electrode G3.
  • the second scan line Sn-1 is positioned on the fourth active pattern A4 spaced apart from the first scan line Sn, and crosses the fourth active pattern A4 (for example, the second scan line Sn1).
  • Direction DR2) The second scan line Sn-1 may be integrally formed with the fourth gate electrode G4 and connected to the fourth gate electrode G4.
  • the third scan line Sn-2 is disposed on the seventh active pattern A7 spaced apart from the second scan line Sn-1, and crosses the seventh active pattern A7 (for example, It may extend in the second direction DR2).
  • the third scan line Sn-2 may be integrally formed with the seventh gate electrode G7 and connected to the seventh gate electrode G7.
  • the emission control line EML is disposed on the fifth active pattern A5 and the sixth active pattern A6 and spaced apart from the first scan line Sn, and the fifth active pattern A5 and the sixth active pattern It may extend in a direction crossing the A6) (eg, the second direction DR2).
  • the emission control line EML may be integrally formed with the fifth gate electrode G5 and the sixth gate electrode G6, and may be connected with the fifth gate electrode G5 and the sixth gate electrode G6.
  • G2, third gate electrode G3, fourth gate electrode G4, fifth gate electrode G5, sixth gate electrode G6, and seventh gate electrode G7 are positioned on the same layer, It may be formed of the same material.
  • the first scan line Sn, the second scan line Sn-1, the third scan line Sn-2, the emission control line EML, and the first gate electrode G1, second gate electrode G2, third gate electrode G3, fourth gate electrode G4, fifth gate electrode G5, sixth gate electrode G6, and seventh gate electrode G7 Each may optionally be located in different layers and formed of different materials.
  • the capacitor Cst may include one electrode and the other electrode facing each other with the insulating layer interposed therebetween.
  • the one electrode may be a capacitor electrode CE and the other electrode may be a first gate electrode G1.
  • the capacitor electrode CE is positioned on the first gate electrode G1 and may be connected to the driving voltage line PL through a contact hole.
  • the capacitor electrode CE forms the capacitor Cst together with the first gate electrode G1, and each of the first gate electrode G1 and the capacitor electrode CE is formed of different or the same metal in different layers. Can be.
  • the capacitor electrode CE includes an opening OA overlapping a portion of the first gate electrode G1, and the gate bridge GB may be connected to the first gate electrode G1 through the opening OA. .
  • the capacitor electrode CE may overlap the first metal layer ML.
  • the data line DL may be positioned on the first scan line Sn and extend in a direction crossing the first scan line Sn (eg, the first direction DR1).
  • the data line DL may be connected to the second source electrode S2 of the second active pattern A2 through the contact hole.
  • the data line DL may extend across the first scan line Sn, the second scan line Sn-1, the third scan line Sn-2, and the emission control line EML.
  • the driving voltage line PL is spaced apart from the data line DL and positioned on the first scan line Sn to extend in a direction crossing the first scan line Sn (for example, the first direction DR1). Can be.
  • the driving voltage line PL may be connected to the fifth source electrode S5 of the fifth active pattern A5 connected to the capacitor electrode CE and the first active pattern A1 through the contact hole.
  • the driving voltage line PL may extend across the first scan line Sn, the second scan line Sn-1, the third scan line Sn-2, and the emission control line EML.
  • the gate bridge GB may be positioned on the first scan line Sn and spaced apart from the driving voltage line PL.
  • the gate bridge GB is connected to each of the third drain electrode D3 of the third active pattern A3 and the fourth drain electrode D4 of the fourth active pattern A4 through one contact hole, and the other contact hole.
  • the first gate electrode G1 may be connected to the first gate electrode G1 exposed by the opening OA of the capacitor electrode CE.
  • the data line DL, the driving voltage line PL, and the gate bridge GB may be formed on the same layer and formed of the same material. Meanwhile, in another embodiment of the present invention, each of the data line DL, the driving voltage line PL, and the gate bridge GB may be selectively positioned on different layers and formed of different materials.
  • the initialization voltage line Vint is positioned on the second scan line Sn-1 and may be connected to the fourth source electrode S4 of the fourth active pattern A4 through the contact hole.
  • the initialization voltage line Vint may be formed on the same layer as the first electrode E1 of the organic light emitting diode OLED and formed of the same material. Meanwhile, in another embodiment of the present invention, the initialization voltage line Vint may be formed on a different layer from the first electrode E1 and may be formed of a different material.
  • the organic light emitting diode OLED may include a first electrode E1, an organic emission layer OL, and a second electrode E2.
  • the first electrode E1 may be connected to the sixth drain electrode D6 of the sixth thin film transistor T6 through a contact hole.
  • the organic emission layer OL may be located between the first electrode E1 and the second electrode E2.
  • the second electrode E2 may be located on the organic light emitting layer OL.
  • At least one of the first electrode E1 and the second electrode E2 may be one of a light transmissive electrode, a light reflective electrode, and a light semitransmissive electrode, and the light emitted from the organic light emitting layer OL may be the first electrode E1.
  • the second electrode E2 may be emitted toward the electrode.
  • a capping layer covering the OLED may be disposed on the OLED, and a thin film encapsulation layer or the encapsulation substrate may be disposed on the OLED with the capping layer therebetween. Can be.
  • the first metal layer ML1 is positioned between the first active pattern A1 of the first thin film transistor T1 and the substrate SUB, and the second metal layer ML1 is the third active pattern of the third thin film transistor T3. It may be located between (A3) and the substrate (SUB).
  • the first metal layer ML1 may overlap the first channel C1 of the first active pattern A1, and the second metal layer ML2 may overlap the third channel C3 of the third active pattern A3. have.
  • the first voltage may be supplied to the first metal layer ML1, and the second voltage different from the first voltage may be supplied to the second metal layer ML2.
  • the polarity of the first voltage and the polarity of the second voltage may be different from each other.
  • the first voltage applied to the first metal layer ML1 may have a negative polarity
  • the second voltage applied to the second metal layer ML2 may have a positive polarity.
  • the first voltage may be about ⁇ 5V to about ⁇ 3V and the second voltage may be about + 4V to about + 6V.
  • the driving range of the first thin film transistor T1 and the driving range of the third thin film transistor T3 may be different from each other.
  • the driving range of the first thin film transistor T1 may be wider than the driving range of the third thin film transistor T3.
  • 5 is a graph showing a change in the s-factor of the thin film transistor according to the voltage applied to the metal line.
  • the s-factor of the thin film transistor may change according to a change in the voltage applied to the metal line.
  • the first curve L0 is a case where no voltage is applied to the metal line
  • the second curve L1 is a case where a voltage having negative polarity is applied to the metal line
  • the third curve L2 is This is the case where a voltage having a positive polarity is applied to the metal line.
  • the s-factor is a current-voltage characteristic of the thin film transistor, and means the size of the gate voltage required to increase the drain current 10 times when a gate voltage below the threshold voltage is applied.
  • the s-factor is often called the sub-threshold slope.
  • the s-factor may be proportional to the slope of a curve (hereinafter, referred to as an I-V curve) indicating a relationship between the source-drain current Ids and the gate voltage Vg of the thin film transistor.
  • the IV curve of the thin film transistor moves from the first curve L0 to the second curve L1 so that the slope of the IV curve is decreased.
  • the s-factor of the thin film transistor may increase.
  • the IV curve of the thin film transistor moves from the first curve L0 to the third curve L2 so that the slope of the IV curve decreases,
  • the s-factor can be reduced.
  • switching thin film transistors or compensating thin film transistors may have a relatively small s-factor for fast driving speeds, but driving thin film transistors may have a relatively large s-factor for reducing luminance variation due to gate voltage distribution. Can be.
  • FIG. 6 is a graph illustrating a change in the driving range DR-range of the first thin film transistor T1 according to the voltage V1 applied to the first metal line ML1.
  • FIG. 7 is a graph illustrating a change in the driving range DR-range of the third thin film transistor T3 according to the voltage V2 applied to the second metal line ML2.
  • the driving range DR-range of the first thin film transistor T1 may be widened.
  • the driving range DR-range of the first thin film transistor T1, which is the driving thin film transistor is defined between the maximum gate-source voltage of the driving thin film transistor corresponding to the maximum gray scale and the minimum gate-source voltage of the driving thin film transistor corresponding to the minimum gray scale. Means the difference between the gate and source voltage of the step-by-step driving thin film transistor for the difference or gray scale representation.
  • the gray level of the light emitted from the organic light emitting diode OLED can be controlled more precisely by changing the magnitude of the gate-source voltage. It can increase the resolution of the device and improve the display quality.
  • the first thin film transistor T1 is driven relatively wide. It can have a range. When the first voltage is less than about ⁇ 5 V, the driving range of the first thin film transistor T1 may be widened, but other characteristics of the first thin film transistor T1 may be degraded, and the first voltage may be about ⁇ 3 V. If larger, the driving range of the first thin film transistor T1 may be narrowed.
  • the driving range DR-range of the third thin film transistor T3 may vary according to the magnitude of the voltage V2 applied to the second metal line ML2.
  • the driving range DR-range of the third thin film transistor T3, which is the compensation thin film transistor is narrow, the switching function of the third thin film transistor T3 operating according to the scan signal applied from the first scan line may be improved. have.
  • the third thin film transistor T3 is driven relatively narrowly. It can have a range. When the second voltage is less than about + 4V or greater than about + 6V, the driving range of the third thin film transistor T3 may be widened.
  • each of the first metal layer ML1 and the second metal layer ML2 includes a metal such as molybdenum (Mo), but is not limited thereto. It may include.
  • the first metal layer ML1 and the second metal layer ML2 may include the same material or different materials.
  • the first metal layer ML1 to which the first voltage is applied overlaps at least one thin film transistor (for example, the first thin film transistor T1).
  • the second metal layer ML2 to which the second voltage different from the first voltage is applied overlaps with at least one other thin film transistor (for example, the third thin film transistor T3), thereby driving each thin film transistor. Since the range can be adjusted individually, it is possible to improve the characteristics of thin film transistors having different functions from each other.
  • the driving range of the first thin film transistor T1 may be widened by applying the first voltage having a negative polarity to the first thin film transistor T1, which is a driving thin film transistor.
  • the driving range of the third thin film transistor T3 may be narrowed by applying the second voltage having a positive polarity to the third thin film transistor T3, which is a compensation thin film transistor.
  • the driving range of the first thin film transistor T1 is widened, the gray level of light emitted from the organic light emitting diode OLED is more precisely controlled, and as the driving range of the third thin film transistor T3 is narrowed, the third thin film is thinned.
  • the switching function of the transistor T3 can be improved.
  • FIGS. 8 to 10 a display device according to another exemplary embodiment of the present invention will be described with reference to FIGS. 8 to 10.
  • FIG. 8 is a circuit diagram illustrating one pixel of a display device according to another exemplary embodiment of the present invention.
  • FIG. 8 may represent another example of one pixel of the display device of FIG. 1.
  • one pixel PX of the display device may include a pixel circuit PC and an organic light emitting diode OLED connected to the pixel circuit PC.
  • the pixel circuit PC may include a plurality of thin film transistors T1, T2, T3, T4, T5, T6, and T7 and a capacitor Cst.
  • the thin film transistors T1, T2, T3, T4, T5, T6, and T7 have a first scan line Sn, a second scan line Sn-1, a third scan line Sn-2, and a light emission control line.
  • the EML, the initialization voltage line Vint, the data line DL, and the driving voltage line PL may be selectively connected to each other.
  • the second metal line ML2 passes through the third thin film transistor T3, and specifically, the second metal line ML2 may cross the pixel circuit PC and overlap the active pattern of the third thin film transistor T3. .
  • the second metal line ML2 may be connected to the driving voltage line PL.
  • FIG. 9 is a layout view illustrating one pixel of FIG. 8.
  • FIG. 10 is a cross-sectional view of the display device of FIG. 9 taken along line II-II '.
  • FIG. 10 is a layout view illustrating one pixel of FIG. 8.
  • FIG. 10 is a cross-sectional view of the display device of FIG. 9 taken along line II-II '.
  • one pixel of a display device may include a first scan line Sn, a second scan line Sn-1, and a third scan line Sn-2.
  • the first thin film transistor T1, the second thin film transistor T2, and the third thin film are selectively connected to each of the emission control line EML, the data line DL, the driving voltage line PL, and the initialization voltage line Vint.
  • the transistor T3 includes a fourth thin film transistor T4, a fifth thin film transistor T5, a sixth thin film transistor T6, a seventh thin film transistor T7, a capacitor Cst, and a gate bridge GB. And a pixel circuit, and an organic light emitting diode (OLED) connected to the pixel circuit.
  • OLED organic light emitting diode
  • the first metal line ML1 and the second metal line ML2 may cross the pixel circuit and extend, for example, along the second direction DR2.
  • the first metal line ML1 overlaps the first active pattern A1 of the first thin film transistor T1
  • the second metal line ML2 overlaps the third active pattern A3 of the third thin film transistor T3. can do.
  • the second metal line ML2 may be electrically connected to the driving voltage line PL.
  • the second voltage supplied to the second metal line ML2 may be substantially the same as the driving voltage ELVDD supplied to the driving voltage line PL.
  • the driving voltage ELVDD has a positive polarity, for example, the magnitude of the driving voltage ELVDD may be about 4.6V.
  • the second metal line ML2 and the driving voltage line PL may be electrically connected to each other in the pixel PX positioned in the display area DA.
  • the driving voltage line PL and the second extending line extending in the first direction DR1 of the insulating layers positioned between the second metal line ML2 and the driving voltage line PL.
  • a contact hole CH may be formed at a portion where the second metal wire ML2 extending in the two directions DR2 crosses, and the second metal wire ML2 and the driving voltage line PL are formed through the contact hole CH. You can contact this.
  • the second metal line ML2 and the driving voltage line PL may be electrically connected to each other in the peripheral area PA outside the display area DA.
  • the second connection line CL2 which is connected to the second metal line ML2, is positioned in the peripheral area PA and is connected to the driving voltage supply line PSL that supplies the driving voltage ELVDD.
  • ML2 may receive the driving voltage ELVDD.
  • the display device may be applied to a display device included in a computer, a notebook, a mobile phone, a smart phone, a smart pad, a PMP, a PDA, an MP3 player, and the like.
  • PA Peripheral Area
  • OLED Organic Light Emitting Device
  • ML1 first metal layer
  • ML2 second metal layer
  • CL1 first connection line
  • CL2 second connection line

Landscapes

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Abstract

표시 장치는 기판, 기판 상에 배치되는 유기 발광 소자, 기판과 유기 발광 소자 사이에 배치되고 유기 발광 소자와 전기적으로 연결되며 제1 트랜지스터 및 제2 트랜지스터를 포함하는 화소 회로, 기판과 화소 회로 사이에 배치되고 제1 트랜지스터와 중첩하며 제1 전압이 공급되는 제1 금속층, 그리고 기판과 화소 회로 사이에 배치되고 제2 트랜지스터와 중첩하며 제1 전압과 상이한 제2 전압이 공급되는 제2 금속층을 포함할 수 있다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 복수의 트랜지스터들을 포함하는 유기 발광 표시 장치에 관한 것이다.
최근, 표시 장치로써 평판 표시 장치가 널리 사용되고 있다. 특히 평판 표시 장치 중에서 유기 발광 표시 장치는 상대적으로 얇고, 가벼우며, 소비전력이 낮고, 반응 속도가 빠르다는 장점 때문에 차세대 표시 장치로 주목 받고 있다.
유기 발광 표시 장치는 복수의 박막 트랜지스터들 및 상기 박막 트랜지스터들과 연결되는 유기 발광 소자를 포함할 수 있다. 유기 발광 소자는 박막 트랜지스터를 통해 유기 발광 소자로 공급되는 전압에 대응하는 휘도의 광을 방출할 수 있다.
본 발명의 일 목적은 트랜지스터의 특성이 개선된 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 유기 발광 소자, 상기 기판과 상기 유기 발광 소자 사이에 배치되고 상기 유기 발광 소자와 전기적으로 연결되며 제1 트랜지스터 및 제2 트랜지스터를 포함하는 화소 회로, 상기 기판과 상기 화소 회로 사이에 배치되고 상기 제1 트랜지스터와 중첩하며 제1 전압이 공급되는 제1 금속층, 그리고 상기 기판과 상기 화소 회로 사이에 배치되고 상기 제2 트랜지스터와 중첩하며 상기 제1 전압과 상이한 제2 전압이 공급되는 제2 금속층을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 전압의 극성과 상기 제2 전압의 극성은 서로 상이할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터의 구동 범위와 상기 제2 트랜지스터의 구동 범위는 서로 상이할 수 있다.
일 실시예에 있어서, 상기 제1 전압은 음의 극성을 가지고, 상기 제2 전압은 양의 극성을 가질 수 있다.
일 실시예에 있어서, 상기 제1 전압은 약 -3V 내지 약 -5V일 수 있다.
일 실시예에 있어서, 상기 제2 전압은 약 +4V 내지 약 +6V일 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터는 상기 기판 상에 배치되고 제1 채널을 포함하는 제1 액티브 패턴 및 상기 제1 액티브 패턴 상에 배치되는 제1 게이트 전극을 포함하고, 상기 제1 금속층은 상기 제1 채널과 중첩할 수 있다.
일 실시예에 있어서, 상기 제2 트랜지스터는 상기 제1 액티브 패턴과 상기 제1 게이트 전극 사이를 연결하고 제2 채널을 포함하는 제2 액티브 패턴 및 상기 제2 액티브 패턴 상에 배치되는 제2 게이트 전극을 포함하고, 상기 제2 금속층은 상기 제2 채널과 중첩할 수 있다.
일 실시예에 있어서, 상기 화소 회로는 상기 제1 액티브 패턴과 연결되는 제3 액티브 패턴 및 상기 제3 액티브 패턴 상에 배치되는 제3 게이트 전극을 포함하는 제3 트랜지스터를 더 포함하고, 상기 제2 금속층은 상기 제3 채널과 중첩할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터의 구동 범위는 상기 제2 트랜지스터의 구동 범위보다 넓을 수 있다.
일 실시예에 있어서, 상기 제1 금속층은 상기 화소 회로 외부의 연결선에 연결될 수 있다.
일 실시예에 있어서, 상기 제2 금속층은 상기 화소 회로 외부의 연결선에 연결되거나 상기 화소 회로를 가로지르는 구동 전압선에 연결될 수 있다.
일 실시예에 있어서, 각각의 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 PMOS 트랜지스터일 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 표시 영역 및 주변 영역을 포함하는 기판, 상기 기판의 상기 표시 영역 상에 배치되는 복수의 유기 발광 소자들, 상기 기판과 상기 복수의 유기 발광 소자들 사이에 배치되고 상기 복수의 유기 발광 소자들과 각각 전기적으로 연결되며 제1 트랜지스터 및 제2 트랜지스터를 각각 포함하는 복수의 화소 회로들, 상기 기판과 상기 복수의 화소 회로들 사이에 배치되고 상기 복수의 화소 회로들 각각의 상기 제1 트랜지스터와 중첩하며 제1 전압이 공급되는 복수의 제1 금속선들, 그리고 상기 기판과 상기 복수의 화소 회로들 사이에 배치되고 상기 복수의 화소 회로들 각각의 상기 제2 트랜지스터와 중첩하며 상기 제1 전압과 상이한 제2 전압이 공급되는 복수의 제2 금속선들을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 제1 방향을 따라 연장되고, 상기 복수의 유기 발광 소자들에 구동 전압을 공급하는 복수의 구동 전압선들을 더 포함할 수 있다. 상기 복수의 제1 금속선들 및 상기 복수의 제2 금속선들은 상기 제1 방향과 교차하는 제2 방향을 따라 연장될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 방향을 따라 연장되고, 상기 복수의 제1 금속선들과 연결되는 제1 연결선을 더 포함할 수 있다. 상기 제1 연결선은 상기 기판의 상기 주변 영역 상에 배치되는 제1 패드를 통해 상기 제1 전압을 공급받을 수 있다.
일 실시예에 있어서, 상기 복수의 제2 금속선들은 각각 상기 복수의 구동 전압선들에 연결되고, 상기 복수의 제2 금속선들은 각각 상기 복수의 구동 전압선들을 통해 상기 제2 전압을 공급받을 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 방향을 따라 연장되고, 상기 복수의 제2 금속선들과 연결되는 제2 연결선을 더 포함할 수 있다. 상기 제2 연결선은 상기 기판의 상기 주변 영역 상에 배치되는 제2 패드를 통해 상기 제2 전압을 공급받을 수 있다.
일 실시예에 있어서, 상기 제1 전압의 극성과 상기 제2 전압의 극성은 서로 상이할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터의 구동 범위와 상기 제2 트랜지스터의 구동 범위는 서로 상이할 수 있다.
본 발명의 실시예들에 따른 표시 장치에 있어서, 제1 트랜지스터와 중첩하는 제1 금속층에 공급되는 제1 전압과 제2 트랜지스터와 중첩하는 제2 금속층에 공급되는 제2 전압이 서로 상이함에 따라, 제1 트랜지스터의 구동 범위와 제2 트랜지스터의 구동 범위가 서로 상이하고, 제1 트랜지스터 및 제2 트랜지스터의 특성이 개선될 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타내는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 일 화소를 나타내는 회로도이다.
도 3은 도 2의 일 화소를 나타내는 배치도이다.
도 4는 도 3의 표시 장치를 I-I'을 따라 자른 단면도이다.
도 5는 금속선에 인가되는 전압에 따른 박막 트랜지스터의 s-factor의 변화를 나타내는 그래프이다.
도 6은 제1 금속선에 인가되는 제1 전압에 따른 제1 박막 트랜지스터의 구동 범위의 변화를 나타내는 그래프이다.
도 7은 제2 금속선에 인가되는 제2 전압에 따른 제3 박막 트랜지스터의 구동 범위의 변화를 나타내는 그래프이다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 회로도이다.
도 9는 도 8의 일 화소를 나타내는 배치도이다.
도 10은 도 9의 표시 장치를 II-II'을 따라 자른 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치들을 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
이하, 도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 표시 장치를 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타내는 평면도이다. 이하에서, 화소는 이미지를 표시하는 최소 단위를 의미할 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 복수의 화소들(PX), 복수의 데이터선들(DL), 복수의 게이트선들(GL), 복수의 발광 제어선들(EML), 복수의 구동 전압선들(PL), 데이터 구동부(DD), 게이트 구동부(GD), 발광 제어 구동부(ED), 구동 전압 공급선(PSL), 공통 전압 공급선(CSL), 복수의 제1 금속선들(ML1), 복수의 제2 금속선들(ML2), 제1 연결선(CL1) 및 제2 연결선(CL2)을 포함할 수 있다.
기판(SUB)은 영상을 표시하는 표시 영역(DA) 및 표시 영역(DA)과 이웃하는 주변 영역(PA)을 포함할 수 있다. 표시 영역(DA)에는 화소들(PX), 데이터선들(DL), 게이트선들(GL), 발광 제어선들(EML) 및 구동 전압선들(PL)이 배치될 수 있다.
화소들(PX)은 기판(SUB) 상의 표시 영역(DA)에 위치할 수 있다. 화소들(PX) 각각은 데이터선들(DL), 구동 전압선들(PL), 게이트선들(GL) 및 발광 제어선들(EML) 각각과 연결될 수 있다. 화소들(PX) 각각은 게이트선들(GL)에 의해 스위칭된 데이터선들(DL)로부터 공급된 신호에 대응하는 구동 전류에 상응하는 휘도로 발광하는 유기 발광 소자, 그리고 상기 유기 발광 소자에 흐르는 구동 전류를 제어하기 위한 복수의 박막 트랜지스터들 및 하나 이상의 커패시터를 포함하는 화소 회로를 포함할 수 있다. 이에 따라, 기판(SUB) 상의 표시 영역(DA)에는 복수의 유기 발광 소자들 및 상기 복수의 유기 발광 소자들 각각에 연결된 복수의 박막 트랜지스터들을 포함하는 복수의 화소 회로들이 위치할 수 있다. 화소(PX)에서 상기 화소 회로는 기판(SUB)과 상기 유기 발광 소자 사이에 위치할 수 있다.
데이터선들(DL)은 데이터 구동부(DD)에 전기적으로 연결되어 제1 방향(DR1)을 따라 연장될 수 있다. 데이터선들(DL) 각각은 화소들(PX) 각각과 연결될 수 있다.
게이트선들(GL)은 게이트 구동부(GD)에 연결되어 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다. 게이트선들(GL) 각각은 화소들(PX) 각각과 연결되고, 제1 스캔선, 제2 스캔선, 제3 스캔선 및 초기화 전압선을 포함할 수 있다. 상기 제1 스캔선, 상기 제2 스캔선, 상기 제3 스캔선 및 상기 초기화 전압선에 대해서는 후술한다.
발광 제어선들(EML)은 발광 제어 구동부(ED)에 연결되어 게이트선들(GL)과 나란하게 제2 방향(DR2)을 따라 연장될 수 있다. 발광 제어선들(EML) 각각은 화소들(PX) 각각과 연결될 수 있다.
구동 전압선들(PL)은 구동 전압 공급선(PSL)에 연결되어 데이터선들(DL)과 나란하게 제1 방향(DR1)을 따라 연장될 수 있다. 구동 전압선들(PL) 각각은 화소들(PX) 각각과 연결될 수 있다.
주변 영역(PA)은 표시 영역(DA)의 외측에 위치할 수 있다. 예를 들면, 주변 영역(PA)은 표시 영역(DA)의 가장자리를 둘러쌀 수 있다. 주변 영역(PA)은 화소들(PX)이 배치되지 않는 영역으로, 영상을 제공하지 않을 수 있다. 주변 영역(PA)에는 게이트 구동부(GD), 발광 제어 구동부(ED), 패드부(PP), 구동 전압 공급선(PSL) 및 공통 전압 공급선(CSL)이 배치될 수 있다.
게이트 구동부(GD)는 기판(SUB) 상의 주변 영역(PA)에 배치되며, 게이트선들(GL)을 통해 각 화소(PX)에 게이트 신호를 생성하여 전달할 수 있다. 일 실시예에 있어서, 게이트 구동부(GD)는 표시 영역(DA)의 좌측 또는 우측에 배치될 수 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에 있어서, 두 개의 게이트 구동부들이 좌측 및 우측에 각각 배치될 수 있다.
발광 제어 구동부(ED)는 기판(SUB) 상의 주변 영역(PA)에 배치되며, 발광 제어선들(EML)을 통해 각 화소(PX)에 발광 제어 신호를 생성하여 전달할 수 있다. 일 실시예에 있어서, 발광 제어 구동부(ED)는 표시 영역(DA)의 좌측 또는 우측에 배치될 수 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에 있어서, 두 개의 발광 제어 구동부들이 좌측 및 우측에 각각 배치될 수 있다.
패드부(PP)는 기판(SUB)의 일 단부에 배치되고, 복수의 패드들(PDD, PDP, PD1, PD2, PDG, PDE, PDC)을 포함할 수 있다. 패드부(PP)는 절연층에 의해 덮이지 않고 노출되어, 가요성 인쇄 회로 기판(FPCB)과 전기적으로 연결될 수 있다.
가요성 인쇄 회로 기판(FPCB)은 제어부(CTL)와 패드부(PP)를 전기적으로 연결할 수 있다. 제어부(CTL)로부터 전달된 신호 또는 전압은 패드부(PP)에 연결된 배선들(DL, PSL, CL1, CL2, CSL)을 통해 이동할 수 있다.
제어부(CTL)는 수직 동기 신호, 수평 동기 신호 및 클럭 신호를 전달받아 게이트 구동부(GD) 및 발광 제어 구동부(ED)의 구동을 제어하기 위한 제어 신호를 생성하고, 생성된 신호는 가요성 인쇄 회로 기판(FPCB)과 연결된 패드들(PDG, PDE) 및 배선들을 통해 게이트 구동부(GD) 및 발광 제어 구동부(ED) 각각에 전달될 수 있다. 게이트 구동부(GD)의 게이트 신호는 게이트선(GL)을 통해 각 화소(PX)에 제공되고, 발광 제어 구동부(ED)의 발광 제어 신호는 발광 제어선(EML)을 통해 각 화소(PX)에 제공될 수 있다. 또한, 제어부(CTL)는 가요성 인쇄 회로 기판(FPCB)과 연결된 패드들(PDP, PDC)을 통해 구동 전압 공급선(PSL) 및 공통 전압 공급선(CSL) 각각에 구동 전압(ELVDD) 및 공통 전압(ELVSS)을 제공할 수 있다. 구동 전압(ELVDD)은 구동 전압선(PL)을 통해 각 화소(PX)에 제공되고, 공통 전압(ELVSS)은 화소(PX)의 대향 전극에 제공될 수 있다.
가요성 인쇄 회로 기판(FPCB)에는 데이터 구동부(DD)가 배치될 수 있다. 데이터 구동부(DD)는 데이터 신호를 각 화소(PX)에 제공할 수 있다. 데이터 구동부(DD)의 데이터 신호는 패드(PDD), 패드(PDD)에 연결된 배선 및 상기 배선과 연결된 데이터선(DL)을 통해 각 화소(PX)에 제공될 수 있다. 도 1에는 데이터 구동부(DD)가 가요성 인쇄 회로 기판(FPCB) 상에 배치된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에 있어서, 데이터 구동부(DD)는 기판(SUB) 상의 주변 영역(PA)에 배치될 수도 있다.
구동 전압 공급선(PSL)은 기판(SUB) 상의 주변 영역(PA)에 배치될 수 있다. 예를 들면, 구동 전압 공급선(PSL)은 패드부(PP) 및 표시 영역(DA) 사이에 배치될 수 있다. 패드(PDP)와 연결된 구동 전압 공급선(PSL)을 통해 제공된 구동 전압(ELVDD)은 구동 전압선(PL)을 통해 각 화소(PX)에 제공될 수 있다.
공통 전압 공급선(CSL)은 기판(SUB) 상의 주변 영역(PA)에 배치되며, 화소(PX)의 유기 발광 소자의 대향 전극(예를 들면, 캐소드)에 공통 전압(ELVSS)을 제공할 수 있다. 예를 들면, 공통 전압 공급선(CSL)은 일측이 개방된 루프 형태로, 패드부(PP)를 제외한 기판(SUB)의 가장자리를 따라 연장될 수 있다.
제1 금속선들(ML1) 및 제2 금속선들(ML2)은 게이트선들(GL)과 나란하게 제2 방향(DR2)을 따라 연장될 수 있다. 제1 금속선들(ML1) 각각 및 제2 금속선들(ML2) 각각은 각 화소(PX)를 관통할 수 있다. 예를 들면, 각 제1 금속선(ML1) 및 각 제2 금속선(ML2)은 각 화소 행에 위치한 화소들(PX)을 관통할 수 있다.
제1 연결선(CL1) 및 제2 연결선(CL2)은 기판(SUB) 상의 주변 영역(PA)에 배치될 수 있다. 제1 연결선(CL1) 및 제2 연결선(CL2)은 데이터선들(DL)과 나란하게 제1 방향(DR1)을 따라 연장될 수 있다.
제1 연결선(CL1)은 제1 금속선들(ML1)과 패드부(PP)에 위치하는 제1 패드(PD1) 사이를 연결할 수 있다. 제1 연결선(CL1)은 제1 패드(PD1)를 통해 가요성 인쇄 회로 기판(FPCB)과 연결되고, 제어부(CTL)로부터 생성되는 제1 전압이 가요성 인쇄 회로 기판(FPCB)과 연결되는 제1 패드(PD1) 및 제1 연결선(CL1)을 통해 제1 금속선들(ML1)에 전송될 수 있다.
제2 연결선(CL2)은 제2 금속선들(ML2)과 패드부(PP)에 위치하는 제2 패드(PD2) 사이를 연결할 수 있다. 제2 연결선(CL2)은 제2 패드(PD2)를 통해 가요성 인쇄 회로 기판(FPCB)과 연결되고, 제어부(CTL)로부터 생성되는 상기 제1 전압과 상이한 제2 전압이 가요성 인쇄 회로 기판(FPCB)과 연결되는 제2 패드(PD2) 및 제2 연결선(CL2)을 통해 제2 금속선들(ML2)에 전송될 수 있다.
이하, 도 2를 참조하여 본 발명의 일 실시예에 따른 표시 장치의 일 화소(PX)의 회로를 설명한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 일 화소를 나타내는 회로도이다. 예를 들면, 도 2는 도 1의 표시 장치의 일 화소의 일 예를 나타낼 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치의 일 화소(PX)는 화소 회로(PC) 및 화소 회로(PC)와 연결되는 유기 발광 소자(OLED)를 포함할 수 있다. 화소 회로(PC)는 복수의 박막 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 커패시터(Cst)를 포함할 수 있다. 박막 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 제1 스캔선(Sn), 제2 스캔선(Sn-1), 제3 스캔선(Sn-2), 발광 제어선(EML), 초기화 전압선(Vint), 데이터선(DL) 및 구동 전압선(PL) 각각에 선택적으로 연결될 수 있다.
화소 회로(PC)에 포함된 박막 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중에서 적어도 하나의 박막 트랜지스터에는 상술한 제1 금속선(ML1)이 지나가고, 적어도 다른 하나의 박막 트랜지스터에는 상술한 제2 금속선(ML2)이 지나갈 수 있다. 제1 금속선(ML1)은 상기 적어도 하나의 박막 트랜지스터의 액티브 패턴과 중첩하고, 제2 금속선(ML2)은 상기 적어도 다른 하나의 박막 트랜지스터의 액티브 패턴과 중첩할 수 있다.
여기서, 제1 스캔선(Sn), 제2 스캔선(Sn-1), 제3 스캔선(Sn-2) 및 초기화 전압선(Vint)은 상술한 게이트선(GL)에 포함될 수 있다. 제1 스캔선(Sn), 제2 스캔선(Sn-1), 제3 스캔선(Sn-2), 발광 제어선(EML), 초기화 전압선(Vint), 데이터선(DL) 및 구동 전압선(PL) 각각은 서로 동일하거나 또는 서로 다른 재료를 포함할 수 있고, 기판(SUB) 상에서 서로 동일하거나 또는 서로 다른 층에 위치할 수 있다.
박막 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6) 및 제7 박막 트랜지스터(T7)를 포함할 수 있다.
제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)은 제3 박막 트랜지스터(T3)의 제3 드레인 전극(D3), 제4 박막 트랜지스터(T4)의 제4 드레인 전극(D4) 및 커패시터(Cst)의 일 전극에 연결될 수 있다. 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1)은 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2) 및 제5 박막 트랜지스터(T5)의 제5 드레인 전극(D5)에 연결되며, 제1 드레인 전극(D1)은 제3 박막 트랜지스터(T3)의 제3 소스 전극(S3) 및 제6 박막 트랜지스터(T6)의 제6 소스 전극(S6)에 연결될 수 있다. 제1 박막 트랜지스터(T1)는 유기 발광 소자(OLED)를 통과하는 전류의 크기를 조절하는 구동 박막 트랜지스터일 수 있다. 제1 박막 트랜지스터(T1)에는 제1 금속선(ML1)이 지나가고, 구체적으로, 제1 금속선(ML1)은 화소 회로(PC)를 가로지르며 제1 박막 트랜지스터(T1)의 액티브 패턴과 중첩할 수 있다.
제2 박막 트랜지스터(T2)의 제2 게이트 전극(G2)은 제1 스캔선(Sn)과 연결될 수 있다. 제2 박막 트랜지스터(T2)의 제2 소스 전극(S2)은 데이터선(DL)과 연결되며, 제2 드레인 전극(D2)은 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결될 수 있다. 제2 박막 트랜지스터(T2)는 구동 박막 트랜지스터인 제1 박막 트랜지스터(T1)를 턴-온(turn-on)하거나 턴-오프(turn-off)하는 스위칭 박막 트랜지스터일 수 있다.
제3 박막 트랜지스터(T3)의 제3 게이트 전극(G3)은 제1 스캔선(Sn)과 연결될 수 있다. 제3 박막 트랜지스터(T3)의 제3 소스 전극(S3)은 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결되며, 제3 드레인 전극(D3)은 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)과 연결될 수 있다. 제3 박막 트랜지스터(T3)는 구동 박막 트랜지스터인 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 제1 게이트 전극(G1) 사이를 연결하는 보상 박막 트랜지스터일 수 있다. 제3 박막 트랜지스터(T3)에는 제2 금속선(ML2)이 지나가고, 구체적으로, 제2 금속선(ML2)은 화소 회로(PC)를 가로지르며 제3 박막 트랜지스터(T3)의 액티브 패턴과 중첩할 수 있다.
제4 박막 트랜지스터(T4)의 제4 게이트 전극(G4)은 제2 스캔선(Sn-1)과 연결될 수 있다. 제4 박막 트랜지스터(T4)의 제4 소스 전극(S4)은 초기화 전압선(Vint)과 연결되며, 제4 드레인 전극(D4)은 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)과 연결될 수 있다. 제4 박막 트랜지스터(T4)는 구동 박막 트랜지스터인 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)을 초기화하는 초기화 박막 트랜지스터일 수 있다.
제5 박막 트랜지스터(T5)의 제5 게이트 전극(G5)은 발광 제어선(EML)과 연결될 수 있다. 제5 박막 트랜지스터(T5)의 제5 소스 전극(S5)은 구동 전압선(PL)과 연결되며, 제5 드레인 전극(D5)은 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결될 수 있다.
제6 박막 트랜지스터(T6)의 제6 게이트 전극(G6)은 발광 제어선(EML)과 연결될 수 있다. 제6 박막 트랜지스터(T6)의 제6 소스 전극(S6)은 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결되며, 제6 드레인 전극(D6)은 유기 발광 소자(OLED)와 연결될 수 있다. 제6 박막 트랜지스터(T6)를 통해 제1 박막 트랜지스터(T1)가 유기 발광 소자(OLED)와 전기적으로 연결될 수 있다. 제5 박막 트랜지스터(T5) 및 제6 박막 트랜지스터(T6)는 구동 박막 트랜지스터인 제1 박막 트랜지스터(T1)를 구동 전압선(PL) 및 유기 발광 소자(OLED)에 각각 전기적으로 연결시키는 발광 제어 박막 트랜지스터일 수 있다.
제7 박막 트랜지스터(T7)의 제7 게이트 전극(G7)은 제3 스캔선(Sn-2)과 연결될 수 있다. 제7 박막 트랜지스터(T7)의 제7 소스 전극(S7)은 유기 발광 소자(OLED)와 연결되며, 제7 드레인 전극(D7)은 제4 박막 트랜지스터(T4)의 제4 소스 전극(S4)과 연결될 수 있다.
박막 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 전부 동일한 종류의 트랜지스터일 수 있다. 일 실시예에 있어서, 박막 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 전부 PMOS 트랜지스터일 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 박막 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 전부 NMOS 트랜지스터일 수도 있다.
커패시터(Cst)는 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1) 및 제3 박막 트랜지스터(T3)의 제3 드레인 전극(D3)과 연결되는 일 전극 및 구동 전압선(PL)과 연결되는 타 전극을 포함할 수 있다.
유기 발광 소자(OLED)는 제1 전극, 상기 제1 전극 상에 위치하는 제2 전극, 그리고 상기 제1 전극과 상기 제2 전극 사이에 위치하는 유기 발광층을 포함할 수 있다. 유기 발광 소자(OLED)의 상기 제1 전극은 제7 박막 트랜지스터(T7)의 제7 소스 전극(S7) 및 제6 박막 트랜지스터(T6)의 제6 드레인 전극(D6)과 연결되며, 상기 제2 전극은 공통 전압(ELVSS)이 공급되는 공통 전압 공급선(CSL)과 연결될 수 있다.
이하, 도 3 및 도 4를 참조하여 본 발명의 일 실시예에 따른 표시 장치의 일 화소의 배치를 설명한다.
이하에서 설명하는 서로 다른 층들에 위치하는 구성들 사이에는 절연층들이 위치하며, 상기 절연층들 각각은 실리콘 질화물 또는 실리콘 산화물 등을 포함하는 무기 절연층 또는 유기 절연층일 수 있다. 또한, 상기 절연층들은 단층 또는 복층으로 형성될 수 있다.
도 3은 도 2의 일 화소를 나타내는 배치도이다. 도 4는 도 3의 표시 장치를 I-I'을 따라 자른 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치의 일 화소는 제1 스캔선(Sn), 제2 스캔선(Sn-1), 제3 스캔선(Sn-2), 발광 제어선(EML), 데이터선(DL), 구동 전압선(PL) 및 초기화 전압선(Vint) 각각에 선택적으로 연결되는 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 커패시터(Cst) 및 게이트 브릿지(GB)를 포함하는 화소 회로, 그리고 상기 화소 회로에 연결되는 유기 발광 소자(OLED)를 포함할 수 있다.
제1 금속선(ML1) 및 제2 금속선(ML2)은 상기 화소 회로를 가로지르고, 예를 들면, 제2 방향(DR2)을 따라 연장될 수 있다. 제1 금속선(ML1)은 제1 박막 트랜지스터(T1)의 제1 액티브 패턴(A1)과 중첩하고, 제2 금속선(ML2)은 제3 박막 트랜지스터(T3)의 제3 액티브 패턴(A3)과 중첩할 수 있다.
기판(SUB)은 유리, 폴리머, 스테인리스 강 등을 포함하는 절연성 기판일 수 있다. 일 실시예에 있어서, 기판(SUB)은 순차적으로 적층되는 제1 플라스틱층(PL1), 제1 배리어층(BL1), 제2 플라스틱층(PL2) 및 제2 배리어층(BL2)을 포함할 수 있다. 예를 들면, 제1 및 제2 플라스틱층들(PL1, PL2)은 폴리이미드(polyimide, PI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리아릴레이트(polyarylate, PAR), 폴리카보네이트(polycarbonate, PC), 폴리에테르이미드(polyetherimide, PEI), 폴리에테르술폰(polyethersulfone, PS) 등과 같은 플라스틱을 포함하고, 제1 및 제2 배리어층들(BL1, BL2)은 비정질 실리콘(a-Si), 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등과 같은 실리콘 화합물을 포함할 수 있다.
제1 박막 트랜지스터(T1)는 기판(SUB) 상에 위치하며, 제1 액티브 패턴(A1) 및 제1 게이트 전극(G1)을 포함할 수 있다. 제1 액티브 패턴(A1)은 제1 소스 전극(S1), 제1 채널(C1) 및 제1 드레인 전극(D1)을 포함할 수 있다. 제1 소스 전극(S1)은 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2) 및 제5 박막 트랜지스터(T5)의 제5 드레인 전극(D5)과 연결되며, 제1 드레인 전극(D1)은 제3 박막 트랜지스터(T3)의 제3 소스 전극(S3) 및 제6 박막 트랜지스터(T6)의 제6 소스 전극(S6)과 연결될 수 있다.
제1 액티브 패턴(A1)은 폴리 실리콘 또는 산화물 반도체로 형성될 수 있다. 산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물 및/또는 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(In-Ga-Zn-O), 인듐-아연 산화물(Zn-In-O), 아연-주석 산화물(Zn-Sn-O) 인듐-갈륨 산화물 (In-Ga-O), 인듐-주석 산화물(In-Sn-O), 인듐-지르코늄 산화물(In-Zr-O), 인듐-지르코늄-아연 산화물(In-Zr-Zn-O), 인듐-지르코늄-주석 산화물(In-Zr-Sn-O), 인듐-지르코늄-갈륨 산화물(In-Zr-Ga-O), 인듐-알루미늄 산화물(In-Al-O), 인듐-아연-알루미늄 산화물(In-Zn-Al-O), 인듐-주석-알루미늄 산화물(In-Sn-Al-O), 인듐-알루미늄-갈륨 산화물(In-Al-Ga-O), 인듐-탄탈륨 산화물(In-Ta-O), 인듐-탄탈륨-아연 산화물(In-Ta-Zn-O), 인듐-탄탈륨-주석 산화물(In-Ta-Sn-O), 인듐-탄탈륨-갈륨 산화물(In-Ta-Ga-O), 인듐-게르마늄 산화물(In-Ge-O), 인듐-게르마늄-아연 산화물(In-Ge-Zn-O), 인듐-게르마늄-주석 산화물(In-Ge-Sn-O), 인듐-게르마늄-갈륨 산화물(In-Ge-Ga-O), 티타늄-인듐-아연 산화물(Ti-In-Zn-O), 하프늄-인듐-아연 산화물(Hf-In-Zn-O) 중 어느 하나를 포함할 수 있다. 제1 액티브 패턴(A1)의 제1 채널(C1)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 각각은 제1 채널(C1)을 사이에 두고 이격되어 제1 채널(C1)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물로 도핑될 수 있다.
제1 게이트 전극(G1)은 제1 액티브 패턴(A1)의 제1 채널(C1) 상에 위치하며, 섬(island) 형태를 가질 수 있다. 제1 게이트 전극(G1)은 접촉 구멍을 통과하는 게이트 브릿지(GB)에 의해 제4 박막 트랜지스터(T4)의 제4 드레인 전극(D4) 및 제3 박막 트랜지스터(T3)의 제3 드레인 전극(D3)과 연결될 수 있다. 제1 게이트 전극(G1)은 커패시터 전극(CE)과 중첩하며, 제1 박막 트랜지스터(T1)의 게이트 전극으로서 기능하는 동시에 커패시터(Cst)의 일 전극으로서도 기능할 수 있다. 다시 말해, 제1 게이트 전극(G1)은 커패시터 전극(CE)과 함께 커패시터(Cst)를 형성할 수 있다.
제1 액티브 패턴(A1)과 기판(SUB) 사이에는 제1 금속선(제1 금속층)(ML1)이 위치할 수 있다. 이하, 제1 금속선(ML1)과 제1 금속층(ML1)은 동일한 의미로 사용된다. 제1 액티브 패턴(A1)의 제1 채널(C1)은 제1 금속층(ML1)과 중첩할 수 있고, 제1 금속층(ML1)에 제1 전압이 공급됨으로써, 제1 금속층(ML1)에 공급되는 상기 제1 전압의 극성에 따라 제1 액티브 패턴(A1)의 제1 채널(C1)에 전자 또는 정공 등의 전하가 축적되기 때문에, 제1 박막 트랜지스터(T1)의 문턱 전압이 조절될 수 있다. 즉, 제1 금속층(ML1)을 이용하여 제1 박막 트랜지스터(T1)의 문턱 전압을 낮추거나 높일 수 있으며, 제1 박막 트랜지스터(T1)의 문턱 전압을 조절하여 제1 박막 트랜지스터(T1)의 구동 범위(driving range)를 변경할 수 있다.
제2 박막 트랜지스터(T2)는 기판(SUB) 상에 위치하며, 제2 액티브 패턴(A2) 및 제2 게이트 전극(G2)을 포함할 수 있다. 제2 액티브 패턴(A2)은 제2 소스 전극(S2), 제2 채널(C2) 및 제2 드레인 전극(D2)을 포함할 수 있다. 제2 소스 전극(S2)은 접촉 구멍을 통해 데이터선(DL)과 연결되며, 제2 드레인 전극(D2)은 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결될 수 있다. 제2 게이트 전극(G2)과 중첩하는 제2 액티브 패턴(A2)의 채널 영역인 제2 채널(C2)은 제2 소스 전극(S2)과 제2 드레인 전극(D2) 사이에 위치할 수 있다. 제2 액티브 패턴(A2)은 제1 액티브 패턴(A1)과 연결될 수 있다.
제2 액티브 패턴(A2)의 제2 채널(C2)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제2 소스 전극(S2) 및 제2 드레인 전극(D2) 각각은 제2 채널(C2)을 사이에 두고 이격되어 제2 채널(C2)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다. 제2 액티브 패턴(A2)은 제1 액티브 패턴(A1)과 동일한 층에 위치하고, 제1 액티브 패턴(A1)과 동일한 재료로 형성되며, 제1 액티브 패턴(A1)과 일체로 형성될 수 있다.
제2 게이트 전극(G2)은 제2 액티브 패턴(A2)의 제2 채널(C2) 상에 위치하며, 제1 스캔선(Sn)과 일체로 형성될 수 있다. 일 실시예에 있어서, 제2 액티브 패턴(A2)과 기판(SUB) 사이에는 제2 금속선(ML2)이 위치하지 않으며, 제2 액티브 패턴(A2)의 제2 채널(C2)은 제2 금속선(ML2)과 비중첩할 수 있다. 다른 실시예에 있어서, 도 3에 도시된 바와 같이, 제2 액티브 패턴(A2)과 기판(SUB) 사이에는 제2 금속선(ML2)이 위치하며, 제2 액티브 패턴(A2)의 제2 채널(C2)은 제2 금속선(ML2)과 중첩할 수도 있다.
제3 박막 트랜지스터(T3)는 기판(SUB) 상에 위치하며, 제3 액티브 패턴(A3) 및 제3 게이트 전극(G3)을 포함할 수 있다. 제3 액티브 패턴(A3)은 제3 소스 전극(S3), 제3 채널(C3) 및 제3 드레인 전극(D3)을 포함할 수 있다. 제3 소스 전극(S3)은 제1 드레인 전극(D1)과 연결되며, 제3 드레인 전극(D3)은 접촉 구멍을 통과하는 게이트 브릿지(GB)에 의해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)과 연결될 수 있다. 제3 게이트 전극(G3)과 중첩하는 제3 액티브 패턴(A3)의 채널 영역인 제3 채널(C3)은 제3 소스 전극(S3)과 제3 드레인 전극(D3) 사이에 위치할 수 있다. 제3 액티브 패턴(A3)은 제1 액티브 패턴(A1)과 제1 게이트 전극(G1) 사이를 연결할 수 있다.
제3 액티브 패턴(A3)의 제3 채널(C3)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제3 소스 전극(S3) 및 제3 드레인 전극(D3) 각각은 제3 채널(C3)을 사이에 두고 이격되어 제3 채널(C3)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다. 제3 액티브 패턴(A3)은 제1 액티브 패턴(A1) 및 제2 액티브 패턴(A2)과 동일한 층에 위치하고, 제1 액티브 패턴(A1) 및 제2 액티브 패턴(A2)과 동일한 재료로 형성되며, 제1 액티브 패턴(A1) 및 제2 액티브 패턴(A2)과 일체로 형성될 수 있다.
제3 게이트 전극(G3)은 제3 액티브 패턴(A3)의 제3 채널(C3) 상에 위치하며, 제1 스캔선(Sn)과 일체로 형성될 수 있다. 제3 게이트 전극(G3)은 듀얼 게이트(dual gate) 전극으로서 형성될 수 있다.
제3 액티브 패턴(A3)과 기판(SUB) 사이에는 제2 금속선(제2 금속층)(ML2)이 위치할 수 있다. 이하, 제2 금속선(ML2)과 제2 금속층(ML2)은 동일한 의미로 사용된다. 제3 액티브 패턴(A3)의 제3 채널(C3)은 제2 금속층(ML2)과 중첩하며, 제2 금속층(ML2)에 제2 전압이 공급됨으로써, 제2 금속층(ML2)에 공급되는 상기 제2 전압의 극성에 따라 제3 액티브 패턴(A3)의 제3 채널(C3)에 전자 또는 정공 등의 전하가 축적되기 때문에, 제3 박막 트랜지스터(T3)의 문턱 전압이 조절될 수 있다. 즉, 제2 금속층(ML2)을 이용하여 제3 박막 트랜지스터(T3)의 문턱 전압을 낮추거나 높일 수 있으며, 제3 박막 트랜지스터(T3)의 문턱 전압을 조절하여 제3 박막 트랜지스터(T3)의 구동 범위를 변경할 수 있다. 여기서, 상기 제2 전압은 상기 제1 전압과 상이할 수 있다.
제4 박막 트랜지스터(T4)는 기판(SUB) 상에 위치하며, 제4 액티브 패턴(A4) 및 제4 게이트 전극(G4)을 포함할 수 있다. 제4 액티브 패턴(A4)은 제4 소스 전극(S4), 제4 채널(C4) 및 제4 드레인 전극(D4)을 포함할 수 있다. 제4 소스 전극(S4)은 접촉 구멍을 통해 초기화 전압선(Vint)과 연결되며, 제4 드레인 전극(D4)은 접촉 구멍을 통과하는 게이트 브릿지(GB)에 의해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)과 연결될 수 있다. 제4 게이트 전극(G4)과 중첩하는 제4 액티브 패턴(A4)의 채널 영역인 제4 채널(C4)은 제4 소스 전극(S4)과 제4 드레인 전극(D4) 사이에 위치할 수 있다. 제4 액티브 패턴(A4)은 초기화 전압선(Vint)과 제1 게이트 전극(G1) 사이를 연결하는 동시에, 제3 액티브 패턴(A3) 및 제1 게이트 전극(G1)과 연결될 수 있다.
제4 액티브 패턴(A4)의 제4 채널(C4)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제4 소스 전극(S4) 및 제4 드레인 전극(D4) 각각은 제4 채널(C4)을 사이에 두고 이격되어 제4 채널(C4)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다. 제4 액티브 패턴(A4)은 제1 액티브 패턴(A1), 제2 액티브 패턴(A2) 및 제3 액티브 패턴(A3)과 동일한 층에 위치하고, 제1 액티브 패턴(A1), 제2 액티브 패턴(A2) 및 제3 액티브 패턴(A3)과 동일한 재료로 형성되며, 제1 액티브 패턴(A1), 제2 액티브 패턴(A2) 및 제3 액티브 패턴(A3)과 일체로 형성될 수 있다.
제4 게이트 전극(G4)은 제4 액티브 패턴(A4)의 제4 채널(C4) 상에 위치하며, 제2 스캔선(Sn-1)과 일체로 형성될 수 있다. 제4 게이트 전극(G4)은 듀얼 게이트(dual gate) 전극으로서 형성될 수 있다.
제5 박막 트랜지스터(T5)는 기판(SUB) 상에 위치하며, 제5 액티브 패턴(A5) 및 제5 게이트 전극(G5)을 포함할 수 있다. 제5 액티브 패턴(A5)은 제5 소스 전극(S5), 제5 채널(C5) 및 제5 드레인 전극(D5)을 포함할 수 있다. 제5 소스 전극(S5)은 접촉 구멍을 통해 구동 전압선(PL)과 연결되며, 제5 드레인 전극(D5)은 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결될 수 있다. 제5 게이트 전극(G5)과 중첩하는 제5 액티브 패턴(A5)의 채널 영역인 제5 채널(C5)은 제5 소스 전극(S5)과 제5 드레인 전극(D5) 사이에 위치할 수 있다. 제5 액티브 패턴(A5)은 구동 전압선(PL)과 제1 액티브 패턴(A1) 사이를 연결할 수 있다.
제5 액티브 패턴(A5)의 제5 채널(C5)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제5 소스 전극(S5) 및 제5 드레인 전극(D5) 각각은 제5 채널(C5)을 사이에 두고 이격되어 제5 채널(C5)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다. 제5 액티브 패턴(A5)은 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3) 및 제4 액티브 패턴(A4)과 동일한 층에 위치하고, 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3) 및 제4 액티브 패턴(A4)과 동일한 재료로 형성되며, 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3) 및 제4 액티브 패턴(A4)과 일체로 형성될 수 있다.
제5 게이트 전극(G5)은 제5 액티브 패턴(A5)의 제5 채널(C5) 상에 위치하며, 발광 제어선(EML)과 일체로 형성될 수 있다.
제6 박막 트랜지스터(T6)는 기판(SUB) 상에 위치하며, 제6 액티브 패턴(A6) 및 제6 게이트 전극(G6)을 포함할 수 있다. 제6 액티브 패턴(A6)은 제6 소스 전극(S6), 제6 채널(C6) 및 제6 드레인 전극(D6)을 포함할 수 있다. 제6 소스 전극(S6)은 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결되며, 제6 드레인 전극(D6)은 접촉 구멍을 통해 유기 발광 소자(OLED)의 제1 전극(E1)과 연결될 수 있다. 제6 게이트 전극(G6)과 중첩하는 제6 액티브 패턴(A6)의 채널 영역인 제6 채널(C6)은 제6 소스 전극(S6)과 제6 드레인 전극(D6) 사이에 위치할 수 있다. 제6 액티브 패턴(A6)은 제1 액티브 패턴(A1)과 유기 발광 소자(OLED)의 제1 전극(E1) 사이를 연결할 수 있다.
제6 액티브 패턴(A6)의 제6 채널(C6)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제6 소스 전극(S6) 및 제6 드레인 전극(D6) 각각은 제6 채널(C6)을 사이에 두고 이격되어 제6 채널(C6)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물로 도핑될 수 있다. 제6 액티브 패턴(A6)은 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3), 제4 액티브 패턴(A4) 및 제5 액티브 패턴(A5)과 동일한 층에 위치하고, 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3), 제4 액티브 패턴(A4) 및 제5 액티브 패턴(A5)과 동일한 재료로 형성되며, 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3), 제4 액티브 패턴(A4) 및 제5 액티브 패턴(A5)과 일체로 형성될 수 있다.
제6 게이트 전극(G6)은 제6 액티브 패턴(A6)의 제6 채널(C6) 상에 위치하며, 발광 제어선(EML)과 일체로 형성될 수 있다.
제7 박막 트랜지스터(T7)는 기판(SUB) 상에 위치하며, 제7 액티브 패턴(A7) 및 제7 게이트 전극(G7)을 포함할 수 있다. 제7 액티브 패턴(A7)은 제7 소스 전극(S7), 제7 채널(C7) 및 제7 드레인 전극(D7)을 포함할 수 있다. 제7 소스 전극(S7)은 도 3에 도시되지 않은 다른 화소(예를 들면, 도 3에 도시된 일 화소의 하측에 위치하는 다른 화소)의 유기 발광 소자의 제1 전극과 연결되며, 제7 드레인 전극(D7)은 제4 박막 트랜지스터(T4)의 제4 소스 전극(S4)과 연결될 수 있다. 제7 게이트 전극(G7)과 중첩하는 제7 액티브 패턴(A7)의 채널 영역인 제7 채널(C7)은 제7 소스 전극(S7)과 제7 드레인 전극(D7) 사이에 위치할 수 있다. 제7 액티브 패턴(A7)은 상기 유기 발광 소자의 상기 제1 전극과 제4 액티브 패턴(A4) 사이를 연결할 수 있다.
제7 액티브 패턴(A7)의 제7 채널(C7)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제7 소스 전극(S7) 및 제7 드레인 전극(D7) 각각은 제7 채널(C7)을 사이에 두고 이격되어 제7 채널(C7)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물로 도핑될 수 있다. 제7 액티브 패턴(A7)은 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3), 제4 액티브 패턴(A4), 제5 액티브 패턴(A5) 및 제6 액티브 패턴(A6)과 동일한 층에 위치하고, 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3), 제4 액티브 패턴(A4), 제5 액티브 패턴(A5) 및 제6 액티브 패턴(A6)과 동일한 재료로 형성되며, 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3), 제4 액티브 패턴(A4), 제5 액티브 패턴(A5) 및 제6 액티브 패턴(A6)과 일체로 형성될 수 있다.
제7 게이트 전극(G7)은 제7 액티브 패턴(A7)의 제7 채널(C7) 상에 위치하며, 제3 스캔선(Sn-2)과 일체로 형성될 수 있다.
제1 스캔선(Sn)은 제2 액티브 패턴(A2) 및 제3 액티브 패턴(A3) 상에 위치하여 제2 액티브 패턴(A2) 및 제3 액티브 패턴(A3)을 가로지르는 방향(예를 들면, 제2 방향(DR2))으로 연장될 수 있다. 제1 스캔선(Sn)은 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)과 일체로 형성되어 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)과 연결될 수 있다.
제2 스캔선(Sn-1)은 제1 스캔선(Sn)과 이격되어 제4 액티브 패턴(A4) 상에 위치하며, 제4 액티브 패턴(A4)을 가로지르는 방향(예를 들면, 제2 방향(DR2))으로 연장될 수 있다. 제2 스캔선(Sn-1)은 제4 게이트 전극(G4)과 일체로 형성되어 제4 게이트 전극(G4)과 연결될 수 있다.
제3 스캔선(Sn-2)은 제2 스캔선(Sn-1)과 이격되어 제7 액티브 패턴(A7) 상에 위치하며, 제7 액티브 패턴(A7)을 가로지르는 방향(예를 들면, 제2 방향(DR2))으로 연장될 수 있다. 제3 스캔선(Sn-2)은 제7 게이트 전극(G7)과 일체로 형성되어 제7 게이트 전극(G7)과 연결될 수 있다.
발광 제어선(EML)은 제1 스캔선(Sn)과 이격되어 제5 액티브 패턴(A5) 및 제6 액티브 패턴(A6) 상에 위치하며, 제5 액티브 패턴(A5) 및 제6 액티브 패턴(A6)을 가로지르는 방향(예를 들면, 제2 방향(DR2))으로 연장될 수 있다. 발광 제어선(EML)은 제5 게이트 전극(G5) 및 제6 게이트 전극(G6)과 일체로 형성되어 제5 게이트 전극(G5) 및 제6 게이트 전극(G6)과 연결될 수 있다.
상술한, 제1 스캔선(Sn), 제2 스캔선(Sn-1), 제3 스캔선(Sn-2), 발광 제어선(EML), 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제4 게이트 전극(G4), 제5 게이트 전극(G5), 제6 게이트 전극(G6) 및 제7 게이트 전극(G7)은 동일한 층에 위치하며, 동일한 재료로 형성될 수 있다. 한편, 본 발명의 다른 실시예에서, 제1 스캔선(Sn), 제2 스캔선(Sn-1), 제3 스캔선(Sn-2), 발광 제어선(EML), 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제4 게이트 전극(G4), 제5 게이트 전극(G5), 제6 게이트 전극(G6) 및 제7 게이트 전극(G7) 각각은 선택적으로 서로 다른 층들에 위치하여 서로 다른 재료로 형성될 수도 있다.
커패시터(Cst)는 절연층을 사이에 두고 서로 대향하는 일 전극 및 타 전극을 포함할 수 있다. 상기 일 전극은 커패시터 전극(CE)이며, 상기 타 전극은 제1 게이트 전극(G1)일 수 있다. 커패시터 전극(CE)은 제1 게이트 전극(G1) 상에 위치하며, 접촉 구멍을 통해 구동 전압선(PL)과 연결될 수 있다. 커패시터 전극(CE)은 제1 게이트 전극(G1)과 함께 커패시터(Cst)를 형성하며, 제1 게이트 전극(G1)과 커패시터 전극(CE) 각각은 서로 다른 층들에서 서로 다르거나 서로 동일한 금속으로 형성될 수 있다.
커패시터 전극(CE)은 제1 게이트 전극(G1)의 일 부분과 중첩하는 개구부(OA)를 포함하며, 개구부(OA)를 통해 게이트 브릿지(GB)가 제1 게이트 전극(G1)과 연결될 수 있다. 커패시터 전극(CE)은 제1 금속층(ML)과 중첩할 수 있다.
데이터선(DL)은 제1 스캔선(Sn) 상에 위치하여 제1 스캔선(Sn)을 가로지르는 방향(예를 들면, 제1 방향(DR1))으로 연장될 수 있다. 데이터선(DL)은 접촉 구멍을 통해 제2 액티브 패턴(A2)의 제2 소스 전극(S2)과 연결될 수 있다. 데이터선(DL)은 제1 스캔선(Sn), 제2 스캔선(Sn-1), 제3 스캔선(Sn-2) 및 발광 제어선(EML)을 가로질러 연장될 수 있다.
구동 전압선(PL)은 데이터선(DL)과 이격되어 제1 스캔선(Sn) 상에 위치하여 제1 스캔선(Sn)을 가로지르는 방향(예를 들면, 제1 방향(DR1))으로 연장될 수 있다. 구동 전압선(PL)은 접촉 구멍을 통해 커패시터 전극(CE) 및 제1 액티브 패턴(A1)과 연결된 제5 액티브 패턴(A5)의 제5 소스 전극(S5)과 연결될 수 있다. 구동 전압선(PL)은 제1 스캔선(Sn), 제2 스캔선(Sn-1), 제3 스캔선(Sn-2) 및 발광 제어선(EML)을 가로질러 연장될 수 있다.
게이트 브릿지(GB)는 제1 스캔선(Sn) 상에 위치하여 구동 전압선(PL)과 이격될 수 있다. 게이트 브릿지(GB)는 일 접촉 구멍을 통해 제3 액티브 패턴(A3)의 제3 드레인 전극(D3) 및 제4 액티브 패턴(A4)의 제4 드레인 전극(D4) 각각과 연결되고, 다른 접촉 구멍을 통해 커패시터 전극(CE)의 개구부(OA)에 의해 노출된 제1 게이트 전극(G1)과 연결될 수 있다.
상술한, 데이터선(DL), 구동 전압선(PL) 및 게이트 브릿지(GB)는 동일한 층에 위치하며, 동일한 재료로 형성될 수 있다. 한편, 본 발명의 다른 실시예에서, 데이터선(DL), 구동 전압선(PL) 및 게이트 브릿지(GB) 각각은 선택적으로 서로 다른 층들에 위치하여 서로 다른 재료로 형성될 수 있다.
초기화 전압선(Vint)은 제2 스캔선(Sn-1) 상에 위치하며, 접촉 구멍을 통해 제4 액티브 패턴(A4)의 제4 소스 전극(S4)과 연결될 수 있다. 초기화 전압선(Vint)은 유기 발광 소자(OLED)의 제1 전극(E1)과 동일한 층에 위치하여 동일한 재료로 형성될 수 있다. 한편, 본 발명의 다른 실시예에서 초기화 전압선(Vint)은 제1 전극(E1)과 다른 층에 위치하여 다른 재료로 형성될 수도 있다.
유기 발광 소자(OLED)는 제1 전극(E1), 유기 발광층(OL) 및 제2 전극(E2)을 포함할 수 있다. 제1 전극(E1)은 접촉 구멍을 통해 제6 박막 트랜지스터(T6)의 제6 드레인 전극(D6)과 연결될 수 있다. 유기 발광층(OL)은 제1 전극(E1)과 제2 전극(E2) 사이에 위치할 수 있다. 제2 전극(E2)은 유기 발광층(OL) 상에 위치할 수 있다. 제1 전극(E1) 및 제2 전극(E2) 중 적어도 하나는 광 투과성 전극, 광 반사성 전극, 광 반투과성 전극 중 어느 하나일 수 있으며, 유기 발광층(OL)으로부터 방출된 광은 제1 전극(E1) 및 제2 전극(E2) 중 어느 하나 이상의 전극 방향으로 방출될 수 있다.
유기 발광 소자(OLED) 상에는 유기 발광 소자(OLED)를 덮는 캡핑층이 위치할 수 있고, 상기 캡핑층을 사이에 두고 유기 발광 소자(OLED) 상에는 박막 봉지층이 위치하거나, 또는 봉지 기판이 위치할 수 있다.
제1 금속층(ML1)은 제1 박막 트랜지스터(T1)의 제1 액티브 패턴(A1)과 기판(SUB) 사이에 위치하고, 제2 금속층(ML1)은 제3 박막 트랜지스터(T3)의 제3 액티브 패턴(A3)과 기판(SUB) 사이에 위치할 수 있다. 제1 금속층(ML1)은 제1 액티브 패턴(A1)의 제1 채널(C1)과 중첩하고, 제2 금속층(ML2)은 제3 액티브 패턴(A3)의 제3 채널(C3)과 중첩할 수 있다. 제1 금속층(ML1)에는 상기 제1 전압이 공급되고, 제2 금속층(ML2)에는 상기 제1 전압과 상이한 상기 제2 전압이 공급될 수 있다.
상기 제1 전압의 극성과 상기 제2 전압의 극성은 서로 상이할 수 있다. 일 실시예에 있어서, 제1 금속층(ML1)에 인가되는 상기 제1 전압은 음의 극성을 가지고, 제2 금속층(ML2)에 인가되는 상기 제2 전압은 양의 극성을 가질 수 있다. 예를 들면, 상기 제1 전압은 약 -5V 내지 약 -3V이고, 상기 제2 전압은 약 +4V 내지 약 +6V일 수 있다.
제1 박막 트랜지스터(T1)의 제1 채널(C1)과 중첩하는 제1 금속층(ML1)에 인가되는 상기 제1 전압과 제3 박막 트랜지스터(T3)의 제3 채널(C3)과 중첩하는 제2 금속층(ML2)에 인가되는 상기 제2 전압이 상이한 경우에 제1 박막 트랜지스터(T1)의 구동 범위와 제3 박막 트랜지스터(T3)의 구동 범위는 서로 상이할 수 있다. 일 실시예에 있어서, 제1 박막 트랜지스터(T1)의 구동 범위는 제3 박막 트랜지스터(T3)의 구동 범위보다 넓을 수 있다.
도 5는 금속선에 인가되는 전압에 따른 박막 트랜지스터의 s-factor의 변화를 나타내는 그래프이다.
도 5를 참조하면, 하부에 배치되는 금속선과 중첩하는 박막 트랜지스터에 있어서, 상기 금속선에 인가되는 전압의 변화에 따라 박막 트랜지스터의 s-factor가 변할 수 있다. 도 5에서 제1 곡선(L0)은 상기 금속선에 전압이 인가되지 않는 경우이고, 제2 곡선(L1)은 상기 금속선에 음의 극성을 가지는 전압이 인가되는 경우이며, 제3 곡선(L2)은 상기 금속선에 양의 극성을 가지는 전압이 인가되는 경우이다. 여기서, s-factor란 박막 트랜지스터의 전류-전압 특성으로, 문턱 전압 이하의 게이트 전압이 인가될 때 드레인 전류를 10배 증가시키기 위하여 필요한 게이트 전압의 크기를 의미한다. s-factor는 부문턱 기울기(sub-threshold slope)로 흔히 불린다. s-factor는 박막 트랜지스터의 소스-드레인 전류(Ids)와 게이트 전압(Vg)의 관계를 나타내는 곡선(이하, I-V 곡선)의 기울기에 비례할 수 있다.
도 5에 도시된 바와 같이, 상기 금속선에 음의 극성을 가지는 전압이 인가되는 경우에, 박막 트랜지스터의 I-V 곡선이 제1 곡선(L0)에서 제2 곡선(L1)으로 이동하여 I-V 곡선의 기울기가 증가하고, 박막 트랜지스터의 s-factor가 증가할 수 있다. 또한, 상기 금속선에 양의 극성을 가지는 전압이 인가되는 경우에, 박막 트랜지스터의 I-V 곡선이 제1 곡선(L0)에서 제3 곡선(L2)으로 이동하여 I-V 곡선의 기울기가 감소하고, 박막 트랜지스터의 s-factor가 감소할 수 있다. 일반적으로, 스위칭 박막 트랜지스터나 보상 박막 트랜지스터는 빠른 구동 속도를 위해 s-factor가 상대적으로 작은 것이 유리하지만, 구동 박막 트랜지스터는 게이트 전압 산포에 따른 휘도 편차를 줄이기 위해 s-factor가 상대적으로 큰 것이 유리할 수 있다.
도 6은 제1 금속선(ML1)에 인가되는 전압(V1)에 따른 제1 박막 트랜지스터(T1)의 구동 범위(DR-range)의 변화를 나타내는 그래프이다. 도 7은 제2 금속선(ML2)에 인가되는 전압(V2)에 따른 제3 박막 트랜지스터(T3)의 구동 범위(DR-range)의 변화를 나타내는 그래프이다.
도 6을 참조하면, 제1 금속선(ML1)에 인가되는 전압(V1)의 크기가 감소할수록 제1 박막 트랜지스터(T1)의 구동 범위(DR-range)가 넓어질 수 있다. 구동 박막 트랜지스터인 제1 박막 트랜지스터(T1)의 구동 범위(DR-range)는 최대 계조에 대응하는 구동 박막 트랜지스터의 최대 게이트-소스 전압과 최소 계조에 대응하는 구동 박막 트랜지스터의 최소 게이트-소스 전압간의 차이 또는 계조 표현을 위한 단계별 구동 박막 트랜지스터의 게이트-소스 전압간의 차이를 의미한다. 구동 박막 트랜지스터의 게이트-소스 전압의 구동 범위가 넓은 경우에, 게이트-소스 전압의 크기를 변화시켜 유기 발광 소자(OLED)에서 방출되는 빛의 계조를 보다 세밀하게 제어할 수 있고, 이에 따라, 표시 장치의 해상도를 높이고 표시 품질을 향상시킬 수 있다.
전술한 바와 같이, 제1 금속선(ML1)에 인가되는 상기 제1 전압이 음의 극성(예를 들면, 약 -5V 내지 약 -3V)을 가짐으로써 제1 박막 트랜지스터(T1)가 상대적으로 넓은 구동 범위를 가질 수 있다. 상기 제1 전압이 약 -5V 보다 작은 경우에는 제1 박막 트랜지스터(T1)의 구동 범위가 넓어질 수 있지만 제1 박막 트랜지스터(T1)의 다른 특성이 나빠질 수 있고, 상기 제1 전압이 약 -3V 보다 큰 경우에는 제1 박막 트랜지스터(T1)의 구동 범위가 좁아질 수 있다.
도 7을 참조하면, 제2 금속선(ML2)에 인가되는 전압(V2)의 크기에 따라 제3 박막 트랜지스터(T3)의 구동 범위(DR-range)가 달라질 수 있다. 보상 박막 트랜지스터인 제3 박막 트랜지스터(T3)의 구동 범위(DR-range)가 좁은 경우에 제1 스캔선으로부터 인가되는 스캔 신호에 따라 동작하는 제3 박막 트랜지스터(T3)의 스위칭 기능이 향상될 수 있다.
전술한 바와 같이, 제2 금속선(ML2)에 인가되는 상기 제2 전압이 양의 극성(예를 들면, 약 +4V 내지 약 +6V)을 가짐으로써 제3 박막 트랜지스터(T3)가 상대적으로 좁은 구동 범위를 가질 수 있다. 상기 제2 전압이 약 +4V 보다 작거나 약 +6V 보다 큰 경우에는 제3 박막 트랜지스터(T3)의 구동 범위가 넓어질 수 있다.
다시 도 3 및 도 4를 참조하면, 제1 금속층(ML1) 및 제2 금속층(ML2) 각각은 몰리브덴(Mo)과 같은 금속을 포함하나, 이에 한정되지 않고 도전성 재료라면 도전성 폴리머 등의 다른 재료를 포함할 수 있다. 제1 금속층(ML1) 및 제2 금속층(ML2)은 동일한 물질을 포함하거나 서로 다른 물질을 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 제1 전압이 인가되는 제1 금속층(ML1)이 적어도 하나의 박막 트랜지스터(예를 들면, 제1 박막 트랜지스터(T1))와 중첩하고, 상기 제1 전압과 상이한 상기 제2 전압이 인가되는 제2 금속층(ML2)이 적어도 다른 하나의 박막 트랜지스터(예를 들면, 제3 박막 트랜지스터(T3))와 중첩함으로써, 각 박막 트랜지스터의 구동 범위를 개별적으로 조절할 수 있기 때문에, 서로 기능이 상이한 박막 트랜지스터들의 특성들을 개선할 수 있다.
구체적으로, 구동 박막 트랜지스터인 제1 박막 트랜지스터(T1)에는 음의 극성을 가지는 상기 제1 전압을 인가함으로써, 제1 박막 트랜지스터(T1)의 구동 범위가 넓어질 수 있다. 또한, 보상 박막 트랜지스터인 제3 박막 트랜지스터(T3)에는 양의 극성을 가지는 상기 제2 전압을 인가함으로써, 제3 박막 트랜지스터(T3)의 구동 범위가 좁아질 수 있다. 제1 박막 트랜지스터(T1)의 구동 범위가 넓어짐에 따라 유기 발광 소자(OLED)에서 방출되는 빛의 계조가 보다 세밀하게 제어되고, 제3 박막 트랜지스터(T3)의 구동 범위가 좁아짐에 따라 제3 박막 트랜지스터(T3)의 스위칭 기능이 향상될 수 있다.
이하, 도 8 내지 도 10을 참조하여 본 발명의 다른 실시예에 따른 표시 장치를 설명한다.
이하에서, 상술한 본 발명의 일 실시예에 따른 표시 장치와 다른 부분에 대해서 설명한다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 회로도이다. 예를 들면, 도 8은 도 1의 표시 장치의 일 화소의 다른 예를 나타낼 수 있다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치의 일 화소(PX)는 화소 회로(PC) 및 화소 회로(PC)와 연결되는 유기 발광 소자(OLED)를 포함할 수 있다. 화소 회로(PC)는 복수의 박막 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 커패시터(Cst)를 포함할 수 있다. 박막 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 제1 스캔선(Sn), 제2 스캔선(Sn-1), 제3 스캔선(Sn-2), 발광 제어선(EML), 초기화 전압선(Vint), 데이터선(DL) 및 구동 전압선(PL) 각각에 선택적으로 연결될 수 있다.
제3 박막 트랜지스터(T3)에는 제2 금속선(ML2)이 지나가고, 구체적으로, 제2 금속선(ML2)은 화소 회로(PC)를 가로지르며 제3 박막 트랜지스터(T3)의 액티브 패턴과 중첩할 수 있다. 제2 금속선(ML2)은 구동 전압선(PL)과 연결될 수 있다.
이하, 도 9 및 도 10을 참조하여 본 발명의 다른 실시예에 따른 표시 장치의 일 화소의 배치를 설명한다.
도 9는 도 8의 일 화소를 나타내는 배치도이다. 도 10은 도 9의 표시 장치를 II-II'을 따라 자른 단면도이다.
도 9 및 도 10을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치의 일 화소는 제1 스캔선(Sn), 제2 스캔선(Sn-1), 제3 스캔선(Sn-2), 발광 제어선(EML), 데이터선(DL), 구동 전압선(PL) 및 초기화 전압선(Vint) 각각에 선택적으로 연결되는 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 커패시터(Cst) 및 게이트 브릿지(GB)를 포함하는 화소 회로, 그리고 상기 화소 회로에 연결되는 유기 발광 소자(OLED)를 포함할 수 있다.
제1 금속선(ML1) 및 제2 금속선(ML2)은 상기 화소 회로를 가로지르고, 예를 들면, 제2 방향(DR2)을 따라 연장될 수 있다. 제1 금속선(ML1)은 제1 박막 트랜지스터(T1)의 제1 액티브 패턴(A1)과 중첩하고, 제2 금속선(ML2)은 제3 박막 트랜지스터(T3)의 제3 액티브 패턴(A3)과 중첩할 수 있다.
전술한 본 발명의 일 실시예에 따른 표시 장치와 다르게 본 발명의 다른 실시예에 따른 표시 장치에 있어서, 제2 금속선(ML2)은 구동 전압선(PL)과 전기적으로 연결될 수 있다. 이 경우, 제2 금속선(ML2)에 공급되는 제2 전압은 구동 전압선(PL)에 공급되는 구동 전압(ELVDD)과 실질적으로 동일할 수 있다. 일 실시예에 있어서, 구동 전압(ELVDD)은 양의 극성을 가지고, 예를 들면, 구동 전압(ELVDD)의 크기는 약 4.6V일 수 있다.
일 실시예에 있어서, 제2 금속선(ML2)과 구동 전압선(PL)은 표시 영역(DA)에 위치하는 화소(PX) 내에서 전기적으로 연결될 수 있다. 예를 들면, 도 9 및 도 10에 도시된 바와 같이, 제2 금속선(ML2)과 구동 전압선(PL) 사이에 위치하는 절연층들의 제1 방향(DR1)으로 연장되는 구동 전압선(PL)과 제2 방향(DR2)으로 연장되는 제2 금속선(ML2)이 교차하는 부분에는 접촉 구멍(CH)이 형성될 수 있고, 이러한 접촉 구멍(CH)을 통해 제2 금속선(ML2)과 구동 전압선(PL)이 접촉할 수 있다.
다른 실시예에 있어서, 제2 금속선(ML2)과 구동 전압선(PL)은 표시 영역(DA) 외측의 주변 영역(PA) 내에서 전기적으로 연결될 수도 있다. 예를 들면, 제2 금속선(ML2)과 연결되는 제2 연결선(CL2)이 주변 영역(PA)에 위치하고, 구동 전압(ELVDD)을 공급하는 구동 전압 공급선(PSL)에 연결되어, 제2 금속선(ML2)이 구동 전압(ELVDD)을 제공받을 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 장치들에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
<부호의 설명>
SUB: 기판 DA: 표시 영역
PA: 주변 영역 OLED: 유기 발광 소자
PC: 화소 회로 T1-T7: 트랜지스터들
ML1: 제1 금속층 ML2: 제2 금속층
CL1: 제1 연결선 CL2: 제2 연결선
PL: 구동 전압선

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 유기 발광 소자;
    상기 기판과 상기 유기 발광 소자 사이에 배치되고, 상기 유기 발광 소자와 전기적으로 연결되며, 제1 트랜지스터 및 제2 트랜지스터를 포함하는 화소 회로;
    상기 기판과 상기 화소 회로 사이에 배치되고, 상기 제1 트랜지스터와 중첩하며, 제1 전압이 공급되는 제1 금속층; 및
    상기 기판과 상기 화소 회로 사이에 배치되고, 상기 제2 트랜지스터와 중첩하며, 상기 제1 전압과 상이한 제2 전압이 공급되는 제2 금속층을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전압의 극성과 상기 제2 전압의 극성은 서로 상이한, 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 트랜지스터의 구동 범위와 상기 제2 트랜지스터의 구동 범위는 서로 상이한, 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 전압은 음의 극성을 가지고,
    상기 제2 전압은 양의 극성을 가지는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 전압은 -3V 내지 -5V인, 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 전압은 +4V 내지 +6V인, 표시 장치.
  7. 제4 항에 있어서,
    상기 제1 트랜지스터는 상기 기판 상에 배치되고 제1 채널을 포함하는 제1 액티브 패턴 및 상기 제1 액티브 패턴 상에 배치되는 제1 게이트 전극을 포함하고,
    상기 제1 금속층은 상기 제1 채널과 중첩하는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 트랜지스터는 상기 제1 액티브 패턴과 상기 제1 게이트 전극 사이를 연결하고 제2 채널을 포함하는 제2 액티브 패턴 및 상기 제2 액티브 패턴 상에 배치되는 제2 게이트 전극을 포함하고,
    상기 제2 금속층은 상기 제2 채널과 중첩하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 화소 회로는,
    상기 제1 액티브 패턴과 연결되는 제3 액티브 패턴 및 상기 제3 액티브 패턴 상에 배치되는 제3 게이트 전극을 포함하는 제3 트랜지스터를 더 포함하고,
    상기 제2 금속층은 상기 제3 채널과 중첩하는, 표시 장치.
  10. 제4 항에 있어서,
    상기 제1 트랜지스터의 구동 범위는 상기 제2 트랜지스터의 구동 범위보다 넓은, 표시 장치.
  11. 제4 항에 있어서,
    상기 제1 금속층은 상기 화소 회로 외부의 연결선에 연결되는, 표시 장치.
  12. 제4 항에 있어서,
    상기 제2 금속층은 상기 화소 회로 외부의 연결선에 연결되거나 상기 화소 회로를 가로지르는 구동 전압선에 연결되는, 표시 장치.
  13. 제1 항에 있어서,
    각각의 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 PMOS 트랜지스터인, 표시 장치.
  14. 표시 영역 및 주변 영역을 포함하는 기판;
    상기 기판의 상기 표시 영역 상에 배치되는 복수의 유기 발광 소자들;
    상기 기판과 상기 복수의 유기 발광 소자들 사이에 배치되고, 상기 복수의 유기 발광 소자들과 각각 전기적으로 연결되며, 제1 트랜지스터 및 제2 트랜지스터를 각각 포함하는 복수의 화소 회로들;
    상기 기판과 상기 복수의 화소 회로들 사이에 배치되고, 상기 복수의 화소 회로들 각각의 상기 제1 트랜지스터와 중첩하며, 제1 전압이 공급되는 복수의 제1 금속선들; 및
    상기 기판과 상기 복수의 화소 회로들 사이에 배치되고, 상기 복수의 화소 회로들 각각의 상기 제2 트랜지스터와 중첩하며, 상기 제1 전압과 상이한 제2 전압이 공급되는 복수의 제2 금속선들을 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    제1 방향을 따라 연장되고, 상기 복수의 유기 발광 소자들에 구동 전압을 공급하는 복수의 구동 전압선들을 더 포함하고,
    상기 복수의 제1 금속선들 및 상기 복수의 제2 금속선들은 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는, 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 방향을 따라 연장되고, 상기 복수의 제1 금속선들과 연결되는 제1 연결선을 더 포함하고,
    상기 제1 연결선은 상기 기판의 상기 주변 영역 상에 배치되는 제1 패드를 통해 상기 제1 전압을 공급받는, 표시 장치.
  17. 제16 항에 있어서,
    상기 복수의 제2 금속선들은 각각 상기 복수의 구동 전압선들에 연결되고,
    상기 복수의 제2 금속선들은 각각 상기 복수의 구동 전압선들을 통해 상기 제2 전압을 공급받는, 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 방향을 따라 연장되고, 상기 복수의 제2 금속선들과 연결되는 제2 연결선을 더 포함하고,
    상기 제2 연결선은 상기 기판의 상기 주변 영역 상에 배치되는 제2 패드를 통해 상기 제2 전압을 공급받는, 표시 장치.
  19. 제14 항에 있어서,
    상기 제1 전압의 극성과 상기 제2 전압의 극성은 서로 상이한, 표시 장치.
  20. 제14 항에 있어서,
    상기 제1 트랜지스터의 구동 범위와 상기 제2 트랜지스터의 구동 범위는 서로 상이한, 표시 장치.
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